TWI609430B - 具有金屬閘極之半導體元件及其製作方法 - Google Patents

Description

具有金屬閘極之半導體元件及其製作方法

本發明係有關於一種具有金屬閘極(metal gate)之半導體元件及其製作方法，尤指一種可降低製程複雜度之具有金屬閘極之半導體元件及其製作方法。

隨著半導體元件持續地微縮，功函數金屬(work function metal)係用以取代傳統多晶矽作為匹配高介電常數(high dielectric constant，以下簡稱為high-k)介電層的控制電極。而功能函數金屬閘極之製作方法係可概分為前閘極(gate first)與後閘極(gate last)製程兩大類，其中後閘極製程又因可避免源極/汲極超淺接面活化回火以及金屬矽化物等高熱預算製程，而具有較寬的材料選擇，故漸漸地取代前閘極製程。

而習知後閘極製程中，係先形成一虛置閘極(dummy gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將虛置/取代閘極移除而形成一閘極溝渠(gate trench)，再依電性需求於閘極溝渠內填入不同的金屬。

由此可知，後閘極製程雖可避免源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，而具有較寬廣的材料選擇，但仍面臨複雜製程的整合度與閘極溝渠的填充結果等要求。

因此，本發明之一目的係在於提供一種具有金屬閘極之半導體元件之製作方法，用以降低金屬閘極製程的複雜度。

本發明係提供一種具有金屬閘極之半導體元件之製作方法，該製作方法首先提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件包含一第一閘極溝渠，且該第二半導體元件包含一第二閘極溝渠。接下來，於該第一閘極溝渠與該第二閘極溝渠內形成一第一功函數金屬層，隨後移除該第二閘極溝渠內之部分該第一功函數金屬層。在移除該第二閘極溝渠內之部分該第一功函數金屬層之後，於該第一閘極溝渠與該第二閘極溝渠內形成一第二功函數金屬層，該第一功函數金屬層與該第二功函數金屬層包含相同之金屬材料。在形成該第二功函數金屬層之後，於該第一閘極溝渠與該第二閘極溝渠內形成一第三功函數金屬層。在形成該第三功函數金屬層之後，於該第一閘極溝渠與該第二閘極溝渠內形成一填充金屬層。

本發明更提供一種具有金屬閘極之半導體元件，該半導體元件包含有一基底、一設置於該基底上之第一金屬閘極、以及一設置於該基底上之第二金屬閘極。該第一金屬閘極包含有一第一p型功函數金屬層與一n型功函數金屬層與一填充金屬層；該第二金屬閘極包含有一第二p型功函數金屬層、該n型功函數金屬層與該填充金屬層。值得注意的是，該第一p型功函數金屬層與該第二p型功函數金屬層包含相同的金屬材料，該第一p型功函數金屬層之厚度大於該第二p型功函數金屬層之厚度，且該第一p型功函數金屬層、該第二p型功函數金屬層與該n型功函數金屬層皆包含一「U」字形狀。

根據本發明所提供具有金屬閘極之半導體元件之製作方法，係在形成不同導電型態的金屬閘極所需的功函數金屬層時，不再先行形成蝕刻停止層，因此可簡化金屬閘極製程並降低製程複雜度。同時，因為金屬閘極中的膜層減少，更可提升閘極溝渠填補結果。

100、200、300‧‧‧基底

102、202、302‧‧‧淺溝隔離

204a、304a‧‧‧介面層

104b、204b、304b‧‧‧高介電常數閘極介電層

106‧‧‧底部阻障層

108‧‧‧多晶矽層

110、210、310‧‧‧第一導電型半導體元件

112、212、312‧‧‧第二導電型半導體元件

120、220、320‧‧‧第一輕摻雜汲極

122、222、322‧‧‧第二輕摻雜汲極

124、224、324‧‧‧側壁子

130、230、330‧‧‧第一源極/汲極

132、232、332‧‧‧第二源極/汲極

140、240、340‧‧‧接觸洞蝕刻停止層

142、242、342‧‧‧內層介電層

150、250、350‧‧‧第一閘極溝渠

152、252、352‧‧‧第二閘極溝渠

354‧‧‧底部阻障層

356‧‧‧覆蓋層

358‧‧‧熱處理

160、260、360‧‧‧第一功函數金屬層

162、262、362‧‧‧第二功函數金屬層

170、270、370‧‧‧第三功函數金屬層

180、280、380‧‧‧填充金屬層

190、290、390‧‧‧第一金屬閘極

192、292、392‧‧‧第二金屬閘極

第1圖至第6圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。

第7圖至第11圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。

第12圖至第17圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第三較佳實施例之示意圖。

請參閱第1圖至第6圖，第1圖至第6圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上形成有一第一半導體元件110與一第二半導體元件112，而第一半導體元件110與第二半導體元件112之間的基底100內係形成有提供電性隔離的淺溝隔離(shallow trench isolation，STI)102。第一半導體元件110具有一第一導電型式，而第二半導體元件112具有一第二導電型式，且第一導電型式與第二導電型式互補(complementary)。在本較佳實施例中，第一半導體元件110係為一p型半導體元件；而第二半導體元件112係為一n型半導體元件。

請繼續參閱第1圖。第一半導體元件110與第二半導體元件112各包含一high-k閘極介電層104b、一底部阻障層(bottom barrier layer)106如一氮化鈦(titanium nitride，TiN)層、一虛置閘極108如一多晶矽層以及一用以定義虛置閘極108位置之圖案化硬遮罩(圖未示)。值得注意的是，本較佳實施例係與前閘極介電層(high-k first)製程整合，故high-k閘極介電層104b係具有一「一」字形狀。high-k閘極介電層104b可以是一金屬氧化物層，例如一稀土金屬氧化物層。舉例來說，High-k閘極介電層104b係可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate，SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3，PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3，BST)所組成之群組。

請繼續參閱第1圖。第一半導體元件110與第二半導體元件112分別包含一第一輕摻雜汲極(light doped drain，以下簡稱為LDD)120與一第二LDD 122、一側壁子124、與一第一源極/汲極130與一第二源極/汲極132。第一源極/汲極130與第二源極/汲極132之表面係分別包含有一金屬矽化物(圖未示)。另外，在後自對準金屬矽化物(post contact salicide)製程中，金屬矽化物係形成於接觸插塞開口(contact opening)之後。而在第一半導體元件110與第二半導體元件112上，係依序形成一接觸洞蝕刻停止層(contact etch stop layer，以下簡稱為CESL)140與一內層 介電(inter-layer dielectric，以下簡稱為ILD)層142。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極130、132等皆為該領域之人士所熟知，故於此皆不再贅述。

請參閱第2圖。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的ILD層142與CESL 140，直至暴露出第一半導體元件110與第二半導體元件112之虛置閘極108。隨後利用一適合之蝕刻製程移除第一半導體元件110與第二半導體元件112之虛置閘極108，而同時於第一半導體元件110與第二半導體元件112內分別形成一第一閘極溝渠150與一第二閘極溝渠152，並暴露出底部阻障層106。

請參閱第2圖與第3圖。在移除虛置閘極108之後，更可依製程需求選擇性地移除底部阻障層106，而如第2圖所示，於第一閘極溝渠150與第二閘極溝渠152內暴露出high-k閘極介電層104b。而在移除底部阻障層106並暴露出high-k閘極介電層104b之後，係於基底100上，尤其是第一閘極溝渠150與第二閘極溝渠152之內，形成一第一功函數金屬層160。在本較佳實施例中，第一功函數金屬層160係為一p型功函數金屬層，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。此外，第一功函數金屬層160可為一單層結構或一複合層結構。

請參閱第4圖。在形成第一功函數金屬層160之後，係於基底100上形成一圖案化遮罩(圖未示)，用以遮蓋第一半導體元件110， 並暴露出第二半導體元件112，尤其暴露出第二閘極溝渠152內之第一功函數金屬層160。接下來隨後利用一合適之蝕刻劑移除第二閘極溝渠152內暴露之部分第一功函數金屬層160。值得注意的是，此一蝕刻係停止於high-k閘極介電層104b表面。換句話說，在移除第二閘極溝渠152內之第一功函數金屬層160之後，high-k閘極介電層104b係暴露於第二閘極溝渠152之內；而第一功函數金屬層160係如第4圖所示，僅存留於第一閘極溝渠150以及第一半導體元件110處。

請參閱第5圖。接下來，係於第一閘極溝渠150與第二閘極溝渠152內形成一第二功函數金屬層162。值得注意的是，第一功函數金屬層160與第二功函數金屬層162包含相同的金屬材料，但第一功函數金屬層160之厚度大於第二功函數金屬層162之厚度。

請繼續參閱第5圖。在形成第二功函數金屬層162之後，於基底100上形成一第三功函數金屬層170。在本較佳實施例中，第三功函數金屬層170之功函數係與第一功函數金屬層160以及第二功函數金屬層162之功函數互補。換句話說，第三功函數金屬層170係為一n型功函數金屬層，因此第三功函數金屬層170可包含鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。此外，第三功函數金屬層170可為一單層結構或一複合層結構。在形成第三功函數金屬層170之後，係於第一閘極溝渠150與第二閘極溝渠152內形成一填充金屬層180，填充金屬層180係用以填滿第一閘極溝渠150與第二閘極溝渠152，並可選擇具有優良填充能力與較低電阻率的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。

請參閱第6圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層180，甚至是ILD層142上多餘的第三功函數金屬層170、第二功函數金屬層162與第一功函數金屬層160，而於基底100上完成一第一金屬閘極190與一第二金屬閘極192之製作。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述與繪示。

值得注意的是，在第二閘極溝渠152內所形成的第二功函數金屬層162係可作為一底部阻障層，而有助於第二金屬閘極192的電性表現；且由於第二功函數金屬層162係為一厚度較小而無法有效提供功函數的金屬層，因此不會對第二金屬閘極192(即n型金屬閘極)產生影響。而對第一金屬閘極190來說，第一功函數金屬層160與第二功函數金屬層162較佳包含相同的p型金屬材料，故可直接視為是一p型功函數金屬層，且第一功函數金屬層160與第二功函數金屬層162之厚度總和方為理想之p型功函數金屬層厚度。由第6圖可知，本發明所提供之第一金屬閘極190與第二金屬閘極192可視為皆包含了p型功函數金屬層與n型功函數金屬層，且p型功函數金屬層與n型功函數金屬層都包含了「U」字形狀，其最高點係與ILD層142共平面。惟第一金屬閘極190內的p型功函數金屬層的厚度係為第一功函數金屬層160與第二功函數金屬層162的厚度之和，而第二金屬閘極192內僅存有第二功函數金屬層162，故第一金屬閘極190與第二金屬閘極192內的n型功函數金屬層厚度相同，但p型功函數金屬層厚度不同。

根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，係省略任何蝕刻停止層的製作，而在形成第一功函數金屬層160後，直接移除第二閘極溝渠152內的部分第一功函數金屬層160之後。隨後藉由第二功函數金屬層162的形成與第三功函數金屬層170的形成，確保第一金屬閘極190(即p型金屬閘極)與第二金屬閘極192(即n型金屬閘極)皆能獲得用以提供功函數的金屬層。由於本較佳實施例中完全省略了蝕刻停止層的製作，故本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法係可有效簡化製程並隨之降低製程複雜度，同時改善填充金屬層180的填充結果，而得以避免填補第一閘極溝渠150與第二閘極溝渠152時發生縫隙(seam)，確保第一半導體元件110與第二半導體元件112的可靠度。

請參閱第7圖至第11圖，第7圖至第11圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。首先注意的是，在第二較佳實施例中，與第一較佳實施例相同之元件可包含相同的材料選擇與導電型態，故該等細節係於此不再贅述。如第7圖所示，本較佳實施例首先提供一基底200，基底200上形成有一第一半導體元件210與一第二半導體元件212，而第一半導體元件210與第二半導體元件212之間的基底200內係形成有提供電性隔離的STI 202。在本較佳實施例中，第一半導體元件210為一p型半導體元件；第二半導體元件212則為一n型半導體元件。

請繼續參閱第7圖。第一半導體元件210與第二半導體元件212各包含一介電層(圖未示)與一虛置閘極(圖未示)。此外第一半導體元件210與第二半導體元件212分別包含一第一LDD 220與一第二LDD 222、一側壁子224、與一第一源極/汲極230與一第二源極/汲極232。 另外，第一源極/汲極230與第二源極/汲極232之表面係分別包含有一金屬矽化物(圖未示)。而在第一半導體元件210與第二半導體元件212上，係依序形成一CESL 240與一ILD層242。

請仍然參閱第7圖。之後藉由一平坦化製程移除部分的ILD層242與CESL 240，並利用一適合之蝕刻製程移除第一半導體元件210與第二半導體元件212之虛置閘極，而同時於第一半導體元件210與第二半導體元件212內分別形成一第一閘極溝渠250與一第二閘極溝渠252，並暴露出介電層或基底200。

請參閱第8圖。在形成第一閘極溝渠250與第二閘極溝渠252之後，於基底200上形成一high-k閘極介電層204b。值得注意的是，本較佳實施例亦與後閘極介電層製程整合，因此，因此暴露於閘極溝渠250/252底部的介電層係可作為一介面層204a。或可如本較佳實施例所示，在移除虛置閘極時一併移除原本的介電層，並且在形成high-k閘極介電層204b之前，藉由化學氧化方法或沈積方法於第一閘極溝渠250與第二閘極溝渠252底部重新形成一介面層204a。而且在形成high-k閘極介電層204b之後，係隨即於基底200上形成一第一功函數金屬層260。在本較佳實施例中，第一功函數金屬層260亦為一p型功函數金屬層。

請參閱第9圖。在形成第一功函數金屬層260之後，於基底200上形成一圖案化遮罩(圖未示)，用以遮蓋第一半導體元件210，並暴露出第二半導體元件212，尤其暴露出第二閘極溝渠252內之第一功函數金屬層260。接下來隨後利用一合適之蝕刻劑移除第二閘極溝渠252內暴露之部份第一功函數金屬層260。值得注意的是，此一蝕刻係停止於high-k閘極介電層204b表面。換句話說，在移除第二閘極溝渠252內之 部份第一功函數金屬層260之後，high-k閘極介電層204b係暴露於第二閘極溝渠252之內，而第一功函數金屬層260係如第9圖所示，僅存留於第一閘極溝渠250以及第一半導體元件210處。

請參閱第10圖。接下來，係於第一閘極溝渠250與第二閘極溝渠252內形成一第二功函數金屬層262。值得注意的是，第一功函數金屬層260與第二功函數金屬262包含相同的p型金屬材料，但第一功函數金屬層260之厚度大於第二功函數金屬層262之厚度。而在形成第二功函數金屬層262之後，於基底200上依序形成一第三功函數金屬層270與一填充金屬層280。在本較佳實施例中，第三功函數金屬層270亦為一n型功函數金屬層。

請參閱第11圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層280以及ILD層242上多餘的第三功函數金屬層270、第二功函數金屬層262、第一功函數金屬層260與high-k閘極介電層204b，而於基底200上完成一第一金屬閘極290與一第二金屬閘極292之製作。如前所述，第二閘極溝渠252內所形成的第二功函數金屬層262係可作為一底部阻障層，而有助於第二金屬閘極292的電性表現；且由於第二功函數金屬層262係為一厚度較小而無法有效提供功函數的金屬層，因此不會對第二金屬閘極292(即n型金屬閘極)產生影響。而對第一金屬閘極290來說，第一功函數金屬層260與第二功函數金屬層262較佳包含相同的p型金屬材料，故可直接視為是一p型功函數金屬層，且第一功函數金屬層260與第二功函數金屬層262之厚度總和方為理想之p型功函數金屬層厚度。由第11圖可知，本發明所提供之第一金屬閘極290與第二金屬閘極292可視為皆包含了p型功函數金屬層與n型功函數金屬層，且在本較佳實施例中p型功函數金屬層、n型 功函數金屬層以及high-k閘極介電層204b都包含了「U」字形狀，其最高點係與ILD層242共平面。惟第一金屬閘極190內的p型功函數金屬層的厚度係為第一功函數金屬層260與第二功函數金屬層262的厚度之和，而第二金屬閘極292內僅存有第二功函數金屬層262，故第一金屬閘極290與第二金屬閘極292內的n型功函數金屬層厚度相同，但p型功函數金屬層厚度不同。

根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，係與後閘極介電層(high-k last)整合，並省略任何蝕刻停止層的製作，而在形成第一功函數金屬層260後，直接移除第二閘極溝渠252內的第一功函數金屬層260。隨後藉由第二功函數金屬層262的形成與第三功函數金屬層270的形成，確保第一金屬閘極290(p型金屬閘極)與第二金屬閘極292(n型金屬閘極)皆能獲得用以提供功函數的金屬層。由於本較佳實施例中完全省略了蝕刻停止層的製作，故本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法係可有效簡化製程並隨之降低製程複雜度，同時改善填充金屬層280的填充結果，並得以避免填補第一閘極溝渠250與第二閘極溝渠252時發生縫隙，確保第一半導體元件210與第二半導體元件212的可靠度。

請參閱第12圖至第17圖，第12圖至第17圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第三較佳實施例之示意圖。首先注意的是，在第三較佳實施例中，與前述第一與第二較佳實施例相同之元件的材料選擇係於此不再贅述。如第12圖所示，本較佳實施例首先提供一基底300，基底300上形成有一第一半導體元件310與一第二半導體元件312，而第一半導體元件310與第二半導體元件312之間的基底300內係形成有提供電性隔離的STI 302。在本較佳實施例中，第 一半導體元件310為一p型半導體元件；第二半導體元件312則為一n型半導體元件。

請繼續參閱第12圖。第一半導體元件310與第二半導體元件312各包含一介電層(圖未示)與一虛置閘極(圖未示)。此外第一半導體元件310與第二半導體元件312分別包含一第一LDD 320與一第二LDD 322、一側壁子324、與一第一源極/汲極330與一第二源極/汲極332。另外，第一源極/汲極330與第二源極/汲極332之表面係分別包含有一金屬矽化物(圖未示)。而在第一半導體元件310與第二半導體元件312上，係依序形成一CESL 340與一ILD層342。接下來，藉由一平坦化製程移除部分的ILD層342與CESL 340，並利用一適合之蝕刻製程移除第一半導體元件310與第二半導體元件312之虛置閘極，而同時於第一半導體元件310與第二半導體元件312內分別形成一第一閘極溝渠350與一第二閘極溝渠352，並暴露出介電層或基底300。

請繼續參閱第12圖。在形成第一閘極溝渠350與第二閘極溝渠352之後，於基底300上形成一high-k閘極介電層304b。值得注意的是，本較佳實施例亦與後閘極介電層製程整合，因此，因此暴露於閘極溝渠350/352底部的介電層係可作為一介面層304a；或可如本較佳實施例所示，在移除虛置閘極時一併移除原本的介電層，並且在形成high-k閘極介電層304前於第一閘極溝渠350與第二閘極溝渠352底部重新形成一介面層304a。並且在形成high-k閘極介電層304b之後，隨即於基底300上形成一底部阻障層354與一覆蓋層356。在本較佳實施例中，底部阻障層354可以是一氮化鈦層；而覆蓋層356則較可為一矽層。

請參閱第13圖與第14圖。在形成覆蓋層356之後，對覆蓋 層356進行一熱處理358，用以改善high-k閘極介電層304b的特性。熱處理358係於氮氣或氧氣的環境中進行。而在進行熱處理358之後，係移除覆蓋層356與底部阻障層354，並且在移除覆蓋層356與底部阻障層354之後即形成一第一功函數金屬層360。在本較佳實施例中，第一功函數金屬層360亦為一p型功函數金屬層。

請參閱第15圖。而在形成第一功函數金屬層360之後，係於基底300上形成一圖案化遮罩(圖未示)，用以遮蓋第一半導體元件310，並暴露出第二半導體元件312，尤其暴露出第二閘極溝渠352內之第一功函數金屬層360。接下來隨後利用一合適之蝕刻劑移除第二閘極溝渠352內暴露之部份第一功函數金屬層360。值得注意的是，此一蝕刻係停止於high-k閘極介電層304b表面。換句話說，在移除第二閘極溝渠352內之第一功函數金屬層360之後，high-k閘極介電層304b係暴露於第二閘極溝渠352之內，而第一功函數金屬層360係如第15圖所示，僅存留於第一閘極溝渠350以及第一半導體元件310處。

請參閱第16圖。接下來，係於第一閘極溝渠350與第二閘極溝渠352內形成一第二功函數金屬層362。值得注意的是，第一功函數金屬層360與第二功函數金屬362包含相同的金屬材料，但第一功函數金屬層360之厚度大於第二功函數金屬層之厚度362。而在形成第二功函數金屬層362之後，即於基底300上依序形成一第三功函數金屬層370與一填充金屬層380。在本較佳實施例中，第三功函數金屬層370亦為一n型功函數金屬層。

請參閱第17圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層380以及ILD層342上多餘的第三功函 數金屬層370、第二功函數金屬層362、第一功函數金屬層360與high-k閘極介電層304b，而完成一第一金屬閘極390與一第二金屬閘極392之製作。如前所述，第二閘極溝渠352內所形成的第二功函數金屬層362係可作為一底部阻障層，而有助於第二金屬閘極392的電性表現；且由於第二功函數金屬層362係為一厚度較小而無法有效提供功函數的金屬層，因此不會對第二金屬閘極392(即n型金屬閘極)產生影響。而對第一金屬閘極390來說，第一功函數金屬層360與第二功函數金屬層362較佳包含相同的p型金屬材料，故可直接視為是一p型功函數金屬層，且第一功函數金屬層360與第二功函數金屬層362之厚度總和方為理想之p型功函數金屬層厚度。由第17圖可知，本發明所提供之第一金屬閘極390與第二金屬閘極392可視為皆包含了p型功函數金屬層與n型功函數金屬層370，且本較佳實施例中p型功函數金屬層、n型功函數金屬層與high-k閘極介電層304b都包含了「U」字形狀，其最高點係與ILD層342共平面。惟第一金屬閘極390內的p型功函數金屬層的厚度係為第一功函數金屬層360與第二功函數金屬層362的厚度之和，而第二金屬閘極392內僅存有第二功函數金屬層362，故第一金屬閘極390與第二金屬閘極392內的n型功函數金屬層厚度相同，但p型功函數金屬層厚度不同。

根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，亦與後閘極介電層製程整合，並省略任何蝕刻停止層的製作，而在形成第一功函數金屬層360後，直接移除第二閘極溝渠352內的第一功函數金屬層360。隨後藉由第二功函數金屬層362的形成與第三功函數金屬層370的形成，確保第一金屬閘極390(即p型金屬閘極)與第二金屬閘極392(即n型金屬閘極)皆能獲得用以提供功函數的金屬層。由於本較佳實施例中完全省略了蝕刻停止層的製作，故本較佳實施例所提 供之具有金屬閘極之半導體元件之製作方法係可有效簡化製程並隨之降低製程複雜度，同時改善填充金屬層380的填充結果，同時可確保第一半導體元件310與第二半導體元件312的可靠度。另外，本較佳實施例更藉由底部阻障層354、覆蓋層356的形成以及熱處理358的進行，更改善high-k閘極介電層304b的特性。

綜上所述，根據本發明所提供具有金屬閘極之半導體元件之製作方法，係可與現行前閘極介電層製程以及後閘極介電層製程整合，而在形成不同導電型態的金屬閘極所需的功函數金屬層時，不再先行形成蝕刻停止層，因此可簡化金屬閘極製程並降低製程複雜度。同時，因為金屬閘極中的膜層減少，更可提升閘極溝渠填補結果。

100‧‧‧基底

102‧‧‧淺溝隔離

104b‧‧‧高介電常數閘極介電層

110‧‧‧第一半導體元件

112‧‧‧第二半導體元件

120‧‧‧第一輕摻雜汲極

122‧‧‧第二輕摻雜汲極

124‧‧‧側壁子

130‧‧‧第一源極/汲極

132‧‧‧第二源極/汲極

140‧‧‧接觸洞蝕刻停止層

142‧‧‧內層介電層

160‧‧‧第一功函數金屬層

162‧‧‧第二功函數金屬層

170‧‧‧第三功函數金屬層

180‧‧‧填充金屬層

190‧‧‧第一金屬閘極

192‧‧‧第二金屬閘極

Claims (16)

1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件包含一第一閘極溝渠，且該第二半導體元件包含一第二閘極溝渠；於該第一閘極溝渠與該第二閘極溝渠內形成一第一功函數金屬層；移除該第二閘極溝渠內之部分該第一功函數金屬層；移除部分該第一功函數金屬層後，於該第一閘極溝渠與該第二閘極溝渠內形成一第二功函數金屬層，該第一功函數金屬層與該第二功函數金屬層包含相同之金屬材料；於該第一閘極溝渠與該第二閘極溝渠內形成一第三功函數金屬層；以及於該第一閘極溝渠與該第二閘極溝渠內形成一填充金屬層。
2. 如申請專利範圍第1項所述之製作方法，更包含移除該第一半導體元件與該第二半導體元件之一虛置閘極，以形成該第一閘極溝渠與該第二閘極溝渠。
3. 如申請專利範圍第2項所述之製作方法，其中該第一半導體元件與該第二半導體元件更包含一高介電常數閘極介電層，且該高介電常數閘極介電層係於移除該虛置閘極後分別暴露於該第一閘極溝渠與該第二閘極溝渠內。
4. 如申請專利範圍第3項所述之製作方法，其中該第二閘極溝渠內之該高介電常數閘極介電層係於移除該第二閘極溝渠內之部分該第一功函數金屬層之後暴露於該第二閘極溝渠之底部。
5. 如申請專利範圍第2項所述之製作方法，更包含於形成該第一功函數 金屬層之前，於該第一閘極溝渠與該第二閘極溝渠內形成一高介電常數閘極介電層。
6. 如申請專利範圍第5項所述之製作方法，其中該第二閘極溝渠內之該高介電常數閘極介電層係於移除該第二閘極溝渠內之部分該第一功函數金屬層之後暴露於該第二閘極溝渠之底部。
7. 如申請專利範圍第5項所述之製作方法，更包含於形成該第一功函數金屬層之前，於該高介電常數閘極介電層上依序形成一底部阻障層與一覆蓋層。
8. 如申請專利範圍第7項所述之製作方法，更包含於形成該第一功函數金屬層之前，對該覆蓋層進行一熱處理。
9. 如申請專利範圍第7項所述之製作方法，更包含於形成該第一功函數金屬層之前，移除該覆蓋層與該底部阻障層。
10. 如申請專利範圍第1項所述之製作方法，其中該第一功函數金屬層之厚度大於該第二功函數金屬層之厚度。
11. 如申請專利範圍第1項所述之製作方法，其中該第三功函數金屬層之功函數係與該第一功函數金屬層與該第二功函數金屬層之功函數互補。
12. 如申請專利範圍第1項所述之製作方法，更包含進行一平坦化製程，以移除多餘的填充金屬層、第三功函數金屬層、該第二功函數金屬層與該第一功函數金屬層，以於該基底上形成一第一金屬閘極與一第二金屬閘極。
13. 一種具有金屬閘極之半導體元件，包含有：一基底；一第一金屬閘極，設置於該基底上，該第一金屬閘極包含有一第一p型功函數金屬層、一n型功函數金屬層與一填充金屬層；以及一第二金屬閘極，設置於該基底上，該第二金屬閘極包含有一第二p型功函數金屬層、該n型功函數金屬層與該填充金屬層，其中該第一p型功函數金屬層與該第二p型功函數金屬層包含相同的金屬材料，該第一p型功函數金屬層之厚度大於該第二p型功函數金屬層之厚度，且該第一p型功函數金屬層、該第二p型功函數金屬層與該n型功函數金屬層皆包含一「U」字形狀。
14. 如申請專利範圍第13項所述之半導體元件，更包含一高介電常數閘極介電層，設置於該第一金屬閘極與該基底之間，以及設置於該第二金屬閘極與該基底之間。
15. 如申請專利範圍第14項所述之半導體元件，其中該高介電常數閘極介電層包含一「U」字形狀。
16. 如申請專利範圍第14項所述之半導體元件，其中該高介電常數閘極介電層包含一「一」字形狀。