CN101685800A

CN101685800A - 半导体装置的制造方法

Info

Publication number: CN101685800A
Application number: CN200910178039A
Authority: CN
Inventors: 林秉顺; 侯永田; 陈建豪; 陈启群
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2008-09-26
Filing date: 2009-09-25
Publication date: 2010-03-31
Anticipated expiration: 2029-09-25
Also published as: CN101685800B

Abstract

本发明提供一种半导体装置的制造方法，包含：提供一具有一第一区域及一第二区域的基材，各自形成一第一栅极堆叠于该第一区域及一第二栅极堆叠该第二区域，该第一栅极堆叠含一第一虚置栅极及该第二栅极堆叠含一第二虚置栅极，移除该第一栅极堆叠中的第一虚置栅极形成一第一沟槽及移除该第二栅极堆叠中的第二虚置栅极形成一第二沟槽，形成一第一金属层于该第一及第二沟槽中，移除在第一沟槽中至少一部分的第一金属层，形成一第二金属层于该第一及第二沟槽的剩余部分，回焊该第二金属层，及进行一化学机械研磨。本发明提供了一种简单又具有经济效益的方法来在后栅极工艺形成对于NMOS及PMOS装置具有适当功函数的金属栅极，能减少成本及简化工艺。

Description

半导体装置的制造方法

技术领域

本发明涉及半导体装置的制造方法，且特别涉及一种以后栅极工艺制造半导体装置的方法。

背景技术

半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进步使得IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂的电路。然而，这些进步也增加了制造IC工艺的复杂性，因此IC工艺也需要有同样的进展才能实现更先进的集成电路IC工艺。

在IC革新的过程中，功能密度(亦即每个晶片区域上互连装置的数量)已普遍地增加，然而几何尺寸(亦即在工艺中所能创造的最小元件或线)也越来越小。这些缩小尺寸的工艺通常能增加产品效能和提供较低的相关成本。但某些尺寸的下降也产生相对较高的功率消耗(power dissipation)值，其可用低功率消耗的元件例如互补型金属氧化物半导体(CMOS)元件来应对。一般CMOS装置是由栅极氧化层及多晶硅电极形成。因此，其所需要的是将栅极氧化层及多晶硅电极替换为高介电常数栅极介电质及金属栅极电极，以改善元件缩小后的装置的效能。然而，N型MOS装置(NMOS)及P型MOS装置(PMOS)各自的栅极电极需要不同的功函数。一种方式为使用不同的金属层来满足PMOS装置及NMOS装置的栅极堆叠所需不同的功函数。虽然此种方法可满足其原本的设计目的，然而却不能广泛地应用于各种情况。

发明内容

为了解决现有技术中存在的上述问题，本发明提供一种半导体装置的制造方法，包含：提供一具有一第一区域及一第二区域的半导体基材；形成一高介电常数介电层于该半导体基材上；形成一半导体层于该高介电常数介电层上；形成一第一栅极堆叠于该第一区域及一第二栅极堆叠于该第二区域，该第一及第二栅极堆叠皆包含该高介电常数介电层及该半导体层；

由该第一栅极堆叠及该第二栅极堆叠移除该半导体层以形成一第一沟槽及一第二沟槽；形成一阻障层于该第一沟槽及该第二沟槽中；形成一第一金属层于该阻障层上；移除该第一沟槽中的至少一部分的该第一金属层；形成一第二金属层于该第一沟槽及该第二沟槽中；以及进行一热处理以回焊(reflow)该第二金属层。

本发明也提供一种半导体装置的制造方法，包含：提供一具有一第一区域及一第二区域的半导体基材；形成一第一栅极堆叠于该第一区域及一第二栅极堆叠于该第二区域；该第一栅极堆叠包含一第一虚置栅极及该第二栅极堆叠包含一第二虚置栅极；移除该第一栅极堆叠中的该第一虚置栅极以形成一第一沟槽，及移除该第二栅极堆叠中的该第二虚置栅极以形成一第二沟槽；形成一第一金属层于该第一沟槽及该第二沟槽中；移除该第一沟槽中至少一部分的第一金属层；形成一第二金属层于该剩余的第一沟槽及该剩余的第二沟槽中；回焊该第二金属层；以及进行一化学机械研磨(CMP)。

本发明更提供一种半导体装置的制造方法，包含：提供一具有一第一区域及一第二区域的半导体装置；形成一第一栅极堆叠于该第一区域及一第二栅极堆叠于该第二区域，该第一栅极堆叠包含一第一虚置栅极及该第二栅极堆叠包含一第二虚置栅极；移除该第一栅极堆叠中的该第一虚置栅极以形成一第一沟槽，及移除该第二栅极堆叠中的该第二虚置栅极以形成一第二沟槽；形成一P型功函数金属(P型金属)层，以部分填充该第一沟槽及该第二沟槽；移除该第一沟槽中至少50％厚的该P型金属层；形成一钛层，以部分填充该第一沟槽及该第二沟槽；形成一铝层，以填充该第一沟槽及该第二沟槽的剩余部分；回焊该铝层及该钛层；以及进行一化学机械研磨(CMP)。

本发明提供了一种简单又具有经济效益的方法来在后栅极工艺形成对于NMOS及PMOS装置具有适当功函数的金属栅极，能减少成本及简化工艺。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下。

附图说明

图1为依照本发明实施例所绘示的制造具有金属栅极的半导体装置的方法流程图。

图2A～图2E为依照图1的方法制造半导体装置的一系列工艺剖面图。

图3A～图3D为依照本发明另一实施例所绘示的制造半导体装置的一系列工艺剖面图。

上述附图中的附图标记说明如下：

200～半导体装置 202～半导体基材

204～P型阱区 206～N型阱区

210～浅沟槽隔离 212～nFET

214～pFET 216～高介电常数介电层

220～栅极间隔物 230～层间介电层

241～第一沟槽 242～第二沟槽

244～阻障层 246～P型金属层

250～保护层 252～光致抗蚀剂层

254～回蚀刻工艺 256～薄化的P型金属层

260～铝层 270～热处理

281～nFET的栅极结构 282～pFET的栅极结构

300～半导体装置 302～钛层

304～铝层 310～热处理

321～nFET的栅极结构 322～pFET的栅极结构

具体实施方式

本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。此外，一第一元件形成于一第二元件“上方”、“之上”、“之下”或“上”可包含实施例中的该第一元件与第二元件直接接触，或也可包含该第一元件与第二元件之间更有其他额外元件使该第一元件与第二元件无直接接触。各种元件可能以任意不同比例显示以使附图清晰简洁。此外，本发明提供许多“后栅极”金属栅极工艺的实施例，然而，本领域的普通技术人员可知道这些实施例也可应用在其他工艺及/或使用其他材料。

图1为依照本发明各种情况所绘示的制造具有金属栅极的半导体装置的方法100的流程图。图2A至图2E绘示为依照图1中的方法100制造半导体装置200于各个阶段的剖面图。值得注意的是，半导体装置中的部分元件可由CMOS的制造流程来制造。因此，可于方法100之前、之中或之后提供额外的工艺，且其中某些工艺在此会作些简单的描述。因此，可使用后栅极工艺(也可称为替换多晶硅栅极的工艺)制造半导体装置200。在后栅极工艺中，起初为先形成虚置栅极结构，并接着进行一般的CMOS装置制造流程，直到沉积层间介电层(ILD)。随后，移除虚置栅极结构并将其以金属栅极结构取代之。图2A所示的半导体装置200是移除虚置多晶硅栅极结构(因而形成沟槽)及在沟槽中沉积P型功函数金属(P型金属)，以下将会作进一步的解释。

方法100起始于方块102，其为提供半导体基材，且该基材具有第一区域及第二区域。半导体装置200可包含例如硅基材的半导体基材202。或者，基材202可包含锗、砷化镓或其他合适半导体材料。基材202可进一步包含掺杂区域，例如P型阱区204及N型阱区206。此基材可进一步包含其他元件，例如深埋层及/或外延层。此外，基材202可为半导体上覆绝缘体，例如硅上覆绝缘体(SOI)。在其他实施例中，半导体基材202可包含掺杂的外延层、梯度半导体层，及/或可包含半导体层上有另一种不同型态的半导体层，例如硅层上有锗化硅层。在其他实施例中，化合物半导体基材可包含多层硅结构或硅基材可包含多层化合物半导体结构。

半导体装置200可进一步包含隔离结构210，例如形成在基材202中的浅沟槽隔离(STI)元件，其用以隔离基材中的有源区域212及214。隔离结构210可由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃(FSG)及/或公知的低介电常数材料形成。有源区域212可设置NMOS装置(例如nFET)及有源区域214可设置PMOS装置(例如pFET)。

接着，继续进行方块104，其为在第一区域中形成第一栅极堆叠及在第二区域中形成第二栅极堆叠，第一栅极堆叠包含第一虚置栅极及第二栅极堆叠包含第二虚置栅极。栅极堆叠的形成包含形成各种材料层，并对其作蚀刻/图案化以形成nFET 212的栅极堆叠及pFET 214的栅极堆叠。

半导体装置200可包含形成于基材202上的界面层。此界面层可包含氧化硅层(例如由热氧化或化学氧化形成)，其厚度约为5至

半导体装置200更可包含形成于界面层上的高介电常数介电层216。此高介电常数介电层216可借由原子层沉积法(ALD)或其他合适技术来形成。高介电常数介电层216的厚度约为10至高介电常数介电层216可包含氧化铪(HfOx)。或者，此高介电常数介电层216也可选择性地包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或前述的组合。此外，高介电常数介电层216也可包含大体上为锶的材料或其他介电常数高于氧化铪的高介电常数材料。

半导体装置200可进一步包含形成于高介电常数介电层216上的阻障层。此阻障层可包含氮化钛(TiN)或氮化钽，其厚度约为10至

此阻障层可作为高介电常数介电层216与随后形成的虚置多晶硅栅极结构之间的阻障，以减少或消除在随后工艺中多晶硅与高介电常数介电质216之间具有费米能阶钉札(Fermi level pinning)的风险。此阻障层可由各种合适的沉积技术形成，例如原子层沉积法(ALD)、物理气相沉积(PVD或溅镀)、化学气相沉积(CVD)或其他合适技术。另外，值得注意的是，此阻障层也可在后栅极工艺中，当在形成如下讨论的金属栅极时形成。

半导体装置200可进一步包含由合适沉积技术形成于阻障层上的多晶硅层218。此多晶硅层的厚度约为400至

半导体装置200可进一步包含形成于多晶硅层218上的硬掩模(在此未显示)。此硬掩模可包含氮化硅、氮氧化硅、碳化硅及/或其他合适介电材料，且可用如化学气相沉积或是物理气相沉积的方法形成。此硬掩模层的厚度约为100至此外，半导体装置200可包含抗反射涂布层(antireflective coating layer)或底部抗反射涂布层(bottom antireflective coating layer；BARC)，以帮助光刻蚀刻工艺图案化光致抗蚀剂层。例如，图案化的光致抗蚀剂层(在此未显示)可形成在硬掩模层上，并包含有一图案位于nFET 212上及一图案位于pFET 214上。此图案可用于以干蚀刻或湿蚀刻工艺来图案化硬掩模层。

图案化的硬掩模层可用于以干蚀刻、湿蚀刻工艺或结合干或湿蚀刻工艺形成在nFET 212及pFET 214中的栅极堆叠。如此一来，栅极堆叠皆可包含界面层、高介电常数介电层216、阻障层(可选择需要与否)、虚置多晶硅栅极及硬掩模。

可了解的是，在形成栅极堆叠之后(例如栅极蚀刻或图案化)，半导体装置200可进行额外的CMOS工艺来形成各种在nFET 212及pFET 214中公知的元件。因此，这些各式各样的元件在此仅作简短描述，其可包含轻掺杂源/漏极区(n型及p型LDD)、侧壁或栅极间隔物220、源/漏极(S/D)区(包含在pFET 214中只有硅锗元件与隆起(raised)的源/漏极区)、硅化物元件、接触蚀刻停止层(CESL)及层间介电层(ILD)230。层间介电层230可包含由高深宽比工艺(HARP)及/或高密度等离子体(HDP)沉积工艺形成的氧化物。层间介电层230的沉积填充了邻近于nFET 212及pFET 214的栅极堆叠的间隙。随后，可进行化学机械研磨(CMP)工艺或其他可平坦化及研磨层间介电层230的工艺，直到nFET 212及pFET 214中的虚置多晶硅栅极暴露出来。

接着，进行方块106，其为由第一栅极堆叠移除第一虚置栅极并因而形成第一沟槽，及由第二栅极堆叠移除第二虚置栅极并因而形成第二沟槽。

在nFET 212及pFET 214中的虚置多晶硅栅极可由回蚀刻工艺、干蚀刻、湿蚀刻或其他合适工艺来移除。例如，湿蚀刻工艺可包含暴露在含氢氧化物的溶液(例如氢氧化铵)、去离子水及/或其他合适蚀刻溶液中。阻障层(如果在前栅极工艺中形成)可作为抵挡蚀刻的阻障。可选择性地蚀刻虚置多晶硅栅极，并形成在nFET 212侧的沟槽241及在pFET 214侧的沟槽242。

接着，进行方块108，其为形成阻障层于第一沟槽及第二沟槽中。阻障层244可形成在沟槽241及242中的高介电常数介电层216上。阻障层244可包含氮化钽或氮化钛，其厚度约为10至

此阻障层244可由各种合适沉积技术形成，例如原子层沉积法(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其他合适技术。阻障层244可作为扩散阻障(diffusionbarrier)以保护高介电常数介电层216。

接着，进行方块110，其为形成第一金属层在第一沟槽及第二沟槽中的阻障层上，即为功函数金属可形成在阻障层244上。在本实施例中，P型功函数金属(P型金属)246可形成在阻障层244上并可填充部分的沟槽241及部分的沟槽242。P型金属246可包含氮化钛层，其厚度约为50至

此P型金属层可由原子层沉积法(ALD)、物理气相沉积(PVD)或其他合适技术形成。或者，此P型金属层246可包含例如氮化钛、钌、钼、铝、氮化钨、前述的氧化物或硅化物的衍生物或前述的组合的单一金属层或多重金属层结构，以提供高有效功函数(EWF)值。

接着，进行方块112，其为移除第一沟槽中至少一部分的第一金属层。移除nFET 212侧的沟槽241中P型金属层的一部分。在某些实施例中，可削去或薄化去掉nFET 212侧的沟槽241中至少50％(例如50％或更多)厚的P型金属层246。在其他实施例中，nFET 212侧的P型金属层246最后薄化后的厚度小于

在图2B中，氧化物的保护层250可由旋涂式玻璃法(spin-on-glass；SOG)形成，以在沟槽241及242中作填充。可由光刻工艺形成图案化的光致抗蚀剂层252来保护pFET 214侧。例如，光刻工艺可包含旋转涂布(spin-coating)、软烘烤(soft-baking)、曝光、后烘烤(post-baking)、显影(developing)、润洗(rinsing)、干燥及其他合适工艺。或者，可由浸润式光刻(immersion lithography)、离子束光刻(ion-beam lithography)或其他合适工艺。或者，N/P的图案化可选择性地包含可由浸润式光刻(immersion lithography)、离子束光刻(ion-beam lithography)或其他合适工艺。在图2C中，旋涂式玻璃层250可由湿蚀刻工艺移除，及可由回蚀刻工艺254来移除nFET 212侧的沟槽241中P型金属层246的一部分。干或湿蚀刻皆可使用于此回蚀刻工艺254。如此，薄化的P型金属层256形成于nFET 212侧中。在pFET 214侧中的旋涂式玻璃层250及光致抗蚀剂层252将会于随后进行回蚀刻工艺后移除。

接着，进行方块114，其为形成第二金属层以填充第一沟槽及第二沟槽中的剩余部分。可沉积填充金属260来填充沟槽241及沟槽242中的剩余部分。在图2D中，可沉积钛层(未显示)作为随后填充铝时的润湿层(wettinglayer)。钛层可由物理气相沉积或其他合适技术来形成。铝层260可形成在钛层上，以填充沟槽241及沟槽242中的剩余部分。可先以化学气相沉积(CVD)形成第一铝层，接着以物理气相沉积(PVD)形成第二铝层来形成铝层260。值得注意的是，pFET 214侧中沟槽242的金属填充(例如填充容许度)较容易实行，因为N型功函数金属(N型金属)层为分开的，其没有沉积在沟槽中而使沟槽的开口变小。因此，在nFET 212及pFET 214中的金属栅极中形成气泡的风险可于先进的技术节点中(例如45nm或是更小)降至最低。

接着，进行方块116，其为进行一热处理以回焊(reflow)第二金属层。可对nFET 212侧中较薄的P型金属层256及pFET 214侧中较厚的P型金属层246作热处理270，以使铝层260回焊。此热处理可在约300至500℃下进行。并且，此热处理的进行时间约在10至600秒之间。铝层260的回焊会造成较薄的P型金属层256(氮化钛)与铝层260反应而在nFET 212侧形成氮铝化钛(TiAlN)。也就是说，较薄的氮化钛层让铝层与此氮化钛层交互扩散，以形成氮铝化钛来作为nFET 212中的金属栅极。如此一来，氮铝化钛层适合用于作为nFET 212的N型金属。值得注意的是，于pFET 214侧中的P型金属层246(氮化钛)有足够的厚度，因而能维持其在pFET 214中作为P型金属的有效功函数。并且，可在沉积钛层(例如湿润层)之后立即进行额外的热处理(近似于热处理270)来打开沟槽并减少随后铝填充的悬突(over-hang)部分。

接着，进行方块118，其为进行化学机械研磨(CMP)工艺。在图2D中，可在各种金属层上进行化学机械研磨，以将其平坦化及去除在沟槽外面的金属层，来各自形成nFET 212及pFET 214的栅极结构281及282。化学机械研磨工艺可具有高选择性，以提供栅极结构及层间介电层230能有大致平坦的表面。如此，nFET 212的金属栅极可展现适当的N型功函数及pFET214的金属栅极可展现适当的P型功函数。因此，可轻易达到nFET 212及pFET 214各自所需的临界电压来增进装置效能及可靠度。可知的是，半导体装置200可进行更进一步的CMOS制造流程以形成各种元件，例如接触点(contacts)/通孔(vias)、内连线金属层、层间介电层、保护层(passivation layer)等。

图3A至图3D绘示为含有金属栅极的半导体装置300的另一实施例于各个制造阶段的剖面图。除了以下讨论的地方，半导体装置300与图2中的半导体装置200相类似。因此，图2及图3的类似元件具有相同的附图标记以简化说明。半导体装置300采用与半导体装置200相同的制造方法，直至进行到方法100中的方块112。相较于图2C中的nFET 212侧中的(薄化的)P型金属层256仍剩余一部分，在图3A中的nFET 212侧中的P型金属层可完全地被移除。值得注意的是，阻障层244仍残余在nFET 212侧中的沟槽241中。在图3B中，在pFET 214侧中的旋涂式玻璃层250及光致抗蚀剂层252可由湿蚀刻或干蚀刻或结合湿或干蚀刻的工艺来移除。

在图3C中，填充金属可填充沟槽241及沟槽242的剩余部分。可沉积钛层302作为随后填充铝时的湿润层。钛层302也具有可与随后的铝层在回焊(于下列讨论)时进行反应的功用。此钛层302可由物理气相沉积或其他合适工艺来形成。铝层304可形成在钛层302上，以填充沟槽241及沟槽242的剩余部分。可由化学气相沉积先形成第一铝层，然后再由物理气相沉积形成第二铝层来形成铝层304。值得注意的是，pFET 214侧中沟槽242的金属填充(例如填充容许度)较容易实行，因为N型功函数金属(N型金属)层为分开的，其没有沉积在沟槽中而使沟槽的开口变小。因此，在nFET 212及pFET 214中的金属栅极中形成气泡的风险可于先进的技术节点中(例如45nm或是更小)降至最低。

可进行热处理310来回焊在nFET 212侧及pFET 214侧中的铝层304与钛层302。热处理310可在约为300至500℃下进行。并且，热处理310的进行时间约在10至600秒之间。铝层304的回焊造成其与钛层302反应而在nFET 212侧中形成铝化钛(TiAl)。可以发现当铝所占的百分比增加时，有效功函数会朝向N型金属作调整。在某些实施例中，钛及铝的比例可包含1∶3至1∶3.4。因此，TiAlx层是于在nFET 212中作为N型金属。值得注意的是，于pFET 214侧中的P型金属层246(氮化钛)有足够的厚度，因而能维持其在pFET 214中作为P型金属的有效功函数。此外，在pFET 214侧中的钛层302会阻挡铝扩散至在在pFET 214侧中的P型金属层246。并且，可在沉积钛层302之后立即进行额外的热处理(近似于热处理310)来打开沟槽并减少随后铝填充的悬突部分。

在图3D中，可在各种金属层上进行化学机械研磨，以将其平坦化及去除在沟槽外面的金属层，来各自地形成nFET 212及pFET 214的栅极结构321及322。化学机械研磨工艺可具有高选择性，以提供栅极结构及层间介电层230能有大致平坦的表面。如此，nFET 212的金属栅极可展现适当的N型功函数及pFET 214的金属栅极可展现适当的P型功函数。因此，可轻易达到nFET 212及pFET 214各自所需的临界电压来增进装置效能及可靠度。可知的是，半导体装置300可进行更进一步的CMOS制造流程以形成各种元件，例如接触点(contacts)/通孔(vias)、内连线金属层、层间介电层、保护层(passivation layer)等。

本发明的各种实施例在此展现了许多不同的优点。然而，可知的是，不同的实施例会有不同的优点，对于每个实施例来说不需皆有特定必要的优点。例如，本发明提供了一种简单又具有经济效益的方法来在后栅极工艺形成对于NMOS及PMOS装置具有适当功函数的金属栅极。在此提供的方法及装置无须分开在NMOS装置形成N型金属及在PMOS装置形成P型金属，因此能减少成本及简化工艺。并且，可增加填充工艺的容许度且降低了当在后栅极工艺中对金属栅极金型金属填充时产生气泡的风险。此外，在此提供的方法及装置能轻易与现有的CMOS制造流程及半导体工艺设备作整合。例如，在此提供的方法所使用的材料及工艺皆为容易使用且合适于CMOS制造流程，且将其整合在制造流程中所需的成本不高。

虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当以所附的权利要求所界定的范围为准。例如，可调整各种金属层的特定厚度，以将对于特别的科技节点及应用中NMOS及PMOS装置的效能特性最佳化。此外，当形成金属栅极时，可使用各种型态的工具来沉积金属层。

Claims

1.一种半导体装置的制造方法，包含：

提供一具有一第一区域及一第二区域的半导体基材；

形成一高介电常数介电层于该半导体基材上；

形成一半导体层于该高介电常数介电层上；

形成一第一栅极堆叠于该第一区域及一第二栅极堆叠于该第二区域，该第一及第二栅极堆叠皆包含该高介电常数介电层及该半导体层；

由该第一栅极堆叠及该第二栅极堆叠移除该半导体层以形成一第一沟槽及一第二沟槽；

形成一阻障层于该第一沟槽及该第二沟槽中；

形成一第一金属层于该阻障层上；

移除该第一沟槽中的至少一部分的该第一金属层；

形成一第二金属层于该第一沟槽及该第二沟槽中；以及

进行一热处理以回焊该第二金属层。

2.如权利要求1所述的半导体装置的制造方法，其中该半导体层的形成包含形成一多晶硅层于该高介电常数介电层上。

3.如权利要求1所述的半导体装置的制造方法，其中该第一金属层的形成包含形成氮化钛层于该阻障层上。

4.如权利要求3所述的半导体装置的制造方法，其中该第二金属层的形成，包含：

形成一钛层；及

形成一铝层于该钛层上。

5.如权利要求4所述的半导体装置的制造方法，其中该热处理为在约300至500℃的范围下进行，以在该第一沟槽中回焊该铝层及该部分移除的氮化钛层而形成氮铝化钛层。

6.如权利要求5所述的半导体装置的制造方法，其中该热处理的进行时间约为在10至600秒之间。

7.如权利要求3所述的半导体装置的制造方法，其中该第一金属层的移除包含移除在第一沟槽中的全部的第一金属层。

8.如权利要求7所述的半导体装置的制造方法，其中该热处理为在约300至500℃的范围下进行，以在该第一沟槽中回焊该铝层及钛层而形成铝化钛层。

9.一种半导体装置的制造方法，包含：

提供一具有一第一区域及一第二区域的半导体基材；

形成一第一栅极堆叠于该第一区域及一第二栅极堆叠于该第二区域；该第一栅极堆叠包含一第一虚置栅极及该第二栅极堆叠包含一第二虚置栅极；

移除该第一栅极堆叠中的该第一虚置栅极以形成一第一沟槽，及移除该第二栅极堆叠中的该第二虚置栅极以形成一第二沟槽；

形成一第一金属层于该第一沟槽及该第二沟槽中；

移除该第一沟槽中至少一部分的第一金属层；

形成一第二金属层于该剩余的第一沟槽及该剩余的第二沟槽中；

回焊该第二金属层；以及

进行一化学机械研磨。

10.如权利要求9所述的半导体装置的制造方法，其中该第二金属层的形成，包含：

形成一钛层于该第一沟槽及该第二沟槽中；及

形成一铝层于该第一沟槽及该第二沟槽中的钛层上。

11.如权利要求10所述的半导体装置的制造方法，其中该第一金属层的形成包含形成氮化钛层于该第一沟槽及该第二沟槽中。

12.如权利要求11所述的半导体装置的制造方法，其中该第一金属层的移除包含移除该第一沟槽中至少50％厚的氮化钛层；及

其中该第二金属层的回焊包含在该第一沟槽中回焊该铝层及该部分移除的氮化钛层，以在该第一沟槽中形成氮铝化钛层。

13.如权利要求10所述的半导体装置的制造方法，其中该第一金属层的移除包含移除该第一沟槽中全部的氮化钛层；及

其中该第二金属层的回焊包含在该第一沟槽中回焊该铝层及该钛层，以在该第一沟槽中形成铝化钛层。

14.如权利要求10所述的半导体装置的制造方法，其中该第一沟槽及该第二沟槽中的钛层为由物理气相沉积或化学气相沉积形成；

其中铝层的形成，包含：

由化学气相沉积形成一第一部分的铝层于该钛层上；及

由物理气相沉积形成一第二部分的铝层于该第一部分的铝层上。

15.如权利要求9所述的半导体装置的制造方法，其中该第一栅极堆叠及该第二栅极堆叠的形成，包含：

形成一界面层于该基材上；

形成一高介电常数介电层于该界面层上；

形成一阻障层于该高介电常数介电层上；

形成一多晶硅层于该阻障层上；及

图案化该界面层、高介电常数介电层、阻障层及多晶硅层，以形成该第一栅极堆叠于该第一区域及该第二栅极堆叠于该第二区域，

其中该第一栅极堆叠中的该图案化多晶硅层作为该第一虚置栅极，及该第二栅极堆叠中的该图案化多晶硅层作为该第二虚置栅极。