CN104217954A - 晶体管的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 78
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 242
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000000463 material Substances 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000001039 wet etching Methods 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 12
- 239000003795 chemical substances by application Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 3
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 3
- NEDFZELJKGZAQF-UHFFFAOYSA-J strontium;barium(2+);dicarbonate Chemical compound [Sr+2].[Ba+2].[O-]C([O-])=O.[O-]C([O-])=O NEDFZELJKGZAQF-UHFFFAOYSA-J 0.000 claims description 3
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical group C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 claims description 3
- 238000005240 physical vapour deposition Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- PBZHKWVYRQRZQC-UHFFFAOYSA-N [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O Chemical compound [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O PBZHKWVYRQRZQC-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种晶体管的形成方法，包括：提供衬底，衬底具有第一有源区和第二有源区，第一有源区和第二有源区的类型相反；在衬底上形成具有第一伪栅沟槽和第二伪栅沟槽的层间介质层，第一伪栅沟槽位于第一有源区，第二伪栅沟槽位于第二有源区；形成栅介质层，栅介质层覆盖层间介质层、第一伪栅沟槽的侧壁和底部、第二伪栅沟槽的侧壁和底部；在栅介质层上形成功函数层、位于功函数层上的帽层；形成图形化的光刻胶层；刻蚀去除第二伪栅沟槽中的功函数层和帽层；去除图形化的光刻胶层，之后，刻蚀去除层间介质层上、第一伪栅沟槽中的帽层；在第一伪栅沟槽中形成栅极。帽层用于避免去除图形化的光刻胶层时功函数层遭到损伤，保证功函数层的完整性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管的形成方法。
背景技术
在半导体技术领域，“后栅（gate last)”工艺为形成金属栅极的一个主要工艺。这种技术的特点是在对硅片进行漏/源区离子注入操作以及随后的高温退火步骤完成之后，再形成高K栅介质层和位于高K栅介质层上的金属栅极。后栅工艺大大提升了晶体管的性能。
具体地，参照图1～图5，现有技术的后栅工艺形成PMOS晶体管的方法包括：
参照图1，半导体衬底100包括P型有源区和N型有源区，在半导体衬底100上形成层间介质层101，在层间介质层101中形成有第一伪栅沟槽102和第二伪栅沟槽103，第一伪栅沟槽102位于P型有源区，第二伪栅沟槽103位于N型有源区；
参照图2，沉积高K介质层104，高K介质层104覆盖层间介质层103、第一伪栅沟槽102的底部和侧壁、第二伪栅沟槽103的底部和侧壁；在高K介质层104上形成TaN层105、位于TaN层105上的TiN层106，TaN层105用于阻挡TiN材料向高K介质层104中扩散，TiN层106用于调整PMOS晶体管的功函数。
参照图3，形成图形化的光刻胶层107，以图形化的光刻胶层107为掩模，使用湿法刻蚀法，刻蚀去除第二伪栅沟槽103中的TiN层106；
参照图4，使用灰化工艺去除图形化的光刻胶层；
参照图5，在第一伪栅沟槽102中形成金属栅极108。形成金属栅极108后，接着在第二伪栅沟槽中重复上述步骤形成另一金属栅极，在此不再详述。
但是，使用现有技术的后栅工艺形成的PMOS晶体管性能不佳。
发明内容
本发明解决的问题是使用现有技术的后栅工艺形成的PMOS晶体管性能不佳。
为解决上述问题，本发明提供一种新的晶体管的形成方法，包括：
提供衬底，所述衬底具有第一有源区和第二有源区，所述第一有源区和第二有源区的类型相反；
在所述衬底上形成具有第一伪栅沟槽和第二伪栅沟槽的层间介质层，所述第一伪栅沟槽位于所述第一有源区，所述第二伪栅沟槽位于第二有源区；
形成栅介质层，所述栅介质层覆盖所述层间介质层、第一伪栅沟槽的侧壁和底部、第二伪栅沟槽的侧壁和底部；
在所述栅介质层上形成功函数层，在所述功函数层上形成帽层；
在所述帽层上形成图形化的光刻胶层；
以所述图形化的光刻胶层为掩膜，刻蚀去除第二伪栅沟槽中的功函数层和帽层；
去除所述图形化的光刻胶层，之后，刻蚀去除所述层间介质层上、第一伪栅沟槽中的帽层；
刻蚀去除第一伪栅沟槽中的帽层之后，在第一伪栅沟槽中形成栅极。
可选地，所述帽层材料为氧化硅、氮化硅或多晶硅。
可选地，刻蚀去除所述层间介质层上、第一伪栅沟槽中的帽层的方法为湿法刻蚀法。
可选地，所述帽层材料为氧化硅或氮化硅，在湿法刻蚀过程中使用的刻蚀剂为稀释氢氟酸溶液。
可选地，所述帽层材料为多晶硅，在湿法刻蚀过程中使用的刻蚀剂为四甲基氢氧化铵溶液。
可选地，所述帽层的厚度范围为1nm～5nm。
可选地，去除所述图形化的光刻胶层的方法为灰化工艺。
可选地，形成帽层的方法为化学气相沉积法或原子层沉积法。
可选地，刻蚀去除第二伪栅沟槽中的功函数层和帽层的方法为湿法刻蚀法。
可选地，所述第一有源区为P型有源区，所述功函数层的材料为氮化钛；或者，所述第一有源区为N型有源区，所述功函数层的材料为碳化钛。
可选地，在形成栅介质层后，形成功函数层前，形成覆盖栅介质层的扩散阻挡层。
可选地，在第一伪栅沟槽中形成栅极的方法包括：
沉积导电材料，所述导电材料覆盖层间介质层、填充第一伪栅沟槽；
去除层间介质层上的所述导电材料、功函数层和栅介质层，剩余第一伪栅沟槽中的导电材料为栅极。
可选地，所述栅介质层材料为氧化铪、硅酸铪、氧化锆、碳酸锶钡或锆钛酸铅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在栅介质层上形成功函数层后，在功函数层上形成帽层，帽层用作功函数层的保护层，避免后续去除图形化的光刻胶层时功函数层遭到损伤，保证功函数层的完整性，也确保晶体管的性能稳定、可靠。
附图说明
图1～图5是现有技术的后栅工艺形成PMOS晶体管方法的剖面结构示意图；
图6～图12是本发明具体实施例的晶体管形成方法的剖面结构示意图。
具体实施方式
发明人针对现有技术中存在的问题进行了分析，发现：参照图3和图4，在使用灰化工艺去除图形化的光刻胶层107的过程中，由于光刻胶层比较难去除，通常会在反应腔内通入过量气体以保证较强的反应强度，以达到彻底去除图形化的光刻胶层的目的。但是，反应腔内的过量气体、较强的反应强度会损伤位于第一伪栅沟槽102底部和侧壁的TiN层106。进一步地，结合参照图5，TiN层106遭到损伤，会影响到金属栅极108的功函数，进而减小晶体管的阈值电压，最终影响到PMOS晶体管的功函数，进而影响到PMOS晶体管的性能，造成晶体管性能不佳。
发明人经过创造性劳动，得到一种新的晶体管的形成方法。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
参照图6，提供衬底300，所述衬底300具有第一有源区I和第二有源区II，第一有源区I和第二有源区II的类型相反。在本实施例中，第一有源区I为P型有源区，第二有源区II为N型有源区。第一有源区I、第二有源区II为隔离结构（未标号）所隔离。
继续参照图6，在衬底300上形成具有第一伪栅沟槽301和第二伪栅沟槽302的层间介质层303，第一伪栅沟槽301位于第一有源区I，第二伪栅沟槽302位于第二有源区II，第一伪栅沟槽301和第二伪栅沟槽302为层间介质层303所隔开。
在具体实施例中，形成本发明的第一伪栅沟槽301和第二伪栅沟槽302的方法包括：首先，在衬底300上形成位于第一有源区I的第一伪栅极和位于第二有源区II的第二伪栅极；然后，沉积层间介质层303，层间介质层303覆盖第一伪栅极、第二伪栅极、第一伪栅极和第二伪栅极周围的衬底部分，层间介质层303的上表面与第一伪栅极上表面、第二伪栅极上表面持平；去除第一伪栅极形成第一伪栅沟槽301和去除第二伪栅极形成第二伪栅沟槽302。其中，在沉积层间介质层303之前，还包括在第一伪栅极两侧衬底中进行N型离子重掺杂形成源极和漏极、在第二伪栅极两侧衬底中进行P离子重掺杂形成源极和漏极，此为后栅工艺的公知技术，具体工艺不再详述。
另外，在具体实施例中，在形成第一伪栅极和第二伪栅极之前，在衬底300表面形成界面层（interfacial layer，IL）（未示出），所述界面层在去除第一伪栅极和第二伪栅极时并未被去除。该界面层不仅能在衬底300和界面层之间提供较佳品质的界面，还能在后续位于界面层上的高K栅介质层和界面层之间提供较佳品质的界面，从而改善高K栅介质层与衬底之间的界面特性，进而提高晶体管的电学性能。通常，界面层的材料为氧化硅。
在具体实施例中，所述衬底300为硅衬底、锗衬底、氮化硅衬底或者绝缘体上硅衬底等；或者还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本领域的技术人员可以根据衬底300上形成的晶体管类型选择衬底，因此衬底的类型不应限制本发明的保护范围。
在形成第一伪栅沟槽301和第二伪栅沟槽302后，参照图7，形成栅介质层304，栅介质层304覆盖层间介质层303、第一伪栅沟槽301的侧壁和底部、第二伪栅沟槽302的侧壁和底部。在本实施例中，栅介质层304选择高K介质层材料，如氧化铪、硅酸铪、氧化锆、碳酸锶钡或锆钛酸铅。具体形成工艺可选择化学气相沉积（Chemical Vapor Deposition，CVD）或物理气相沉积（Physical Vapor Deposition，PVD），在本实施例中采用物理气相沉积，如溅射工艺。
接着，继续参照图7，在栅介质层304上形成扩散阻挡层305，在扩散阻挡层305上形成功函数层306，在功函数层306上形成帽层307。扩散阻挡层305用于阻挡形成功函数层306的材料向栅介质层304中扩散，帽层307作为功函数层306的保护层，避免后续去除图形化的光刻胶层时，功函数层306遭到损伤。
在本实施例中，扩散阻挡层305可选择氮化钽层，形成氮化钽层可以与形成高K栅介质层在同一反应腔内进行，形成氮化钽层的工艺同样为物理气相沉积或化学气相沉积工艺。
在沉积形成扩散阻挡层305后，接着形成功函数层306。形成功函数层306的工艺选择物理气相沉积或化学气相沉积，可以与扩散阻挡层305在同一反应腔内进行。在形成功函数层306过程，扩散阻挡层305用于避免功函数层306的材料扩散进入栅介质层304，甚至扩散进入衬底300。在本实施例中，第一有源区I为P型有源区，则在第一伪栅沟槽301中形成的功函数层用于增大PMOS晶体管的功函数，功函数层306的材料选择氮化钛。
在形成功函数层306后，形成帽层307，帽层307覆盖功函数层306。形成帽层307的方法包括化学气相沉积法（Chemical Vapor Deposition，CVD）或原子层沉积法（Atom Layer Deposition，ALD）。在本实施例中，使用原子层沉积法，原子层沉积法可以有效控制沉积材料的厚度、覆盖范围。最终形成的帽层307厚度范围1nm～5nm，例如可选择1nm，3nm，或5nm。若帽层厚度范围低于1nm，在后续去除图形化的掩模层时，无法起到较好的保护作用。若帽层厚度范围高于5nm，后续很难去除该帽层。
在具体实施例中，帽层307的材料可选择氧化硅、氮化硅或多晶硅。
在形成帽层307后，参照图8，形成图形化的光刻胶层308，图形化的光刻胶层308定义第二伪栅沟槽302的位置。形成图形化的光刻胶层308的工艺成熟、简单。具体地，首先可使用旋涂工艺形成光刻胶层，该光刻胶层覆盖层间介质层303并填充第一伪栅沟槽301和第二伪栅沟槽302；接着，曝光、显影，大致去除第二伪栅沟槽302中的光刻胶层，形成图形化的光刻胶层308。
接着，参照图9，以图形化的光刻胶层308为掩模，刻蚀去除第二伪栅沟槽302中的功函数层和帽层，剩余层间介质层303上、第一伪栅沟槽301中的功函数层316和帽层317。
在本实施例中，功函数层的材料选择对应第一有源区I的类型，因此，需去除第二伪栅沟槽中的功函数层。去除功函数层和帽层的方法选择湿法刻蚀法。功函数层的材料主要是金属，干法刻蚀去除功函数层的难度很大，因此使用湿法刻蚀，可以容易、彻底地去除第二伪栅沟槽中的功函数层。湿法刻蚀去除功函数层的方法为本领域技术人员所熟知的工艺，在此不再详述。
在具体实施例中，参照图9，湿法刻蚀去除第二伪栅沟槽302中的帽层过程，使用的刻蚀剂种类与帽层的材料有关。若帽层的材料选择氧化硅或氮化硅时，使用的刻蚀剂为稀释氢氟酸（DHF）溶液；当帽层材料为多晶硅时，使用的刻蚀剂为四甲基氢氧化铵（Tetramethylammonium hydroxide，TMAH）溶液。这些刻蚀剂的具体参数可根据帽层的材料进行选择，不再详述。
之后，参照图9、图10，使用灰化工艺去除图形化的光刻胶层308，剩余帽层317用于保护剩余功函数层316。灰化工艺为本领域技术人员所公知，在此不再赘述。为彻底去除图形化的光刻胶层308，灰化工艺中通入过量反应气体，由于帽层317的存在，过量反应气体不会损伤功函数层316，保证功函数层316的完整。
去除图形化的光刻胶层后，参照图10、图11，刻蚀去除层间介质层303上、第一伪栅沟槽301中的剩余帽层317，暴露第一伪栅沟槽301中、层间介质层303上的功函数层316。去除剩余帽层317的方法为湿法刻蚀，在湿法刻蚀过程中使用的刻蚀剂与帽层的材料有关。若帽层的材料为氧化硅或氮化硅，使用的刻蚀剂包括稀释氢氟酸溶液。若帽层的材料为多晶硅时，使用的刻蚀剂为四甲基氢氧化铵溶液。在同一刻蚀条件下，帽层317的刻蚀速率高于功函数层316的刻蚀速率，在刻蚀去除帽层317时不会损伤功函数层316。
在刻蚀去除第一伪栅沟槽301中的帽层之后，参照图11、图12，在第一伪栅沟槽301中形成栅极309。在本实施例中，栅极309为金属栅极。除金属外，在其他实施例中，栅极309的材料还可选择其他导电材料。
在具体实施例中，形成栅极309的方法包括：沉积导电材料，该导电材料覆盖层间介质层303、填充第一伪栅沟槽301；使用化学机械抛光法或回刻蚀，去除层间介质层303上的导电材料，也去除层间介质层303上的剩余功函数层、栅介质层、扩散阻挡层。剩余第一伪栅沟槽301中的导电材料为栅极309，剩余第一伪栅沟槽301中的栅介质层为栅介质层310。
执行以上方案，在第一伪栅沟槽所在衬底上形成PMOS晶体管，之后，可接着在第二伪栅沟槽所在衬底上形成另一NMOS晶体管，具体工艺可以参照上述PMOS晶体管的形成工艺，不再赘述。
在本实施例中，第一有源区I为P型有源区，第二有源区II为N型有源区。但不限于此，在其他实施例中，第一有源区I为N型有源区，第二有源区II为P型有源区，在第一有源区I中形成NMOS晶体管，形成工艺步骤与前述PMOS晶体管的形成工艺相同，但功函数层的材料选择碳化钛。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底具有第一有源区和第二有源区，所述第一有源区和第二有源区的类型相反；
在所述衬底上形成具有第一伪栅沟槽和第二伪栅沟槽的层间介质层，所述第一伪栅沟槽位于所述第一有源区，所述第二伪栅沟槽位于第二有源区；
形成栅介质层，所述栅介质层覆盖所述层间介质层、第一伪栅沟槽的侧壁和底部、第二伪栅沟槽的侧壁和底部；
在所述栅介质层上形成功函数层，在所述功函数层上形成帽层；
在所述帽层上形成图形化的光刻胶层；
以所述图形化的光刻胶层为掩膜，刻蚀去除第二伪栅沟槽中的功函数层和帽层；
去除所述图形化的光刻胶层，之后，刻蚀去除所述层间介质层上、第一伪栅沟槽中的帽层；
刻蚀去除第一伪栅沟槽中的帽层之后，在第一伪栅沟槽中形成栅极。
2.如权利要求1所述的形成方法，其特征在于，所述帽层材料为氧化硅、氮化硅或多晶硅。
3.如权利要求2所述的形成方法，其特征在于，刻蚀去除所述层间介质层上、第一伪栅沟槽中的帽层的方法为湿法刻蚀法。
4.如权利要求3所述的形成方法，其特征在于，所述帽层材料为氧化硅或氮化硅，在湿法刻蚀过程中使用的刻蚀剂为稀释氢氟酸溶液。
5.如权利要求3所述的形成方法，其特征在于，所述帽层材料为多晶硅，在湿法刻蚀过程中使用的刻蚀剂为四甲基氢氧化铵溶液。
6.如权利要求1所述的形成方法，其特征在于，所述帽层的厚度范围为1nm～5nm。
7.如权利要求1所述的形成方法，其特征在于，去除所述图形化的光刻胶层的方法为灰化工艺。
8.如权利要求1所述的形成方法，其特征在于，形成帽层的方法为化学气相沉积法或原子层沉积法。
9.如权利要求1所述的形成方法，其特征在于，刻蚀去除第二伪栅沟槽中的功函数层和帽层的方法为湿法刻蚀法。
10.如权利要求1所述的形成方法，其特征在于，所述第一有源区为P型有源区，所述功函数层的材料为氮化钛；或者，所述第一有源区为N型有源区，所述功函数层的材料为碳化钛。
11.如权利要求1所述的形成方法，其特征在于，在形成栅介质层后，形成功函数层前，形成覆盖栅介质层的扩散阻挡层。
12.如权利要求1所述的形成方法，其特征在于，在第一伪栅沟槽中形成栅极的方法包括：
沉积导电材料，所述导电材料覆盖层间介质层、填充第一伪栅沟槽；
去除层间介质层上的所述导电材料、功函数层和栅介质层，剩余第一伪栅沟槽中的导电材料为栅极。
13.如权利要求1所述的形成方法，其特征在于，所述栅介质层材料为氧化铪、硅酸铪、氧化锆、碳酸锶钡或锆钛酸铅。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201310224047.1A CN104217954A (zh) | 2013-06-05 | 2013-06-05 | 晶体管的形成方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201310224047.1A CN104217954A (zh) | 2013-06-05 | 2013-06-05 | 晶体管的形成方法 |
Publications (1)
| Publication Number | Publication Date |
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| CN104217954A true CN104217954A (zh) | 2014-12-17 |
Family
ID=52099329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310224047.1A Pending CN104217954A (zh) | 2013-06-05 | 2013-06-05 | 晶体管的形成方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN104217954A (zh) |
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