CN101677088B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置的制造方法，包括：提供一半导体基底，其具有第一栅极堆叠于第一区、第二栅极堆叠于第二区，其各自包含一虚置栅极；从第一栅极堆叠与第二栅极堆叠中去除虚置栅极，以形成一沟槽；形成一金属层填入部分沟槽；形成一氧化层于金属层上，且填满沟槽的其余部分；对氧化层进行第一处理；形成一图案化光致抗蚀剂层于第一区上的氧化层；对第二区上的氧化层进行第二处理；蚀刻第二区上的氧化层；蚀刻第二区上的金属层；去除图案化光致抗蚀剂层；以及，去除第一区上的氧化层。本发明提供的半导体装置的制造方法能够避免在图案化金属层时残留光致抗蚀剂和侧向蚀刻的问题。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，尤其涉及一种金属栅极结构的制造方法。
背景技术
随着半导体装置持续的微缩化，目前已采用高介电常数材料与金属来作为金属氧化物半导体晶体管(MOSFET)的栅极堆叠。在此类元件中，金属层需依照n型MOSFET或p型MOSFET调整适当的功函数，以达到所期望的临界电压(threshold voltage)。在目前的工艺中，n型MOSFET与p型MOSFET的金属层会经过一道蚀刻程序进行图案化。然而，以干蚀刻程序进行图案化可能会造成光致抗蚀剂残留，且难以将其去除。另一方面，若使用湿蚀刻程序进行图案化可能会有侧向蚀刻的问题，造成图案化的轮廓不佳。
发明内容
为解决上述问题，本发明提供一种半导体装置的制造方法。在一实施例中，本发明的方法包括：提供一半导体基底，其具有第一区与第二区；形成第一栅极堆叠于第一区且形成第二栅极堆叠于第二区，第一栅极堆叠与第二栅极堆叠各自包含一虚置栅极；从第一栅极堆叠与第二栅极堆叠中去除虚置栅极，以形成一沟槽；形成一金属层填入部分沟槽；形成一氧化层于金属层上，且填满沟槽的其余部分；对氧化层进行第一处理；形成一图案化光致抗蚀剂层于第一区上的氧化层；对第二区上的氧化层进行第二处理；蚀刻第二区上的氧化层；蚀刻第二区上的金属层；去除图案化光致抗蚀剂层；以及，去除第一区上的氧化层。
在另一实施例中，本发明的方法包括：提供一半导体基底，其包含第一栅极结构于第一区上以及第二栅极结构于第二区上，第一栅极结构与第二栅极结构各自包含一虚置栅极；从第一栅极结构与第二栅极结构中去除虚置栅极，以形成一栅极沟槽；形成一金属层填入部分栅极沟槽；形成一氧化层于金属层上，且填满栅极沟槽的其余部分；对氧化层进行第一处理；形成一图案化光致抗蚀剂层于第一区上的氧化层；对第二区上的氧化层进行第二处理；湿蚀刻第二区上的氧化层；湿蚀刻第二区上的金属层；去除图案化光致抗蚀剂层；以及，湿蚀刻第一区上的氧化层。
在又一实施例中，本发明的方法包括：提供一半导体基底，其具有第一栅极结构于第一区以及第二栅极结构于第二区，第一栅极结构与第二栅极结构各自包含一高介电常数层及一虚置栅极于高介电常数层上；从第一栅极堆叠与第二栅极堆叠中去除虚置栅极，以形成一栅极沟槽；形成一金属层于基底上以填入部分栅极沟槽；形成一硬掩模层于金属层上，且填满栅极沟槽的其余部分；对硬掩模层进行第一处理；形成一图案化光致抗蚀剂层以保护第一区上的硬掩模层；对第二区上未受保护的硬掩模层进行第二处理；以第一湿蚀刻程序蚀刻第二区上未受保护的硬掩模层；以第二湿蚀刻程序蚀刻第二区上的金属层；去除图案化光致抗蚀剂层；以及，以第三湿蚀刻程序去除第一区上的硬掩模层。
本发明提供的半导体装置的制造方法能够避免在图案化金属层时残留光致抗蚀剂和侧向蚀刻的问题。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并结合随附附图，作详细说明如下：
附图说明
图1为一流程图，其显示本发明实施例制作一金属栅极结构的方法。
图2至图4为一系列剖面图，其显示本发明实施例制作一金属栅极结构的流程。
图5为一流程图，其显示本发明实施例制作一金属栅极结构的另一方法。
其中，附图标记说明如下：
102、104、106、108、110、112、114、116、118、120、122、302、304、306、308、310、312、314、316～流程步骤
100、300～制造方法
200～半导体装置
210～半导体基底
211a～n型场效应晶体管区
211b～p型场效应晶体管区
212～高介电常数层
214～第一金属层
216～界面层
218～间隔物
220～内层介电层
222～第二金属层
224～硬掩模层
226～图案化光致抗蚀剂
具体实施方式
以下将说明本发明的各种实施例，在本说明书的各种例子中可能会出现重复的元件符号以便简化描述，但这不代表在各个实施例和/或图示之间有何特定的关连。再者，当提到某一元件位在另一元件“之上”或“上方”，可代表两元件之间直接接触或中间更插有其他元件或膜层。为了简化图示与突显本发明的特征，各元件之间可能未照实际比例描绘。
图1为一流程图，其显示依照本发明实施例制作一金属栅极结构的方法100。图2至图4为一系列剖面图，其显示一具有金属栅极结构的半导体装置200的制作流程。以下将配合图1至图4说明本发明实施例的制作方法100。
请参照图1和图2，首先在一半导体基底210上形成各种栅极材料层，如步骤102所示。在一实施例中，半导体基底210包含硅。此外，半导体基底210也可包含锗、硅锗、或其他合适的半导体材料。在其他实施例中，半导体基底210可包含碳化硅(SiC)、砷化镓(GaAs)、磷化镓砷(GaAsP)、砷化铝镓(AlGaAs)、磷化镓铟(GaInP)、或前述的组合。半导体基底210包含n型场效应晶体管(NFET)区211a与p型场效应晶体管(PFET)区211b。
在一实施例中，高介电常数层212形成在半导体基底210上。高介电常数层212可用适当的方法形成，例如原子层沉积(ALD)、有机金属化学气相沉积(MOCVD)、物理气相沉积(PVD)、紫外光-臭氧氧化法、分子束外延(MBE)等。在一实施例中，高介电常数层212包含HfO2。此外，高介电常数层212可包含金属氮化物、金属硅化物、或其他金属氧化物。在其他实施例中，高介电常数层212包含HfSiO、HfSiON、HfZrO或其他合适的高介电常数材料。高介电常数层212的厚度约从
Figure G200910173524XD00041
到
在高介电常数层212上形成第一金属层214，作为后续的湿蚀刻停止层。第一金属层214可包含氮化钽(TaN)、氮化钽硅(TaSiN)、钨、碳化钽(TaC)、氮碳化钽(TaCN)、氮化钛铝(TiAlN)、铝、氮化钛(TiN)、钛等。第一金属层214的厚度约从
Figure G200910173524XD00043
到
Figure G200910173524XD00044
界面层216可额外地形成在高介电常数层212与半导体基底210之间。在一实施例中，界面层216为一薄氧化硅层，在形成高介电常数层212之前先形成在半导体基底210上。界面层216可用原子层沉积或热氧化法形成。界面层216的厚度约从
Figure G200910173524XD00045
到
Figure G200910173524XD00046
在第一金属层214上形成一虚置栅极层。在一实施例中，虚置栅极层为利用硅烷(SiH4)作为前驱物，以化学气相沉积法所形成的复晶硅。
接下来，将上述各种栅极材料层图案化以形成虚置栅极堆叠，如步骤104所示。在一实施例中，一图案化光致抗蚀剂层形成在上述栅极材料层之上作为掩模。在本例中，图案化光致抗蚀剂层形成在复晶硅层上。此图案化光致抗蚀剂层可使用光刻技术形成，包括光致抗蚀剂涂布、软烤、光掩膜对准、曝光、曝光后烘烤、显影、硬烤等。光刻曝光程序可使用其他方式取代，例如无光掩膜光刻技术、电子束写入、离子束写入、分子拓印等。此外，可使用一硬掩模来图案化虚置栅极堆叠，例如沉积一硬掩模在基底上，然后以光刻与蚀刻技术将其图案化。
以第一蚀刻程序去除图案化光致抗蚀剂层开口内的虚置栅极层、第一金属层214、高介电常数层212，以形成虚置栅极堆叠。在一实施例中，第一蚀刻程序为湿蚀刻。在另一实施例中，第一蚀刻程序为使用含氟等离子体(例如CF4)的干蚀刻以去除复晶硅。另外，第一蚀刻程序可包括数道蚀刻步骤以去除各种栅极材料层。之后，将图案化光致抗蚀剂层去除。
接下来，形成各种晶体管元件，如步骤106所示。以虚置栅极堆叠为注入掩模，利用离子注入在基底中形成轻掺杂源/漏极区(LDD)。
在虚置栅极堆叠的侧壁形成间隔物218。例如，可利用化学气相沉积与干蚀刻，形成氮化硅材质的间隔物218。之后，以另一道离子注入在基底中形成源/漏极区。在源/漏极区可形成硅化物以降低接触电阻。
形成内层介电层(ILD)220于基底210上。内层介电层220包含氧化硅、低介电常数材料、或其他适合的介电材料，可用化学气相沉积(CVD)或其他适合的方式形成。例如，可以高密度等离子体CVD形成内层介电层220。内层介电层220位于多个虚置栅极堆叠之间以及虚置栅极堆叠之上。
以化学机械研磨(CMP)对内层介电层220进行研磨以降低其高度，直到露出n型场效应晶体管区211a与p型场效应晶体管区211b的虚置栅极堆叠。
接下来，去除虚置栅极，如步骤108所示。以蚀刻程序去除虚置栅极后，形成如图2所示的栅极沟槽。在本例中，NFET区211a与PFET区211b各有一栅极沟槽。
于基底上形成第二金属层222，如步骤110所示。如图2所示，第二金属层222沉积在栅极沟槽中与内层介电层220上。在栅极沟槽中的第二金属层222位于第一金属层214上与间隔物218的侧壁。在一实施例中，第二金属层222包含一p型金属(调整成具有适合p型晶体管的功函数)。第二金属层222可用物理气相沉积或其他适合的方法形成。第二金属层222可包含TiN、Ti、WN、TaN、TaSiN、MoN、W、TaC、TaCN、TiAlN、Al、或前述的组合。第二金属层222的厚度约从
Figure G200910173524XD00051
到
Figure G200910173524XD00052
此外，第二金属层222也可包含n型金属(调整成具有适合n型晶体管的功函数)。
于基底上形成一硬掩模层224，如步骤112所示。硬掩模层224实质上填入栅极沟槽中。硬掩模层224包含氧化物，例如氧化硅。在其他实施例中，硬掩模层224包含低介电常数材料，或者额外包含低介电常数材料。举例而言，硬掩模层224可包含旋涂式玻璃(SOG)形成的氧化物、低介电常数膜、四乙氧基硅烷(TEOS)、等离子体加强CVD氧化物(PE-oxide)、高深宽比工艺(high-aspect-ratio process；HARP)形成的氧化物。硬掩模层224的厚度约从
Figure G200910173524XD00053
到
Figure G200910173524XD00054
在一实施例中，硬掩模层224的厚度约
接着，对硬掩模层224进行第一处理，如步骤114所示。在一实施例中，第一处理使用干式氧等离子体(dry oxide plasma)，其工艺条件例如：氩气流量约150sccm，氧气流量约30sccm，总气压约7.5mT，处理持续时间约10秒。在另一实施例中，第一处理使用硫酸和过氧化氢的混合液(sulfuricperoxide mixture；SPM)。在又一实施例中，第一处理使用臭氧与去离子水。在又另一实施例中，第一处理使用过氧化氢。
请参照图1与图3，形成一图案化光致抗蚀剂226，如步骤116所示。在一实施例中，图案化光致抗蚀剂226形成在PFET区211b。图案化光致抗蚀剂226形成在硬掩模层224上以作为蚀刻掩模。此图案化光致抗蚀剂层可使用光刻技术形成，包括光致抗蚀剂涂布、软烤、光掩膜对准、曝光、曝光后烘烤、显影、硬烤等。光刻曝光程序可使用其他方式取代，例如电子束写入、离子束写入、分子拓印等。
对硬掩模层224进行第二处理，如步骤118所示。此第二处理亦同时施行于图案化光致抗蚀剂226。在一实施例中，第二处理使用干式氧等离子体(dry oxide plasma)，其工艺条件例如：氩气流量约120sccm，氧气流量约60sccm，总气压约7.5mT，处理持续时间约20秒。在另一实施例中，第二处理使用硫酸和过氧化氢的混合液(sulfuric peroxide mixture；SPM)。在又一实施例中，第二处理使用臭氧与去离子水。在又另一实施例中，第二处理使用过氧化氢。
请参照图1与图4，对露出的硬掩模进行湿蚀刻，如步骤120所示。在一实施例中，可使用氢氟酸(HF)溶液进行湿蚀刻，其浓度例如约1∶5～1∶1000，蚀刻时间约10秒至5分钟。在另一实施例中，可使用浓度约1∶100的稀释氢氟酸溶液，其温度约在室温，蚀刻时间约20秒。
湿蚀刻第二金属层222以进行n型金属图案化(或p型金属图案化)，如步骤122所示。例如将NFET区211a的p型金属去除，而保留PFET区211b的p型金属。金属层的蚀刻可使用氢氧化铵(NH4OH)与过氧化氢(H2O2)的混合液。图案化光致抗蚀剂226可在蚀刻步骤122之前或之后去除。可使用N-甲基吡咯酮(NMP)、光致抗蚀剂剥除溶剂、或硫酸等化学品将图案化光致抗蚀剂剥除。
在本发明中，对硬掩模的双重处理可控制光致抗蚀剂区与开口区之间不同的湿蚀刻速率以降低侧向蚀刻的问题。硬掩模包括氧化层(例如SOG)与低介电常数层。在实施例中，对硬掩模的双重处理可控制HF的湿蚀刻速率以降低侧向蚀刻。在蚀刻栅极金属之前，于栅极金属(p或n型)上形成一硬掩模层并施以双重处理可降低侧向蚀刻，以改善图案化栅极金属的结构与效能。此外，本发明的方法可增加光致抗蚀剂对金属膜的附着能力且显著改善湿蚀刻的侧向蚀刻效应。本发明尚包括其他优点，例如因为开口区未使用干蚀刻工艺，因此无等离子体损害和/或光致抗蚀剂残留的问题。
虽然图中未显示，本发明可进行其他工艺以形成各种元件。例如，上述氧化硬掩模与双重处理是用来图案化p型金属层，但也可取代或额外用来图案化n型金属层。在其他实施例中，栅极材料是在图案化n/p型金属层后形成。栅极材料可包括铝、钨、或其他适合的导电材料。栅极材料实质上填满栅极沟槽。之后，进行化学机械研磨以去除多余的栅极材料。在另一实施例中，在形成金属栅极堆叠之前，先在基底中形成各种掺杂区例如n型阱、p型阱，其中所用的n型掺质例如磷、砷等，所用的p型掺质例如硼、铟等。
在一实施例中，于形成金属栅极堆叠后还包括形成多层内连线。多层内连线包括垂直内连线例如接触插塞(contact)、介层插塞(via)，以及水平内连线例如金属线。多层内连线可使用各种导电材料例如铜、钨、硅化物等。在一实施例中可使用镶嵌(damascene)工艺来制作铜内连线结构。在另一实施例中，可使用钨来形成接触孔中的钨插塞。
基底中可包含隔离结构，例如浅沟槽隔离(STI)。浅沟槽隔离的形成包括：蚀刻基底以形成一沟槽，再以绝缘材料例如氧化硅、氮化硅、氮氧化硅等填入沟槽中。浅沟槽隔离可包含多层结构，例如一热氧化衬层与氮化硅填入沟槽中。在一实施例中，浅沟槽隔离的形成可包括：成长一垫氧化层；以低压化学气相沉积形成一氮化硅层；以光刻与蚀刻程序形成一STI开口；蚀刻基底以形成一沟槽；选择性(optionally)成长一热氧化衬层以改善沟槽界面；以CVD氧化物填入沟槽；以CMP进行平坦化；去除氮化硅层，留下STI结构。另外，栅极间隔物亦可包含多层结构，例如氧化硅、氮化硅、或其他介电材料。
虽然本发明已以多个较佳实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作任意的修改与改变。例如，方法100提供一种“后栅极”(gate last)工艺来形成金属栅极堆叠，其中包括氧化掩模、双重处理、湿蚀刻等。然而，本发明亦可使用“前栅极”(gate first)工艺，其中先以氧化掩模、双重处理、湿蚀刻等来图案化金属栅极堆叠，然后再形成LDD、栅极间隔物、源/漏极区等。此外，本发明也可采用混合(hybrid)工艺，例如p型金属用后栅极工艺，而n型金属用前栅极工艺，反之亦可。这些金属图案化工艺包括形成氧化硬掩模、对硬掩模进行双重处理、对硬掩模与金属层进行湿蚀刻来降低金属湿蚀刻时的侧向蚀刻效应。氧化硬掩模与其双重处理可用来图案化n型金属、p型金属层、或两者的组合。
图5为一流程图，其显示本发明实施例制作一金属栅极结构的另一方法300，此方法可用于前栅极工艺、混合工艺、或其他合适的工艺。如图5所示，方法300包括：形成一高介电常数层于基底上，如步骤302所示；形成一金属层于高介电常数层上，如步骤304所示；形成一硬掩模层于金属层上，如步骤306所示；对硬掩模层进行第一处理，如步骤308所示；形成一图案化光致抗蚀剂于硬掩模层上，如步骤310所示；对硬掩模层进行第二处理，如步骤312所示；进行第一湿蚀刻以去除硬掩模层露出的部分，如步骤314所示；进行第二湿蚀刻以图案化金属层，如步骤316所示。在本方法中可形成其他栅极材料层(例如盖层)，或进行其他工艺步骤(例如形成界面层)。上述的第一处理与第二处理、硬掩模层、及硬掩模层与金属层的蚀刻实质上与方法100所描述者相同。
本发明的方法不限于具有MOS晶体管的半导体结构，而可应用在其他具有金属栅极堆叠的集成电路。例如，半导体结构200可包含动态随机存取存储器(DRAM)、单电子晶体管(single electron transistor)、和/或其他微电子装置。在另一实施例中，半导体结构200包含鳍式场效应晶体管(FinFET)或其他种类的晶体管，例如单栅极晶体管、双栅极晶体管、或多栅极晶体管等，且可作为各种应用例如感应单元(sensor cell)、存储单元、逻辑单元等。另外，基底可在一块材(bulk)半导体上形成外延层，或具有应变(strain)以增加效能。例如，上述外延层可包含一不同于块材半导体的半导体材料，例如以选择性外延法(selective epitaxial growth)于硅块材上形成一硅锗层，或于硅锗块材上形成一硅层。基底亦可包含绝缘层上覆半导体(Semiconductor on Insulator；SOI)结构。在一实施例中，基底可包含一埋入式介电层，例如埋入氧化层(buried oxide)，可利用注氧隔离(SIMOX；separation by implanted oxygen)技术、芯片接合、选择性外延等技术形成。
虽然本发明已以多个较佳实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作任意的修改与改变，因此本发明的保护范围当以随附的权利要求所确定的范围为准。

Claims (12)

1.一种半导体装置的制造方法，包括：
提供一半导体基底，其具有第一区与第二区；
形成第一栅极堆叠于该第一区且形成第二栅极堆叠于该第二区，该第一栅极堆叠与第二栅极堆叠各自包含一虚置栅极；
从该第一栅极堆叠与第二栅极堆叠中去除该虚置栅极，以形成一沟槽；
形成一金属层填入部分该沟槽；
形成一氧化层于该金属层上，且填满该沟槽的其余部分；
对该氧化层进行第一处理，其中该第一处理包括下列其中之一：干式氧等离子体、硫酸和过氧化氢的混合液、臭氧与去离子水、过氧化氢；
之后，形成一图案化光致抗蚀剂层于该第一区上的氧化层；
之后，对该第二区上的氧化层进行第二处理，其中该第二处理包括下列其中之一：硫酸和过氧化氢的混合液、臭氧与去离子水，其中该第一区上的氧化层因覆盖该图案化光致抗蚀剂层未进行该第二处理，该第二区上的氧化层有进行第二处理，使得该第二区上的氧化层和该第一区上的氧化层有不同的湿蚀刻速率；
蚀刻该第二区上的氧化层；
蚀刻该第二区上的金属层；
去除该图案化光致抗蚀剂层；以及
去除该第一区上的氧化层。
2.如权利要求1所述的半导体装置的制造方法，其中该第一处理包括：氩气流量约150sccm，氧气流量约30sccm，总气压约7.5mT，处理持续时间约10秒。
3.如权利要求1所述的半导体装置的制造方法，其中该第二处理包括一干式氧等离子体。
4.如权利要求3所述的半导体装置的制造方法，其中该第二处理包括：氩气流量约120sccm，氧气流量约60sccm，总气压约7.5mT，处理持续时间约20秒。
5.如权利要求1所述的半导体装置的制造方法，其中该氧化层包括氧化硅或旋涂式玻璃。
6.如权利要求1所述的半导体装置的制造方法，其中该氧化层包括：四乙氧基硅烷形成的氧化物、等离子体加强化学气相沉积形成的氧化物、高深宽比工艺形成的氧化物。
7.如权利要求1所述的半导体装置的制造方法，其中该氧化层的蚀刻包括以氢氟酸进行湿蚀刻。
8.如权利要求1所述的半导体装置的制造方法，其中该金属层的蚀刻使用氢氧化铵与过氧化氢的混合液。
9.如权利要求1所述的半导体装置的制造方法，其中该氧化层的去除包括以氢氟酸进行湿蚀刻。
10.一种半导体装置的制造方法，包括：
提供一半导体基底，其具有第一栅极结构于第一区以及第二栅极结构于第二区，该第一栅极结构与第二栅极结构各自包含一高介电常数层及一虚置栅极于该高介电常数层上；
从该第一栅极堆叠与第二栅极堆叠中去除该虚置栅极，以形成一栅极沟槽；
形成一金属层于该基底上以填入部分该栅极沟槽；
形成一硬掩模层于该金属层上，且填满该栅极沟槽的其余部分；
对该硬掩模层进行第一处理，其中该第一处理包括下列其中之一：干式氧等离子体、硫酸和过氧化氢的混合液、臭氧与去离子水、过氧化氢；
之后，形成一图案化光致抗蚀剂层以保护该第一区上的硬掩模层；
之后，对该第二区上未受保护的硬掩模层进行第二处理，其中该第二处理包括下列其中之一：硫酸和过氧化氢的混合液、臭氧与去离子水，其中该第一区上的硬掩模层因覆盖该图案化光致抗蚀剂层未进行该第二处理，该第二区上的硬掩模层有进行第二处理，使得该第二区上的氧化层和该第一区上的氧化层有不同的湿蚀刻速率；
以第一湿蚀刻程序蚀刻该第二区上未受保护的硬掩模层；
以第二湿蚀刻程序蚀刻该第二区上的金属层；
去除该图案化光致抗蚀剂层；以及
以第三湿蚀刻程序去除该第一区上的硬掩模层。
11.如权利要求10所述的半导体装置的制造方法，其中该硬掩模层包括氧化硅。
12.如权利要求11所述的半导体装置的制造方法，其中第二处理还包括下列其中之一：干式氧等离子体、过氧化氢。
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