TWI667698B - 半導體元件及其形成方法 - Google Patents

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Abstract

一種半導體元件及其形成方法，該半導體元件包含基底，以及設置在該基底上的第一電晶體、第二電晶體及第三電晶體。該第一電晶體包含第一通道區，以及依序堆疊在該第一通道區上的第一阻障層及第一功函數層。該第二電晶體包含第二通道區，以及依序堆疊在該第二通道區上的第二阻障層及第二功函數層。該第三電晶體包含第三通道區，以及依序堆疊在該第三通道區上的第三阻障層及第三功函數層。其中，該第一阻障層、該第二阻障層及該第三阻障層各包含不同的氮含量，且該第一電晶體、該第二電晶體及該第三電晶體各具有不同的臨界電壓。

Description

半導體元件及其形成方法
本發明是關於一種具有多電晶體的半導體元件及其形成方法，且特別是關於一種具有不同臨界電壓(threshold voltage,Vth)之電晶體的半導體元件及其形成方法。
在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor,MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(high-k)閘極介電層的控制電極。
此外，隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電 晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。一般而言，傳統平面型金屬閘極電晶體通常採用離子佈植的方式來同時調整電晶體的臨界電壓。然而現今鰭狀場效電晶體的製程已無法單純藉由離子佈植來調整電晶體的臨界電壓，因此如何在鰭狀電晶體的架構下改良此缺點即為現今一重要課題。
本發明的一目的在於提供一種半導體元件的形成方法，其利用多次的處理步驟使各電晶體的阻障層包含不同的氮含量，以形成具有不同臨界電壓的電晶體
本發明的另一目的在於提供一種半導體元件，其包含多個電晶體，各電晶體分別具有不同氮含量的阻障層，以及具有不同材質或不同厚度功函數層，藉此，各電晶體可具有不同的臨界電壓並能達到較佳的元件效能。
為達上述目的，本發明的一實施例提供一種半導體元件的形成方法，包含下列步驟。首先，提供一基底。接著，在該基底上形成一介電層，並且在該介電層內形成一第一閘極溝渠、一第二閘極溝渠及一第三閘極溝渠。然後，在該基底上形成一阻障層，填入該第一閘極溝渠、該第二閘極溝渠及該第三閘極溝渠，並且在該阻障層上形成一第一功函數層，在該第一功函數層上形成一第二功函數層。而後，對該第二閘極溝渠及該第三閘極溝渠內的該遮罩層進行一第一處理步驟。之後，在該第一閘極溝渠及該第二閘極溝渠內形成一第三功函數層，並且對該第三閘極溝渠內的該遮罩層進行一第二處理步驟。
為達上述目的，本發明的另一實施例提供一種半導體元件，其包含一基底以及設置在該基底上的一第一電晶體、一第二電晶體及一第三電晶體。該第一電晶體包含一第一通道區，以及依序堆疊在該第一通道區上的一第一阻障層及一第一功函數層。該第二電晶體包含一第二通道區，以及依序堆疊在該第二通道區上的一第二阻障層及一第二功函數層。該第三電晶體包含一第三通道區，以及依序堆疊在該第三通道區上的一第三阻障層及一第三功函數層。其中，該第一阻障層、該第二阻障層及該第三阻障層各包含不同的氮含量，且該第一電晶體、該第二電晶體及該第三電晶體係對應該第一阻障層、該第二阻障層及該第三阻障層中該氮含量的高低而具有不同的臨界電壓。
本發明的半導體元件及其形成方法，主要是透過形成不同的圖案化光阻層覆蓋不同的區域來移除該區域內的功函數層，並接著對位在該功函數層下方的阻障層及進行不同的處理步驟。藉此，使得具有相同導電型式的不同電晶體可分別具有不同厚度的功函數層，或是具有不同氮含量的阻障層，使得位在該些電晶體的通道區可分別具有不同的臨界電壓，以在半導體元件中形成高臨界電壓(high threshold voltage,HVT)、低臨界電壓(low threshold voltage,LVT)或標準臨界電壓(standard voltage threshold,SVT)的P型電晶體或N型電晶體等。
100‧‧‧基底
101‧‧‧鰭狀結構
102‧‧‧摻雜區
103‧‧‧接觸洞蝕刻停止層
104‧‧‧層間介電層
105‧‧‧底阻障層
105a、105b、105c、105d、105e、105f‧‧‧底阻障層
106‧‧‧功函數層
106f‧‧‧功函數層
107‧‧‧功函數層
107b、107d、107f‧‧‧功函數層
108‧‧‧功函數層
108a、108b、108c、108d、108f‧‧‧功函數層
110、120、130、140、150、160‧‧‧電晶體區
110a、120a、130a、140a、150a、160a‧‧‧虛置閘極結構
110b、120b、130b、140b、150b、160b‧‧‧電晶體結構
111、121、131、141、151、161‧‧‧閘極介電層
112、122、132、142、152、162‧‧‧虛置閘極
113、123、133、143、153、163‧‧‧蓋層
114、124、134、144、154、164‧‧‧側壁子
115、125、135、145、155、165‧‧‧源極/汲極
116、126、136、146、156、166‧‧‧閘極溝渠
117、137、157‧‧‧功函數層
118、127、138、147、158、167‧‧‧導電層
210、220、230‧‧‧圖案化光阻層
P1、P2、P3‧‧‧處理步驟
P4‧‧‧臨界電壓摻雜製程
第1圖至第5圖繪示本發明第一實施例中半導體元件之形成方法的步驟剖面示意圖，其中：第1圖繪示一半導體元件於該形成方法進行之初的剖面示意圖；第2圖繪示一半導體元件於進行第一處理步驟後的剖面示意圖； 第3圖繪示一半導體元件於進行第二處理步驟後的剖面示意圖；第4圖繪示一半導體元件於進行第三處理步驟後的剖面示意圖；第5圖繪示一半導體元件於形成導電層後的剖面示意圖；第6圖繪示本發明第二實施例中半導體元件之形成方法的步驟剖面示意圖。
為使熟習本發明所屬技術領域的一般技藝者能更進一步了解本發明，下文特列舉本發明的數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成的功效。
請參照第1圖至第5圖，所繪示者為本發明第一實施例中形成半導體元件的形成方法示意圖。首先，如第1圖所示，提供一基底100。基底100例如是一矽基底、一含矽基底或一矽覆絕緣(silicon-on-insulator,SOI)基底等半導體基底。基底100上定義有六個電晶體區110、120、130、140、150、160，其中，電晶體區110、130、150為具有相同導電型式的電晶體區，例如都是NMOS電晶體區；電晶體區120、140、160則同樣為具有相同導電型式的電晶體區，但其具有不同於電晶體區110、130、150的導電形式，例如都是PMOS電晶體區。並且，六個電晶體區110、120、130、140、150、160較佳是分別預定為後續製作不同臨界電壓的電晶體。然而，在其他實施樣態中，各電晶體區110、120、130、140、150、160的導電形式亦可選擇具其他的變化，或是電晶體區的數量及排列方式亦可具其它的變化，不以第1圖所示為限。
基底100形成有至少一鰭狀結構101及一絕緣層(未繪示)，其中鰭狀結構101的底部係被該絕緣層環繞，例如被一氧化矽所包覆，而形成淺溝隔離 (shallow trench isolation,STI，未繪示)。在一實施樣態中，鰭狀結構101的形成方式可以包含在基底100上先形成一圖案化遮罩(未繪示)，再經過一蝕刻製程，將該圖案化遮罩的圖案轉移至基底100中。接著，因應三閘極電晶體元件或雙閘極鰭狀電晶體元件等結構特性的不同，而可選擇性去除或留下部分該圖案化遮罩，再搭配沈積、化學機械研磨(chemical mechanical polishing,CMP)與回蝕刻製程而形成該絕緣層，並使得突出於該絕緣層的基底100形成鰭狀結構101。除此之外，在另一實施樣態中，鰭狀結構101的形成方式也選擇先形成一圖案化硬遮罩層(未繪示)於基底100上，再利用一磊晶製程於暴露於該圖案化遮罩層外的基底100上長出例如包含矽或矽鍺等的半導體層(未繪示)，以作為相對應的鰭狀結構。或者，在其他例如包含矽覆絕緣基底的實施樣態(未繪示)中，也可省略該絕緣層製程，並利用圖案化遮罩來蝕刻基底100的一半導體層(未繪示)，並停止於該半導體層下方的一底氧化層(未繪示)以形成該鰭狀結構。
然後可進行一金屬閘極製程，以在基底100的鰭狀結構101上形成六個電晶體結構，在本實施例中，該電晶體結構的形成方法可依據「後閘極(gate-last)製程」並搭配「前高介電常數介電層(high-k last)製程」為實施樣態進行說明。
具體來說，例如是先在基底100上形成六個虛置閘極結構110a、120a、130a、140a、150a、160a。在一實施例中，虛置閘極結構110a、120a、130a、140a、150a、160a的形成方式可包含依序在鰭狀結構101上形成一閘極介電材料層(未繪示)、一虛置閘極材料層(未繪示)以及一帽蓋材料層(未繪示)，再圖案化這些堆疊材料層。其中，虛置閘極結構110a、120a、130a、140a、150a、160a分別包含由氧化鉿(hafnium oxide,HfO2)或其他介電 常數大於4的介電材料所構成的閘極介電層111、121、131、141、151、161；由具有摻質的多晶矽材料、不具有任何摻質(undoped)多晶矽材料或非晶矽材料所構成的虛置閘極112、122、132、142、152、162；以及由單層或多層結構所構成的蓋層113、123、133、143、153、163。接著，在虛置閘極結構110a、120a、130a、140a、150a、160a的側壁分別形成具有單層或複合層結構的側壁子114、124、134、144、154、164，例如包含高溫氧化矽層(high temperature oxide,HTO)、氮化矽、氧化矽、氮氧化矽或使用六氯二矽烷(hexachlorodisilane,Si2Cl6)形成的氮化矽(HCD-SiN)等材質，並在虛置閘極結構110a、120a、130a、140a、150a、160a的兩側形成源極/汲極115、125、135、145、155、165。之後，形成接觸洞蝕刻停止層103覆蓋整個虛置閘極結構110a、120a、130a、140a、150a、160a，並於接觸洞蝕刻停止層103上形成一層間介電層104，例如是氧化矽層或四乙氧基矽烷(tetraethyl orthosilicate,TEOS)層。
然後，平坦化層間介電層104及接觸洞蝕刻停止層103，以暴露出虛置閘極110a、130a、150a、120a、140a、160a的頂部，並進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH4OH)或氫氧化四甲銨(tetramethylammonium hydroxide,TMAH)等蝕刻溶液來去除虛置閘極112、122、132、142、152、162，以在層間介電層104中形成六個閘極溝渠116、126、136、146、156、166，且各閘極溝渠116、126、136、146、156、166底部仍保留有閘極介電層111、121、131、141、151、161，如第2圖所示。
隨後，依序形成一底阻障層(bottom barrier layer)105以及一功函數層106，其中，功函數層106是選擇性地僅形成在電晶體區150、160中。例如， 在基底100形成一第一功函數材料層(未繪示)，覆蓋各電晶體區110、120、130、140、150、160以及鰭狀結構101，並形成一圖案化遮罩，例如是圖案化光阻層210，僅覆蓋電晶體區150、160(即，暴露電晶體區110、120、130、140)，然後利用圖案化光阻層210為遮罩去除被暴露的電晶體區110、120、130、140內的該第一功函數材料層，以形成僅位在電晶體區150、160內的功函數層106，並填入閘極溝渠156、166內，如第2圖所示。在一實施樣態中，該第一功函數材料層的移除製程是利用一蝕刻製程，例如是利用標準化的第二清洗步驟(standard clean,SC-2)，其是以一蝕刻劑，例如是混合等比例的氫氯酸(HCl)、雙氧水(H2O2)及去離子水(H2O)來移除該第一功函數材料層內的功函數金屬，藉此逐步減少該第一功函數材料層的厚度。詳細來說，該移除製程例如是以每60至90秒，較佳是85秒，移除約10埃(angstrom)之厚度的速率進行移除，但不以此為限。在另一實施樣態中，底阻障層105例如是包含氮化鉭(tantalum,TaN)，功函數層106較佳為一P型功函數層，例如是包含氮化鈦(titanium nitride,TiN)等組成，藉此，在進行該第一功函數材料層的移除製程時，底阻障層105還可作為一保護層，避免損傷下方的閘極介電層111、121、131、141。
需特別注意的是，本實施例是在完全移除被暴露的電晶體區110、120、130、140內的該第一功函數材料層後，接續進行另一蝕刻製程，例如是進行一處理步驟P1，以調整電晶體區110、120、130、140內底阻障層105的氮含量。在一實施例中，處理步驟P1，例如是繼續操作該標準化的第二清洗步驟，利用該蝕刻劑，即等比例混合的氫氯酸、雙氧水及去離子水，與暴露的底阻障層105內的氮離子反應，藉此，使得電晶體區110、120、130、140內底阻障層105的氮含量下降，例如是使其內的鉭/氮與鉭/氧的比例下降至1以下，如0.76等。詳細來說，處理步驟P1是利用相對於該移除製程較緩的速率對暴露的底阻障層105進行 處理，例如是以每60至90秒，較佳是85秒，移除約5埃之厚度的速率進行。並且，薄化電晶體區110、120、130、140內底阻障層105的表面，並於該表面上形成一介質層(未繪示)，例如是一氧化鉭層(Ta2O5)。
之後，移除圖案化光阻層210，並接著在電晶體區120、140、150、160中形成一功函數層107。例如，在基底100形成一第二功函數材料層(未繪示)，覆蓋各電晶體區110、120、130、140、150、160以及鰭狀結構101，並形成一圖案化遮罩，例如是圖案化光阻層220，覆蓋電晶體區120、140、150、160(即，僅暴露電晶體區110、130)，然後利用圖案化光阻層220為遮罩去除被暴露的電晶體區110、130、內的該第二功函數材料層，以形成僅位在電晶體區120、140、150、160內的功函數層107，並填入閘極溝渠126、146、156、166內，如第3圖所示。在一實施樣態中，功函數層107較佳為一P型功函數層，例如是包含氮化鈦等組成，並大體上具有10埃左右之厚度，但不以此為限。
其中，電晶體區110、130內的該第二功函數材料層的移除製程大體上與前述該第一功函數材料層的移除製程相同，故不再贅述。需注意的是，本實施例同樣是在完全移除被暴露的電晶體區110、130內的該第二功函數材料層後，另進行一蝕刻製程，如處理步驟P2，以進一步調整電晶體區110、130內底阻障層105的氮含量。處理步驟P2，例如同樣是操作該標準化的第二清洗步驟，利用該蝕刻劑與暴露的底阻障層105內的氮離子反應，其詳細步驟及條件大體上與前述處理步驟P1相同，故不再贅述。然而，在本實施例中，處理步驟P2是再次對電晶體區110、130內暴露的底阻障層105進一步處理，因此，電晶體區110、130內底阻障層105的氮離子會進一步被反應，以致其內的氮含量會更下降，並且底阻障層105表面形成之該介質層的厚度會更增加。也就是說，在進行處理步 驟P2後，電晶體區110、130內的底阻障層105會具有比電晶體區120、140內的底阻障層105更低的氮含量；而電晶體區110、130內的底阻障層105表面形成的該介質層則會比電晶體區120、140內的底阻障層105表面形成的該介質層具有相對較大的厚度。
之後，移除圖案化光阻層220，並接著在電晶體區110、120、130、140、160中形成一功函數層108。例如，在基底100形成一第三功函數材料層(未繪示)，覆蓋各電晶體區110、120、130、140、150、160以及鰭狀結構101，並形成一圖案化遮罩，例如是圖案化光阻層230，覆蓋電晶體區110、120、130、140、160(即，僅暴露電晶體區150)，然後利用圖案化光阻層230為遮罩去除被暴露的電晶體區150內的該第三功函數材料層，以形成位在電晶體區110、120、130、140、160內的功函數層108，並填入閘極溝渠116、126、136、146、166內，如第4圖所示。在一實施樣態中，功函數層108較佳為一P型功函數層，例如是包含氮化鈦等組成，但不以此為限。
其中，電晶體區150內的該第三功函數材料層的移除製程大體上與前述第一功函數材料層的移除製程相同，故不再贅述。然而，本實施例除移除電晶體區150內的該第三功函數材料層之外，還進一步移除在前述製程中形成在電晶體區150內的功函數層106、107，如第4圖所示。其中，功函數層106、107的移除製程大體上與前述各功函數材料層的移除製程相同，故不再贅述。然後，本實施例同樣是在完全移除被暴露的電晶體區150內的該第三功函數材料層及功函數層106、107後，進行另一蝕刻製程，如處理步驟P3，以進一步調整電晶體區150內底阻障層105的氮含量。處理步驟P3，例如同樣是進行該標準化的第二清洗步驟，進一步利用該蝕刻劑與暴露的底阻障層105內的氮離子反應，其詳 細步驟及條件大體上與前述處理步驟P1相同，故不再贅述。需注意的是，在本實施例中，處理步驟P3是對電晶體區150內的底阻障層105進行處理，以使電晶體區150內的底阻障層105相較於其他電晶體區110、120、130、140、160內的阻障層105具有最低的氮含量。也就是說，電晶體區150內的底阻障層105雖然僅歷經一次的處理步驟(即，第三處理步驟P3)，但其可選擇利用延長處理時間或其他處理條件等方式，使電晶體區150內底阻障層105的氮含量被大量消耗至低於其他電晶體區110、120、130、140、160內阻障層105的氮含量，但不以前述方式為限。同時，電晶體區150內底阻障層105的表面所形成的介質層(未繪示)相對於其他電晶體區110、120、130、140於前述製程中所形成該介質層應具有最大的厚度。
後續，移除圖案化光阻層230，並形成一功函數材料層(未繪示)，較佳是功函數為3.9電子伏特(eV)~4.3電子伏特的金屬材料，如碳化鈦鋁(TiAlC)等。在本實施例中，該功函數材料層僅形成在電晶體區110、130、150內的閘極溝渠116、136、156，然後，依序形成一頂阻障材料層(未繪示)，例如是氮化鉭，以及填滿各電晶體區110、120、130、140、150、160內閘極溝渠116、126、136、146、156、166的一低電阻材料層(未繪示)，例如是鋁(Al)、鎢(W)或鈦鋁合金(TiAl)等，並搭配進行一平坦化製程以形成如第5圖所示的六個電晶體結構110b、120b、130b、140b、150b、160b。然而，在另一實施例中，也可選擇在移除圖案化光阻層230後，直接全面地在各電晶體區110、120、130、140、150、160內的閘極溝渠116、126、136、146、156、166內依序該功函數材料層、該頂阻障材料層及該低電阻材料層等，再進行該平坦化製程。
其中，位在電晶體區110內的電晶體結構110b具有依序堆疊於其通道區(未繪示)上的底阻障層105a、兩層的功函數層(包含功函數層108a以及由該功函數材料層形成的功函數層117)、頂阻障層(未繪示)以及導電層118；位在電晶體區120內的電晶體結構120b具有依序堆疊於其通道區(未繪示)上的底阻障層105b、兩層的功函數層(包含功函數層107b及功函數層108b)、頂阻障層(未繪示)以及導電層127；位在電晶體區130內的電晶體結構130b具有依序堆疊於其通道區(未繪示)上的底阻障層105c、兩層的功函數層(包含功函數層108c及由該功函數材料層形成的功函數層137)、頂阻障層(未繪示)以及導電層138；位在電晶體區140內的電晶體結構140b具有依序堆疊於其通道區(未繪示)上的底阻障層105d、兩層的功函數層(包含功函數層107d及功函數層108d)、頂阻障層(未繪示)以及導電層147；位在電晶體區150內的電晶體結構150b具有依序堆疊於其通道區(未繪示)上的底阻障層105e、單層的功函數層157(由該功函數材料層形成)、頂阻障層(未繪示)以及導電層158；以及位在電晶體區160內的電晶體結構160b具有依序堆疊於其通道區(未繪示)上的底阻障層105f、三層的功函數層(包含功函數層106f、功函數層107f及功函數層108f)、頂阻障層(未繪示)以及導電層167。也就是說，位在各電晶體區110、120、130、140、150、160內的電晶體結構110d、120d、130d、140d、150d、160d可分別具有不同層數的功函數層，而各功函數層可分別具有相同或不同的厚度，使得各電晶體結構110d、120d、130d、140d、150d、160d可分別具有總厚度不同的功函數層。
此外，在本實施例中，位在各電晶體區110、120、130、140、150、160內的阻障層105分別歷經不同的處理步驟P1-P3，因此，各電晶體區110、120、130、140、150、160內的阻障層105雖是由同一沉積製程所形成，但彼此之間可 具有不同的氮含量。舉例來說，電晶體區110內的阻障層105a曾歷經處理步驟P1、P2，因此，在阻障層105a為氮化鉭的實施例中，其阻障層105a內的鉭/氮含量比約為1：1.1-1.3；電晶體區120內的阻障層105b僅歷經處理步驟P1，因此，在阻障層105b為氮化鉭的實施例中，其阻障層105b內的鉭/氮含量比約為1：1.2-1.4；電晶體區130內的阻障層105c同樣歷經處理步驟P1、P2，因此，在阻障層105c為氮化鉭的實施例中，其阻障層105c內的鉭/氮含量比約為1：1.1-1.3；電晶體區140內的阻障層105d同樣僅歷經處理步驟P1，因此，在阻障層105d為氮化鉭的實施例中，其阻障層105d內的鉭/氮含量比約為1：1.2-1.4；電晶體區150內的阻障層105e僅歷經處理步驟P3而具有最低的氮含量，因此，在阻障層105e為氮化鉭的實施例中，其阻障層105e內的鉭/氮含量比約為1：1-1.2；電晶體區160內的阻障層105f則不經任何處理步驟而具有最高的氮含量，因此，在阻障層105f為氮化鉭的實施例中，其阻障層105f內的鉭/氮含量比約為1：1.3-1.5。
據此，各電晶體結構110b、120b、130b、140b、150b、160b的通道區可分別具有不同的臨界電壓。舉例來說，電晶體結構110b可在後續製程中作為一高臨界電壓(high threshold voltage,HVT)N型電晶體；電晶體結構120b可作為一高臨界電壓P型電晶體；電晶體結構130b可作為一標準臨界電壓(standard voltage threshold,SVT)N型電晶體；電晶體結構140b可作為一標準臨界電壓P型電晶體；電晶體結構150b可作為一低臨界電壓(low threshold voltage,LVT)N型電晶體；電晶體結構150b可作為一低臨界電壓P型電晶體等，但不以此為限。
由此即可完成本發明第一實施例的半導體元件。在本實施例中，部分的電晶體結構較佳是具有相同導電型式，例如均為N型閘極，而另一電晶體結構雖同樣具有相同導電型式，但其是不同於前述電晶體區的導電形式，例如均 為P型閘極。在本發明中，是透過形成不同的圖案化光阻層覆蓋不同的區域來移除該區域內的功函數層，並接著對位在功函數層下方的阻障層及進行不同的處理步驟。藉此，使得具有相同導電型式的不同電晶體可分別具有不同厚度的功函數層，或是具有不同氮含量的阻障層，使得位在該些電晶體的通道區可分別具有不同的臨界電壓，以在半導體元件中形成高臨界電壓、低臨界電壓或標準臨界電壓的P型電晶體或N型電晶體等。
此外，另需注意的是，本發明的處理步驟是利用等比例混合的氫氯酸、雙氧水及去離子水與底阻障層內的氮離子進行反應，使得該底阻障層的氮含量下降。也就是說，該反應是利用氧取代該底阻障層內部分的氮，因此，該底阻障層內的鉭/氮與鉭/氧的比例下降至1以下，如0.76等。底阻障層內的氮含量越少，則後續形成的N型功函數層(如碳化鈦鋁層等)內的低電阻金屬容易向下擴散(diffusion)，因此，具較小氮含量之底阻障層的電晶體，其通道區具有相對較低的臨界電壓。另一方面，具有較厚的功函數層的N型電晶體，其通道區易具有相對較高的臨界電壓。
然而，本領域者應可輕易了解，本發明的半導體元件亦可能以其他方式形成，並不限於前述的製作步驟。舉例來說，在其他實施樣態中也可選擇在移除部分區域內的功函數層後，另進行其他處理方式來增加暴露區域內的底阻障層的氮含量，或是操作其他步驟來進一步調整各電晶體區的臨界電壓。因此，下文將進一步針對本發明半導體元件及其形成方法的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參照第6圖，其繪示本發明第二實施例中半導體元件之形成方法的步驟剖面示意圖。本實施例與前述實施例的主要差異在於在形成六個虛置閘極結構110a、120a、130a、140a、150a、160a之前，先進行至少一次的臨界電壓摻雜製程P4，分別摻雜相反導電型態的一摻質至各電晶體區110、120、130、140、150、160內的鰭狀結構101表面，以在各電晶體區110、120、130、140、150、160內分別形成摻雜區102，如第6圖所示。舉例來說，若選擇在電晶體區110、130、150形成N型電晶體，則可摻雜P型摻質至鰭狀結構101，以初步調整後續在電晶體區110、130、150形成之閘極結構的臨界電壓；另一方面，若選擇在電晶體區120、140、160形成P型電晶體，則可摻雜N型摻質至鰭狀結構101，以初步調整後續在電晶體區120、140、160形成之閘極結構的臨界電壓。於一實施樣態中，N型摻質例如是砷原子(arsenic,As)或磷原子(phosphorus,P)；P型摻質例如是硼原子(boron,B)，但不以此為限。
後續即可繼續進行如前述第一實施例中第1圖至第5圖所示製程，以在各電晶體區110、120、130、140、150、160內分別形成具有不同臨界電壓的各電晶體結構。此外，在另一實施樣態中，還可進一步選擇在各電晶體區110、120、130、140、150、160內分別形成具有不同材質或厚度的閘極介電層(未繪示)，以進一步調整後續形成之各電晶體結構的通道區的臨界電壓。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (18)

  1. 一種半導體元件，包含：一基底；一第一電晶體，設置在該基底上，該第一電晶體包含：一第一通道區；以及依序堆疊在該第一通道區上的一第一阻障層及一第一功函數層；一第二電晶體，設置在該基底上，該第二電晶體包含：一第二通道區；以及依序堆疊在該第二通道區上的一第二阻障層及一第二功函數層；以及一第三電晶體，設置在該基底上，該第三電晶體包含：一第三通道區；以及依序堆疊在該第三通道區上的一第三阻障層及一第三功函數層，其中，該第一阻障層、該第二阻障層及該第三阻障層各包含不同的氮含量，且該第一電晶體、該第二電晶體及該第三電晶體係對應該第一阻障層、該第二阻障層及該第三阻障層中該氮含量的高低而具有不同的臨界電壓。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一電晶體、該第二電晶體及該第三電晶體具有相同的導電型。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一電晶體、該第二電晶體及該第三電晶體具有不同的導電型。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第一阻障層、該第二阻障層及該第三阻障層之間氮含量的比例約為1-1.2：1.1-1.3：1.2-1.5。
  5. 如申請專利範圍第1項所述之半導體元件，其中該第一阻障層、該第二阻障層及該第三阻障層包含氮化鉭，且該第一阻障層中鉭/氮比約是1/1-1.2，該第二阻障層中鉭/氮比約是1/1.1-1.3，以及該第三阻障層中鉭/氮比約是1/1.2-1.5。
  6. 如申請專利範圍第1項所述之半導體元件，其中該第一功函數層、該第二功函數層及該第三功函數層各包含不同的厚度。
  7. 如申請專利範圍第1項所述之半導體元件，更包含：一第四電晶體，設置在該基底上，該第四電晶體包含：一第四通道區；以及依序堆疊在該第四通道區上的一第四阻障層及一第四功函數層，其中，該第四阻障層中的含氮量不同於該第一阻障層、該第二阻障層及該第三阻障層中的含氮量。
  8. 如申請專利範圍第7項所述之半導體元件，其中該第四電晶體具有不同於該第一電晶體、該第二電晶體及該第三電晶體的導電型。
  9. 如申請專利範圍第7項所述之半導體元件，更包含：一第五電晶體，設置在該基底上，該第五電晶體包含：一第五通道區；以及依序堆疊在該第五通道區上的一第五阻障層及一第五功函數層；以及一第六電晶體，設置在該基底上，該第六電晶體包含：一第六通道區；以及依序堆疊在該第六通道區上的一第六阻障層及一第六功函數層，其中該第四阻障層、該第五阻障層及該第六阻障層各包含不同的氮含量，該第四阻障層、該第五阻障層及該第六阻障層的氮含量不同於該第一阻障層、該第二阻障層及該第三阻障層的氮含量，且該第四電晶體、該第五電晶體及該第六電晶體各具有不同的臨界電壓。
  10. 如申請專利範圍第9項所述之半導體元件，其中該第四阻障層、該第五阻障層及該第六阻障層包含氮化鉭，且該第四阻障層中鉭/氮比約是1/1.1-1.3，該第五阻障層中鉭/氮比約是1/1.2-1.4，以及該第六阻障層中鉭/氮比約是1/1.2-1.4。
  11. 一種形成半導體元件的方法，包含以下步驟：提供一基底；在該基底上形成一介電層，並在該介電層內形成一第一閘極溝渠、一第二閘極溝渠及一第三閘極溝渠；在該基底上形成一阻障層，填入該第一閘極溝渠、該第二閘極溝渠及該第三閘極溝渠；在該阻障層上形成一第一功函數層；在該第一功函數層上形成一第二功函數層；對該第一閘極溝渠及該第二閘極溝渠內的該阻障層進行一第一處理步驟；在該第一閘極溝渠及該第二閘極溝渠內形成一第三功函數層；以及對該第三閘極溝渠內的該阻障層進行一第二處理步驟。
  12. 如申請專利範圍第11項所述之形成半導體元件的方法，更包含：在該第一功函數層形成之後，對該第一閘極溝渠及該第二閘極溝渠內的該阻障層進行一第三處理步驟。
  13. 如申請專利範圍第12項所述之形成半導體元件的方法，其中該第一處理步驟、該第二處理步驟及該第三處理步驟包含提供等比例的氫氯酸、過氧化氫及去離子水。
  14. 如申請專利範圍第12項所述之形成半導體元件的方法，更包含：在該第一處理步驟、該第二處理步驟及該第三處理步驟進行時，在該阻障層上形成一介質層。
  15. 如申請專利範圍第14項所述之形成半導體元件的方法，其中該阻障層包含氮化鉭，該介質層包含五氧化二鉭。
  16. 如申請專利範圍第12項所述之形成半導體元件的方法，更包含：在該阻障層上形成一第一功函數材料層，填入該第一閘極溝渠、該第二閘極溝渠及該第三閘極溝渠；以及在該第三處理步驟進行之前，移除該第一閘極溝渠及該第二閘極溝渠內的該第一功函數材料層，形成該第一功函數層並暴露位在該第一閘極溝渠及該第二閘極溝渠內的該阻障層。
  17. 如申請專利範圍第16項所述之形成半導體元件的方法，更包含：在該第一功函數層上形成一第二功函數材料層，填入該第一閘極溝渠、該第二閘極溝渠及該第三閘極溝渠；以及在該第一處理步驟進行之前，移除該第一閘極溝渠內的該第二功函數材料層，形成該第二功函數層並暴露位在該第一閘極溝渠內的該阻障層。
  18. 如申請專利範圍第17項所述之形成半導體元件的方法，更包含：在該第二功函數層上形成一第三功函數材料層，填入該第一閘極溝渠、該第二閘極溝渠及該第三閘極溝渠；以及在該第二處理步驟進行之前，移除該第三閘極溝渠內的該第三功函數材料層、該第二功函數層及該第一功函數層，形成該第三功函數層並暴露位在該第三閘極溝渠內的該阻障層。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI713117B (zh) * 2017-01-05 2020-12-11 聯華電子股份有限公司 製作金屬閘極結構的方法
US10867864B2 (en) 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
TWI727505B (zh) * 2018-11-30 2021-05-11 台灣積體電路製造股份有限公司 積體電路裝置及其製造方法
US11329042B2 (en) 2018-11-30 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having neutral zones to minimize metal gate boundary effects and methods of fabricating thereof
US11715670B2 (en) * 2021-07-09 2023-08-01 Taiwan Semiconductor Manufacturing Company Limited FIN field-effect transistor and method of forming the same
CN113782440A (zh) * 2021-08-31 2021-12-10 上海华力集成电路制造有限公司 FinFET的阈值电压调节方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201415557A (zh) * 2012-10-11 2014-04-16 Globalfoundries Sg Pte Ltd 閘極第一高介電常數金屬閘極堆疊上無氧之快速熱退火
TW201426980A (zh) * 2012-11-26 2014-07-01 Samsung Electronics Co Ltd 半導體裝置
TW201543552A (zh) * 2014-02-06 2015-11-16 Taiwan Semiconductor Mfg Co Ltd 半導體元件及形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7037830B1 (en) 2000-02-16 2006-05-02 Novellus Systems, Inc. PVD deposition process for enhanced properties of metal films
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150021698A1 (en) * 2013-07-18 2015-01-22 International Business Machines Corporation Intrinsic Channel Planar Field Effect Transistors Having Multiple Threshold Voltages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201415557A (zh) * 2012-10-11 2014-04-16 Globalfoundries Sg Pte Ltd 閘極第一高介電常數金屬閘極堆疊上無氧之快速熱退火
TW201426980A (zh) * 2012-11-26 2014-07-01 Samsung Electronics Co Ltd 半導體裝置
TW201543552A (zh) * 2014-02-06 2015-11-16 Taiwan Semiconductor Mfg Co Ltd 半導體元件及形成方法

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