CN113327857A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述鳍部的顶部和侧壁形成伪栅氧化层；在所述伪栅氧化层上保形覆盖刻蚀阻挡层，所述刻蚀阻挡层为无针孔层；在所述刻蚀阻挡层上形成横跨所述鳍部的伪栅层，所述伪栅层覆盖所述刻蚀阻挡层的部分顶部和部分侧壁；在所述伪栅层侧部的基底上形成层间介质层；以所述刻蚀阻挡层作为停止层，采用干法刻蚀工艺去除所述伪栅层，在所述层间介质层中形成初始开口；去除所述初始开口底部的刻蚀阻挡层和伪栅氧化层，形成栅极开口；在所述栅极开口中形成栅极结构。本发明实施例有利于增大去除伪栅层的工艺窗口。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
此外，在半导体集成电路器件领域中，随着晶体管尺寸的不断缩小，高K金属栅极(HKMG)技术也逐渐被广泛应用。目前形成HKMG结构晶体管的工艺可分为前栅极(Gate-first)工艺和后栅极(Gate-last)工艺。其中，后栅极工艺通常是在对硅片进行漏/源区离子注入操作以及随后的高温退火工艺完成之后再形成金属栅极，且一般在形成金属栅极之前，会先形成伪栅(Dummy gate)，之后再将伪栅去除，以在伪栅的位置处形成金属栅极。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于增大去除伪栅层的工艺窗口。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述鳍部的顶部和侧壁形成伪栅氧化层；在所述伪栅氧化层上保形覆盖刻蚀阻挡层，所述刻蚀阻挡层为无针孔层；在所述刻蚀阻挡层上形成横跨所述鳍部的伪栅层，所述伪栅层覆盖所述刻蚀阻挡层的部分顶部和部分侧壁；在所述伪栅层侧部的基底上形成层间介质层；以所述刻蚀阻挡层作为停止层，采用干法刻蚀工艺去除所述伪栅层，在所述层间介质层中形成初始开口；去除所述初始开口底部的刻蚀阻挡层和伪栅氧化层，形成栅极开口；在所述栅极开口中形成栅极结构。
可选的，采用单源前驱体激活自由基化学沉积工艺形成所述刻蚀阻挡层。
可选的，所述刻蚀阻挡层的材料包括SiCO、SiC、SiCN、BC或BCN。
可选的，形成所述刻蚀阻挡层的步骤中，所述刻蚀阻挡层的厚度为
至
可选的，采用各向同性的干法刻蚀工艺，以所述刻蚀阻挡层作为停止层，去除所述伪栅层。
可选的，去除所述伪栅层的步骤中，所述伪栅层和所述刻蚀阻挡层的刻蚀选择比大于或等于100：1。
可选的，去除所述初始开口底部的刻蚀阻挡层的步骤包括：对所述刻蚀阻挡层进行灰化处理；在所述灰化处理之后，采用湿法刻蚀工艺去除所述初始开口底部的刻蚀阻挡层。
可选的，采用氢气对所述刻蚀阻挡层进行灰化处理。
可选的，所述湿法刻蚀工艺的刻蚀溶液包括氢氟酸溶液。
可选的，采用湿法刻蚀工艺去除所述初始开口底部的伪栅氧化层。
可选的，所述湿法刻蚀工艺的刻蚀溶液包括氢氟酸溶液。
可选的，所述伪栅氧化层的材料包括氧化硅或氮氧化硅。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部；伪栅氧化层，位于所述鳍部的顶部和侧壁；刻蚀阻挡层，保形覆盖于所述伪栅氧化层上，所述刻蚀阻挡层为无针孔层；伪栅层，位于所述刻蚀阻挡层上且横跨所述鳍部，伪栅层覆盖所述刻蚀阻挡层的部分顶部和部分侧壁；层间介质层，位于所述伪栅层侧部的基底上。
可选的，所述刻蚀阻挡层的材料包括SiCO、SiC、SiCN、BC或BCN。
可选的，所述伪栅氧化层的材料包括氧化硅或氮氧化硅。
可选的，所述刻蚀阻挡层的厚度为
至
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在形成所述伪栅氧化层后，在形成伪栅层之前，还在所述伪栅氧化层上保形覆盖刻蚀阻挡层，所述刻蚀阻挡层为无针孔层，所述刻蚀阻挡层能够作为停止层以在去除伪栅层时对所述伪栅氧化层起到保护作用，从而有利于防止去除伪栅层的刻蚀工艺通过针孔对鳍部产生损伤，而且通过形成所述刻蚀阻挡层，所述刻蚀阻挡层为无针孔层，还有利于增大去除伪栅层的工艺窗口，使得本发明实施例能够采用干法刻蚀工艺去除伪栅层，与湿法刻蚀工艺相比，干法刻蚀工艺去除较小尺寸或位于较小间隙中的膜层的能力较高，有利于将伪栅层去除干净，进而有利于减少伪栅层的残留，相应提升了器件的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，随着器件尺寸的进一步缩小，伪栅层的尺寸也越来越小，去除伪栅层的难度越来越大，去除伪栅层的工艺窗口也越来越小。以下对去除伪栅层的工艺窗口越来越小的原因进行具体说明。
一种方式是采用湿法刻蚀工艺去除伪栅层。但是，随着伪栅层的尺寸越来越小，由于湿法刻蚀工艺采用的刻蚀溶液难以钻到狭小的间隙或缝隙中进行刻蚀，尤其是难以去除位于鳍部侧壁的伪栅层，这容易导致难以将伪栅层去除干净，进而易产生伪栅层的残留。
另外一种方式是采用干法刻蚀工艺，例如：采用等离子体刻蚀工艺，去除伪栅层。但是，伪栅层与鳍部之间通常还形成有伪栅氧化层，伪栅氧化层的材料中通常存在有针孔(pin hole)缺陷，干法刻蚀工艺采用的等离子体容易穿过所述针孔缺陷对所述鳍部造成误刻蚀，这容易导致对鳍部受损，进而易降低器件的性能。
结合参考图1至图3，示出了又一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底1以及凸出于所述衬底1的鳍部2；在所述鳍部2的顶部和侧壁形成伪栅氧化层3；在所述伪栅氧化层3上形成横跨所述鳍部2的伪栅层4；在所述伪栅层4侧部的衬底1上形成层间介质层5。
参考图2，采用干法刻蚀工艺，去除部分厚度的所述伪栅层4，剩余的伪栅层4的顶面高于所述鳍部2的顶面。
参考图3，采用湿法刻蚀工艺，去除剩余的所述伪栅层4，在所述层间介质层5中形成栅极开口6。
上述的半导体结构的形成方法中，先采用干法刻蚀工艺，再采用湿法刻蚀工艺去除所述伪栅层4。但是，上述的半导体结构的形成方法在采用湿法刻蚀工艺去除剩余的伪栅层4时，仍难以将位于鳍部2侧壁的伪栅层4完全去除，而且，伪栅层4的材料中通常会形成有局部的结晶和变形，湿法刻蚀工艺难以将所述具有局部的结晶和变形的伪栅层4的材料完全去除，上述的半导体结构的形成方法仍然会导致伪栅层4的残留7(如图3所示)的问题，上述的半导体结构的形成方法去除伪栅层4的难度较高，去除伪栅层4的工艺窗口较小。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述鳍部的顶部和侧壁形成伪栅氧化层；在所述伪栅氧化层上保形覆盖刻蚀阻挡层，所述刻蚀阻挡层为无针孔层；在所述刻蚀阻挡层上形成横跨所述鳍部的伪栅层，所述伪栅层覆盖所述刻蚀阻挡层的部分顶部和部分侧壁；在所述伪栅层侧部的基底上形成层间介质层；以所述刻蚀阻挡层作为停止层，采用干法刻蚀工艺去除所述伪栅层，在所述层间介质层中形成初始开口；去除所述初始开口底部的刻蚀阻挡层和伪栅氧化层，形成栅极开口；在所述栅极开口中形成栅极结构。
本发明实施例提供的半导体结构的形成方法中，在形成所述伪栅氧化层后，在形成伪栅层之前，还在所述伪栅氧化层上保形覆盖刻蚀阻挡层，所述刻蚀阻挡层为无针孔层，所述刻蚀阻挡层能够作为停止层以在去除伪栅层时对所述伪栅氧化层起到保护作用，从而有利于防止去除伪栅层的刻蚀工艺通过针孔鳍部产生损伤，而且通过形成所述刻蚀阻挡层，所述刻蚀阻挡层为无针孔层，还有利于增大去除伪栅层的工艺窗口，使得本发明实施例能够采用干法刻蚀工艺去除伪栅层，干法刻蚀工艺去除较小尺寸的膜层的能力较高，有利于将伪栅层去除干净，进而有利于减少伪栅层的残留，相应提升了器件的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。
所述基底用于为工艺制程提供工艺平台。具体的，本实施例中，所述基底用于为形成鳍式场效应晶体管(FinFET)提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部110用于提供器件工作时的导电沟道。
本实施例中，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，所述半导体结构的形成方法还包括：在所述鳍部110侧部的衬底100上形成隔离结构135，所述隔离结构135的顶面低于所述鳍部110的顶面。
所述隔离结构135用于隔离相邻鳍部110，隔离结构135还用于隔离衬底100与后续形成的栅极结构。
本实施例中，所述隔离结构135为浅沟槽隔离结构(shallow trench isolation，STI)。本实施例中，所述隔离结构135的材料为氧化硅。
继续参考图4，在所述鳍部110的顶部和侧壁形成伪栅氧化层120。
所述伪栅氧化层120用于保护所述鳍部110的表面。
本实施例中，所述伪栅氧化层120的材料包括氧化硅或氮氧化硅。
形成伪栅氧化层120的工艺包括沉积工艺或氧化工艺。具体地，所述沉积工艺可以为原子层沉积工艺，所述氧化工艺包括干氧氧化工艺或湿氧氧化工艺等。
本实施例中，采用沉积工艺形成所述伪栅氧化层120。与氧化工艺相比，通过沉积工艺形成伪栅氧化层120对鳍部110的消耗较少。
本实施例中，采用原子层沉积工艺形成所述伪栅氧化层120。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的膜层，通过选用原子层沉积工艺，有利于使伪栅氧化层120的厚度得到精确控制，并有利于提高所述伪栅氧化层120的厚度均匀性；而且，原子层沉积工艺的间隙填充性能和阶梯覆盖性能较好，有利于提高所述伪栅氧化层120在所述鳍部110的顶部和侧壁的保形覆盖能力。
本实施例中，形成所述伪栅氧化层120的步骤中，所述伪栅氧化层120的厚度为
至
需要说明的是，所述伪栅氧化层120较薄，目前尚难以在较薄的厚度下，形成薄膜连续性较好的伪栅氧化层120，所述伪栅氧化层120的材料中通常会形成有针孔(pinhole)。
继续参考图4，在所述伪栅氧化层120上保形覆盖刻蚀阻挡层130，所述刻蚀阻挡层130为无针孔层。
后续步骤还包括：在所述刻蚀阻挡层130上形成横跨所述鳍部110的伪栅层。
本发明实施例中，通过在所述伪栅氧化层120上保形覆盖刻蚀阻挡层130，所述刻蚀阻挡层130为无针孔层，所述刻蚀阻挡层130能够作为停止层以在去除伪栅层时对所述伪栅氧化层120起到保护作用，从而有利于防止去除伪栅层120的刻蚀工艺通过针孔对鳍部110产生损伤，而且通过形成所述刻蚀阻挡层130，所述刻蚀阻挡层130为无针孔层，还有利于增大去除伪栅层的工艺窗口，使得本发明实施例能够采用干法刻蚀工艺去除伪栅层，与湿法刻蚀工艺相比，干法刻蚀工艺去除较小尺寸或位于较小间隙中的膜层的能力较高，有利于将伪栅层去除干净，进而有利于减少伪栅层的残留，相应提升了器件的性能。
所述刻蚀阻挡层130的材料包括SiCO、SiC、SiCN、BC或BCN。后续形成的伪栅层的材料通常为多晶硅，所述刻蚀阻挡层130的材料与多晶硅的材料具有较高的刻蚀选择性，从而使得所述刻蚀阻挡层130能够在后续去除伪栅层的过程中作为停止层；而且，所述刻蚀阻挡层130的材料与氧化硅具有较高的刻蚀选择性，从而在后续去除伪栅层后，在去除刻蚀阻挡层130的过程中，降低对伪栅氧化层120造成误刻蚀的几率。
具体地，本实施例中，所述刻蚀阻挡层130的材料为SiCO。
需要说明的是，形成所述刻蚀阻挡层130的步骤中，所述刻蚀阻挡层130的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层130的厚度过小，容易降低所述刻蚀阻挡层130对所述伪栅氧化层120和鳍部110的保护效果，且所述刻蚀阻挡层130的厚度过小也容易导致所述刻蚀阻挡层130的生长连续性不佳，还容易增加刻蚀阻挡层130形成有针孔的几率；后续还会去除所述刻蚀阻挡层130，如果所述刻蚀阻挡层130的厚度过大，容易增加后续去除所述刻蚀阻挡层130的去除难度。为此，本实施例中，所述刻蚀阻挡层的厚度为
至
例如：
等。
本实施例中，采用单源前驱体激活自由基化学(Single Precursor ActivatedRadicals Chemistry，SPARC)沉积工艺形成所述刻蚀阻挡层130。
SPARC沉积工艺适于形成含有Si和C的材料、以及基于B(Boron，硼)的材料，且还有利于使形成的薄膜具有较高的保形覆盖能力。具体地，SPARC沉积工艺利用下游(downstream)的基态自由基(ground-state radicals)，并选择特定的前驱分子(precursor molecules)，使基态自由基只与特定的化学键作用，通过选择特定的自由基和前驱体能够有选择的使化学键断裂，形成具有非常低的粘度系数(sticking coefficient)的前驱自由基(precursor radicals)，进而使得采用SPARC沉积工艺形成的薄膜具有较高的阶梯覆盖能力。
以沉积的材料为SiC作为一种示例，在采用SPARC沉积工艺沉积材料的过程中，Si-C键断裂的几率很低，而且，O、N和C中的任一个与Si之间的化学键仍保留在前驱分子(precursor molecules)中。因此，在实际工艺中，能够根据实际需要的薄膜类型，来选择和设定特定的前驱体，而且，在很大程度上还能够根据给定的前驱体和薄膜类型调整薄膜的成分，例如：根据实际需要，使得沉积的材料具有较高的生长连续性和成分一致性。
因此，本实施例通过采用SPARC沉积工艺形成所述刻蚀阻挡层130，有利于提高所述刻蚀阻挡层130的生长连续性，在所述刻蚀阻挡层130的厚度较小时，也能够使得所述刻蚀阻挡层130的薄膜连续性较好，使刻蚀阻挡层130的材料中不具有针孔缺陷(pin-holefree)；而且，通过采用SPARC沉积工艺形成所述刻蚀阻挡层130，还有利于提高所述刻蚀阻挡层130在所述鳍部110的顶部和侧壁的保形覆盖能力，相应有利于提高刻蚀阻挡层130的厚度一致性；此外，通过采用SPARC沉积工艺，还有利于提高所述刻蚀阻挡层130的致密度和刻蚀阻挡层130的材料的成分一致性，进而提高刻蚀阻挡层130与其他膜层之间的刻蚀选择性，相应保证刻蚀阻挡层130在后续去除伪栅层的步骤中用于作为停止层的作用。
参考图5，在所述刻蚀阻挡层130上形成横跨所述鳍部110的伪栅层140，所述伪栅层140覆盖所述刻蚀阻挡层130的部分顶部和部分侧壁。
所述伪栅层140用于为后续形成栅极结构占据空间位置。
本实施例中，所述伪栅层140的材料为多晶硅。
本实施例中，形成所述伪栅层140的步骤包括：在所述隔离结构135上形成覆盖所述刻蚀阻挡层130的伪栅材料层(图未示)；去除部分的伪栅材料层，剩余横跨鳍部110的部分伪栅材料层用于作为所述伪栅层140。
本实施例中，为方便示意和描述，仅示意出所述伪栅层140横跨一个所述鳍部110的情况。在其他实施例中，所述伪栅层还可以横跨多个所述鳍部。
本实施例中，所述伪栅层140形成在所述隔离结构135上。
本实施例中，在形成所述伪栅层140后，所述半导体结构的形成方法还包括：在所述伪栅层140的侧壁形成侧墙150。
所述侧墙150用于保护伪栅层140的侧壁，所述侧墙150还用于定义源漏掺杂区的形成位置。
所述侧墙150的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙150可以为单层结构或叠层结构。
本实施例中，所述侧墙150为单层结构，所述侧墙150的材料为氮化硅。
本实施例中，所述侧墙150形成在所述隔离结构135上。
参考图6，在所述伪栅层140侧部的基底上形成层间介质层160。
所述层间介质层160用于隔离相邻器件。
所述层间介质层160的材料为介质材料。
本实施例中，所述层间介质层160的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，所述层间介质层160形成在所述伪栅层140侧部的隔离结构135上。
本实施例中，在形成所述侧墙150之后，在形成所述层间介质层160之前，所述半导体结构的形成方法还包括：在所述伪栅层140两侧的鳍部110中形成源漏掺杂区(未示出)。
所述源漏掺杂区用于在器件工作时，为沟道提供应力，从而提高沟道区的载流子迁移率。
本实施例中，通过外延和掺杂工艺形成源漏掺杂区，源漏掺杂区包括应力层。其中，当形成PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当形成NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
参考图7，以所述刻蚀阻挡层130作为停止层，采用干法刻蚀工艺去除所述伪栅层140，在所述层间介质层160中形成初始开口10。
本发明实施例中形成的所述刻蚀阻挡层130为无针孔层，所述刻蚀阻挡层130能够作为停止层以在去除伪栅层时对所述伪栅氧化层120起到保护作用，从而有利于防止去除伪栅层120的刻蚀工艺通过针孔对鳍部110产生损伤，而且通过形成所述刻蚀阻挡层130，所述刻蚀阻挡层130为无针孔层，还有利于增大去除伪栅层的工艺窗口，使得本发明实施例能够采用干法刻蚀工艺去除伪栅层140，与湿法刻蚀工艺相比，干法刻蚀工艺去除较小尺寸或位于较小间隙中的膜层的能力较高，有利于将伪栅层140去除干净，进而有利于减少伪栅层140的残留，相应提升了器件的性能。
初始开口10的底部暴露出所述刻蚀阻挡层130，为后续去除初始开口10底部的刻蚀阻挡层130做准备。
本实施例中，采用干法刻蚀工艺去除所述伪栅层140。
具体地，干法刻蚀工艺对较小尺寸的膜层的去除能力较强，例如：干法刻蚀工艺可以将位于深宽比大于100:1的间隙中的多晶硅去除干净，所述干法刻蚀工艺可以将顶部开口尺寸大于1nm的间隙中的多晶硅去除干净，干法刻蚀工艺对位于小间隙中的膜层的去除能力较强。
此外，通过采用干法刻蚀工艺，还有利于将伪栅层140中产生的局部结晶和变形去除，从而有利于将伪栅层140去除干净，进而防止伪栅层140产生残留。
本实施例中，采用各向同性的干法刻蚀工艺，以所述刻蚀阻挡层130作为停止层，去除所述伪栅层140。通过采用各向同性的干法刻蚀工艺，从而有利于将位于所述鳍部110顶部和侧壁的伪栅层140去除干净。
本实施例中，去除所述伪栅层140的步骤中，所述伪栅层140和所述刻蚀阻挡层130的刻蚀选择比至少为100：1，所述伪栅层140和刻蚀阻挡层130的刻蚀选择比较高，从而有利于将所述伪栅层140去除干净，且使去除伪栅层140的工艺对刻蚀阻挡层130造成误刻蚀的概率小，使得去除伪栅层140的工艺能够以刻蚀阻挡层130作为停止层，且刻蚀阻挡层130为无针孔层，干法刻蚀工艺采用的等离子体也不会通过针孔对伪栅氧化层120或鳍部110造成误刻蚀，从而有利于提升半导体结构的性能。
具体地，本实施例中，所述各向同性的干法刻蚀工艺可以为化学下游刻蚀(Chemical downstream etch，CDE)工艺。化学下游刻蚀工艺采用下游等离子体源系统在一个反应室产生等离子体，随后把容易对晶圆表面产生损伤的离子过滤掉，保留活性基团再传输到晶圆表面，晶圆与可造成损伤的等离子体被分隔开来，从而有利于在提高刻蚀的选择比和刻蚀精确度的同时，减小对晶圆的损伤。具体地说，通过采用化学下游刻蚀工艺有利于减小对刻蚀阻挡层130的损伤。
参考图8至图9，去除所述初始开口10底部的刻蚀阻挡层130和伪栅氧化层120，形成栅极开口20(如图9所示)。
所述栅极开口20用于为后续形成栅极结构提供空间位置。
本实施例中，去除所述初始开口10底部的刻蚀阻挡层130和伪栅氧化层120的步骤包括：
如图8所示，去除所述初始开口10底部的刻蚀阻挡层130，使初始开口10暴露出所述伪栅氧化层120。
本实施例中，去除所述初始开口10底部的刻蚀阻挡层130的步骤包括：对所述刻蚀阻挡层130进行灰化(Asher)处理；在所述灰化处理之后，采用湿法刻蚀工艺去除所述初始开口10底部的刻蚀阻挡层130。
具体地，本实施例中，采用氢气对所述刻蚀阻挡层130进行灰化处理。
本实施例中，在所述灰化处理之后，采用湿法刻蚀工艺去除所述初始开口10底部的刻蚀阻挡层130。与干法刻蚀工艺相比，通过采用湿法刻蚀工艺去除初始开口10底部的刻蚀阻挡层130，有利于防止干法刻蚀工艺通过伪栅氧化层120中的针孔对所述鳍部110产生损伤；而且，湿法刻蚀工艺具有各向同性刻蚀的特性，有利于将位于初始开口10底部所露出的鳍部110顶部和侧面的刻蚀阻挡层130去除干净。
本实施例中，所述湿法刻蚀工艺的刻蚀溶液为稀释的氢氟酸(DHF)溶液。
如图9所示，去除所述初始开口10底部的所述伪栅氧化层120，使所述初始开口10形成栅极开口20。
本实施例中，采用湿法刻蚀工艺去除所述初始开口10底部的伪栅氧化层120。
具体地，所述湿法刻蚀工艺的刻蚀溶液包括氢氟酸溶液
参考图10，在所述栅极开口20中形成栅极结构170。
本实施例中，去除伪栅层140的工艺窗口较大，栅极开口20中产生伪栅层140残留的概率低，因此，有利于为形成栅极结构170提供良好的界面，进而有利于提高栅极结构170的形成质量。
所述栅极结构170用于控制器件工作时导电沟道的开启或关断。本实施例中，所述栅极结构170形成在所述隔离结构135上，所述栅极结构170横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁。
本实施例中，所述栅极结构170为金属栅极结构。栅极结构190包括高k栅介质层(图未示)、以及位于高k栅介质层上的功函数层(图未示)、以及位于功函数层上的栅电极层(图未示)。
高k栅介质层用于使鳍部110与栅极结构170实现电隔离。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。本实施例中，高k栅介质层的材料为HfO2。
本实施例中，所述第一型晶体管为N型晶体管，因此，所述功函数层为N型功函数材料。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。
在另一些实施例中，当所述第一型晶体管为P型晶体管时，所述功函数层相应为P型功函数材料。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。
栅电极层用于作为电极，从而使栅极结构170与其他互连结构或外部电路实现电连接。
所述栅电极层的材料为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。本实施例中，所述栅电极层的材料为W。
相应的，本发明还提供一种半导体结构。参考图6，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110；伪栅氧化层120，位于所述鳍部110的顶部和侧壁；刻蚀阻挡层130，保形覆盖于所述伪栅氧化层120上，所述刻蚀阻挡层130为无针孔层；伪栅层140，位于所述刻蚀阻挡层130上且横跨所述鳍部110，伪栅层140覆盖所述刻蚀阻挡层130的部分顶部和部分侧壁；层间介质层160，位于所述伪栅层140侧部的基底上。
后续步骤还包括：去除所述伪栅层140。
本发明实施例提供的半导体结构中，还设置有保形覆盖于所述伪栅氧化层120的刻蚀阻挡层130，所述刻蚀阻挡层130为无针孔层，所述刻蚀阻挡层130能够作为停止层以在后续去除伪栅层140时对所述伪栅氧化层120起到保护作用，从而有利于防止去除伪栅层140的刻蚀工艺通过针孔对鳍部110产生损伤，而且通过形成所述刻蚀阻挡层130，所述刻蚀阻挡层130为无针孔层，还有利于增大后续去除伪栅层140的工艺窗口，使得本发明实施例后续能够采用干法刻蚀工艺去除伪栅层140，干法刻蚀工艺去除较小尺寸的膜层的能力较高，有利于将伪栅层140去除干净，进而有利于减少伪栅层140的残留，相应提升了器件的性能。
基底用于为工艺制程提供工艺平台。具体的，本实施例中，所述基底用于为形成鳍式场效应晶体管(FinFET)提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部110用于提供器件工作时的导电沟道。
本实施例中，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，所述半导体结构还包括：隔离结构135，位于所述鳍部110侧部的衬底100上，所述隔离结构135的顶面低于所述鳍部110的顶面。
所述隔离结构135用于隔离相邻鳍部110，隔离结构135还用于隔离衬底100与后续形成的栅极结构。
本实施例中，所述隔离结构135为浅沟槽隔离结构(shallow trench isolation，STI)。本实施例中，所述隔离结构135的材料为氧化硅。
所述伪栅氧化层120用于保护所述鳍部110的表面。
本实施例中，所述伪栅氧化层120的材料包括氧化硅或氮氧化硅。
本实施例中，所述伪栅氧化层120的厚度为
至
需要说明的是，所述伪栅氧化层120较薄，伪栅氧化层120的薄膜连续性较差，因此，所述伪栅氧化层120的材料中通常会形成有针孔(pin hole)。
刻蚀阻挡层130用于保护伪栅氧化层120，且刻蚀阻挡层130为无针孔层，从而后续可以采用干法刻蚀工艺去除伪栅层140，有利于增大去除伪栅层140的工艺窗口。
所述刻蚀阻挡层130的材料包括SiCO、SiC、SiCN、BC或BCN。伪栅层140的材料通常为多晶硅，所述刻蚀阻挡层130的材料与多晶硅具有较高的刻蚀选择性，从而使得所述刻蚀阻挡层130能够在后续去除伪栅层140的过程中作为停止层；而且，所述刻蚀阻挡层130的材料与氧化硅具有较高的刻蚀选择性，从而在后续去除伪栅层140后，在去除刻蚀阻挡层130的过程中，降低对伪栅氧化层120造成误刻蚀的几率。
具体地，本实施例中，所述刻蚀阻挡层130的材料为SiCO。
刻蚀阻挡层130的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层130的厚度过小，在后续去除伪栅层140的步骤中，刻蚀阻挡层130容易被过早地误刻蚀掉，这容易降低所述刻蚀阻挡层130对所述伪栅氧化层120和鳍部110的保护效果，且所述刻蚀阻挡层130的厚度过小还容易导致所述刻蚀阻挡层130的薄膜连续性不佳，相应容易增加刻蚀阻挡层130具有针孔的几率；后续还会去除所述刻蚀阻挡层130，如果所述刻蚀阻挡层130的厚度过大，容易增加后续去除所述刻蚀阻挡层130的去除难度。为此，本实施例中，所述刻蚀阻挡层的厚度为
至
例如：
等。
所述伪栅层140用于为形成栅极结构占据空间位置。
本实施例中，所述伪栅层140的材料为多晶硅。
本实施例中，为方便示意和描述，仅示意出所述伪栅层140横跨一个所述鳍部110的情况。在其他实施例中，所述伪栅层还可以横跨多个所述鳍部。
本实施例中，所述伪栅层140位于所述隔离结构135上。
本实施例中，所述半导体结构还包括：侧墙150，位于所述伪栅层140的侧壁。
所述侧墙150用于保护伪栅层140的侧壁，所述侧墙150还用于定义源漏掺杂区的形成位置。
所述侧墙150的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙150可以为单层结构或叠层结构。
本实施例中，所述侧墙150为单层结构，所述侧墙150的材料为氮化硅。
本实施例中，所述侧墙150位于所述隔离结构135上。
本实施例中，所述半导体结构还包括：源漏掺杂区(未示出)，位于所述伪栅层140两侧的鳍部110中。
所述源漏掺杂区用于在器件工作时，为沟道提供应力，从而提高沟道区的载流子迁移率。
本实施例中，通过外延和掺杂工艺形成源漏掺杂区，源漏掺杂区包括应力层。其中，当形成PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当形成NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
所述层间介质层160用于隔离相邻器件。
所述层间介质层160的材料为介质材料。本实施例中，所述层间介质层160的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，所述层间介质层160位于所述伪栅层140侧部的隔离结构135上。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；
在所述鳍部的顶部和侧壁形成伪栅氧化层；
在所述伪栅氧化层上保形覆盖刻蚀阻挡层，所述刻蚀阻挡层为无针孔层；
在所述刻蚀阻挡层上形成横跨所述鳍部的伪栅层，所述伪栅层覆盖所述刻蚀阻挡层的部分顶部和部分侧壁；
在所述伪栅层侧部的基底上形成层间介质层；
以所述刻蚀阻挡层作为停止层，采用干法刻蚀工艺去除所述伪栅层，在所述层间介质层中形成初始开口；
去除所述初始开口底部的刻蚀阻挡层和伪栅氧化层，形成栅极开口；
在所述栅极开口中形成栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用单源前驱体激活自由基化学沉积工艺形成所述刻蚀阻挡层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀阻挡层的材料包括SiCO、SiC、SiCN、BC或BCN。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述刻蚀阻挡层的步骤中，所述刻蚀阻挡层的厚度为
至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺，以所述刻蚀阻挡层作为停止层，去除所述伪栅层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述伪栅层的步骤中，所述伪栅层和所述刻蚀阻挡层的刻蚀选择比大于或等于100：1。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述初始开口底部的刻蚀阻挡层的步骤包括：对所述刻蚀阻挡层进行灰化处理；在所述灰化处理之后，采用湿法刻蚀工艺去除所述初始开口底部的刻蚀阻挡层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用氢气对所述刻蚀阻挡层进行灰化处理。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的刻蚀溶液包括氢氟酸溶液。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述初始开口底部的伪栅氧化层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的刻蚀溶液包括氢氟酸溶液。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅氧化层的材料包括氧化硅或氮氧化硅。
13.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及凸出于所述衬底的鳍部；
伪栅氧化层，位于所述鳍部的顶部和侧壁；
刻蚀阻挡层，保形覆盖于所述伪栅氧化层上，所述刻蚀阻挡层为无针孔层；
伪栅层，位于所述刻蚀阻挡层上且横跨所述鳍部，伪栅层覆盖所述刻蚀阻挡层的部分顶部和部分侧壁；
层间介质层，位于所述伪栅层侧部的基底上。
14.如权利要求13所述的半导体结构，其特征在于，所述刻蚀阻挡层的材料包括SiCO、SiC、SiCN、BC或BCN。
15.如权利要求13所述的半导体结构，其特征在于，所述伪栅氧化层的材料包括氧化硅或氮氧化硅。
16.如权利要求13所述的半导体结构，其特征在于，所述刻蚀阻挡层的厚度为
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