KR20150061698A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판으로부터 돌출된 형상으로 제1 방향으로 정렬되어 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 핀, 상기 제1 및 제2 핀 사이에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 필드 절연막, 상기 필드 절연막 상에 형성된 식각정지막 패턴, 및 상기 식각정지막 패턴 상에 형성된 더미 게이트(dummy gate) 구조체를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 쇼트(short)를 방지하고, 이상없이 소오스/드레인을 에피택셜 성장시켜 동작 특성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 쇼트(short)를 방지하고, 이상없이 소오스/드레인을 에피택셜 성장시켜 반도체 장치의 동작 특성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판으로부터 돌출된 형상으로 제1 방향으로 정렬되어 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 핀, 상기 제1 및 제2 핀 사이에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 필드 절연막, 상기 필드 절연막 상에 형성된 식각정지막 패턴, 및 상기 식각정지막 패턴 상에 형성된 더미 게이트(dummy gate) 구조체를 포함한다.
상기 식각정지막 패턴과 상기 필드 절연막은 서로 다른 물질을 포함할 수 있다.
상기 필드 절연막은 산화막을 포함하고, 상기 식각정지막 패턴은 질화막 패턴을 포함할 수 있다.
상기 식각정지막 패턴의 상면은 상기 제1 및 제2 핀보다 높게 형성될 수 있다.
상기 제1 핀 상에 상기 제2 방향으로 연장되어 배치되는 노말 게이트 구조체를 더 포함하고, 상기 더미 게이트 구조체는 상기 제2 방향으로 연장되어 배치되고, 상기 노말 게이트 구조체의 하면은 상기 더미 게이트 구조체의 하면과 같거나 낮게 형성될 수 있다.
식각정지막 패턴은 상기 노말 게이트 구조체 하면에 미배치될 수 잇다.
상기 노말 게이트 구조체와 상기 더미 게이트 구조체 사이의 상기 제1 핀 내에 형성된 소오스/드레인을 더 포함하고, 상기 소오스/드레인과 상기 필드 절연막은 서로 이격될 수 있다.
상기 더미 게이트 구조체의 적어도 일측에 배치된 스페이서를 더 포함하고, 상기 소오스/드레인은 상기 스페이서 하부로 밀어 넣어진 턱(tuck) 형상일 수 있다.
상기 소오스/드레인과 상기 더미 게이트 구조체는 서로 이격될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판 상에서 돌출된 형상을 가지며 제1 방향으로 정렬되어 연장되는 제1 및 제2 핀과, 상기 제1 및 제2 핀 사이에서 상기 제1 및 제2 핀을 상기 제1 방향으로 분리하는 트렌치가 형성되고, 상기 기판 상에 상기 트렌치를 채우면서 상기 제1 및 제2 핀을 덮는 필드 절연막을 형성하고, 상기 제1 및 제2 핀의 상면이 노출되도록 상기 필드 절연막을 식각하고, 상기 트렌치를 채우는 필드 절연막 상에 식각정지막 패턴을 형성하고, 상기 식각정지막 패턴을 마스크로 상기 필드 절연막을 식각하여 상기 제1 및 제2 핀의 측벽 일부를 노출시키는 것을 포함한다.
상기 트렌치 상부의 상기 제1 방향 폭은 상기 식각정지막 패턴의 상기 제1 방향 폭보다 좁을 수 있다.
상기 식각정지막 패턴을 형성하는 것은, 상기 제1 및 제2 핀의 상면과 상기 필드 절연막 상면을 덮는 식각정지막을 형성하고, 상기 식각정지막을 패터닝하여 상기 제1 핀과 제2 핀의 상면을 노출시키는 상기 식각정지막 패턴을 형성하는 것을 포함할 수 있다.
상기 필드 절연막을 식각하는 동안, 상기 제1 및 제2 핀의 일부는 식각될 수 있다.
상기 제1 및 제2 핀의 상면은, 상기 식각정지막 패턴의 하면보다 낮을 수 있다.
상기 식각정지막 패턴을 마스크로 상기 필드 절연막을 식각한 후에, 상기 제1 핀을 교차하도록 제1 더미 게이트와, 상기 식각정지막 패턴 상에 제2 더미 게이트를 형성하고, 상기 제1 및 제2 더미 게이트 사이의 상기 제1 핀 내에 리세스를 형성하되, 상기 트렌치 내의 상기 필드 절연막은 노출되지 않을 수 있다.
상기 리세스를 형성하는 것은, 상기 제2 더미 게이트의 하면을 노출하지 않도록 상기 리세스를 형성하는 것을 포함할 수 있다.
상기 리세스를 형성한 후에, 상기 리세스 내에 소오스/드레인을 형성하고, 상기 제1 및 제2 더미 게이트 각각을 노말 게이트 구조체와 더미 게이트 구조체로 대체하는 것을 더 포함할 수 있다.
상기 식각 정지막 패턴과 상기 필드 절연막은 산화막을 포함할 수 있다.
상기 식각 정지막 패턴은 MTO를 포함할 수 있다.
상기 식각정지막 패턴은 질화막 패턴을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 27은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 28 내지 도 32는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 33 및 도 34는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 36 및 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 20을 참조하여 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명하기로 한다.
도 1 내지 도 27은 본 발명의 일 실시예에 따른 반도체 징치의 제조 방법을 설명하기 위한 중간 단계의 도면이다. 구체적으로, 도 3은 도 2의 A―A를 따라 절단한 단면도이고, 도 6은 도 5의 A―A를 따라 절단한 단면도이고, 도 8은 도 7의 A―A를 따라 절단한 단면도이고, 도 10은 도 9의 A―A를 따라 절단한 단면도이고, 도 12는 도 11의 A―A를 따라 절단한 단면도이고, 도 13은 도 11의 B―B를 따라 절단한 단면도이고, 도 16은 도 15의 A―A를 따라 절단한 단면도이고, 도 17은 도 15의 B―B를 따라 절단한 단면도이고, 도 19는 도 18의 A―A를 따라 절단한 단면도이고, 도 21은 도 20의 A―A를 따라 절단한 단면도이고, 도 23은 도 22의 A―A를 따라 절단한 단면도이고, 도 24는 도 22의 B―B를 따라 절단한 단면도이고, 도 26은 도 25의 A―A를 따라 절단한 단면도이고, 도 27은 도 25의 B―B를 따라 절단한 단면도이다. 도 22에서는 제1 층간 절연막(181)을 생략하였고, 도 25에서는 제1 및 제2 층간 절연막(181, 182)을 생략하였다.
먼저, 도 1을 참조하면, 기판(101) 상에 액티브 영역(F)을 형성하고, 액티브 영역(F) 상에 제1 마스크 패턴(2103)을 형성한다. 추후 형성될 제1 내지 제4 핀(도 3의 F1, F2, F3, F4)이 배치되는 부분에 제1 마스크 패턴(2103)이 형성된다.
기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
액티브 영역(F)은 기판(101)과 일체로 형성될 수 있으며, 기판(101)과 동일한 물질을 포함할 수 있다.
제1 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 2 및 도 3을 참조하면, 제1 마스크 패턴(2103)을 마스크로 이용하여 식각 공정을 진행한다. 식각 공정을 통하여, 제1 내지 제4 핀(F1, F2, F3, F4) 및 트렌치(T1)가 형성된다.
제1 핀(F1)과 제2 핀(F2)은 기판(101) 상에서 제3 방향(Z1 방향)으로 돌출되도록 형성될 수 있다. 또한, 제1 핀(F1)과 제2 핀(F2)은 제1 방향(X1 방향)으로 길게 정렬되어 연장될 수 있다.
제3 핀(F3)과 제4 핀(F4)은 각각 제1 핀(F1)과 제2 핀(F2)으로부터 제2 방향(Y1 방향)으로 일정한 간격을 갖도록 이격되어 형성된다. 제3 핀(F3)과 제4 핀(F4)은 기판(101) 상에서 제3 방향(Z1 방향)으로 돌출되도록 형성될 수 있다. 또한, 제3 핀(F3)과 제4 핀(F2)은 제1 방향(X1 방향)으로 길게 정렬되어 연장될 수 있다.
제1 핀 내지 제4 핀(F1~F4)은 제2 방향(Y1 방향)을 따라서 길게 연장될 수 있다. 구체적으로, 제1 내지 제4 핀(F1~F4)은 장변과 단변을 가질 수 있으며, 제1 핀 내지 제4 핀(F1~F4)은 장변 방향으로 연장될 수 있다. 도 2에서는 장변 방향이 제2 방향(Y1 방향)으로, 단변 방향이 제1 방향(X1 방향)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 제1 핀 내지 제4 핀(F1~F4)은 장변 방향이 제1 방향(X1), 단변 방향이 제2 방향(Y2)일 수 있다.
도면에서는, 예시적으로 제1 핀 내지 제4 핀(F1~F4)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 핀 내지 제4 핀(F1~F4)은 모따기된 형상일 수 있다. 또는, 모서리 부분이 둥글게 된 형상일 수도 있다. 제1 핀 내지 제4 핀(F1~F4)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
트렌치(T1)는 제1 및 제2 핀(F1, F2)과 제3 및 제4 핀(F3, F4) 사이에 형성된다. 트렌치(T1)는 제1 핀(F1)과 제2 핀(F2), 그리고 제3 핀(F3)과 제4 핀(F4)을 제1 방향(X1)으로 분리한다. 트렌치(T1)의 양 측벽은 각각 제1 핀(F1)의 측벽과 제2 핀(F2)의 측벽, 그리고 제3 핀(F3)의 측벽과 제4 핀(F4)의 측벽일 수 있다.
도면에서, 트렌치(T1)의 폭은 하부에서 상부까지 일정한 것으로 도시되어 있으나, 본 발명은 이에 제한되는 것은 아니며, 예를 들어, 트렌치(T1)의 폭은 하부에서부터 상부까지 점차 증가할 수 있다.
제1 마스크 패턴(2103)은 트렌치(T1)를 형성한 뒤에 제거된다.
도 4를 참조하면, 기판(100) 상에 필드 절연막(110a)을 형성한다. 필드 절연막(110a)은 트렌치(T1)을 채우고, 제1 내지 제4 핀(F1~F4)을 덮을 수 있다. 필드 절연막(110a)은 산화막, 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 5 및 도 6을 참조하면, 제1 내지 제4 핀(F1~F4)의 상면이 노출되도록 필드 절연막(110a)을 식각한다. 이에 의하여, 필드 절연막(110a)과 제1 내지 제4 핀(F1~F4)의 상면은 동일 평면에 위치할 수 있다. 필드 절연막(110a)은 여전히 트렌치(T1)를 채운다. 필드 절연막(110a)을 식각하기 위하여 예를 들어, CMP(Chemical Mechanical Polsighing) 공정을 수행할 수 있으나 이에 제한되는 것은 아니다.
도 7 및 도 8을 참조하면, 제1 내지 제4 핀(F1~F4)의 상면과 필드 절연막(110a) 상면을 덮는 식각정지막(120a)을 형성한다. 식각정지막(120a)은 제1 내지 제4 핀(F1~F4) 상에 형성되므로, 식각정지막(120a)의 상면은 제1 내지 제4 핀(F1~F4)의 상면보다 높게 형성된다.
식각정지막(120a)은 필드 절연막(110a)과는 다른 물질을 포함할 수 있으며, 예를 들어, 식각 정지막(120a)은 질화막을 포함할 수 있다.
이어서, 식각정지막(120a) 상에 하드 마스크(125a)를 형성한다. 하드 마스크(125a)의 두께는 식각정지막(120a)의 두께보다 두꺼울 수 있으나, 이에 제한되는 것은 아니다. 하드 마스크(125a)는 예를 들어, SOH(Spin-On Hardmask)일 수 있다.
도 9 및 도 10을 참조하면, 순차적으로 하드 마스크(125a)와 식각정지막(120a)을 패터닝하여 하드 마스크 패턴(125)과 식각정지막 패턴(120)을 형성한다. 구체적으로, 제1 내지 제4 핀(F1~F4)의 상면을 노출시키도록 하드 마스크(125a)와 식각정지막(120a)을 패터닝한다. 하드 마스크 패턴(125)과 식각정지막 패턴(120)은 트렌치(T1) 상에 배치되며, 트렌치(T1)를 채우는 필드 절연막(11a)을 덮을 수 있다. 하드 마스크 패턴(125)과 식각정지막 패턴(120)은 트렌치(T1)를 덮기 때문에, 제1 내지 제4 핀(F1~F4)과 교차하는 방향으로 형성될 수 있다. 예를 들어, 제1 내지 제4 핀(F1~F4)이 제1 방향(X1 방향)으로 연장되어 있으면, 트렌치(T1)는 제2 방향(Y1)으로 연장된다. 따라서, 하드 마스크 패턴(125)과 식각정지막 패턴(120)은 트렌치(T1)가 연장되는 방향인 제2 방향(Y1 방향)으로 연장될 수 있다.
하드 마스크 패턴(125)과 식각정지막 패턴(120)은 제1 내지 제4 핀(F1~F4)의 일부를 덮을 수 있다. 도 10을 참조하면, 하드 마스크 패턴(125)과 식각 정지막 패턴(120)의 제1 방향(X1 방향) 폭(W2)은 트렌치(T1)의 제1 방향(X1 방향) 폭(W1)보다 크다. 따라서, 트렌치(T1) 양 측의 제1 핀(F1)과 제2 핀(F1), 제3 핀(F3)과 제4 핀(F4) 상에도 식각정지막 패턴(120)의 일부가 배치될 수 있다.
식각정지막(120a)의 상면은 제1 내지 제4 핀(F1~F4)의 상면보다 높기 때문에 식각정지막 패턴(120)의 상면은 제1 내지 제4 핀(F1~F4)의 상면보다 높다.
이어서, 식각정지막 패턴(120)과 하드 마스크 패턴(125)을 마스크로 하여 제1 내지 제4 핀(F1~F4)의 측벽 일부가 노출되도록 필드 절연막(110a)을 식각한다. 필드 절연막(110a)은 식각되어 트렌치(T1) 내에 배치되는 제2 필드 절연막(112)과, 기판(101) 상에 형성되고 제1 내지 제4 핀(F1~F4)의 측벽 일부를 덮는 제1 필드 절연막(111)으로 구분될 수 있다.
제1 필드 절연막(111)과 제2 필드 절연막(112)을 형성하는 방법은 다음과 같다.
먼저, 도 11 내지 도 13을 참조하면, 식각정지막 패턴(120)과 하드 마스크 패턴(125)을 마스크로 필드 절연막(110a)을 식각한다. 이에 따라 제1 내지 제4 핀(F1~F4)의 측벽 일부가 노출된다. 트렌치(T1) 내의 필드 절연막(110a)은 식각정지막 패턴(120)에 의하여 식각되지 않으며, 식각정지막 패턴(120)과 하드 마스크 패턴(125)이 배치되지 않는 부분의 필드 절연막(110a)만 식각될 수 있다.
필드 절연막(110a)을 식각할 때, 제1 내지 제4 핀(F1~F4)의 일부도 식각될 수 있다. 도 12를 참조하면, 제1 및 제2 핀(F1, F2)의 일부가 식각되기 때문에 제1 및 제2 핀(F1, F2)의 높이(h1)는 트렌치(T1)를 채우는 필드 절연막(110a)의 높이(h2)보다 낮을 수 있다. 다시 말해서, 제1 및 제2 핀(F1, F2)의 상면은, 식각정지막 패턴(120)의 하면보다 낮을 수 있다. 다만, 하드 마스크 패턴(125)과 식각정지막 패턴(120)이 덮고 있는 제1 내지 제4 핀(F1~F4)의 일부는 식각되지 않는다.
도 14를 참조하면, 하드 마스크 패턴(125)를 제거한다. 이어서, 하드 마스크 패턴(125)을 제거한 후, 세정 공정을 진행한다.
세정 공정을 진행할 때, 식각정지막 패턴(120)과 하드 마스크 패턴(125)이 미배치된 부분의 필드 절연막(110a)은 추가적으로 식각되어 제1 필드 절연막(111)이 형성된다. 그러나 트렌치(T1) 내의 필드 절연막(110a), 즉 제2 필드 절연막(112)은 식각정지막 패턴(120) 때문에 식각되지 않는다.
도 15 내지 도 17을 참조하면, 기판(101) 상에 제1 더미 게이트(145), 제2 더미 게이트(146) 및 제3 더미 게이트(147)를 형성한다. 구체적으로, 제1 및 제3 핀(F1, F3) 상에 제1 더미 게이트(145)를 형성하고, 식각정지막 패턴(120) 상에 제2 더미 게이트(146)를 형성하고, 제2 및 제4 핀(F2, F4) 상에 제3 더미 게이트(145)를 형성한다. 제1 더미 게이트(145)는 제2 방향(Y1 방향)으로 연장되어 제1 및 제3 핀(F1, F3)을 교차하고, 제1 및 제3 핀(F1, F3)의 측벽과 상면을 따라 형성될 수 있다. 제3 더미 게이트(147)는 제2 방향(Y1 방향)으로 연장되어 제2 및 제4 핀(F2, F4)을 교차하고, 제2 및 제4 핀(F2, F4)의 측벽과 상면을 따라 형성될 수 있다. 제2 더미 게이트(146)는 제2 방향(Y1 방향)으로 연장된다.
제1 내지 제3 더미 게이트(145, 146, 147)는 서로 이격되어 형성되며, 제1 및 제2 더미 게이트(145, 146) 사이에는 제1 및 제3 핀(F1, F3)이 노출되고, 제2 및 제3 더미 게이트(146, 147) 사이에는 제2 및 제4 핀(F2, F4)이 노출된다.
제1 내지 제3 더미 게이트(145, 146, 147)는 각각 순차적으로 형성된 제1 내지 제3 더미 게이트 절연막(141a, 141b, 141c), 제1 내지 제3 더미 게이트 전극(143a, 143b, 143c)과 제1 내지 제3 더미 게이트 마스크 패턴(2104a, 2104b, 2104c)을 포함할 수 있다.
예를 들어, 제1 내지 제3 더미 게이트 절연막(141a, 141b, 141c)은 실리콘 산화막일 수 있고, 제1 내지 제3 더미 게이트 전극(143a, 143b, 143c)은 폴리 실리콘일 수 있다.
스페이서(151)는 제1 내지 제3 더미 게이트 전극(143a, 143b, 143c)의 측벽에 형성되고, 제1 내지 제3 더미 게이트 마스크 패턴(2104a, 2104b, 2104c)의 상면을 노출할 수 있다. 제2 더미 게이트 전극(143b) 측벽에 형성된 스페이서(151)는 식각정지막 패턴(120) 상에 형성된다.
스페이서(151)는 실리콘 질화막 또는 실리콘 산질화막일 수 있으며, 도면에서는 스페이서(151)가 단일막으로 도시되어 있으나, 이에 제한되는 것은 아니며, 예를 들어, 스페이서(151)는 복수개의 막을 포함할 수 있다.
도 18 내지 도 19를 참조하면, 제1 내지 제4 핀(F1~F4) 내에 리세스(160)를 형성한다. 제1 및 제2 더미 게이트(145, 146) 사이의 제1 핀(F1)과 제3 핀(F3) 내에, 제2 및 제3 더미 게이트(146, 147) 사이의 제2 핀(F2)과 제4 핀(F4) 내에 리세스(160)를 형성한다.
리세스(160)를 형성하면, 도 19에 도시된 바와 같이, 리세스(160)에 의하여 식각정지막 패턴(120)의 하면 일부가 노출될 수 있다. 그러나, 식각정지막 패턴(120)의 폭과 스페이서(151) 사이의 폭이 제2 필드 절연막(112)의 폭보다 넓기 때문에, 제2 필드 절연막(112)은 리세스(160)를 형성해도 노출되지 않는다.
도 20 및 도 21을 참조하면, 리세스(160) 내에 소오스/드레인(165)를 형성한다. 소오스/드레인(165)과 제2 필드 절연막(112)은 서로 이격된다.
리세스(160)를 형성할 때, 식각정지막 패턴(120)의 하면 일부도 노출되는데, 리세스(160)에 소오스/드레인(165)을 형성하면 소오스/드레인(165)은 노출된 식각정지막 패턴(120)의 하면을 덮을 수 있다. 따라서, 소오스/드레인(165)은 턱(tuck) 구조를 가질 수 있다. 구체적으로, 소오스/드레인(165)은 식각정지막 패턴(120) 하부로 밀어 넣어진 형상을 가질 수 있다. 즉, 소오스/드레인(165)은 스페이서(151)의 하부에도 형성될 수 있다.
소오스/드레인(165)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(165)의 상면은 제1 내지 제4 핀(F1~F4) 상면보다 높을 수 있다. 소오스/드레인(165)과 제1 내지 제3 더미 게이트(145, 146, 147)는 스페이서(151)에 의하여 분리될 수 있다.
형성하고자 하는 반도체 장치가 P형 트랜지스터인 경우, 소오스/드레인(165)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 내지 제4 핀(F1~F4)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 형성하고자 하는 반도체 장치가 N형 트랜지스터인 경우, 소오스/드레인(165)은 기판(101) 또는 제1 내지 제4 핀(F1~F4)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(101) 또는 제1 내지 제4 핀(F1~F4)이 Si일 때, 소오스/드레인(165)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
소오스/드레인(165)은 다양한 형상일 수 있다. 예를 들어, 소오스/드레인(165) 은 다이아몬드 형상, 원 형상 중 적어도 하나일 수 있다. 본 도면에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
도 22 내지 도 24를 참조하면, 소오스/드레인(165)을 덮는 제1 층간 절연막(181)을 형성한다. 제1 층간 절연막(181)은 제1 내지 제3 더미 게이트(145, 146, 147)의 상면은 노출시킨다. 제1 층간 절연막(181)은 산화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위하여, 도 22에서는 제1 층간 절연막(181)을 생략하였다.
이어서, 제1 내지 제3 더미 게이트(145, 146, 147) 각각을 제1 내지 제3 게이트 구조체(175, 176, 177)로 대체한다. 제1 더미 게이트(145)는 제1 게이트 구조체(175)로, 제2 더미 게이트(146)는 제2 게이트 구조체(176)로, 제3 더미 게이트(147)는 제3 게이트 구조체(177)로 대체할 수 있다.
제1 및 제3 게이트 구조체(175, 177)은 노말(normal) 게이트 구조체이고, 제2 게이트 구조체(176)은 더미 게이트(dummy gate) 구조체일 수 있다. 노말 게이트 구조체는 트랜지스터에서 실제로 게이트의 역할을 수행하나, 더미 게이트 구조체는 트랜지스터 내에서 게이트로써 동작하지 않는다. 그러나, 제2 게이트 구조체(176)의 형상은 제1 및 제3 게이트 구조체(175, 177)의 형상과 유사하며, 동일한 방법으로 형성된다.
제1 및 제3 게이트 구조체(175, 177)의 하면은 제2 게이트 구조체(176)의 하면과 같거나 낮게 형성될 수 있다. 이는 식각정지막 패턴(120)을 형성하고, 식각정지막 패턴(120) 상에 제2 게이트 구조체(176)를 형성하고, 제1 및 제2 필드 절연막(111, 112)을 형성할 때, 제1 내지 제4 핀(F1~F4)의 상부는 일부되기 때문이다. 제1 및 제3 게이트 구조체(175, 177)의 하면에는 식각정지막 패턴(120)이 배치되지 않는다.
제1 내지 제3 게이트 구조체(175, 176, 177) 각각은 제1 내지 제3 게이트 절연막(173a, 173b, 173c) 및 금속층(171a, 171b, 171c)을 포함할 수 있다.
제1 내지 제3 게이트 구조체(175, 176, 177) 각각은 금속층(171a, 171b, 171c)을 포함할 수 있다. 제1 내지 제3 게이트 구조체(175, 176, 177)는 도시된 것과 같이, 2층 이상의 금속층(171a, 171b, 171c)이 적층될 수 있다. 제1 금속층(MG11, MG12, MG13)은 일함수 조절을 하고, 제2 금속층(MG21, MG22, MG23)은 제1 금속층(MG11, MG12, MG13)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG11, MG12, MG13)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG21, MG22, MG23)은 W 또는 Al을 포함할 수 있다. 또는, 금속층(171a, 171b, 171c)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 금속층(171a, 171b, 171c)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(173a)은 제1 및 제3 핀(F1, F3)과 금속층 171a) 사이에 형성되고, 제3 게이트 절연막(173c)은 제2 및 제4 핀(F2, F4)과 금속층 171c) 사이에 형성되고, 제2 게이트 절연막(173b)은 식각정지막 패턴(120)과 금속층(171b) 사이에 형성될 수 있다. 도 22에 도시된 것과 같이, 제1 게이트 절연막(173a)은 제1 및 제3 핀(F1, F3)의 상면과 측면의 상부를 따라 형성될 수 있고, 제2 게이트 절연막(173b)은 식각정지막 패턴(120)의 상면을 따라 형성될 수 있고, 제3 게이트 절연막(173c)은 제2 및 제4 핀(F2, F4)의 상면과 측면의 상부를 따라 형성될 수 있다. 또한, 제1 및 제3 게이트 절연막(173a, 173c)은 각각 금속층(171a, 171b)과 제1 필드 절연막(111) 사이에 배치될 수 있다. 이러한 제1 내지 제3 게이트 절연막(173a, 173b, 173c)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 게이트 절연막(173a, 173b, 173c)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제2 게이트 구조체(176)는 소오스/드레인(165)과 접하지 않고 이격되어 형성된다. 상술하였듯이, 제1 및 제2 필드 절연막(111, 112)을 형성할 때, 트렌치(T1) 상에 식각정지막 패턴(120)을 형성한다. 따라서, 트렌치(T1) 내의 제2 필드 절연막(112)은 식각되지 않는다. 그런데 식각정지막 패턴(120)을 형성하지 않으면, 세정 공정(도 14 참조) 시에 제2 필드 절연막(112)이 제1 필드 절연막(111)과 함께 일부 식각되기 때문에, 나중에 제2 게이트 구조체(176)는 트렌치(T1) 내에 형성된다. 다시 말해서, 제2 게이트 구조체(176)의 하면은 제1 및 제3 게이트 구조체(175, 177)의 하면과 같거나 낮을 수 있다. 이 경우, 소오스/드레인(165)을 형성할 때, 제2 더미 게이트(146)와 소오스/드레인(165) 사이에 브릿지(bridge)가 발생하여 최종적으로 제2 게이트 구조체(176)와 소오스/드레인(165) 사이에 브릿지가 발생할 수 있다. 또는 제2 더미 게이트(146)를 제거하고 제2 게이트 구조체(176)를 형성할 때, 소오스/드레인(165)의 측면이 일부 노출되어 제2 게이트 구조체(176)와 소오스/드레인(165) 사이에 브릿지가 발생할 수 있다. 이 밖에도, 소오스/드레인(165)과 제2 게이트 구조체(176) 사이의 거리가 가까워 기생 커패시턴스 크기가 증가할 수 있다.
그러나, 식각정지막 패턴(120)을 형성하면, 제2 게이트 구조체(176)가 식각정지막 패턴(120) 상에 형성되어 제2 게이트 구조체(176)가 트렌치(T1) 내에 형성되지 않는다. 따라서, 상술한 바와 같은 문제를 미연에 방지할 수 있다.
도 25 내지 도 27을 참조하면, 제1 내지 제3 게이트 구조체(175, 176, 177)를 덮는 제2 층간 절연막(182)를 형성한다. 제2 층간 절연막(182)은 제1 층간 절연막(181)과 동일한 물질을 포함할 수 있다.
이어서, 소오스/드레인(165) 상에 제1 및 제2 층간 절연막(181, 182)을 관통하는 컨택(190)을 형성한다. 컨택(190)은 배선과 소오스/드레인(165)을 전기적으로 연결할 수 있다. 컨택(190)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 1 내지 도 13, 도 28 내지 도 32를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 28 내지 도 32는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위하여, 도 31에서는 제1 층간 절연막(181)을, 도 32에서는 제1 및 제2 층간 절연막(181, 182)을 생략하였다.
도 1 내지 도 6까지는 본 발명의 일 실시예예 따른 반도체 장치의 제조 방법과 동일하다. 이어서, 도 7과 같이 제1 내지 제4 핀(F1, F4)과 필드 절연막(110a) 상에 식각정지막(120a)과 하드 마스크(125a)를 순차적으로 형성한다. 여기서, 식각정지막(120a)은 필드 절연막(110a)과 동일한 물질로 형성될 수 있다. 예를 들어, 필드 절연막(110a)은 산화막을 포함하고, 식각정지막(120a)도 산화막을 포함할 수 있다.
이어서, 도 7 내지 도 13과 동일한 공정으로 트렌치(T1) 상에 식각정지막 패턴(120)과 하드 마스크 패턴(125)을 형성하고 필드 절연막(110a)을 식각하여 제1 내지 제4 핀(F1~F4)의 측벽 일부를 노출시킨다. 이어서, 하드 마스크 패턴(125)을 제거한다.
도 28을 참조하면, 하드 마스크 패턴(125)을 제거한 후에, 세정 공정을 진행한다. 세정 공정을 진행하면, 제1 내지 제4 핀(F1, F2)의 측벽 일부를 덮는 제1 필드 절연막(111)과 트렌치(T1) 내의 제2 필드 절연막(112)을 형성할 수 있다. 세정 공정 진행 시, 식각정지막 패턴(120)은 산화막을 포함하기 때문에 식각정지막 패턴(120)도 식각된다. 그러나, 세정 공정을 진행하는 동안, 식각정지막 패턴(120)이 식각되기 때문에 제2 필드 절연막(112)은 식가되지 않는다. 따라서, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과 같이 제2 필드 절연막(112)의 상면은 제1 내지 제4 핀(F1~F4)의 상면과 같거나 높을 수 있다. 따라서, 추후 형성되는 제2 더미 게이트(146)와 제2 게이트 구조체(176)는 트렌치(T1) 내에 형성되지 않는다. 따라서, 식각정지막 패턴(120)이 제거되더라도 본 발명의 일 실시예에 따른 반도체 장치 제조 방법과 동일한 효과를 가질 수 있다.
한편, 식각정지막 패턴(120)은 필드 절연막(110)과는 달리 MTO(medium temperature oxide)막을 포함할 수 있다. MTO막은 일반적인 산화막보다 식각률이 낮다. 따라서 식각정지막 패턴(120)이 MTO막을 포함하는 경우, 식각정지막 패턴(120)을 좀더 얇게 형성할 수 있고, 제2 필드 절연막(112)이 식각되지 않고 식각정지막 패턴(120)만이 식각되도록 세정 공정을 조절하는데 좀더 용이할 수 있다.
도 29를 참조하면, 기판(101) 상에 제1 더미 게이트(145), 제2 더미 게이트(146) 및 제3 더미 게이트(147)를 형성한다. 구체적으로, 제1 및 제3 핀(F1, F3) 상에 제1 더미 게이트(145)를 형성하고, 식각정지막 패턴(120) 상에 제2 더미 게이트(146)를 형성하고, 제2 및 제4 핀(F2, F4) 상에 제3 더미 게이트(145)를 형성한다. 제1 더미 게이트(145)는 제2 방향(Y1 방향)으로 연장되어 제1 및 제3 핀(F1, F3)을 교차하고, 제1 및 제3 핀(F1, F3)의 측벽과 상면을 따라 형성될 수 있다. 제3 더미 게이트(147)는 제2 방향(Y1 방향)으로 연장되어 제2 및 제4 핀(F2, F4)을 교차하고, 제2 및 제4 핀(F2, F4)의 측벽과 상면을 따라 형성될 수 있다. 제2 더미 게이트(146)는 제2 방향(Y1 방향)으로 연장된다.
제1 내지 제3 더미 게이트(145, 146, 147)는 서로 이격되어 형성되며, 제1 및 제2 더미 게이트(145, 146) 사이에는 제1 및 제3 핀(F1, F3)이 노출되고, 제2 및 제3 더미 게이트(146, 147) 사이에는 제2 및 제4 핀(F2, F4)이 노출된다.
스페이서(151)는 제1 내지 제3 더미 게이트 전극(143a, 143b, 143c)의 측벽에 형성되고, 제1 내지 제3 더미 게이트 마스크 패턴(2104a, 2104b, 2104c)의 상면을 노출할 수 있다.
도 30을 참조하면, 제1 내지 제4 핀(F1~F4) 내에 소오스/드레인(165)을 형성한다. 소오스/드레인(165)을 형성하기 위하여, 도 18 내지 도 19와 같이 제1 및 제2 더미 게이트(145, 146) 사이의 제1 핀(F1)과 제3 핀(F3) 내에, 제2 및 제3 더미 게이트(146, 147) 사이의 제2 핀(F2)과 제4 핀(F4) 내에 리세스(160)를 형성하고, 리세스(160) 내에 소오스/드레인(165)을 형성할 수 있다.
리세스(160)를 형성할 때, 스페이서(151)의 하면 일부가 노출될 수 있다. 소오스/드레인(165)은 노출된 스페이서(151)의 하면을 덮을 수 있다. 따라서, 소오스/드레인(165)은 턱(tuck) 구조를 가질 수 있다. 구체적으로, 소오스/드레인(165)은 스페이서(151) 하부로 밀어 넣어진 형상을 가질 수 있다. 즉, 소오스/드레인(165)은 스페이서(151)의 하부에도 형성될 수 있다.
도 31을 참조하면, 소오스/드레인(165)을 덮고 제1 내지 제3 더미 게이트(145, 146, 147)의 상면은 노출시키는 제1 층간 절연막(181)을 형성한다. 이어서, 제1 내지 제3 더미 게이트(145, 146, 147) 각각을 제1 내지 제3 게이트 구조체(175, 176, 177)로 대체한다. 제1 더미 게이트(145)는 제1 게이트 구조체(175)로, 제2 더미 게이트(146)는 제2 게이트 구조체(176)로, 제3 더미 게이트(147)는 제3 게이트 구조체(177)로 대체할 수 있다.
제1 및 제3 게이트 구조체(175, 177)은 노말(normal) 게이트 구조체이고, 제2 게이트 구조체(176)은 더미 게이트(dummy gate) 구조체일 수 있다. 노말 게이트 구조체는 트랜지스터에서 실제로 게이트의 역할을 수행하나, 더미 게이트 구조체는 트랜지스터 내에서 게이트로써 동작하지 않는다. 그러나, 제2 게이트 구조체(176)의 형상은 제1 및 제3 게이트 구조체(175, 177)의 형상과 유사하며, 동일한 방법으로 형성된다.
제1 및 제3 게이트 구조체(175, 177)의 하면은 제2 게이트 구조체(176)의 하면과 같거나 낮게 형성될 수 있다. 도 22 및 도 23과 같이 식각정지막 패턴(120)이 없더라도, 제2 필드 절연막(112)이 식각되지 않기 때문이다. 따라서, 제2 게이트 구조체(176)와 소오스/드레인(165) 사이에는 브릿지가 발생하지 않는다.
도 32를 참조하면, 제1 내지 제3 게이트 구조체(175, 176, 177)를 덮는 제2 층간 절연막(182)를 형성하고, 소오스/드레인(165) 상에 제1 및 제2 층간 절연막(181, 182)을 관통하는 컨택(190)을 형성한다. 컨택(190)은 배선과 소오스/드레인(165)을 전기적으로 연결할 수 있다. 컨택(190)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 33 및 도 34를 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다.
도 33 및 도 34는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 본 발명의 일 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 33 및 도 34는 예시적으로 SRAM을 도시한다.
우선, 도 33을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 33 및 도 34를 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 제4 핀(340)은 일 방향(예를 들어, 도 26의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 26의 좌우 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2), 제1 풀다운 트랜지스터(PD1), 및 제2 풀다운 트랜지스터(PD2)는 핀형 트랜지스터, 즉 상술한 반도체 장치의 제조 방법에 의하여 구현될 수 있으며, 도 25 및 도 32를 이용하여 상술한 구성을 가질 수 있다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치(도 25, 도 32 및 도 34)를 포함하는 전자 시스템의 블록도이다.
도 35를 참조하면, 본 발명의 실시예에 따른 전자 시스템(11000)은 컨트롤러(11100), 입출력 장치(11200, I/O), 기억 장치(11300, memory device), 인터페이스(11400) 및 버스(11500, bus)를 포함할 수 있다. 컨트롤러(11100), 입출력 장치(11200), 기억 장치(11300) 및/또는 인터페이스(11400)는 버스(11500)를 통하여 서로 결합 될 수 있다. 버스(11500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(11100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(11200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(11300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(11400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(11400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(11400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(11000)은 컨트롤러(11100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치(도 25, 도 32 및 도 34)는 기억 장치(11300) 내에 제공되거나, 컨트롤러(11100), 입출력 장치(11200, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(11000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 36 및 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 장치(1~3)를 적용할 수 있는 예시적인 반도체 시스템이다. 도 36은 태블릿 PC이고, 도 37은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치(도 25, 도 32 및 도 34)는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판 110: 필드 절연막
120: 식각정지막 패턴 125: 하드 마스크막 패턴
145, 146, 147: 더미 게이트 151: 스페이서
160: 리세스 165: 소오스/드레인
175, 176, 177: 게이트 구조체 181, 181: 층간 절연막
190: 컨택

Claims (10)

  1. 기판으로부터 돌출된 형상으로 제1 방향으로 정렬되어 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 핀;
    상기 제1 및 제2 핀 사이에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 필드 절연막;
    상기 필드 절연막 상에 형성된 식각정지막 패턴;및
    상기 식각정지막 패턴 상에 형성된 더미 게이트(dummy gate) 구조체를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 식각정지막 패턴과 상기 필드 절연막은 서로 다른 물질을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 식각정지막 패턴의 상면은 상기 제1 및 제2 핀보다 높게 형성되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 핀 상에 상기 제2 방향으로 연장되어 배치되는 노말 게이트 구조체를 더 포함하고,
    상기 더미 게이트 구조체는 상기 제2 방향으로 연장되어 배치되고,
    상기 노말 게이트 구조체의 하면은 상기 더미 게이트 구조체의 하면과 같거나 낮게 형성되는 반도체 장치.
  5. 제 4항에 있어서,
    상기 노말 게이트 구조체와 상기 더미 게이트 구조체 사이의 상기 제1 핀 내에 형성된 소오스/드레인을 더 포함하고,
    상기 소오스/드레인과 상기 필드 절연막은 서로 이격된 반도체 장치.
  6. 제 5항에 있어서,
    상기 더미 게이트 구조체의 적어도 일측에 배치된 스페이서를 더 포함하고,
    상기 소오스/드레인은 상기 스페이서 하부로 밀어 넣어진 턱(tuck) 형상인 반도체 장치.
  7. 기판 상에서 돌출된 형상을 가지며 제1 방향으로 정렬되어 연장되는 제1 및 제2 핀과, 상기 제1 및 제2 핀 사이에서 상기 제1 및 제2 핀을 상기 제1 방향으로 분리하는 트렌치가 형성되고,
    상기 기판 상에 상기 트렌치를 채우면서 상기 제1 및 제2 핀을 덮는 필드 절연막을 형성하고,
    상기 제1 및 제2 핀의 상면이 노출되도록 상기 필드 절연막을 식각하고,
    상기 트렌치를 채우는 필드 절연막 상에 식각정지막 패턴을 형성하고,
    상기 식각정지막 패턴을 마스크로 상기 필드 절연막을 식각하여 상기 제1 및 제2 핀의 측벽 일부를 노출시키는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 트렌치 상부의 상기 제1 방향 폭은 상기 식각정지막 패턴의 상기 제1 방향 폭보다 좁은 반도체 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 필드 절연막을 식각하는 동안, 상기 제1 및 제2 핀의 일부는 식각되고,
    상기 제1 및 제2 핀의 상면은, 상기 식각정지막 패턴의 하면보다 낮은 반도체 장치의 제조 방법.
  10. 제 7항에 있어서,
    상기 식각정지막 패턴을 마스크로 상기 필드 절연막을 식각한 후에,
    상기 제1 핀을 교차하도록 제1 더미 게이트와, 상기 식각정지막 패턴 상에 제2 더미 게이트를 형성하고,
    상기 제1 및 제2 더미 게이트 사이의 상기 제1 핀 내에 리세스를 형성하되, 상기 트렌치 내의 상기 필드 절연막은 노출되지 않는 반도체 장치의 제조 방법.
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