KR20150015187A - 반도체 장치 및 그 제조 방법 - Google Patents

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강희수
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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은, 기판 상에 돌출된 형상을 가지며 제1 방향으로 정렬되어 연장되는 제1 핀 및 제2 핀과, 상기 제1 및 제2 핀 사이에서 상기 제1 핀과 상기 제2 핀을 상기 제1 방향으로 이격시키는 트렌치를 형성하고, 상기 트렌치의 측벽에 불순물을 이온 주입하고, 상기 트렌치를 채우는 필드 절연막을 형성하고, 상기 제1 핀 내에 리세스를 형성하되, 상기 필드 절연막은 노출되지 않고, 상기 리세스 내에 에피층을 에피택셜 성장시키는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 쇼트(short)를 방지하고, 이상없이 소오스/드레인을 에피택셜 성장시켜 동작 특성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 쇼트(short)를 방지하고, 이상없이 소오스/드레인을 에피택셜 성장시켜 반도체 장치의 동작 특성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장체 제조 방법은, 기판 상에 돌출된 형상을 가지며 제1 방향으로 정렬되어 연장되는 제1 핀 및 제2 핀과, 상기 제1 및 제2 핀 사이에서 상기 제1 핀과 상기 제2 핀을 상기 제1 방향으로 이격시키는 트렌치를 형성하고, 상기 트렌치의 측벽에 불순물을 이온 주입하고, 상기 트렌치를 채우는 필드 절연막을 형성하고, 상기 제1 핀 내에 리세스를 형성하되, 상기 필드 절연막은 노출되지 않고, 상기 리세스 내에 에피층을 에피택셜 성장시키는 것을 포함한다.
상기 불순물은 N과 C 중 적어도 하나를 포함할 수 있다.
상기 에피층은 소오스/드레인일 수 있다.
상기 트렌치의 측벽은 제1 영역과 제2 영역을 포함하되, 상기 제2 영역은 상기 제1 영역보다 상기 기판에 가깝게 배치되고, 상기 불순물을 이온 주입하는 것은, 상기 제1 영역에 상기 불순물을 이온 주입하는 것을 포함할 수 있다. 상기 트렌치 하면에는 상기 불순물이 도핑되지 않을 수 있다.
상기 이온 주입은 경사(angled) 이온 주입일 수 있다.
상기 제1 및 제2 핀과, 상기 트렌치를 형성하는 것은, 기판 상에 핀을 형성하고, 상기 제1 및 제2 핀이 배치되는 부분에 제1 마스크를 형성하고, 상기 제1 마스크를 마스크로 하여 상기 제1 및 제2 핀과, 상기 트렌치를 형성하는 것을 포함하고, 상기 불순물을 이온 주입한 후에, 상기 제1 마스크를 제거하는 것을 더 포함할 수 있다.
상기 불순물을 이온 주입하기 전에, 상기 기판 상에 상기 트렌치를 제외한 나머지 부분을 덮는 제2 마스크를 형성하는 것을 더 포함할 수 있다.
상기 필드 절연막을 형성한 후에, 상기 제1 핀 상에 제2 방향으로 연장되는 제1 더미 게이트를, 상기 필드 절연막 상에 상기 제2 방향으로 연장되는 제2 더미 게이트를 형성하는 것을 더 포함하고, 상기 리세스를 형성하는 것은, 상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 상기 리세스를 형성하는 것을 포함할 수 있다. 상기 에피층을 형성한 후에, 상기 제1 및 제2 더미 게이트를 각각 노말 게이트 구조체 및 더미 게이트 구조체로 대체하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판의 제1 영역 상에 돌출된 형상을 가지며, 제1 방향으로 정렬되어 연장되고 상기 제1 방향으로 이격된 제1 핀과 제2 핀, 상기 제1 핀과 상기 제2 핀 사이에 형성된 제1 필드 절연막, 상기 제1 필드 절연막 상에 제2 방향으로 연장된 제1 더미 게이트 구조체와, 상기 제1 핀 상에 상기 제2 방향으로 연장된 제1 노말 게이트 구조체, 및 상기 제1 노말 게이트 구조체와 상기 제1 더미 게이트 구조체 사이에 형성된 제1 소오스/드레인을 포함하되, 상기 제1 핀은, 상기 제1 소오스/드레인과 상기 제1 필드 절연막 사이에 배치되고, 불순물이 도핑된 제3 영역을 포함한다.
상기 불순물은 N과 C 중 적어도 하나를 포함할 수 있다.
상기 제3 영역의 높이는 상기 제1 필드 절연막의 높이보다 작고, 상기 제3 영역은 상기 기판과 이격되어 배치될 수 있다.
상기 기판의 상면은, 상기 제1 핀, 제2 핀 및 상기 제1 필드 절연막이 미배치된 제1 면과, 상기 제1 핀, 상기 제2 핀 및 상기 제1 필드 절연막이 배치된 제2 면을 포함하고, 상기 제1 면은 상기 불순물로 도핑될 수 있다.
상기 소오스/드레인과 상기 필드 절연막은 서로 이격될 수 있다. 상기 소오스/드레인과 상기 더미 게이트 구조체는 서로 이격될 수 있다.
상기 더미 게이트 구조체의 적어도 일측에 배치된 스페이서를 더 포함하고, 상기 소오스/드레인은 상기 스페이서 하부로 밀어 넣어진 턱(tuck) 형상일 수 있다.
상기 기판은 제2 영역을 더 포함하고, 상기 제2 영역은, 상기 제2 영역 상에 돌출된 형상을 가지며, 제1 방향으로 정렬되어 연장되고 상기 제1 방향으로 이격된 제3 핀과 제4 핀과, 상기 제3 핀과 상기 제4 핀 사이에 형성된 제3 필드 절연막과, 상기 제3 필드 절연막 상에 제2 방향으로 연장된 제2 더미 게이트 구조체와, 상기 제3 핀 상에 상기 제2 방향으로 연장된 제2 노말 게이트 구조체와, 상기 제2 노말 게이트 구조체와 상기 제2 더미 게이트 구조체 사이에 형성된 제2 소오스/드레인을 포함하되, 상기 제3 핀은, 상기 제2 소오스/드레인과 상기 제3 필드 절연막 사이에 배치되고, 상기 불순물이 도핑된 제4 영역을 포함하되, 상기 제2 소오스/드레인의 크기는 상기 제1 소오스/드레인의 크기보다 크고, 상기 제4 영역의 불순물 도핑 농도는 상기 제3 영역의 불순물 도핑 농도보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 도면들이다.
도 17 내지 도 20은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 도면들이다.
도 21 내지 도 24는 본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 도면들이다.
도 25는 본 발명의 또다른 실시예에 따른 반도체 장치의 단면도이다.
도 26 및 도 27은 본 발명의 또다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 16을 참조하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 도면들이다. 구체적으로, 도 1, 도 2, 도 4, 도 6, 도 8, 도 10, 도 11, 도 13, 및 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 3은 도 2의 A―A, 도 5는 도 4의 A―A, 도 7은 도 6의 A―A, 도 9는 도 8의 A―A, 도 12는 도 11의 A―A, 도 14는 도 13의 A―A, 도 16은 도 15의 A―A를 따라 절단한 단면도이다.
먼저, 도 1을 참조하면, 기판(101) 상에 액티브 영역(F)을 형성하고, 액티브 영역(F) 상에 제1 마스크(2103)를 형성한다. 추후 형성될 제1 및 제2 핀(도 3의 F1, F2)이 배치되는 부분에 제1 마스크(2103)가 형성된다.
기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
액티브 영역(F)은 기판(101)과 일체로 형성될 수 있으며, 기판(101)과 동일한 물질을 포함할 수 있다.
제1 마스크(2103)는 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서 도 2 및 도 3을 참조하면, 제1 마스크(2103)를 마스크로 이용하여 식각 공정을 진행한다. 식각 공정을 통하여, 제1 핀(F1), 제2 핀(F2) 및 트렌치(103)가 형성된다.
제1 핀(F1)과 제2 핀(F2)은 기판(101) 상에서 제3 방향(Z1 방향)으로 돌출되도록 형성될 수 있다. 또한, 제1 핀(F1)과 제2 핀(F2)은 제1 방향(X1 방향)으로 길게 정렬되어 연장될 수 있다.
도면에서는, 예시적으로 제1 및 제2 핀(F1, F2)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 및 제2 핀(F1, F2)은 모따기된 형상일 수 있다. 또는, 모서리 부분이 둥글게 된 형상일 수도 있다. 제1 및 제2 핀(F1, F2)은 제1 방향(X1)을 따라서 길게 형성되어 있기 때문에, 제1 방향(X1)을 따라 형성된 장변과, 제2 방향(Y1)을 따라 형성된 단변을 포함할 수 있다. 핀(F1, F2)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
트렌치(103)는 제1 및 제2 핀(F1, F2) 사이에 형성된다. 트렌치(103)는 제1 핀(F1)과 제2 핀(F2)을 제1 방향(X1)으로 이격시킨다. 트렌치(103)의 양 측벽은 각각 제1 핀(F1)의 측벽과 제2 핀(F2)의 측벽일 수 있다. 또한, 트렌치(103)의 폭은 트렌치의 하부에서부터 상부까지 점차 증가할 수 있다. 그러나 본 발명은 이에 제한되는 것은 아니며, 예를 들어, 트렌치(103)이 폭은 하부에서 상부까지 일정할 수 있다.
이어서, 도 4 및 도 5를 참조하면, 이온 주입 공정(105)을 진행하여 트렌치(103)의 측벽에 불순물을 주입한다. 제1 마스크(2103)를 제거하지 않은 채 이온 주입 공정(105)을 수행하여, 제1 핀(F1)과 제2 핀(F2)의 상면에는 불순물이 주입되지 않는다. 제1 및 제2 핀(F1, F2)을 형성하기 위해 사용하는 제1 마스크(2103)를 그대로 이용하여 이온 주입 공정(105)을 수행하기 때문에, 이온 주입 공정(105)을 수행하기 위하여 추가적인 공정이나 비용이 필요하지 않다.
이온 주입 공정(105)은 경사(angled) 이온 주입 공정일 수 있다. 이온 주입 공정(105)은 기판(101)에 수직 방향인 제3 방향(Z1 방향)으로 불순물을 주입하지 않는다. 이온 주입 공정(105)은 제3 방향(Z1 방향)의 평면에서 제1 방향(X1 방향)과 예각 또는 둔각을 이루면서 수행될 수 있다. 도 6 및 도 7은 이온 주입 공정(105)을 수행하고 난 뒤의 결과물에 대한 도면이다. 경사 이온 주입 공정(105)을 통하여 불순물을 주입하기 때문에, 불순물은 트렌치(103)의 측벽에 주입될 수 있다. 따라서, 불순물은 트렌치(103)의 하면에는 주입되지 않는다. 구체적으로, 트렌치(103)의 측벽은 제1 영역(103a)과 제2 영역(103b)을 포함할 수 있다. 제2 영역(103b)은 제1 영역(103a)보다 기판(101)에 가깝게 배치되며, 제1 영역(103a)은 제1 마스크(2103)와 접할 수 있다. 이온 주입 공정(105)을 통해 불순물은 제1 영역(103a)에만 주입되고, 제2 영역(103b)에는 주입되지 않는다.
경사 이온 주입 공정(105)을 통하여 불순물을 필요한 부분에만 주입할 수 있다. 불순물은 제1 및 제2 핀(F1, F2)의 제3 영역(107a, 107b) 이외의 부분에는 주입되지 않기 때문에, 예를 들어, 쇼트, 소자의 퍼포먼스 감소 등 예상치 못한 결과가 발생하는 것을 미연에 방지할 수 있다.
제1 및 제2 핀(F1, F2)의 제3 영역(107a, 107b)은 트렌치(103) 측벽의 제1 영역(103a)과 접하여 형성되므로, 기판(101)으로부터 제3 방향(Z1 방향)으로 이격되어 형성될 수 있다.
불순물이 주입된 제1 및 제2 핀(F1, F2)의 제3 영역(107a, 107b)의 크기, 두께, 높이 등은 경사 이온 주입 공정(105)의 각도, 세기 및 주입되는 불순물의 양 등에 따라 바뀔 수 있다.
불순물은 제1 및 제2 핀(F1, F2) 내에 리세스(도 12의 143)를 형성할 때, 제3 영역(107a, 107b)이 식각되는 것을 방지하는 역할을 하며, 예를 들어, 질소(Nitrogen, N),또는 탄소(Carbon, C) 등 식각속도(etch rate)를 낮춰줄 수 있는 물질일 수 있으나 이에 제한되는 것은 아니다.
도 8 및 도 9를 참조하면, 제1 마스크(2103)를 제거하고, 절연막(110)을 형성한다. 절연막(110)은 제1 및 제2 핀(F1, F2)의 상면을 노출시키면서 기판(101) 상면과 제1 및 제2 핀(F1, F2)의 측벽을 덮을 수 있다. 또한, 절연막(110)은 트렌치(103)를 채운다.
이어서, 트렌치(103) 상에 마스크막 패턴(2105)을 형성한다. 마스크막 패턴(2105)은 산화막, 질화막, 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
마스크막 패턴(2105)은 트렌치(103) 내의 절연막(110)이 제거되지 않도록 막는 역할을 한다. 마스크막 패턴(2105)의 폭은 트렌치(103)의 상부 폭보다 넓을 수 있다. 구체적으로, 마스크막 패턴(2105)은 트렌치(103) 내의 절연막(110)을 완전히 덮고, 제1 및 제2 핀(F1, F2)의 상면 일부도 덮을 수 있다. 마스크막 패턴(2105)은 제3 영역(107a, 107b)의 상면을 덮을 수 있다.
도 10을 참조하면, 마스크 패턴(2105)을 이용하여 절연막(110)을 식각한다. 절연막(110)을 식각하여 필드 절연막(111)을 형성할 수 있다. 필드 절연막(1110)은 마스크 패턴(2105) 하부에 형성되는 제1 필드 절연막(110a)과 기판(101) 상에 형성되며 제1 및 제2 핀(F1, F2) 하부의 측벽을 덮는 제2 필드 절연막(110b)을 포함한다. 제1 필드 절연막(110a)은 제2 방향(Y1 방향)으로 연장되어 형성될 수 있다.
트렌치(103)의 하부에는 불순물이 이온 주입되지 않고, 제1 필드 절연막(110a)은 트렌치(103)를 전부 채우기 때문에, 불순물이 이온 주입된 영역인 제3 영역(107a, 107b)의 높이는 제1 필드 절연막(110a)의 높이보다 작다.
도 11 및 도 12를 참조하면, 마스크 패턴(2105)을 제거한다. 마스크 패턴(2105)을 제거한 후, 제1 핀(F1) 상에 제1 더미 게이트(131)를, 제1 필드 절연막(110a) 상에 제2 더미 게이트(133)를, 제2 핀(F2) 상에 제3 더미 게이트(135)를 형성한다. 제1 내지 제3 더미 게이트(131. 133. 135)는 제2 방향(Y1 방향)으로 연장될 수 있다. 제1 및 제3 더미 게이트(131, 135)는 각각 제1 및 제2 핀(F1, F2)과 교차하며, 제1 및 제2 핀(F1, F2)의 측벽과 상면을 따라 형성될 수 있다. 그러나 제2 더미 게이트(133)는 제1 필드 절연막(110a)이 제2 방향(Y1)으로 연장되어 형성되기 때문에, 제1 필드 절연막(110a) 상에 형성된다.
제1 내지 제3 더미 게이트(131, 133, 135)는 각각 순차적으로 형성된 제1 내지 제3 더미 게이트 절연막(121a, 121b, 121c), 제1 내지 제3 더미 게이트 전극(123a, 123b, 123c)과 제1 내지 제3 더미 게이트 마스크 패턴(2107a, 2107b, 2107c)을 포함할 수 있다.
예를 들어, 제1 내지 제3 더미 게이트 절연막(121a, 121b, 121c)은 실리콘 산화막일 수 있고, 제1 내지 제3 더미 게이트 전극(123a, 123b, 123c)은 폴리 실리콘일 수 있다.
스페이서(141)는 제1 내지 제3 더미 게이트 전극(123a, 123b, 123c)의 측벽에 형성되고, 제1 내지 제3 더미 게이트 마스크 패턴(2107a, 2107b, 2107c)의 상면을 노출할 수 있다. 스페이서(141)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
이어서, 제1 및 제2 핀(F1, F2) 내에 리세스(143)를 형성한다. 제1 내지 제3 더미 게이트(131, 133, 135)가 형성되지 않아 노출되어 있는 제1 및 제2 핀(F1, F2) 내에 형성할 수 있다. 리세스(143)는 제1 더미 게이트(131)와 제2 더미 게이트(133) 사이, 제2 더미 게이트(133)와 제3 더미 게이트(135) 사이에 형성될 수 있다.
리세스(143)를 형성할 때, 제1 필드 절연막(110a) 양 측에 형성된 제3 영역(107a, 107b)에 의하여 제1 필드 절연막(110a)은 노출되지 않는다. 제3 영역(107a, 107b)은 불순물로 도핑되어 있기 때문에 식각되지 않거나 일부만 식각될 수 있다. 또한, 제3 영역(107a, 107b)에 의하여 제2 더미 게이트(133)의 하면도 노출되지 않는다. 단, 리세스(143)를 형성하면, 제2 더미 게이트(133) 양 측벽에 형성된 스페이서(141)의 하면은 일부 노출될 수 있다.
도 13 및 도 14를 참조하면, 리세스(143) 내에 에피층(145)을 형성한다. 에피층(145)은 에피택셜 성장(epitaxial growth)을 통해서 형성할 수 있다. 에피층(145)은 소오스/드레인일 수 있다. 에피층(145)은 제1 및 제2 핀(F1, F2)보다 돌출되도록 형성된 상승된(elevated) 형태일 수 있다.
에피층(145)이 PMOS 트랜지스터의 소오스/드레인인 경우, 에피층(141)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 핀(F1, F2)에 압축 스트레스를 가하여 채널 영역의 캐리어(정공)의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 에피층(145)이 NMOS 트랜지스터의 소오스/드레인인 경우, 에피층(145)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 에피층(145)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 인장 스트레스 물질은 제1 및 제2 핀(F1, F2)에 인장 스트레스를 가하여 채널 영역의 캐리어(전자)의 이동도(mobility)를 향상시킬 수 있다.
에피층(145)은 제1 및 제2 핀(F1, F2)의 표면에서 에피택셜 성장시켜 형성할 수 있다. 제1 필드 절연막(110a)은 제1 및 제2 핀(F1, F2)과 다른 물질로 형성되어 있기 때문에(예를 들어, 제1 및 제2 핀(F1, F2)은 Si, 제1 필드 절연막(110a)은 SiO2 포함) 제1 필드 절연막(110a)의 표면에서는 에피층(145)을 형성할 수 없다. 그런데 제3 영역(107a, 107b)에 불순물을 도핑하지 않으면, 리세스(143)를 형성할 때 제1 필드 절연막(110a)과 접해있는 제1 및 제2 핀(F1, F2) 부분이 식각되어 제1 필드 절연막(110a)의 측벽이 노출될 수 있다. 제1 필드 절연막(110a)이 노출되는 경우, 에피층(145)은 제1 필드 절연막(110a)의 측벽에서는 성장되지 않는다. 따라서, 에피층(145)은 리세스(143)를 전부 채우지 못하며 보이드(void)가 발생할 수 있다. 보이드가 존재하면, 에피층(145)의 저항이 증가하는 등 트랜지스터의 퍼포먼스가 떨어진다. 그러나, 본 발명에서는 제3 영역(107a, 107b)을 불순물로 도핑하기 때문에, 리세스(143)를 형성할 때 제1 필드 절연막(110a)이 노출되지 않는다. 따라서, 리세스(143) 내에 보이드가 발생하지 않는다.
또한, 제3 영역(107a, 107b)에 의하여 제2 더미 게이트(133)의 하면이 노출되지 않아, 추후 제2 더미 게이트(133)를 제거하고 제2 더미 게이트(133)가 배치된 부분에 제2 게이트 구조체(153)를 형성하더라도 제2 게이트 구조체(153)의 하면이 에피층(145)과 접하지 않는다. 따라서, 에피층(145)과 제2 게이트 구조체(153) 사이에서 쇼트가 발생하지 않는다.
리세스(143)를 형성할 때, 스페이서(141)의 하면 일부도 노출되는데, 리세스(143)에 에피층(145)을 형성하면 에피층(145)은 노출된 스페이서(141)의 하면을 덮을 수 있다. 따라서, 에피층(145)은 턱(tuck) 구조를 가질 수 있다. 구체적으로, 에피층(145)은 스페이서(141) 하부로 밀어 넣어진 형상을 가질 수 있다. 에피층(145)은 스페이서(141)의 하부에도 형성될 수 있다.
도 15 및 도 16을 참조하면, 제1 내지 제3 더미 게이트(131, 133, 135)를 제거하고, 제1 내지 제3 더미 게이트(131, 133, 135)가 있던 자리에 각각 제1 내지 제3 게이트 구조체(151, 153, 155)를 형성한다. 즉, 제1 내지 제3 게이트 구조체(151, 153, 155)가 제1 내지 제3 더미 게이트(131, 133, 135)를 대체할 수 있다. 이에 의하여 본 발명의 일 실시예에 따른 반도체 장치(1)를 형성할 수 있다.
제1 및 제3 게이트 구조체(151, 155)는 제1 핀(F1) 및 제2 핀(F2) 상에, 제1 핀(F1) 및 제2 핀(F2)과 교차하도록 형성될 수 있다. 제1 및 제3 게이트 구조체(151, 155)는 제2 방향(Y1 방향)으로 연장될 수 있다. 제2 게이트 구조체(153)는 제1 필드 절연막(110a) 상에 형성되며, 제2 방향(Y1 방향)으로 연장될 수 있다.
여기서, 제1 및 제3 게이트 구조체(151, 155)는 노말(normal) 게이트 구조체이고, 제1 필드 절연막(110a) 상에 형성되는 제2 게이트 구조체(153)는 더미 게이트 구조체일 수 있다. 제1 및 제3 게이트 구조체(151, 155)는 트랜지스터에서 실제로 게이트의 역할을 수행하나, 제2 게이트 구조체(153)는 트랜지스터 내에서 게이트로써 동작하지 않는다. 그러나, 제2 게이트 구조체(153)의 형상은 제1 및 제3 게이트 구조체(151, 155)의 형상과 유사하며, 동일한 방법으로 형성된다.
제1 내지 제3 게이트 구조체(151, 153, 155)는 각각 제1 내지 제3 게이트 절연막(150a, 150b, 150c)과 금속층(MG1, MG2)을 포함할 수 있다.
제1 내지 제3 게이트 구조체(151, 153, 155))는 금속층(MG1, MG2)을 포함할 수 있다. 제1 내지 제3 게이트 구조체(151, 153, 155)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 금속층(MG1, MG2)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제3 게이트 절연막(150a, 150b, 150c)은 각각 제1 핀(F1), 제1 필드 절연막(110a) 및 제2 핀(F2)과 금속층(MG1, MG2) 사이에 형성될 수 있다. 도 15 및 도 16에 도시된 것과 같이, 제1 게이트 절연막(150a)은 제1 핀(F1)의 상면과 측면의 상부를 따라 형성될 수 있고, 제2 게이트 절연막(150b)은 제1 필드 절연막(110a)의 상면을 따라 형성될 수 있고, 제3 게이트 절연막(150c)은 제2 핀(F2)의 상면과 측면의 상부를 따라 형성될 수 있다. 또한, 제1 및 제3 게이트 절연막(150a, 150c)은 각각 금속층(MG1, MG2)과 제2 필드 절연막(110b) 사이에 배치될 수 있다. 이러한 제1 내지 제3 게이트 절연막(150a, 150b, 150c)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 게이트 절연막(150a, 150b, 150c)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
스페이서(141)와 제3 영역(107a, 107b)에 의하여 제2 게이트 절연막(150b)은 에피층(145)과 접하지 않고 이격되어 형성된다. 또한, 제3 영역(107a, 107b)에 의하여 에피층(145)과 제1 필드 절연막(110a)도 서로 이격되어 형성된다.
도 17 내지 도 20을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 도 1 내지 도 16을 참조하여 설명한 반도체 장치 제조 방법과 동일한 내용은 설명을 생략하기로 하고 차이점 위주로 설명하기로 한다.
도 17 내지 도 20은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 도면들이다. 구체적으로, 도 17 및 도 19는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 18은 도 17의 A―A를, 도 20은 도 19의 A―A를 따라 절단한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 도 1 내지 도 5까지는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과 동일하다. 그러나, 이온 주입 공정(105) 후에 불순물이 도핑된 영역에 있어서 차이가 있다.
도 17 및 도 18을 참조하면, 이온 주입 공정(105) 특히, 경사 이온 주입 공정을 통하여 불순물은 제3 영역(107a, 107b) 즉, 트렌치(103)의 제1 영역(103a)에 주입된다. 또한, 제1 마스크(2103)가 배치되지 않은 기판(101) 상면에도 불순물이 도핑되어 기판(101) 상면에 도핑 영역(104)이 형성될 수 있다. 구체적으로, 기판(101)의 상면을 제1 면과 제2 면으로 구분할 수 있다. 제1 면은 제1 핀(F1), 제2 핀(F2) 및 제1 및 제2 핀(F1, F2) 사이의 트렌치(103)가 미배치된 면을 포함하며, 제2 면은 제1 핀(F1), 제2 핀(F2) 및 제1 및 제2 핀(F1, F2) 사이의 트렌치(103)가 배치된 면을 포함한다. 이 때, 불순물은 기판(101)의 제1 면에 도핑될 수 있으며, 상기 제1 면이 도핑 영역(104)이다. 기판(101) 내에 도핑 영역(104)이 일부 형성되더라도, 제3 영역(107a, 107b)을 제외한 제1 및 제2 핀(F1, F2)의 다른 영역에는 불순물이 도핑되지 않기 때문에, 도핑 영역(104)은 트랜지스터의 성능에 영향을 주지 않는다.
이어서, 도 8 내지 도 14와 동일하게 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법이 수행되며, 제1 내지 제3 더미 게이트(131, 133, 135)를 제1 내지 제3 게이트 구조체(151, 153, 155)로 대체하면 도 19 및 도 20의 반도체 장치를 제조할 수 있다.
제1 핀(F1), 제2 핀(F2) 및 제1 및 제2 핀(F1, F2) 사이의 제1 필드 절연막(110a)이 미배치된 기판(101)의 제1 면에 도핑 영역(104)이 형성되어 있고, 제1 핀(F1), 제2 핀(F2) 및 제1 및 제2 핀(F1, F2) 사이의 트렌치(103)가 배치된 기판(101)의 제2 면에는 도핑 영역(104)이 미배치될 수 있다. 따라서, 도핑 영역(104)이 배치된 본 발명의 다른 실시예에 따른 반도체 장치(2)를 형성할 수 있다.
도 21 및 도 24를 참조하여, 본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명하기로 한다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과 동일한 내용은 설명을 생략하기로 하고, 차이점을 위주로 설명하기로 한다.
도 21 내지 도 24는 본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 도면들이다. 구체적으로, 도 21 및 도 23은 본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이고, 도 22는 도 21의 A―A, 도 24는 도 23의 A―A를 따라 절단한 단면도이다.
본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법은 도 1 내지 도 3까지는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과 동일하다.
이어서, 도 21 및 도 22를 참조하면, 제1 마스크(2103)를 제거하고 제2 마스크(2104)를 기판(101) 상에 형성한다. 제2 마스크(2104)는 기판(101) 상에서 트렌치(103)를 제외한 나머지 부분을 덮는다. 제2 마스크(2104)는 도 21에 도시된 것과 같이 기판(101) 상면, 제1 및 제2 핀(F1, F2)의 측벽 및 상면을 따라서 컨포말하게 형성할 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다. 예를 들어, 제2 마스크(2104)는 제1 및 제2 핀(F1, F2) 상에 형성되고, 기판(101)과 이격되어 형성되며, 트렌치(103)를 제외한 나머지 부분을 노출시키지 않도록 형성될 수도 있다.
도 23 및 도 24를 참조하면, 제2 마스크(2104)를 형성한 후에 이온 주입 공정(105)을 수행한다. 이온 주입 공정(105)은 경사 이온 주입 공정일 수 있고 이에 의하여 도 6 및 도 7과 같이 트렌치(103)의 제1 영역(103a)에 불순물이 주입될 수 있다. 이어서, 제2 마스크(2104)를 제거하고 도 8 내지 도 16과 동일한 방법에 의하여 본 발명의 일 실시예에 따른 반도체 장치(1)를 제조할 수 있다.
도 25를 참조하여, 본 발명의 또다른 실시예에 따른 반도체 장치(3)를 설명하기로 한다. 상술한 내용과 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 25는 본 발명의 또다른 실시예에 따른 반도체 장치(3)의 단면도이다.
도 25를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 장치(3)의 기판(101)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)에 형성되는 트랜지스터는, 본 발명의 일 실시예에 따른 반도체 장치(1)와 동일하므로 설명을 생략하기로 한다.
제2 영역(Ⅱ)에 형성되는 트랜지스터는 제1 영역(Ⅰ)에 형성되는 트랜지스터와 동일한 물질로 형성될 수 있고, 동일한 방법으로 제조될 수 있다. 또한, 제2 영역(Ⅱ)은 제1 영역(Ⅰ)과 동시에 형성될 수도 있다. 제3 및 제4 핀(F3, F4)은 제1 및 제2 핀(F1, F2)에 대응되고, 제3 필드 절연막(110c)은 제1 필드 절연막(110a)에 대응되고, 제2 소오스/드레인(146)은 에피층인 제1 소오스/드레인(145)과 대응되고, 제4 영역(107c, 107d)은 불순물이 도핑된 제3 영역(107a, 107b)과 대응된다. 또한, 제1 내지 제3 게이트 구조체(151, 153, 155)는 각각 제4 내지 제6 게이트 구조체(152, 154, 156)와 대응된다. 따라서, 제1 및 제2 노말 게이트 구조체(151, 155)는 제3 및 제4 노말 게이트 구조체(152, 156)와 대응되고, 제1 더미 게이트 구조체(153)는 제2 더미 게이트 구조체(154)와 대응될 수 있다. 제2 영역(Ⅱ)의 트랜지스터의 제조 방법은 제1 영역(Ⅰ)의 트랜지스터의 제조 방법과 동일하므로, 자세한 설명은 생략하기로 한다.
다만, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 제1 소오스/드레인(145)과 제2 소오스/드레인(146), 그리고 제3 영역(107a, 107b)과 제4 영역(107c, 107d)에서 차이점이 있다. 구체적으로, 제1 영역(Ⅰ)의 제1 소오스/드레인(145)의 크기는 제2 영역(Ⅱ)의 제2 소오스/드레인(146)의 크기보다 작다. 다시 말해서, 제1 및 제2 핀(F1, F2) 내의 제1 소오스/드레인(145)의 폭(W1)은 제3 및 제4 핀(F3, F4) 내의 제2 소오스/드레인(146)의 폭(W2)보다 작을 수 있다. 따라서, 제1 및 제2 핀(F1, F2) 내에 형성되는 제1 소오스/드레인(145)의 부피는 제3 및 제4 핀(F3, F4) 내에 형성되는 제2 소오스/드레인(146)의 부피보다 작을 수 있다.
제2 소오스/드레인(146)의 크기가 제1 소오스/드레인(145)의 크기보다 크기 때문에, 제2 소오스/드레인(146)을 형성하기 위하여 제2 영역(Ⅱ)의 제3 및 제4 핀(F3, F4)을 제1 영역(Ⅰ)의 제1 및 제2 핀(F1, F2)보다 더 많이 식각해야하며, 제2 영역(Ⅱ)에서 더 많은 양을 제거하기 위하여 제1 영역(Ⅰ)보다 오랜시간 식각하거나, 제1 영역(Ⅰ)보다 더 빠르게 제3 및 제4 핀(F3, F4)을 식각해서 동일 시간에 더 많은 양을 식각해야한다. 더 빠르고, 더 오랜 시간 제3 및 제4 핀(F3, F4)을 식각하면, 그만큼 제3 필드 절연막(110c)의 측벽이 노출될 확률이 높아진다. 따라서, 제3 필드 절연막(110c)이 노출되지 않도록, 즉 제4 영역(107c, 107d)이 식각되지 않도록 불순물을 제4 영역(107c, 107d)에 더 많이 주입해야한다. 불순물을 많이 주입할수록 식각되는 양은 감소할 수 있다. 따라서, 제2 영역(Ⅱ)의 제4 영역(107c, 107d)에 도핑된 불순물의 농도는, 제1 영역(Ⅰ)의 제3 영역(107a, 107b)에 도핑된 불순물의 농도보다 크다.
한편, 제1 소오스/드레인(145)과 제2 소오스/드레인(146)의 크기를 다르게 하기 위하여 제2 소오스/드레인(146)의 높이를 제1 소오스/드레인(145)의 높이보다 높게 형성할 수도 있다.
도 26 및 도 27을 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치를 설명하기로 한다.
도 26 및 도 27은 본 발명의 또다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 본 발명의 또다른 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 26 및 도 27은 예시적으로 SRAM을 도시한다.
우선, 도 26을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 26 내지 도 27을 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 제4 핀(340)은 일 방향(예를 들어, 도 26의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 26의 좌우 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2), 제1 풀다운 트랜지스터(PD1), 및 제2 풀다운 트랜지스터(PD2)는 핀형 트랜지스터, 즉 상술한 반도체 장치(1~3)로 구현될 수 있으며, 도 15, 도 16, 도 19, 도 20 및 도 25를 이용하여 상술한 구성을 가질 수 있다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치(1~3)를 포함하는 전자 시스템의 블록도이다.
도 28을 참조하면, 본 발명의 실시예에 따른 전자 시스템(11000)은 컨트롤러(11100), 입출력 장치(11200, I/O), 기억 장치(11300, memory device), 인터페이스(11400) 및 버스(11500, bus)를 포함할 수 있다. 컨트롤러(11100), 입출력 장치(11200), 기억 장치(11300) 및/또는 인터페이스(11400)는 버스(11500)를 통하여 서로 결합 될 수 있다. 버스(11500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(11100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(11200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(11300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(11400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(11400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(11400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(11000)은 컨트롤러(11100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치(1~3)는 기억 장치(11300) 내에 제공되거나, 컨트롤러(11100), 입출력 장치(11200, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(11000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치(1~3)를 적용할 수 있는 예시적인 반도체 시스템이다. 도 29는 태블릿 PC이고, 도 30은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치(1~3)는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판 103: 트렌치
104: 도핑 영역 110: 절연막
111: 필드 절연막 131, 133, 135: 더미 게이트
141: 스페이서 145: 에피층
151, 153, 155: 게이트 구조체 2103: 제1 마스크
2104: 제2 마스크 2015: 마스크 패턴

Claims (10)

  1. 기판 상에 돌출된 형상을 가지며 제1 방향으로 정렬되어 연장되는 제1 핀 및 제2 핀과, 상기 제1 및 제2 핀 사이에서 상기 제1 핀과 상기 제2 핀을 상기 제1 방향으로 이격시키는 트렌치를 형성하고,
    상기 트렌치의 측벽에 불순물을 이온 주입하고,
    상기 트렌치를 채우는 필드 절연막을 형성하고,
    상기 제1 핀 내에 리세스를 형성하되, 상기 필드 절연막은 노출되지 않고,
    상기 리세스 내에 에피층을 에피택셜 성장시키는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 트렌치의 측벽은 제1 영역과 제2 영역을 포함하되, 상기 제2 영역은 상기 제1 영역보다 상기 기판에 가깝게 배치되고,
    상기 불순물을 이온 주입하는 것은, 상기 제1 영역에 상기 불순물을 이온 주입하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 및 제2 핀과, 상기 트렌치를 형성하는 것은,
    기판 상에 핀을 형성하고,
    상기 제1 및 제2 핀이 배치되는 부분에 제1 마스크를 형성하고,
    상기 제1 마스크를 마스크로 하여 상기 제1 및 제2 핀과, 상기 트렌치를 형성하는 것을 포함하고,
    상기 불순물을 이온 주입한 후에,
    상기 제1 마스크를 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 필드 절연막을 형성한 후에,
    상기 제1 핀 상에 제2 방향으로 연장되는 제1 더미 게이트를, 상기 필드 절연막 상에 상기 제2 방향으로 연장되는 제2 더미 게이트를 형성하는 것을 더 포함하고,
    상기 리세스를 형성하는 것은,
    상기 제1 더미 게이트와 상기 제2 더미 게이트 사이에 상기 리세스를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 에피층을 형성한 후에,
    상기 제1 및 제2 더미 게이트를 각각 노말 게이트 구조체 및 더미 게이트 구조체로 대체하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 기판의 제1 영역 상에 돌출된 형상을 가지며, 제1 방향으로 정렬되어 연장되고 상기 제1 방향으로 이격된 제1 핀과 제2 핀;
    상기 제1 핀과 상기 제2 핀 사이에 형성된 제1 필드 절연막;
    상기 제1 필드 절연막 상에 제2 방향으로 연장된 제1 더미 게이트 구조체와, 상기 제1 핀 상에 상기 제2 방향으로 연장된 제1 노말 게이트 구조체;및
    상기 제1 노말 게이트 구조체와 상기 제1 더미 게이트 구조체 사이에 형성된 제1 소오스/드레인을 포함하되,
    상기 제1 핀은, 상기 제1 소오스/드레인과 상기 제1 필드 절연막 사이에 배치되고, 불순물이 도핑된 제3 영역을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제3 영역의 높이는 상기 제1 필드 절연막의 높이보다 작고,
    상기 제3 영역은 상기 기판과 이격되어 배치되는 반도체 장치.
  8. 제 6항에 있어서,
    상기 기판의 상면은, 상기 제1 핀, 제2 핀 및 상기 제1 필드 절연막이 미배치된 제1 면과, 상기 제1 핀, 상기 제2 핀 및 상기 제1 필드 절연막이 배치된 제2 면을 포함하고,
    상기 제1 면은 상기 불순물로 도핑된 반도체 장치.
  9. 제 6항에 있어서,
    상기 더미 게이트 구조체의 적어도 일측에 배치된 스페이서를 더 포함하고,
    상기 소오스/드레인은 상기 스페이서 하부로 밀어 넣어진 턱(tuck) 형상인 반도체 장치.
  10. 제 6항에 있어서,
    상기 기판은 제2 영역을 더 포함하고,
    상기 제2 영역은,
    상기 제2 영역 상에 돌출된 형상을 가지며, 제1 방향으로 정렬되어 연장되고 상기 제1 방향으로 이격된 제3 핀과 제4 핀과,
    상기 제3 핀과 상기 제4 핀 사이에 형성된 제3 필드 절연막과,
    상기 제3 필드 절연막 상에 제2 방향으로 연장된 제2 더미 게이트 구조체와, 상기 제3 핀 상에 상기 제2 방향으로 연장된 제2 노말 게이트 구조체와,
    상기 제2 노말 게이트 구조체와 상기 제2 더미 게이트 구조체 사이에 형성된 제2 소오스/드레인을 포함하되,
    상기 제3 핀은, 상기 제2 소오스/드레인과 상기 제3 필드 절연막 사이에 배치되고, 상기 불순물이 도핑된 제4 영역을 포함하되,
    상기 제2 소오스/드레인의 크기는 상기 제1 소오스/드레인의 크기보다 크고,
    상기 제4 영역의 불순물 도핑 농도는 상기 제3 영역의 불순물 도핑 농도보다 큰 반도체 장치.
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