KR20200137260A - 집적회로 소자 및 그 제조 방법 - Google Patents

집적회로 소자 및 그 제조 방법 Download PDF

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KR20200137260A
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우동수
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Abstract

집적회로 소자는 복수의 활성 영역을 포함하는 기판과, 상기 복수의 활성 영역을 포위하는 소자분리막과, 상기 복수의 활성 영역 및 상기 소자분리막 위에 배치되고 제1 수평 방향으로 길게 연장되는 워드 라인과, 상기 기판과 상기 워드 라인과의 사이, 및 상기 소자분리막과 상기 워드 라인과의 사이에 개재된 게이트 유전막을 포함하고, 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 워드 라인 중 상기 복수의 활성 영역 위에 배치된 제1 부분의 제1 폭보다 상기 소자분리막 위에 배치된 제2 부분의 제2 폭이 더 크다. 집적회로 소자를 제조하기 위하여, 워드 라인 트렌치를 통해 상기 기판 및 상기 소자분리막에 도판트 이온을 주입하여, 상기 기판 및 상기 소자분리막에 불순불 영역을 형성하고, 상기 불순물 영역 중 일부의 두께를 감소시킨다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 매립된 워드 라인을 가지는 집적회로 소자 및 그 제조 방법에 관한 것이다.
집적회로 소자의 집적도가 증가함에 따라 복수의 워드 라인에서의 저항 증가에 따른 문제와, 복수의 워드 라인의 피치 감소에 따른 문제로 인해 집적회로 소자의 리프레쉬 특성에 악영향을 미칠 수 있다. 이에 따라, 게이트 전극의 문턱 전압을 정밀하게 제어하고 집적회로 소자의 신뢰성을 향상시키기 위한 새로운 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 게이트 전극의 문턱 전압을 정밀하게 제어하고 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 게이트 전극의 문턱 전압을 정밀하게 제어하고 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 서로 이격된 복수의 활성 영역을 포함하는 기판과, 상기 기판 상에서 상기 복수의 활성 영역을 포위하는 소자분리막과, 상기 복수의 활성 영역 및 상기 소자분리막 위에 배치되고 제1 수평 방향으로 길게 연장되는 워드 라인과, 상기 기판과 상기 워드 라인과의 사이, 및 상기 소자분리막과 상기 워드 라인과의 사이에 개재된 게이트 유전막을 포함하고, 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 워드 라인 중 상기 복수의 활성 영역 위에 배치된 제1 부분의 제1 폭보다 상기 소자분리막 위에 배치된 제2 부분의 제2 폭이 더 크다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 서로 이격된 복수의 활성 영역을 정의하는 소자분리 트렌치가 형성된 기판과, 상기 소자분리 트렌치 내에 형성된 소자분리막과, 상기 복수의 활성 영역과 상기 소자분리막을 가로질러 제1 수평 방향으로 길게 연장되는 워드 라인 트렌치와, 상기 워드 라인 트렌치의 내벽을 덮는 게이트 유전막과, 상기 게이트 유전막 위에서 상기 워드 라인 트렌치의 일부를 채우는 워드 라인을 포함하고, 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 워드 라인 중 상기 복수의 활성 영역 위에 배치된 제1 부분의 제1 폭보다 상기 소자분리막 위에 배치된 제2 부분의 제2 폭이 더 크다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 서로 이격된 복수의 활성 영역을 포함하는 기판과, 상기 기판 상에서 상기 복수의 활성 영역을 포위하는 소자분리막과, 상기 복수의 활성 영역 및 상기 소자분리막 위에 배치되고 제1 수평 방향으로 길게 연장되는 워드 라인과, 상기 기판과 상기 워드 라인과의 사이, 및 상기 소자분리막과 상기 워드 라인과의 사이에 개재된 게이트 유전막과, 상기 기판 및 상기 소자분리막 위에 배치되고 상기 게이트 유전막에 접하는 불순불 영역을 더 포함하고, 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 워드 라인 중 상기 복수의 활성 영역 위에 배치된 제1 부분의 제1 폭보다 상기 소자분리막 위에 배치된 제2 부분의 제2 폭이 더 크다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판을 식각하여 서로 이격된 복수의 활성 영역을 정의하는 소자분리 트렌치를 형성한다. 상기 소자분리 트렌치 내에 소자분리막을 형성한다. 상기 복수의 활성 영역의 일부와 상기 소자분리막의 일부를 제거하여 상기 복수의 활성 영역과 상기 소자분리막을 가로질러 제1 수평 방향으로 길게 연장되는 워드 라인 트렌치를 형성한다. 상기 워드 라인 트렌치를 통해 상기 기판 및 상기 소자분리막에 도판트 이온을 주입하여, 상기 기판 및 상기 소자분리막에 불순불 영역을 형성한다. 상기 불순물 영역 중 일부의 두께를 감소시킨다. 상기 워드 라인 트렌치 내에 상기 불순물 영역에 접하는 게이트 유전막을 형성한다. 상기 게이트 유전막 위에서 상기 워드 라인 트렌치의 일부를 채우며 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 가변적인 폭을 가지는 워드 라인을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자에 의하면, 게이트 전극의 문턱 전압을 정밀하게 제어할 수 있으며, 워드 라인에서의 저항을 감소시켜 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2a 내지 도 2d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 2a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 2b는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 단면도이고, 도 2c는 도 1의 Y1 - Y1' 선 단면의 일부 구성들의 단면도이고, 도 2d는 도 2a 내지 도 2c에 예시한 집적회로 소자의 일부 구성을 확대하여 도시한 평면 레이아웃이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 3a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 3b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 일부 구성들의 단면도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 4a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 4b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 일부 구성들의 단면도이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 5a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 5b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 일부 구성들의 단면도이다.
도 6a 내지 도 6h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1을 참조하면, 집적회로 소자(10)는 X-Y 평면상의 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 길게 연장되도록 배치된 복수의 활성 영역(AC)을 포함할 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(AC)을 가로질러 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 제2 수평 방향(Y 방향)에서 복수의 워드 라인(WL) 중 활성 영역(AC) 위에 있는 부분들은 다른 부분들보다 더 작은 폭을 가질 수 있다. 따라서, 복수의 워드 라인(WL)은 각각 길이 방향인 제1 수평 방향(X 방향)을 따라 가변적인 폭을 가질 수 있다.
복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(AC)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 배치될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 도전성 랜딩 패드(LP)가 배치될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 도전성 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(AC)에 연결시키는 역할을 할 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 적어도 일부가 오버랩되도록 배치될 수 있다.
도 2a 내지 도 2d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 2a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 2b는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 단면도이고, 도 2c는 도 1의 Y1 - Y1' 선 단면의 일부 구성들의 단면도이고, 도 2d는 도 2a 내지 도 2c에 예시한 집적회로 소자의 일부 구성을 확대하여 도시한 평면 레이아웃이다.
도 2a 내지 도 2d를 참조하면, 집적회로 소자(100)는 소자분리 트렌치(104T)에 의해 복수의 활성 영역(AC)이 정의된 기판(102)을 포함한다. 소자분리 트렌치(104T)는 소자분리막(104)으로 채워질 수 있다. 소자분리막(104)은 기판(102) 상에서 복수의 활성 영역(AC)을 포위할 수 있다. 소자분리막(104)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 소자분리 트렌치(104T)의 저면 레벨은 소자분리 트렌치(104T)의 수평 방향 폭에 따라 다양하게 될 수 있다. 소자분리 트렌치(104T)의 수평 방향 폭이 클수록 소자분리 트렌치(104T)의 저면 레벨은 더 낮을 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 기판(102)의 주면(102M)으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 높이를 의미한다.
기판(102)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 예시적인 실시예들에서, 기판(102)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 기판(102)은 도전 영역, 예를 들면 도판트가 도핑된 웰(well), 또는 도판트가 도핑된 구조물을 포함할 수 있다.
기판(102)에는 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 워드 라인 트렌치(WT)가 형성되어 있다. 복수의 워드 라인 트렌치(WT) 각각의 내부는 게이트 유전막(120), 워드 라인(WL), 및 매몰 절연막(128)으로 채워질 수 있다.
복수의 워드 라인 트렌치(WT)에서, 복수의 활성 영역(AC) 위에 있는 부분들의 저면 레벨은 소자분리막(104) 위에 있는 부분들의 저면 레벨보다 더 높을 수 있다. 따라서, 복수의 워드 라인 트렌치(WT)의 저면 프로파일은 요철 형상을 가질 수 있으며, 워드 라인(WL)의 저면은 워드 라인 트렌치(WT)의 저면 프로파일에 대응하여 요철 형상을 가질 수 있다. 복수의 활성 영역(AC)에는 워드 라인 트렌치(WT)의 저면 프로파일에 대응하여 워드 라인(WL)의 하부에서 워드 라인(WL)을 향해 수직 방향(Z 방향) 상측으로 돌출된 복수의 핀 영역(fin area)(AF)이 형성될 수 있다.
복수의 워드 라인 트렌치(WT)는 기판(102) 내에 위치되고 제1 레벨(LV1)의 최저면을 가지는 제1 트렌치 부분(T1A)과, 소자분리막(104) 내에 위치되고 제1 레벨(LV1)보다 더 낮은 제3 레벨(LV3)의 최저면을 가지는 제2 트렌치 부분(T1B)을 포함할 수 있다.
게이트 유전막(120)은 활성 영역(AC) 및 소자분리막(104)에 접하도록 워드 라인 트렌치(WT)의 내부 표면을 컨포멀하게 덮을 수 있다. 게이트 유전막(120)은 실리콘 산화막, 실리콘 산질화막, ONO(oxide/nitride/oxide) 막, 고유전막 (high-k dielectric film)으로 이루어지는 금속 산화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 높은 유전 상수를 가지는 막으로서, 약 10 ∼ 25의 유전 상수를 가질 수 있으며, 예를 들면 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 게이트 유전막(120)은 산소 베이컨시(vacancy)(이하, "Vo"라 함)가 실질적으로 없는 산화막, 또는 산소-리치 산화막을 포함할 수 있다. 예를 들면, 게이트 유전막(120)은 산소 베이컨시가 실질적으로 없는 실리콘 산화막, 산소 베이컨시가 실질적으로 없는 금속 산화막, 산소-리치 실리콘 산화막, 또는 산소-리치 금속 산화막을 포함할 수 있다. 게이트 유전막(120)은 약 10 ∼ 30 nm의 두께를 가질 수 있다.
복수의 워드 라인(WL)은 각각 게이트 유전막(120) 위에서 워드 라인 트렌치(WT)의 일부를 채울 수 있다. 제2 수평 방향(Y 방향)에서 워드 라인(WL) 중 활성 영역(AC) 위에 배치되는 부분의 제1 폭(Q1)과 소자분리막(104) 위에 배치되는 부분의 제2 폭(Q2)은 서로 다를 수 있다. 예시적인 실시예들에서, 제2 폭(Q2)은 제1 폭(Q1)보다 더 클 수 있다.
워드 라인(WL)은 게이트 유전막(120)을 컨포멀하게 덮는 금속 함유 배리어막(122)과, 제1 일함수를 가지는 하부 워드 라인(124)과, 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 워드 라인(126)을 포함할 수 있다. 금속 함유 배리어막(122)은 게이트 유전막(120)에 접할 수 있다. 하부 워드 라인(124)은 금속 함유 배리어막(122) 및 상부 워드 라인(126)에 의해 포위될 수 있다. 금속 함유 배리어막(122)은 금속 질화막으로 이루어지고, 하부 워드 라인(124)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 하부 워드 라인(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 상부 워드 라인(126)은 도핑된 폴리실리콘으로 이루어질 수 있다. 예를 들면, 금속 함유 배리어막(122)은 TiN으로 이루어지고, 하부 워드 라인(124)은 W으로 이루어지고, 상부 워드 라인(126)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 예시적인 실시예들에서, 금속 함유 배리어막(122) 및 상부 워드 라인(126) 중 적어도 하나는 생략 가능하다.
매몰 절연막(128)은 복수의 워드 라인(WL) 위에서 워드 라인 트렌치(WT)의 남은 공간을 채울 수 있다. 매몰 절연막(128)은 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 활성 영역(AC)에서 복수의 워드 라인(WL)의 양 측에 복수의 소스/드레인 영역(SD)이 형성되어 있다.
집적회로 소자(100)는 기판(102)과 게이트 유전막(120)과의 사이에 개재된 제1 불순불 영역(DA)과, 소자분리막(104)과 게이트 유전막(120)과의 사이에 개재된 제2 불순불 영역(DB)을 포함할 수 있다. 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)은 각각 워드 라인 트렌치(WT)의 저면을 감싸며 워드 라인 트렌치(WT)의 내벽을 따라 연장될 수 있다.
제1 불순불 영역(DA) 및 제2 불순불 영역(DB)은 각각 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 및 이들의 조합으로부터 선택되는 도판트 이온을 포함할 수 있다. 본 명세서에서 사용되는 용어 "도판트"는 상기 도판트가 주입되는 대상 막의 주성분과 다른 성분일 수도 있고 동일한 성분일 수도 있다. 상기 도판트가 상기 대상 막의 주성분과 다른 성분인 경우, 상기 도판트가 상기 대상 막에 주입됨으로써 상기 도펀트가 상기 대상막을 구성하는 결정 구조에서 격자 사이의 위치들(interstitial positions)에 위치되거나, 상기 도판트가 상기 대상 막의 주성분 원자와 치환되거나, 상기 도판트가 주입된 위치의 주변에 있는 원자들(ambient atoms)을 격자 점들로 이동하도록 촉진하는 역할을 할 수 있다. 상기 도판트가 대상 막의 주성분과 동일한 성분인 경우, 상기 도판트가 상기 대상 막에 주입됨으로써 상기 대상막 내의 결정 구조가 변화되거나 상기 대상막의 결정질 구조가 비정질화(amorphizing)될 수 있다.
제1 불순불 영역(DA)은 제1 두께(TH1)를 가질 수 있다. 제2 불순불 영역(DB)은 제1 두께(TH1)보다 더 작은 제2 두께(TH2)를 가질 수 있다. 여기서, 제1 불순불 영역(DA)의 두께는 제1 트렌치 부분(T1A)의 내벽으로부터 제1 불순불 영역(DA)과 기판(102)과의 사이의 계면까지의 최단 거리를 의미하고, 제2 불순불 영역(DB)의 두께는 제2 트렌치 부분(T1B)의 내벽으로부터 제2 불순불 영역(DB)과 소자분리막(104)과의 사이의 계면까지의 최단 거리를 의미한다. 예를 들면, 제1 불순불 영역(DA)의 제1 두께(TH1)는 약 10 ∼ 20 nm의 범위 내에서 선택되고, 제2 불순불 영역(DB)의 제2 두께(TH2)는 약 5 ∼ 15 nm의 범위 내에서 선택되며 제1 불순불 영역(DA)의 제1 두께(TH1)보다 작은 값일 수 있다. 그러나, 제1 불순불 영역(DA) 및 제2 불순불 영역(DB) 각각의 두께가 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 기판(102)이 결정질 반도체로 이루어지고, 제1 불순불 영역(DA)에 포함된 도판트 이온이 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 또는 이들의 조합으로 이루어지는 경우, 제1 불순불 영역(DA)은 상기 도판트 이온으로 이루어지는 격자간 원자들(interstitial atoms)을 포함하는 비정질 반도체막으로 이루어질 수 있다. 예를 들면, 기판(102)이 결정질 실리콘으로 이루어지고, 제1 불순불 영역(DA)에 포함된 도판트 이온이 산소(O) 이온인 경우, 제1 불순불 영역(DA)은 비정질 실리콘막으로 이루어지고, 상기 도판트 이온으로부터 유래된 산소(O) 원자는 제1 불순불 영역(DA) 내에서 격자간 산소(interstitial oxygen)로 존재할 수 있다.
제2 불순불 영역(DB)은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 및 이들의 조합으로부터 선택되는 도판트 이온을 포함하는 절연막으로 이루어질 수 있다. 소자분리막(104)이 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지고, 제2 불순불 영역(DB) 내에 포함된 도판트 이온이 산소(O) 이온이면, 제2 불순불 영역(DB)은 산소-리치 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "산소-리치 실리콘 산화막"은 SiO2 막에서의 화학양론적(stoichiometric) 산소 원자 함량보다 더 높은 산소 원자 함량을 가지는 실리콘 산화막을 의미한다. 소자분리막(104)이 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지고, 제2 불순불 영역(DB) 내에 포함된 도판트 이온이 실리콘(Si) 이온이면, 제2 불순불 영역(DB)은 실리콘-리치 실리콘 산화막, 실리콘-리치 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "실리콘-리치 실리콘 산화막"은 SiO2 막에서의 화학양론적인 실리콘 원자 함량보다 더 높은 실리콘 원자 함량을 가지는 실리콘 산화막을 의미한다. 본 명세서에서 사용되는 용어 "실리콘-리치 실리콘 질화막"은 Si3N4 막에서의 화학양론적인 실리콘 원자 함량보다 더 높은 실리콘 원자 함량을 가지는 실리콘 질화막을 의미한다.
제2 불순불 영역(DB)에서 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 및 이들의 조합으로부터 선택되는 도판트 이온을 포함함으로써, 제2 불순불 영역(DB)은 제2 불순불 영역(DB)의 주성분의 결정 구조가 상기 도판트 이온으로 인해 붕괴(disruption)된 상태일 수 있다. 예시적인 실시예들에서, 제2 불순불 영역(DB)은 상기 도판트 이온으로 이루어지는 격자간 원자들(interstitial atoms)과, 제2 불순불 영역(DB)의 주성분 막인 실리콘 산화막으로부터 유래된 격자간 산소(interstitial oxygen)를 포함할 수 있다. 따라서, 제2 불순불 영역(DB)은 손상된 격자 구조를 가지는 주성분 막, 예를 들면 손상된 격자 구조를 가지는 실리콘 산화막을 포함할 수 있다.
제1 불순불 영역(DA) 및 제2 불순불 영역(DB)에 존재하는 도판트 이온, 또는 상기 도판트 이온으로 인해 야기된 격자간 산소(interstitial oxygen)는 기판(102)과 게이트 유전막(120)과의 사이의 계면, 또는 게이트 유전막(120) 내부로 이동하여 상기 계면 또는 게이트 유전막(120)의 내부에 산소 베이컨시(vacancy)(이하, "Vo"라 함)가 실질적으로 포함되지 않을 수 있다.
통상적으로, 게이트 유전막(120)과 기판(102)과의 계면과, 게이트 유전막(120)의 내부에서 Vo가 존재하면 게이트 유전막(120)을 포함하는 트랜지스터가 열화되는 원인이 될 수 있다. 게이트 유전막(120)을 포함하는 트랜지스터에서 안정적인 전기적 특성을 확보하기 위하여는 게이트 유전막(120)과 기판(102)과의 계면과, 게이트 유전막(120)의 내부에서 Vo를 감소시킬 필요가 있다. 게이트 유전막(120)이 실리콘 산화막으로 이루어지는 경우, 통상적으로 게이트 유전막(120)과 기판(102)과의 계면 및 그 근방에서는 실리콘 원자와 산소 원자와의 결합이 끊어져서 댕글링 본드(dangling bond)가 존재할 수 있다. 이와 같은 댕글링 본드는 주변 막질로부터 공급되는 수소를 포획함으로써 준안정 상태로 될 수 있고, 이와 같이 수소를 포획한 부분들은 원하지 않게 전자를 포획할 수 있는 전자 트랩이 되거나 전자의 발생원이 될 수 있다. 이와 같이, Vo는 수소를 포획함으로써 트랜지스터의 한계 전압을 제어하는 데 악영향을 미칠 수 있다. 따라서, 트랜지스터의 전기적 특성에 악영향을 미치지 않도록 하기 위하여 게이트 유전막(120)과 기판(102)과의 계면 또는 그 근방에서 Vo 밀도를 감소시킬 필요가 있다.
본 발명의 기술적 사상에 의하면, 게이트 유전막(120)에 접하며 게이트 유전막(120)을 포위하는 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)에 있는 격자간 산소가 게이트 유전막(120)과 제1 불순불 영역(DA)과의 사이의 계면, 게이트 유전막(120)과 제2 불순불 영역(DB)과의 사이의 계면, 및 게이트 유전막(120)의 내부로 이동할 수 있으며, 그 결과 상기 계면들 및 게이트 유전막(120) 내부에 과잉 산소(excess oxygen)가 공급될 수 있다. 이에 따라, 상기 계면들 및 게이트 유전막(120)의 내부에서 Vo가 산소로 채워지고 Vo가 안정 상태로 됨으로써 Vo가 소멸되거나 Vo의 밀도가 현저히 감소될 수 있다. 본 명세서에서 사용되는 용어 "과잉 산소"는 게이트 유전막(120)을 구성하는 산화물의 화학양론적인 산소 함량을 초과하는 산소를 의미한다. 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)으로부터 유래되는 과잉 산소는 제1 불순불 영역(DA), 제2 불순불 영역(DB), 및 게이트 유전막(120) 각각의 사이에서 이동 가능하다. 상기 과잉 산소의 이동은 제1 불순불 영역(DA), 제2 불순불 영역(DB), 및 게이트 유전막(120) 각각의 사이를 이동하는 경우와, 제1 불순불 영역(DA), 제2 불순불 영역(DB), 및 게이트 유전막(120) 각각을 구성하는 산소와 교체되면서 이동하는 경우를 포함할 수 있다. 또는, 게이트 유전막(120) 내의 Vo가 그에 인접해 있는 산소 원자를 잇달아 포획(capturing)하면서 Vo의 위치가 이동될 수도 있다.
Vo에서 수소를 포획하는 경우는 준안정 상태로 되지만, Vo에서 산소를 포획하는 경우는 안정 상태로 될 수 있다. 본 발명의 기술적 사상에 의하면, 상기 계면들 및 게이트 유전막(120)의 내부에 있는 Vo가 후속 공정에서 댕글링 본드를 치유하기 위하여 수소를 포획하기 전에, 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)으로부터 유래되는 과잉 산소가 게이트 유전막(120)에 공급됨으로써, 상기 계면들 및 게이트 유전막(120)의 내부가 안정 상태로 될 수 있다. 따라서, 게이트 유전막(120)을 포함하는 트랜지스터에서 문턱 전압을 정밀하게 제어할 수 있으며, 안정적인 전기적 특성을 확보할 수 있다.
기판(102)의 주면(102M), 소자분리막(104), 및 매몰 절연막(128)은 버퍼 절연막(130)으로 덮일 수 있다. 버퍼 절연막(130)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 다이렉트 콘택(DC)이 복수의 활성 영역(AC) 각각의 일부 영역 위에 배치될 수 있다. 복수의 비트 라인(BL)이 버퍼 절연막(130) 및 복수의 다이렉트 콘택(DC) 위에서 제2 수평 방향(Y 방향)을 따라 길게 연장될 수 있다. 복수의 비트 라인(BL)은 복수의 절연 캡핑 패턴(138)으로 덮일 수 있다.
복수의 비트 라인(BL) 중 이웃하는 한 쌍의 비트 라인(BL) 사이에는 복수의 도전성 플러그(140P) 및 복수의 절연 펜스(142)가 제2 수평 방향(Y 방향)을 따라 일렬로 배치될 수 있다. 복수의 절연 펜스(142)는 매몰 절연막(128)의 상면에 형성된 복수의 리세스(128R)을 채우고 복수의 도전성 플러그(140P) 각각의 사이에 하나씩 배치될 수 있다. 제2 수평 방향(Y 방향)에서 복수의 도전성 플러그(140P) 각각의 양 측벽은 복수의 절연 펜스(142)로 덮일 수 있다. 제2 수평 방향(Y 방향)을 따라 일렬로 배열된 복수의 도전성 플러그(140P)는 복수의 절연 펜스(142)에 의해 상호 절연될 수 있다. 복수의 도전성 플러그(140P)는 도 1에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 활성 영역(AC)에 연결될 수 있다. 하나의 다이렉트 콘택(DC)과, 상기 하나의 다이렉트 콘택(DC)을 사이에 두고 서로 대면하는 한 쌍의 도전성 플러그(140P)는 각각 복수의 활성 영역(AC) 중 서로 다른 활성 영역(AC)에 연결될 수 있다. 예시적인 실시예들에서, 다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 다이렉트 콘택(DC)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다.
복수의 비트 라인(BL)은 기판(102) 상에 차례로 형성된 하부 도전층(132), 중간 도전층(134), 및 상부 도전층(136)을 포함할 수 있다. 하부 도전층(132)의 상면과 다이렉트 콘택(DC)의 상면은 동일 평면 상에서 연장될 수 있다. 도 2a 및 도 2b에는 복수의 비트 라인(BL)이 하부 도전층(132), 중간 도전층(134), 및 상부 도전층(136)을 포함하는 3 중층 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 비트 라인(BL)은 단일층, 이중층, 또는 4 중층 이상의 복수의 적층 구조로 형성될 수도 있다. 예시적인 실시예들에서, 하부 도전층(132)은 도전성 폴리실리콘으로 이루어질 수 있다. 중간 도전층(134) 및 상부 도전층(136)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 중간 도전층(134)은 TiN 및/또는 TiSiN으로 이루어지고, 상부 도전층(136)은 W으로 이루어질 수 있다. 절연 캡핑 패턴(138)은 실리콘 질화막으로 이루어질 수 있다.
복수의 도전성 플러그(140P)는 기판(102) 상에서 복수의 비트 라인(BL) 각각의 사이의 공간을 따라 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 복수의 도전성 플러그(140P) 각각의 저면은 활성 영역(AC)에 접할 수 있다. 복수의 도전성 플러그(140P) 각각의 일부는 기판(102)의 주면(102M)보다 더 낮은 레벨에 위치될 수 있다. 복수의 도전성 플러그(140P)는 도판트가 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
복수의 절연 펜스(142)는 각각 복수의 비트 라인(BL) 각각의 사이에서 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 복수의 절연 펜스(142)는 실리콘 질화막으로 이루어질 수 있다.
복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(138), 및 복수의 다이렉트 콘택(DC) 각각의 양 측벽들은 복수의 절연 스페이서(146)로 덮일 수 있다. 복수의 절연 스페이서(146)는 복수의 비트 라인(BL)의 양 측벽 위에서 복수의 비트 라인(BL)과 평행하게 Y 방향으로 길게 연장될 수 있다. 복수의 절연 스페이서(146)는 산화막, 질화막, 에어 스페이서, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 포함하는 공간을 의미할 수 있다.
복수의 도전성 플러그(140P)는 각각 절연 스페이서(146)를 사이에 두고 비트 라인(BL)으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다. 복수의 절연 펜스(142)는 각각 절연 스페이서(146)를 사이에 두고 비트 라인(BL)으로부터 제1 수평 방향(X 방향)으로 이격될 수 있다.
도전성 플러그(140P) 위에는 금속 실리사이드막(172) 및 도전성 랜딩 패드(LP)가 차례로 형성될 수 있다. 금속 실리사이드막(172) 및 도전성 랜딩 패드(LP)는 도전성 플러그(140P)와 수직으로 오버랩되도록 배치될 수 있다. 복수의 금속 실리사이드막(172)은 각각 도전성 플러그(140P)와 도전성 랜딩 패드(LP)와의 사이에 개재되고, 절연 스페이서(146)를 사이에 두고 비트 라인(BL)으로부터 이격되어 있다. 금속 실리사이드막(172)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다.
복수의 도전성 랜딩 패드(LP)는 각각 금속 실리사이드막(172)을 통해 도전성 플러그(140P)에 연결될 수 있다. 복수의 도전성 랜딩 패드(LP)는 복수의 절연 캡핑 패턴(138) 각각의 사이의 공간으로부터 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 복수의 절연 캡핑 패턴(138) 각각의 상부 공간까지 연장될 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 도전성 배리어막(174)과 도전층(176)을 포함할 수 있다. 도전성 배리어막(174)은 Ti, TiN, 또는 이들의 조합으로 이루어질 수 있다. 도전층(176)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 도전층(176)은 텅스텐(W)을 포함할 수 있다.
복수의 도전성 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LP)는 이들 주위의 절연 공간(180S)을 채우는 절연막(180)에 의해 상호 전기적으로 절연될 수 있다. 절연막(180)은 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2a 내지 2d에 예시한 집적회로 소자(100)에서 복수의 워드 라인(WL) 중 소자분리막(104)의 상부에 위치되는 부분들의 폭이 기판(102)의 활성 영역(AC)의 상부에 위치되는 부분들의 폭보다 더 클 수 있다. 따라서, 복수의 워드 라인(WL)에서의 저항을 감소시킬 수 있다. 또한, 집적회로 소자(100)는 게이트 유전막(120)에 접하는 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)을 포함함으로써, 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)에 포함된 도판트 이온으로 인해 발생된 격자간 산소가 게이트 유전막(120)과 제1 불순불 영역(DA)과의 사이의 계면, 게이트 유전막(120)과 제2 불순불 영역(DB)과의 사이의 계면, 및 게이트 유전막(120)의 내부로 이동하고 상기 계면들과 게이트 유전막(120)의 내부에 과잉 산소가 공급되어 상기 계면들과 게이트 유전막(120)의 내부에서 Vo가 산소로 채워지고 Vo가 안정 상태로 될 수 있다. 따라서, 게이트 유전막(120)을 포함하는 트랜지스터에서 문턱 전압을 정밀하게 제어할 수 있으며, 안정적인 전기적 특성을 확보할 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 3a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 3b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 일부 구성들의 단면도이다. 도 3a 및 도 3b에 있어서, 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 집적회로 소자(200)는 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 집적회로 소자(200)는 도 1 및 도 2d에 예시한 평면 레이아웃 구성을 가질 수 있다. 단, 집적회로 소자(200)는 집적회로 소자(100)의 소자분리막(104) 대신 다중층 구조의 소자분리막(204)을 포함한다.
소자분리막(204)은 소자분리 트렌치(104T) 내에 차례로 형성된 절연 라이너(204A) 및 갭필 절연막(204B)을 포함할 수 있다. 소자분리 트렌치(104T) 내에서 절연 라이너(204A)는 갭필 절연막(204B)을 감싸는 구조를 가질 수 있다. 예시적인 실시예들에서, 절연 라이너(204A)는 실리콘 산화막으로 이루어지고, 갭필 절연막(204B)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
집적회로 소자(200)에서, 기판(102)과 게이트 유전막(120)과의 사이에는 제1 불순불 영역(DA2)가 개재될 수 있다. 소자분리막(204)과 게이트 유전막(120)과의 사이에는 제2 불순불 영역(DB2)이 개재될 수 있다. 예시적인 실시예들에서, 제1 불순불 영역(DA2) 및 제2 불순불 영역(DB2)은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 및 이들의 조합으로부터 선택되는 도판트 이온을 포함할 수 있다. 제1 불순불 영역(DA2) 및 제2 불순불 영역(DB2)은 도 2a, 도 2c, 및 도 2d에 예시한 제1 불순불 영역(DA) 제2 불순불 영역(DB)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
예시적인 실시예들에서, 절연 라이너(204A)가 실리콘 산화막으로 이루어지고, 갭필 절연막(204B)이 실리콘 질화막으로 이루어지는 경우, 상기 도판트 이온이 산소(O) 이온을 포함하면, 제2 불순불 영역(DB2) 중 절연 라이너(204A)에 대면하는 부분은 산소-리치 실리콘 산화막으로 이루어지고, 제2 불순불 영역(DB2) 중 갭필 절연막(204B)에 대면하는 부분은 실리콘 산질화막으로 이루어질 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 4a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 4b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 일부 구성들의 단면도이다. 도 4a 및 도 4b에 있어서, 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 집적회로 소자(300)는 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 집적회로 소자(200)는 도 1에 예시한 평면 레이아웃 구성을 가질 수 있다. 단, 집적회로 소자(300)는 기판(102) 내에서 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 워드 라인 트렌치(WT3)와, 기판(102)과 게이트 유전막(120)과의 사이에서 워드 라인 트렌치(WT3)의 내벽 중 일부 영역을 따라 연장된 제1 불순불 영역(DA3)과, 소자분리막(104)과 게이트 유전막(120)과의 사이에서 워드 라인 트렌치(WT3)의 내벽 중 일부 영역을 따라 연장된 제2 불순불 영역(DB3)을 포함할 수 있다.
복수의 워드 라인 트렌치(WT3)는 각각 기판(102) 내에 위치되는 제1 트렌치 부분(T3A)과, 소자분리막(104) 내에 위치되는 제2 트렌치 부분(T3B)을 포함할 수 있다. 제1 트렌치 부분(T3A)은 도 2a, 도 2c, 및 도 2d에 예시한 제1 트렌치 부분(T1A)과 대체로 동일한 구성을 가질 수 있다. 제2 트렌치 부분(T3B)은 제2 수평 방향(Y 방향)에서 하부 폭이 상부 폭보다 더 클 수 있다. 제2 수평 방향(Y 방향)에서 제2 트렌치 부분(T3B)의 상부 폭은 제1 트렌치 부분(T3A)의 폭과 대략 동일하거나 유사할 수 있다.
복수의 워드 라인 트렌치(WT3) 각각의 내부는 게이트 유전막(120), 워드 라인(WL3), 및 매몰 절연막(128)으로 채워질 수 있다. 복수의 워드 라인(WL3)은 도 2a, 도 2c, 및 도 2d에 예시한 복수의 워드 라인(WL)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 복수의 워드 라인(WL3) 중 제2 트렌치 부분(T3B)을 채우는 부분은 제2 수평 방향(Y 방향)에서 하부 폭이 상부 폭보다 더 클 수 있다. 따라서, 복수의 워드 라인(WL3) 중 소자분리막(104) 위에 배치되는 부분들은 제2 수평 방향(Y 방향)에서 하부 폭이 상부 폭보다 더 클 수 있다. 제2 수평 방향(Y 방향)에서, 복수의 워드 라인(WL3) 중 제1 트렌치 부분(T3A)을 채우는 부분은 제1 폭(Q31)을 가지고, 제2 트렌치 부분(T3B)의 하부를 채우는 부분은 제1 폭(Q31)보다 더 큰 제2 폭(Q32)을 가질 수 있다. 이와 같이, 복수의 워드 라인(WL3) 중 소자분리막(104) 상에 있는 부분들이 비교적 큰 폭을 가짐으로써, 복수의 워드 라인(WL3)에서의 저항을 감소시킬 수 있다.
제1 불순불 영역(DA3) 및 제2 불순불 영역(DB3)은 도 2a, 도 2c, 및 도 2d에 예시한 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 제1 불순불 영역(DA3) 및 제2 불순불 영역(DB3)은 각각 기판(102)의 주면(102M)에 인접한 부분들과 소자분리막(104)의 상면에 인접한 부분들에는 형성되지 않을 수 있다. 제1 불순불 영역(DA3)은 제1 트렌치 부분(T3A)의 측벽 중 상측 일부 영역에는 형성되지 않을 수 있다. 제2 불순불 영역(DB3)은 제2 트렌치 부분(T3B)의 측벽 중 상측 일부 영역에는 형성되지 않을 수 있다. 제1 불순불 영역(DA3)은 기판(102)의 주면(102M)으로부터 이격된 위치에서 제1 트렌치 부분(T3A)의 내부 측벽을 따라 형성될 수 있다. 제1 불순불 영역(DA3)은 게이트 유전막(120) 중 제1 트렌치 부분(T3A)의 저면에 인접한 일부 영역만을 감쌀 수 있다. 제2 불순불 영역(DB3)은 소자분리막(104)의 상면으로부터 이격된 위치에서 제2 트렌치 부분(T3B)의 내부 측벽을 따라 형성될 수 있다. 제2 불순불 영역(DB3)은 게이트 유전막(120) 중 제2 트렌치 부분(T3B)의 저면에 인접한 일부 영역만을 감쌀 수 있다.
제2 불순불 영역(DB3)의 두께(TH32)는 제1 불순불 영역(DA3)의 두께(TH31)보다 더 작을 수 있다. 예를 들면, 제1 불순불 영역(DA3)의 제1 두께(TH31)는 약 10 ∼ 20 nm의 범위 내에서 선택되고, 제2 불순불 영역(DB3)의 제2 두께(TH32)는 약 5 ∼ 15 nm의 범위 내에서 선택되며 제1 불순불 영역(DA3)의 제1 두께(TH31)보다 작은 값일 수 있다. 그러나, 제1 불순불 영역(DA3) 및 제2 불순불 영역(DB3) 각각의 두께가 상기 예시한 바에 한정되는 것은 아니다.
도 4a 및 도 4b에 예시한 집적회로 소자(300)에서 복수의 워드 라인(WL3) 중 소자분리막(104)에 위치되는 부분들의 하부 폭은 활성 영역(AC) 상에 위치되는 부분들의 폭보다 더 클 수 있다. 따라서, 복수의 워드 라인(WL3)에서의 저항을 감소시킬 수 있다. 또한, 집적회로 소자(300)는 게이트 유전막(120)에 접하는 제1 불순불 영역(DA3) 및 제2 불순불 영역(DB3)을 포함함으로써, 게이트 유전막(120)과 제1 불순불 영역(DA3)과의 사이의 계면, 게이트 유전막(120)과 제2 불순불 영역(DB3)과의 사이의 계면, 및 게이트 유전막(120)의 내부에서 Vo가 소멸되거나 Vo의 밀도가 현저히 감소될 수 있다. 따라서, 게이트 유전막(120)을 포함하는 트랜지스터에서 문턱 전압을 정밀하게 제어할 수 있으며, 안정적인 전기적 특성을 확보할 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 5a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 5b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 일부 구성들의 단면도이다. 도 5a 및 도 5b에 있어서, 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(400)는 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 집적회로 소자(400)는 도 1 및 도 2d에 예시한 평면 레이아웃 구성을 가질 수 있다. 단, 집적회로 소자(400)는 기판(102) 내에서 기판(102)의 주면(102M)과 평행하게 연장되는 평판 형상의 불순물 영역(D4)을 더 포함한다. 불순물 영역(D4)은 산소(O) 원자, 실리콘(Si) 원자, 헬륨(He) 원자, 아르곤(Ar) 원자, 불소(F) 원자, 또는 이들의 조합으로 이루어지는 격자간 원자들을 포함할 수 있다. 불순물 영역(D4)에 대한 보다 상세한 구성은 도 2a, 도 2c, 및 도 2d에 예시한 제1 불순불 영역(DA)에 대하여 설명한 바와 대체로 동일하다.
도 5a 및 도 5b에서는 불순불 영역(D4)이 소자분리막(104)의 최저면 레벨보다 더 낮은 레벨(LV4)에서 평판 형상으로 연장되도록 형성하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 불순불 영역(D4)은 워드 라인 트렌치(WT)의 최저면 레벨보다 더 낮고 소자분리막(104)의 최저면 레벨보다 더 높은 레벨에서 기판(102) 및 소자분리막(104)을 각각 가로 지르는 평판 형상으로 주면(102M)과 평행하게 연장될 수도 있다.
불순물 영역(D4)은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 또는 이들의 조합으로 이루어지는 격자간 원자들을 포함할 수 있다. 불순물 영역(D4)에 포함된 격자간 원자들은 불순물 영역(D4) 및 그 주위에서 격자간 산소 또는 과잉 산소를 유발할 수 있다. 이와 같이 발생된 격자간 산소 또는 과잉 산소는 다양한 경로를 통하여 게이트 유전막(120) 및 그 표면으로 이동할 수 있다. 따라서, 게이트 유전막(120)의 내부 및 그 표면에 있는 Vo가 수소를 포획하기 전에 격자간 산소 또는 과잉 산소에 의해 Vo가 소멸되거나 Vo의 밀도가 현저히 감소되어 기판(102)과 게이트 유전막(120)과의 사이의 계면과 게이트 유전막(120)의 내부가 안정 상태로 될 수 있다. 따라서, 게이트 유전막(120)을 포함하는 트랜지스터에서 문턱 전압을 정밀하게 제어할 수 있으며, 안정적인 전기적 특성을 확보할 수 있다.
예시적인 실시예들에서, 도 3a 및 도 3b에 예시한 집적회로 소자(200), 및 도 4a 및 도 4b에 예시한 집적회로 소자(400)도 도 5a 및 도 5b를 참조하여 설명한 불순물 영역(D4)을 더 포함할 수 있다.
도 6a 내지 도 6h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6h를 참조하여 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)의 예시적인 제조 방법에 대하여 설명한다. 도 6a 내지 도 6h에는 각각 도 1의 X1 - X1' 선 단면 및 Y1 - Y1' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면 구성이 예시되어 있다.
도 6a를 참조하면, 기판(102)의 주면(102M) 상에 마스크 패턴(M1)을 형성하고, 마스크 패턴(M1)을 식각 마스크로 이용하여 기판(102)을 식각하여 기판(102)에 소자분리 트렌치(104T)를 형성한다. 소자분리 트렌치(104T)에 의해 기판(102)에 복수의 활성 영역(AC)이 정의될 수 있다. 마스크 패턴(M1)은 산화막, 폴리실리콘, 또는 이들의 조합을 포함하는 하드마스크로 이루어질 수 있다.
도 6b를 참조하면, 도 6a의 결과물로부터 마스크 패턴(M1)을 제거한 후, 소자분리 트렌치(104T)를 채우면서 기판(102)의 주면(102M)을 덮는 절연막(P104)을 형성하고, 기판(102)에 복수의 소스/드레인 영역(SD)을 형성하기 위한 이온주입 공정을 수행한다. 절연막(P104) 중 소자분리 트렌치(104T)를 채우는 부분은 소자분리막(104)이 될 수 있다. 절연막(P104) 중 기판(102)의 주면(102M)을 덮는 부분은 복수의 소스/드레인 영역(SD)을 형성하기 위한 이온주입 공정시 또는 후속의 식각 공정시 기판(102)의 주면(102M)을 보호하기 위한 역할을 할 수 있다.
도 6c를 참조하면, 마스크 패턴(M2)을 식각 마스크로 이용하여 절연막(P104)의 일부 및 기판(102)의 일부를 식각하여, 복수의 활성 영역(AC) 및 소자분리막(104)을 가로질러 제1 수평 방향(X 방향)으로 연장되는 복수의 워드 라인 트렌치(WT)를 형성한다. 워드 라인 트렌치(WT)는 제1 레벨(LV1)에서 기판(102)을 노출시키는 저면을 가지는 제1 트렌치 부분(T1A)과, 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)에서 소자분리막(104)을 노출시키는 저면을 가지는 제2 트렌치 부분(T1B)을 포함할 수 있다. 마스크 패턴(M2)은 산화막, ACL(amorphous carbon layer), SiON 막, 또는 이들이 조합으로 이루어질 수 있다.
복수의 워드 라인 트렌치(WT)를 형성하기 위하여, 기판(102)의 주면(102M)으로부터 기판(102) 및 소자분리막(104) 각각의 식각 속도가 대략 동일한 조건으로 기판(102) 및 소자분리막(104)을 식각하는 제1 식각 공정과, 기판(102)의 식각 속도보다 소자분리막(104)의 식각 속도가 더 큰 조건으로 기판(102) 및 소자분리막(104)을 식각하는 제2 식각 공정을 순차적으로 수행할 수 있다. 그 결과, 기판(102)을 노출시키는 제1 트렌치 부분(T1A)의 저면의 제1 레벨(LV1)보다 소자분리막(104)을 노출시키는 제2 트렌치 부분(T1B)의 저면의 제2 레벨(LV2)이 더 낮아질 수 있다. 제1 트렌치 부분(T1A) 및 제2 트렌치 부분(T1B)은 각각 제2 수평 방향(Y 방향)에서 실질적으로 동일한 폭(W1)을 가지거나 대략 유사한 폭을 가질 수 있다.
복수의 활성 영역(AC)은 복수의 워드 라인 트렌치(WT) 내에서 제2 레벨(LV2)로부터 제1 레벨(LV1)까지 수직 방향(Z 방향) 상측으로 돌출된 복수의 핀 영역(AF)을 포함할 수 있다.
도 6d를 참조하면, 복수의 워드 라인 트렌치(WT)를 통해 기판(102) 및 소자분리막(104)에 도판트 이온(108)을 주입하여, 기판(102)에서 제1 트렌치 부분(T1A)을 포위하는 제1 불순불 영역(DA)과, 소자분리막(104)에서 제2 트렌치 부분(T1B)을 포위하는 제2 불순불 영역(DB)을 형성한다.
예시적인 실시예들에서, 도판트 이온(108)은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 또는 이들의 조합일 수 있다.
예시적인 실시예들에서, 기판(102) 및 소자분리막(104)에 도판트 이온(108)을 주입하기 위하여 플라즈마 방식의 이온주입 장치를 이용할 수 있다. 상기 플라즈마 방식의 이온주입 장치를 이용하는 경우 도판트 이온(108) 주입 공정은 약 0.1 keV 내지 약 50 keV의 가속 전압 하에서 수행될 수 있으며, 도즈량은 약 1×1013 ions/cm2 내지 약 1×1015 ions/cm2 의 범위 내에서 선택될 수 있다.
도판트 이온(108)의 주입 각도는 기판(102)의 주면(102M)의 법선 방향에 대하여 약 0 도 내지 약 3 도의 범위 내에서 선택될 수 있으며, 일정 시간마다 주기적으로 기판(102)의 노치 또는 오리엔테이션 플랫에 대하여 주면(102M)에 평행한 방향을 따라 약 45 도, 90 도, 135 도, 또는 180 도만큼 회전 각도(rotation angle)를 변경하면서 수행될 수 있다.
예시적인 실시예들에서, 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)을 형성하기 위하여, 기판(102) 및 소자분리막(104)에 도판트 이온(108)을 주입한 후 열처리할 수 있다. 다른 예시적인 실시예들에서, 기판(102) 및 소자분리막(104)에 도판트 이온(108)을 주입한 직후 도판트 이온(108)을 확산시키기 위한 열처리 공정을 생략하고 후속 공정을 수행할 수 있다. 이 경우, 도 6f를 참조하여 후술하는 게이트 유전막(120) 형성 공정시의 분위기 온도에 의해 기판(102) 및 소자분리막(104)에 주입된 도판트 이온(108)이 확산되어 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)이 형성될 수도 있다.
소자분리막(104) 내에 도판트 이온(108)이 주입됨으로써 소자분리막(104) 내에서 도판트 이온(108)에 의해 야기된 충격(bombardment)으로 인해 소자분리막(104)을 구성하는 물질의 결정 구조가 붕괴(disruption)될 수 있다. 따라서, 소자분리막(104)에서 제2 트렌치 부분(T1B)을 포위하는 제2 불순불 영역(DB)은 소자분리막(104)에 주입된 도판트 이온(108)으로부터 유래된 산소(O) 원자, 실리콘(Si) 원자, 헬륨(He) 원자, 아르곤(Ar) 원자, 또는 불소(F) 원자로 이루어지는 격자간 원자들과, 소자분리막(104)을 구성하는 절연막, 예를 들면 실리콘 산화막으로부터 유래된 격자간 산소(interstitial oxygen)를 포함할 수 있다. 따라서, 제2 불순불 영역(DB)은 소자분리막(104)과 달리 손상된 격자 구조를 가질 수 있다.
도 6e를 참조하면, 도 6d의 결과물을 제1 식각 분위기 하에서 세정하여 도 6d의 결과물로부터 원하지 않는 자연산화막 및 오염물들을 제거하고, 제2 트렌치 부분(T1B)에서 노출된 제2 불순불 영역(DB)의 일부를 제거한다.
예시적인 실시예들에서, 상기 제1 식각 분위기는 DHF(diluted HF) 및 오존(O3)를 사용하는 습식 식각 분위기일 수 있다. 도 6d의 결과물을 상기 제1 식각 분위기로 세정한 후, 얻어진 결과물에 이소프로필알콜(IPA) 및/또는 질소(N2) 가스를 공급하여 상기 결과물을 건조시킬 수 있다.
제2 불순불 영역(DB)은 손상된 격자 구조를 가지므로, 도 6d의 결과물을 제1 식각 분위기로 세정할 때 상기 제1 식각 분위기에 의해 쉽게 제거될 수 있다. 따라서, 도 6d의 결과물을 제1 식각 분위기로 세정할 때 제2 트렌치 부분(T1B)에서 노출되는 제2 불순불 영역(DB)이 그 노출 표면으로부터 일부 두께만큼 제거되어, 제2 트렌치 부분(T1B)을 통해 노출되는 제2 불순불 영역(DB)의 두께가 작아지고, 제2 트렌치 부분(T1B)의 폭 및 깊이가 확장될 수 있다. 상기 제1 식각 분위기 하에서의 세정 공정 후, 제2 수평 방향(Y 방향)에서 제2 트렌치 부분(T1B)의 폭(W2)은 제1 트렌치 부분(T1A)의 폭(W1)보다 더 커지고, 제2 트렌치 부분(T1B)의 최저면 레벨은 제2 레벨(LV2)(도 6c)보다 더 낮은 제3 레벨(LV3)로 될 수 있다.
상기 제1 식각 분위기 하에서의 세정 공정 후, 제2 불순불 영역(DB)의 제2 두께(TH2)는 제1 불순불 영역(DA)의 제1 두께(TH1)보다 더 작아질 수 있다.
또한, 상기 제1 식각 분위기 하에서의 세정 공정시, 소자분리막(104) 중 수평 방향의 폭이 비교적 작은 부분 위에서도 제2 불순불 영역(DB)이 그 노출 표면으로부터 일부 두께만큼 제거되어, 제2 트렌치 부분(T1B)의 수평 방향 폭 및 수직 방향 길이가 확장될 수 있다. 따라서, 기판(102)의 핀 영역(AF)을 사이에 두고 제2 수평 방향(Y 방향) 양측에 배치되는 2 개의 제2 트렌치 부분(T1B)의 깊이 차이가 없거나 매우 작아질 수 있다. 그 결과, 도 6g를 참조하여 후술하는 바와 같이 워드 라인(WL)을 형성한 후, 제2 수평 방향(Y 방향) 양측에서 핀 영역(AF)을 덮는 워드 라인(WL)의 높이 차이가 없거나 매우 작아질 수 있다. 따라서, 핀 영역(AF)을 덮는 워드 라인(WL)을 포함하는 트랜지스터에서 게이트 제어 능력(gate controllability)이 향상될 수 있다.
도 6f를 참조하면, 도 6e의 결과물 상에 게이트 유전막(120)을 형성한다. 게이트 유전막(120)은 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)을 컨포멀하게 덮도록 형성될 수 있다.
게이트 유전막(120)을 형성하기 위하여 ALD 공정을 이용할 수 있다. 예시적인 실시예들에서, 게이트 유전막(120)을 형성하는 공정은 O2 가스 및 불활성 가스를 이용하여 플라즈마 분위기에서 수행될 수 있다. 다른 예시적인 실시예들에서, 게이트 유전막(120)을 형성하는 공정은 O2 가스, 불활성 가스, 및 H2 가스를 이용하여 플라즈마 분위기에서 수행될 수 있다. 또 다른 예시적인 실시예들에서, 게이트 유전막(120)을 형성하는 동안, 수증기, 또는 H2 가스 및 O2 가스의 조합을 이용하는 ISSG(in-situ steam generation) 공정을 수행할 수 있다.
일 예에서, 상기 플라즈마 분위기를 형성하기 위하여, 상기 플라즈마 처리 장치 내에 O2 가스 및 Ar 가스를 공급할 수 있다. 다른 예에서, 상기 플라즈마 분위기를 형성하기 위하여 상기 플라즈마 처리 장치 내에 O2 가스, Ar 가스, 및 H2 가스를 공급할 수 있다. 상기 플라즈마 분위기 내에서의 산소 이온 또는 산소 라디칼의 양을 제어하여, 제1 트렌치 부분(T1A)에서 노출되는 제1 불순불 영역(DA)의 표면과, 제2 트렌치 부분(T1B)에서 노출되는 제2 불순불 영역(DB)의 표면 위에서 균일한 막 두께를 가지는 게이트 유전막(120)이 형성되도록 할 수 있다.
게이트 유전막(120) 형성 공정은, RLSA (radial line slot antenna) 마이크로파 플라즈마 처리 장치, 리모트 플라스마 방식의 플라즈마 처리 장치, ICP (inductively coupled plasma) 플라스마 방식의 플라즈마 처리 장치, ECR (electron cyclotron resonance) 플라스마 방식의 플라즈마 처리 장치, 표면 반사파 플라스마 방식의 플라즈마 처리 장치, 마그네트론 플라스마 방식의 플라즈마 처리 장치 등을 이용하여 수행될 수 있다. 게이트 유전막(120)은 약 10 ∼ 40 Å의 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 유전막(120) 형성 공정은 약 600 ∼ 1000 ℃의 비교적 고온 분위기 하에서 수행될 수 있다. 따라서, 게이트 유전막(120)을 형성하는 동안, 제1 불순불 영역(DA) 및 제2 불순불 영역(DB)에 있던 격자간 산소(interstitial oxygen)가 게이트 유전막(120)과 제1 불순불 영역(DA)과의 사이의 계면, 게이트 유전막(120)과 제2 불순불 영역(DB)과의 사이의 계면, 및 게이트 유전막(120)의 내부로 이동하여 상기 계면들 및 게이트 유전막(120)의 내부에 과잉 산소가 공급될 수 있다. 그 결과, 상기 계면들 및 게이트 유전막(120)의 내부에서 Vo가 산소로 채워지고 Vo가 안정 상태로 됨으로써 Vo가 소멸되거나 Vo의 밀도가 현저히 감소될 수 있다. 게이트 유전막(120)은 Vo가 실질적으로 없는 실리콘 산화막, Vo가 실질적으로 없는 금속 산화막, 산소-리치 실리콘 산화막, 또는 산소-리치 금속 산화막을 포함할 수 있다.
도 6g를 참조하면, 게이트 유전막(120) 위에서 제1 트렌치 부분(T1A) 및 제2 트렌치 부분(T1B) 각각의 일부를 채우는 복수의 워드 라인(WL)을 형성한다.
예시적인 실시예들에서, 복수의 워드 라인(WL)을 형성하기 위하여 먼저 제1 트렌치 부분(T1A) 및 제2 트렌치 부분(T1B) 내부에서 게이트 유전막(120)의 노출 표면을 컨포멀하게 덮는 금속 함유 배리어막(122)과, 금속 함유 배리어막(122) 위에서 제1 트렌치 부분(T1A) 및 제2 트렌치 부분(T1B)을 채우는 하부 워드 라인(124)을 형성한 후, 금속 함유 배리어막(122) 및 하부 워드 라인(124) 중 제1 트렌치 부분(T1A) 및 제2 트렌치 부분(T1B) 각각의 일부를 채우는 부분들만 남도록 불필요한 부분들을 에치백(etchback)에 의해 제거할 수 있다. 그 후, 제1 트렌치 부분(T1A) 및 제2 트렌치 부분(T1B)에서 금속 함유 배리어막(122) 및 하부 워드 라인(124)을 덮는 상부 워드 라인(126) 형성용 도전층을 형성한 후, 제1 트렌치 부분(T1A) 및 제2 트렌치 부분(T1B)의 상부 공간이 비워지도록 상기 상부 워드 라인(126) 형성용 도전층의 불필요한 부분들을 에치백에 의해 제거하여 상부 워드 라인(126) 형성용 도전층 내에 상부 워드 라인(126)이 남도록 할 수 있다. 상부 워드 라인(126)을 형성하는 동안 기판(102)의 주면(102M)을 덮는 마스크 패턴(M2) 및 게이트 유전막(120) 각각의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
제2 수평 방향(Y 방향)에서, 복수의 워드 라인(WL) 중 제1 트렌치 부분(T1A)을 채우는 부분은 제1 폭(Q1)을 가지고, 제2 트렌치 부분(T1B)을 채우는 부분은 제1 폭(Q1)보다 더 큰 제2 폭(Q2)을 가질 수 있다. 복수의 워드 라인(WL)이 형성된 후, 워드 라인 트렌치(WT) 내에서 복수의 워드 라인(WL) 위에는 상부 트렌치 공간(US)이 남을 수 있다.
도 6h를 참조하면, 도 6g의 결과물에서 상부 트렌치 공간(US)을 채우는 매몰 절연막(128)을 형성한 후, 기판(102) 상의 불필요한 막들을 제거하여 기판(102)의 주면(102M)을 노출시킨다.
도 6a 내지 도 6h를 참조하여 설명한 공정에서는 기판(102) 상에 마스크 패턴(M2)이 남아 있는 상태에서 도 6d 내지 도 6g의 공정들을 수행하는 경우를 설명하였으나, 필요에 따라 도 6d 내지 도 6g의 공정들 중 어느 하나의 공정에서 마스크 패턴(M2)을 제거한 후, 후속 공정을 수행할 수도 있다.
그 후, 기판(102) 상에 버퍼 절연막(130), 복수의 다이렉트 콘택(DC), 복수의 비트 라인(BL), 복수의 절연 스페이서(146), 절연 펜스(142), 복수의 도전성 플러그(140P), 금속 실리사이드막(172), 도전성 랜딩 패드(LP), 및 절연막(180)을 형성하여, 도 2a 내지 도 2d에 예시한 바와 같은 구성을 가지는 집적회로 소자(100)를 제조할 수 있다.
도 3a 및 도 3b를 참조하여 설명한 집적회로 소자(200)를 제조하기 위하여 도 6a 내지 도 6h를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 6b를 참조하여 설명한 소자분리막(104) 대신 소자분리막(204)을 형성할 수 있다. 소자분리막(204)을 형성하기 위하여, 도 6a의 결과물로부터 마스크 패턴(M1)을 제거한 후, 소자분리 트렌치(104T)의 내벽 및 기판(102)의 주면(102M)을 컨포멀하게 덮는 절연 라이너(204A)를 형성하고, 소자분리 트렌치(104T)의 남은 공간을 채우기에 충분한 두께로 절연 라이너(204A) 위에 갭필 절연막(204B)을 형성할 수 있다. 그 후, 도 6c 내지 도 6h를 참조하여 설명한 공정들을 수행하여 도 3a 및 도 3b를 참조하여 설명한 집적회로 소자(200)를 제조할 수 있다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7c를 참조하여 도 4a 및 도 4b에 예시한 집적회로 소자(300)의 예시적인 제조 방법에 대하여 설명한다. 도 7a 내지 도 7c에는 각각 도 1의 X1 - X1' 선 단면 및 Y1 - Y1' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면 구성이 예시되어 있다.
도 7a를 참조하면, 도 6a 내지 도 6c를 참조하여 설명한 바와 같은 방법으로 복수의 워드 라인 트렌치(WT)를 형성하는 공정까지 수행한 후, 도 6d를 참조하여 설명한 바와 유사한 방법으로 기판(102) 및 소자분리막(104)에 도판트 이온(308)을 주입하여 기판(102)에서 제1 트렌치 부분(T1A)을 포위하는 제1 불순불 영역(DA3)과, 소자분리막(104)에서 제2 트렌치 부분(T1B)을 포위하는 제2 불순불 영역(DB3)을 형성한다. 도판트 이온(308)은 도 6d를 참조하여 도판트 이온(108)에 대하여 설명한 바와 동일한 구성을 가질 수 있다. 단, 기판(102) 및 소자분리막(104)에 도판트 이온(308)을 주입하는 데 있어서, 도판트 이온(308)의 주입 각도는 기판(102)의 주면(102M)의 법선 방향에 대하여 약 0 도일 수 있다. 이에 따라, 제1 불순불 영역(DA3) 및 제2 불순불 영역(DB3)은 기판(102)의 주면(102M)에 인접한 부분과 소자분리막(104)의 상면에 인접한 부분에는 형성되지 않을 수 있다.
도 7b를 참조하면, 도 6e를 참조하여 설명한 바와 같은 방법으로, 도 7a의 결과물을 세정하여, 도 7a의 결과물로부터 원하지 않는 자연산화막 및 오염물들을 제거하고, 제2 트렌치 부분(T1B)의 내벽으로부터 노출되는 제2 불순불 영역(DB3)의 일부를 제거하여, 복수의 워드 라인 트렌치(WT)를 복수의 워드 라인 트렌치(WT3)로 변형시킨다. 복수의 워드 라인 트렌치(WT3)는 기판(102) 내에 위치되는 제1 트렌치 부분(T3A)과, 소자분리막(104) 내에 위치되는 제2 트렌치 부분(T3B)을 포함할 수 있다.
제1 트렌치 부분(T3A)은 제1 트렌치 부분(T1A)(도 7a 참조)과 대략 동일하거나 유사한 형상을 가질 수 있다. 제2 트렌치 부분(T1B)(도 7a 참조)에서 노출되는 제2 불순불 영역(DB3)은 손상된 격자 구조를 가지므로, 도 7a의 결과물을 세정하는 동안 제2 불순불 영역(DB3)의 일부가 제거되어 제2 불순불 영역(DB3)의 두께가 작아질 수 있다. 따라서, 제2 트렌치 부분(T1B)(도 7a 참조)의 하부에서 폭 및 깊이가 확장되어, 제2 수평 방향(Y 방향)에서 하부 폭이 상부 폭보다 더 큰 제2 트렌치 부분(T3B)이 얻어질 수 있다. 제2 수평 방향(Y 방향)에서 제2 트렌치 부분(T3B)의 하부 폭(W32)은 제1 트렌치 부분(T1A)의 폭(W31)보다 더 크고, 제2 트렌치 부분(T3B)의 최저면 레벨은 제2 레벨(LV2)(도 7a)보다 더 낮은 제3 레벨(LV33)로 될 수 있다. 도 7b를 참조하여 설명하는 세정 공정 후, 제2 불순불 영역(DB3)의 두께(TH32)는 제1 불순불 영역(DA3)의 두께(TH31)보다 더 작아질 수 있다. 제1 불순불 영역(DA3)의 두께(TH31)는 도 7b를 참조하여 설명한 세정 공정을 거치기 전의 두께와 대략 동일하거나 유사할 수 있다.
도 7c를 참조하면, 도 7b의 결과물에 대하여 도 6f 내지 도 6h를 참조하여 설명한 공정들을 수행하여, 게이트 유전막(120)과, 게이트 유전막(120) 위에서 제1 트렌치 부분(T1A) 및 제2 트렌치 부분(T3B)의 일부를 채우는 복수의 워드 라인(WL3)과, 매몰 절연막(128)을 형성할 수 있다. 복수의 워드 라인(WL3) 중 제1 트렌치 부분(T1A)을 채우는 부분은 제1 폭(Q31)을 가지고, 제2 트렌치 부분(T3B)의 하부를 채우는 부분은 제1 폭(Q31)보다 더 큰 제2 폭(Q32)을 가질 수 있다.
그 후, 기판(102) 상에 버퍼 절연막(130), 복수의 다이렉트 콘택(DC), 복수의 비트 라인(BL), 복수의 절연 스페이서(146), 절연 펜스(142), 복수의 도전성 플러그(140P), 금속 실리사이드막(172), 도전성 랜딩 패드(LP), 및 절연막(180)을 형성하여, 도 4a 및 도 4b에 예시한 바와 같은 구성을 가지는 집적회로 소자(300)를 제조할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다. 도 8을 참조하여 도 5a 및 도 5b에 예시한 집적회로 소자(400)의 예시적인 제조 방법에 대하여 설명한다. 도 8에는 도 1의 X1 - X1' 선 단면 및 Y1 - Y1' 선 단면에 대응하는 부분들의 단면 구성이 예시되어 있다.
도 8을 참조하면, 도 6a 및 도 6b를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(102)의 소자분리 트렌치(104T)를 채우는 소자분리막(104)과 복수의 소스/드레인 영역(SD)을 형성한다. 단, 본 예에서는 복수의 소스/드레인 영역(SD)을 형성하기 전, 또는 복수의 소스/드레인 영역(SD)을 형성한 후에, 기판(102) 내에서 주면(102M)과 평행하게 연장되는 평판 형상의 불순불 영역(D4)을 형성한다. 그 후, 도 6c 내지 도 6h를 참조하여 설명한 공정들을 수행하여 도 5에 예시한 집적회로 소자(400)를 제조할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다. 도 9를 참조하여 도 5a 및 도 5b에 예시한 집적회로 소자(400)의 다른 예시적인 제조 방법에 대하여 설명한다. 도 9에는 도 1의 X1 - X1' 선 단면 및 Y1 - Y1' 선 단면에 대응하는 부분들의 단면 구성이 예시되어 있다.
도 9를 참조하면, 도 6a 내지 도 6h를 참조하여 설명한 바와 같은 방법으로 복수의 워드 라인(WL) 및 매몰 절연막(128)을 형성하는 공정까지 수행한 후, 도 6h의 결과물 상에 버퍼 절연막(130)을 형성한다. 단, 본 예에서는 버퍼 절연막(130)을 형성하기 전, 또는 버퍼 절연막(130)을 형성한 후에, 기판(102) 내에서 주면(102M)과 평행하게 연장되는 평판 형상의 불순불 영역(D4)을 형성한다. 그 후, 도 6c 내지 도 6h를 참조하여 설명한 공정들을 수행하여 도 5에 예시한 집적회로 소자(400)를 제조할 수 있다.
도 8 및 도 9를 참조하여 설명한 공정들에서, 불순불 영역(D4)을 형성하기 위하여 도 6d를 참조하여 설명한 도판트 이온(108)의 주입 공정, 도 7a를 참조하여 설명한 도판트 이온(308)의 주입 공정, 또는 이들과 유사한 도판트 이온 주입 공정을 수행할 수 있다. 도 8 및 도 9에서는 불순불 영역(D4)이 소자분리막(104)의 최저면 레벨보다 더 낮은 레벨(LV4)에서 평판 형상으로 연장되도록 형성하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 불순불 영역(D4)은 워드 라인 트렌치(WT)의 최저면 레벨보다 더 낮고 소자분리막(104)의 최저면 레벨보다 더 높은 레벨에서 기판(102) 및 소자분리막(104)을 각각 가로 지르는 평판 형상으로 주면(102M)과 평행하게 연장되도록 형성될 수도 있다.
이상, 도 6a 내지 도 9를 참조하여 도 1 내지 도 5b에 예시한 집적회로 소자(100, 200, 300, 400)의 예시적인 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 6a 내지 도 9를 참조하여 설명한 바로부터 다양한 변형 및 변경을 가하여, 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 104: 소자분리막, 120: 게이트 유전막, 122: 금속 함유 배리어막, 124: 하부 워드 라인, 126: 상부 워드 라인, DA: 제1 불순불 영역, DB: 제2 불순불 영역, WL: 워드 라인, WT: 워드 라인 트렌치.

Claims (20)

  1. 서로 이격된 복수의 활성 영역을 포함하는 기판과,
    상기 기판 상에서 상기 복수의 활성 영역을 포위하는 소자분리막과,
    상기 복수의 활성 영역 및 상기 소자분리막 위에 배치되고 제1 수평 방향으로 길게 연장되는 워드 라인과,
    상기 기판과 상기 워드 라인과의 사이, 및 상기 소자분리막과 상기 워드 라인과의 사이에 개재된 게이트 유전막을 포함하고,
    상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 워드 라인 중 상기 복수의 활성 영역 위에 배치된 제1 부분의 제1 폭보다 상기 소자분리막 위에 배치된 제2 부분의 제2 폭이 더 큰 집적회로 소자.
  2. 제1항에 있어서,
    상기 기판과 상기 게이트 유전막과의 사이에 개재된 제1 불순불 영역을 더 포함하고,
    상기 제1 불순물 영역은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 및 이들의 조합으로부터 선택되는 도판트 이온을 포함하는 비정질 반도체막으로 이루어지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 소자분리막과 상기 게이트 유전막과의 사이에 개재된 제2 불순불 영역을 더 포함하고,
    상기 제2 불순물 영역은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 및 이들의 조합으로부터 선택되는 도판트 이온을 포함하는 절연막으로 이루어지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 소자분리막과 상기 게이트 유전막과의 사이에 개재된 제2 불순불 영역을 더 포함하고,
    상기 제2 불순불 영역은 산소-리치 실리콘 산화막, 실리콘 산질화막, 실리콘-리치 실리콘 산화막, 실리콘-리치 실리콘 질화막, 또는 이들의 조합으로 이루어지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 기판과 상기 게이트 유전막과의 사이에 개재된 제1 불순불 영역과,
    상기 소자분리막과 상기 게이트 유전막과의 사이에 개재된 제2 불순불 영역을 더 포함하고,
    상기 제1 불순물 영역 및 상기 제2 불순불 영역은 격자간 산소(interstitial oxygen)를 포함하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 기판과 상기 게이트 유전막과의 사이에 개재된 제1 불순불 영역과,
    상기 소자분리막과 상기 게이트 유전막과의 사이에 개재된 제2 불순불 영역을 더 포함하고,
    상기 제2 불순불 영역의 두께는 상기 제1 불순불 영역의 두께보다 더 작은 집적회로 소자.
  7. 서로 이격된 복수의 활성 영역을 정의하는 소자분리 트렌치가 형성된 기판과,
    상기 소자분리 트렌치 내에 형성된 소자분리막과,
    상기 복수의 활성 영역과 상기 소자분리막을 가로질러 제1 수평 방향으로 길게 연장되는 워드 라인 트렌치와,
    상기 워드 라인 트렌치의 내벽을 덮는 게이트 유전막과,
    상기 게이트 유전막 위에서 상기 워드 라인 트렌치의 일부를 채우는 워드 라인을 포함하고,
    상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 워드 라인 중 상기 복수의 활성 영역 위에 배치된 제1 부분의 제1 폭보다 상기 소자분리막 위에 배치된 제2 부분의 제2 폭이 더 큰 집적회로 소자.
  8. 제7항에 있어서,
    상기 소자분리막과 상기 게이트 유전막과의 사이에서 상기 워드 라인 트렌치의 내벽을 따라 연장된 제2 불순불 영역을 더 포함하고,
    상기 제2 불순불 영역(DB)은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 및 이들의 조합으로부터 선택되는 도판트 이온을 포함하는 집적회로 소자.
  9. 제7항에 있어서,
    상기 게이트 유전막에 접하는 불순불 영역을 더 포함하고,
    상기 불순불 영역은 격자간 산소를 포함하는 집적회로 소자.
  10. 제7항에 있어서,
    상기 기판과 상기 게이트 유전막과의 사이에서 상기 게이트 유전막에 접하는 제1 불순불 영역과,
    상기 소자분리막과 상기 게이트 유전막과의 사이에서 상기 게이트 유전막에 접하는 제2 불순불 영역을 더 포함하고,
    상기 제2 불순불 영역의 두께는 상기 제1 불순불 영역의 두께보다 더 작은 집적회로 소자.
  11. 제7항에 있어서,
    상기 기판과 상기 게이트 유전막과의 사이에서 상기 워드 라인 트렌치의 내벽 중 일부 영역을 따라 연장되고 상기 기판의 주면으로부터 이격되어 있는 제1 불순불 영역과,
    상기 소자분리막과 상기 게이트 유전막과의 사이에서 상기 워드 라인 트렌치의 내벽 중 일부 영역을 따라 연장되고 상기 소자분리막의 상면으로부터 이격되어 있는 제2 불순불 영역을 포함하고,
    상기 제2 불순불 영역의 두께는 상기 제1 불순불 영역의 두께보다 더 작은 집적회로 소자.
  12. 제7항에 있어서,
    상기 기판 내에서 상기 기판의 주면과 평행하게 연장되는 평판 형상의 불순물 영역을 더 포함하고,
    상기 불순물 영역은 산소(O) 원자, 실리콘(Si) 원자, 헬륨(He) 원자, 아르곤(Ar) 원자, 불소(F) 원자, 또는 이들의 조합으로 이루어지는 격자간 원자들을 포함하는 집적회로 소자.
  13. 서로 이격된 복수의 활성 영역을 포함하는 기판과,
    상기 기판 상에서 상기 복수의 활성 영역을 포위하는 소자분리막과,
    상기 복수의 활성 영역 및 상기 소자분리막 위에 배치되고 제1 수평 방향으로 길게 연장되는 워드 라인과,
    상기 기판과 상기 워드 라인과의 사이, 및 상기 소자분리막과 상기 워드 라인과의 사이에 개재된 게이트 유전막과,
    상기 기판 및 상기 소자분리막 위에 배치되고 상기 게이트 유전막에 접하는 불순불 영역을 더 포함하고,
    상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 워드 라인 중 상기 복수의 활성 영역 위에 배치된 제1 부분의 제1 폭보다 상기 소자분리막 위에 배치된 제2 부분의 제2 폭이 더 큰 집적회로 소자.
  14. 제13항에 있어서,
    상기 불순물 영역은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 및 이들의 조합으로부터 선택되는 도판트 이온을 포함하는 집적회로 소자.
  15. 제13항에 있어서,
    상기 불순물 영역은 상기 기판에 접하는 제1 불순물 영역과, 상기 소자분리막에 접하는 제2 불순불 영역을 포함하고,
    상기 제2 불순불 영역의 두께는 상기 제1 불순불 영역의 두께보다 더 작은 집적회로 소자.
  16. 제13항에 있어서,
    상기 워드 라인에서 상기 제2 부분은 상기 제2 수평 방향에서 하부 폭이 상부 폭보다 더 큰 집적회로 소자.
  17. 기판을 식각하여 서로 이격된 복수의 활성 영역을 정의하는 소자분리 트렌치를 형성하는 단계와,
    상기 소자분리 트렌치 내에 소자분리막을 형성하는 단계와,
    상기 복수의 활성 영역의 일부와 상기 소자분리막의 일부를 제거하여 상기 복수의 활성 영역과 상기 소자분리막을 가로질러 제1 수평 방향으로 길게 연장되는 워드 라인 트렌치를 형성하는 단계와,
    상기 워드 라인 트렌치를 통해 상기 기판 및 상기 소자분리막에 도판트 이온을 주입하여, 상기 기판 및 상기 소자분리막에 불순불 영역을 형성하는 단계와,
    상기 불순물 영역 중 일부의 두께를 감소시키는 단계와,
    상기 워드 라인 트렌치 내에 상기 불순물 영역에 접하는 게이트 유전막을 형성하는 단계와,
    상기 게이트 유전막 위에서 상기 워드 라인 트렌치의 일부를 채우며 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 가변적인 폭을 가지는 워드 라인을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 불순물 영역을 형성하는 단계는
    상기 워드 라인 트렌치 중 상기 기판을 노출시키는 제1 트렌치 부분을 포위하는 제1 불순불 영역을 형성하는 단계와,
    상기 워드 라인 트렌치 중 상기 소자분리막을 노출시키는 제2 트렌치 부분을 포위하는 제2 불순불 영역을 형성하는 단계를 포함하고,
    상기 불순물 영역 중 일부의 두께를 감소시키는 단계에서 상기 제2 불순불 영역의 두께를 감소시키는 집적회로 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 워드 라인을 형성하는 단계에서, 상기 워드 라인은 상기 제2 수평 방향에서 상기 워드 라인 중 상기 복수의 활성 영역 위에 배치된 제1 부분의 제1 폭보다 상기 소자분리막 위에 배치된 제2 부분의 제2 폭이 더 크게 되도록 형성되는 집적회로 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 불순불 영역을 형성하는 단계에서 상기 도판트 이온은 산소(O) 이온, 실리콘(Si) 이온, 헬륨(He) 이온, 아르곤(Ar) 이온, 불소(F) 이온, 또는 이들의 조합으로 이루어지는 집적회로 소자의 제조 방법.
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