CN115701215A - 半导体结构及其制造方法 - Google Patents

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CN115701215A CN202110864749.0A CN202110864749A CN115701215A CN 115701215 A CN115701215 A CN 115701215A CN 202110864749 A CN202110864749 A CN 202110864749A CN 115701215 A CN115701215 A CN 115701215A
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Abstract

本申请实施例公开了一种半导体结构及其制造方法。其中，所述半导体结构包括：衬底；所述衬底中形成有隔离沟槽，所述隔离沟槽将部分所述衬底分割为多个沿第一方向延伸的有源区；位于沿所述第一方向的两个所述有源区之间的隔离沟槽中的第一字线结构；所述第一字线结构的底部位于所述衬底的第一设定深度位置；位于所述有源区内的第二字线结构；所述第二字线结构的底部位于所述衬底的第二设定深度位置；其中，所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，且所述第一深度与所述第二深度的差值小于预设值。

Description

半导体结构及其制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
存储器，如动态随机存取存储器(DRAM，Dynamic Random Access Memory)中包括有源区(英文表达为Active Area)和浅槽隔离(英文表达为Shallow Trench Isolation)区域。其中，源通栅极(APG，Active Passing Gate)设于有源区，用于控制有源区域中的凹槽通道晶体管的导通或者截止；场通栅极(FPG，Field Pass Gate)设于浅槽隔离区域且与有源区相邻，用于连通不同有源区域中的源通栅极。
随着存储器的尺寸减小，场通栅极与有源区域之间的耦合作用更强，这导致有源区域中的电荷在耦合作用下向场通栅极一侧转移更严重，容易增加附近存储单元的漏电，同时导致行锤效应即连接于有源区域中的存储电容的电性状态发生改变，导致存储器中的数据丢失或者被干扰。
发明内容
为解决相关技术中的一个或多个问题，本申请实施例提出一种半导体结构及其制造方法。
本申请实施例提供了一种半导体结构，包括：
衬底；所述衬底中形成有隔离沟槽，所述隔离沟槽将部分所述衬底分割为多个沿第一方向延伸的有源区；
位于沿所述第一方向的两个所述有源区之间的隔离沟槽中的第一字线结构；所述第一字线结构的底部位于所述衬底的第一设定深度位置；
位于所述有源区内的第二字线结构；所述第二字线结构的底部位于所述衬底的第二设定深度位置；
其中，所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，且所述第一深度与所述第二深度的差值小于预设值。
上述方案中，所述第一深度等于所述第二深度。
上述方案中，所述第一深度与所述第二深度的差值小于所述第二深度的1/4。
上述方案中，所述隔离沟槽的底部位于所述衬底的第三设定深度位置；所述第三设定深度位置对应的第三深度为所述第二深度的2倍-2.5倍。
上述方案中，所述衬底中具有字线沟槽，所述第一字线结构和第二字线结构均位于所述字线沟槽中；所述第一字线结构和第二字线结构均包括栅极绝缘层、栅极层及栅极介质层，所述栅极绝缘层覆盖所述字线沟槽的内壁，所述栅极层位于所述栅极绝缘层上并填充所述字线沟槽的部分深度，所述栅极介质层覆盖所述栅极层并填充所述字线沟槽的剩余深度。
上述方案中，所述第一字线结构和第二字线结构还包括导电层，所述导电层位于所述栅极介质层和所述栅极层之间，所述导电层的材料包括多晶硅。
上述方案中，所述栅极层的材料包括氮化钛，所述栅极介质层的材料为氮化硅。
上述方案中，所述半导体结构用于形成动态随机存取存储器。
本申请实施例还提供了一种半导体结构的制造方法，包括：
提供衬底；所述衬底中形成有隔离沟槽，所述隔离沟槽将部分所述衬底分割为多个沿第一方向延伸的有源区；
在沿所述第一方向的两个所述有源区之间的隔离沟槽中形成第一字线结构；所述第一字线结构的底部位于所述衬底的第一设定深度位置；
在所述有源区内形成第二字线结构；所述第二字线结构的底部位于所述衬底的第二设定深度位置；
其中，所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，且所述第一深度与所述第二深度的差值小于预设值。
上述方案中，所述第一深度等于所述第二深度。
上述方案中，所述第一深度与所述第二深度的差值小于所述第二深度的1/4。
上述方案中，所述方法还包括：
在所述隔离沟槽中形成隔离绝缘层；
在形成有隔离绝缘层的隔离沟槽中填充隔离介质层；
对所述有源区及形成有隔离绝缘层、隔离介质层的隔离沟槽进行刻蚀，在沿所述第一方向的两个所述有源区之间的隔离沟槽中形成底部停止在所述第一设定深度位置处的字线沟槽，且在所述有源区中形成底部停止在所述第二设定深度位置处的字线沟槽；其中，
在刻蚀的过程中，通过控制刻蚀源对所述有源区的刻蚀选择比与所述刻蚀源对所述隔离绝缘层、隔离介质层的刻蚀选择比满足预设条件，使得所述第一深度大于或等于第二深度，且所述第一深度与第二深度的差值小于预设值。
上述方案中，通过选择所述隔离介质层的材料和/或改变刻蚀参数，使得刻蚀源对所述有源区的刻蚀选择比与所述刻蚀源对所述隔离绝缘层、隔离介质层的刻蚀选择比满足所述预设条件。
上述方案中，形成所述第一字线结构/所述第二字线结构，包括：
在所述字线沟槽的内壁形成栅极绝缘层；
在所述栅极绝缘层上形成栅极层；所述栅极层填充所述字线沟槽的部分深度；
形成覆盖所述栅极层的栅极介质层；所述栅极层填充所述字线沟槽的剩余深度。
上述方案中，所述方法还包括：
在所述栅极层与所述栅极介质层之间形成导电层；所述导电层的材料包括多晶硅。
上述方案中，所述栅极层的材料包括氮化钛，所述栅极介质层的材料为氮化硅。
上述方案中，所述隔离沟槽的底部位于所述衬底的第三设定深度位置；所述第三设定深度位置对应的第三深度为所述第二深度的2倍-2.5倍。
本申请实施例公开了一种半导体结构及其制造方法。其中，所述半导体结构，包括：衬底；所述衬底中形成有隔离沟槽，所述隔离沟槽将部分所述衬底分割为多个沿第一方向延伸的有源区；位于沿所述第一方向的两个所述有源区之间的隔离沟槽中的第一字线结构；所述第一字线结构的底部位于所述衬底的第一设定深度位置；位于所述有源区内的第二字线结构；所述第二字线结构的底部位于所述衬底的第二设定深度位置；其中，所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，且所述第一深度与所述第二深度的差值小于预设值。本申请实施例中通过控制设置在隔离沟槽区域中的字线结构的深度值相对设置在有源区中字线结构的深度值，使得设置在隔离沟槽区域中的字线结构的深度值与设置在有源区中字线结构的深度值相等，或者设置在隔离沟槽区域中的字线结构的深度值略大于设置在有源区中字线结构的深度值，从而使得隔离沟槽区域中的开关开启时，侧壁形成的漏电路径变短，减弱了电流从隔离沟槽/有源区表面向另一条字线底部及衬底的流通，进而减小了存储单元的漏电及行锤效应。
附图说明
图1为相关技术中的存储单元漏电流产生不良影响的示意图；
图2为本申请实施例提供的一种半导体结构的制造方法的实现过程示意图；
图3a-图3g为本申请实施例提供的一种半导体结构的制造方法的实现过程示意图；
图4a-图4q为本申请实施例提供的又一种半导体结构的制造方法的实现过程示意图；
图5a为相关技术中字线结构沿有源区延伸方向的剖面示意图；
图5b为本申请实施例的字线结构沿有源区延伸方向的剖面示意图；
图6a为相关技术中字线结构沿字线延伸方向的剖面示意图；
图6b为本申请实施例的字线结构沿字线延伸方向的剖面示意图；
图7为相关技术中的字线结构中开关开启时电流的仿真结果示意图；
图8为本申请实施例中的字线结构中开关开启时电流的仿真结果示意图。
具体实施方式
下面将参照附图更详细地描述本申请申请的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请申请的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
随着DRAM尺寸的缩小，字线之间的距离越来越小。设于浅槽隔离区域中的场通栅极或者称为通字线(PWL，Passing Word Line)的开关将会影响到附近其它存储单元。例如，PWL的开关打开，会沿着STI与衬底表面形成漏电通道，增加附近存储单元的漏电。如图1所示，中间的某一字线为被选中时，该字线中通字线PWL部分附近存储单元(图1中虚线圆圈示出的区域对应的存储单元)漏电流增大。
除此之外，PWL底端还会导致行锤(英文表达为Row Hammer)效应。
为此，提出了本申请实施例的以下技术方案。本申请实施例提出通过降低PWL深度来降低对临近存储单元的漏电流的影响同时缓解行锤效应，同时，本申请实施例的方案未改变DRAM选择晶体管中的鳍结构(英文可以表达为Fin)，保证了鳍结构的完整，保证了较大的驱动电流的提供。
本申请实施例提供一种半导体结构的制造方法，图2为本申请实施例提供的一种半导体结构的制造方法的实现流程示意图。如图2所示，所述方法包括以下步骤：
步骤201：提供衬底；所述衬底中形成有隔离沟槽，所述隔离沟槽将部分所述衬底分割为多个沿第一方向延伸的有源区；
步骤202：在沿所述第一方向的两个所述有源区之间的隔离沟槽中形成第一字线结构；所述第一字线结构的底部位于所述衬底的第一设定深度位置；
步骤203：在所述有源区内形成第二字线结构；所述第二字线结构的底部位于所述衬底的第二设定深度位置；
其中，所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，且所述第一深度与所述第二深度的差值小于预设值。
图3a-图3g为本申请实施例的半导体结构的制造方法的实现过程示意图。下面结合图3a-图3g描述本申请实施例的半导体结构的制造方法的实现过程。
需要说明的是，图3a为本申请实施例提供的衬底30的局部俯视示意图；图3b示出了在图3a的AA’位置的剖面示意图。
其中，在步骤201中，如图3a所示，所述衬底30中形成有隔离沟槽301和多个有源区302。所述槽隔沟槽301用于分隔相邻的有源区302，避免相邻有源区302之间的相互干扰。实际应用中，所述隔离沟槽具体可以是STI。
多个所述有源区302呈阵列式排布，且沿第一方向延伸。所述第一方向可以是平行于衬底表面的方向，也即与AA’连线的方向平行。如图3b所示，所述有源区302的底部位于所述衬底100的第三设定深度位置，第三设定深度位置对应的第三深度为H3。也就是说，所述衬底30并没有被隔离沟槽301刻蚀到衬底30的底部，衬底30的底部还留有一定的厚度。
实际应用中，所述衬底30的材料包括但不限于硅。
实际应用中，可以通过刻蚀工艺形成隔离沟槽301。更具体地，可以通过光刻工艺形成隔离沟槽301。可以通过离子掺杂在衬底30中形成有源区302。
在执行步骤202之前，需要在衬底30中形成字线沟槽。
在一些实施例中，所述方法还包括：
在所述隔离沟槽中形成隔离绝缘层；
在形成有隔离绝缘层的隔离沟槽中填充隔离介质层；
对所述有源区及形成有隔离绝缘层、隔离介质层的隔离沟槽进行刻蚀，在沿所述第一方向的两个所述有源区之间的隔离沟槽中形成底部停止在所述第一设定深度位置处的字线沟槽，且在所述有源区中形成底部停止在所述第二设定深度位置处的字线沟槽；其中，
在刻蚀的过程中，通过控制刻蚀源对所述有源区的刻蚀选择比与所述刻蚀源对所述隔离绝缘层、隔离介质层的刻蚀选择比满足预设条件，使得所述第一深度大于或等于第二深度，且所述第一深度与第二深度的差值小于预设值。
实际应用中，如图3c所示，在所述隔离沟槽301中形成隔离绝缘层303，在隔离沟槽301中继续填隔离介质层304。
在一些实施例中，所述隔离绝缘层303的材料包括绝缘材料，例如，氧化硅；隔离介质层304的材料包括绝缘材料，例如，氮化硅。
实际应用中，所述隔离绝缘层303和所述隔离介质层304均可以通过化学气相沉积(CVD，Chemical Vapour Deposition)、物理气相沉积(PVD，Physical Vapour Deposition)或原子层沉积(ALD，Atomic Layer Deposition)等工艺形成。
需要说明的是，图3d为本申请实施例提供的字线沟槽的局部俯视示意图；图3e示出了在图3d的AA’位置的剖面示意图。
接下来，如图3d、图3e所示，在衬底30中形成多条字线沟槽305，每条所述字线沟槽305均沿第二方向延伸。这里，所述第二方向也与衬底30表面平行，且与所述第一方向形成夹角。
从图3d可以看出，每条所述字线沟槽305均穿过了多个有源区302，同时还穿过了隔离沟槽301。由于每条所述字线沟槽305均穿过不同的结构，在刻蚀得到所述字线沟槽305时，同一字线沟槽在不同位置处的深度不同。
如图3e所示，对所述有源区302及形成有隔离绝缘层303、隔离介质层304的隔离沟槽301进行刻蚀，在沿所述第一方向的两个所述有源区302之间的隔离沟槽301中形成底部停止在所述第一设定深度位置处的字线沟槽305，且在所述有源区302中形成底部停止在所述第二设定深度位置处的字线沟槽305。
图3e中示出的是所述第一设定深度位置对应的第一深度H1与所述第二设定深度位置对应的第二深度H2相等的情况。
需要说明的是，在本申请实施例中，第一深度H1大于或等于第二深度H2，且第一深度H1与第二深度H2的差值小于预设值。
在一些实施例中，所述第一深度H1等于所述第二深度H2。
这里，当所述第一深度H1等于所述第二深度H2时，隔离沟槽区域中的开关开启时，侧壁形成的漏电路径最短，此时电流从隔离沟槽/有源区表面向另一条字线底部及衬底的流通量较少，因而能够较好地减小了存储单元的漏电及行锤效应。
这里，当第一深度H1大于第二深度H2时，所述第一深度H1与所述第二深度H2的差值小于预设值是为了限制第一深度H1比第二深度H2大的程度。实际应用中，该预设值可以根据实际情况进行调节，理论上，该预设值越接近0，减小存储单元漏电及行锤效应的效果越明显。在一些实施例中，所述第一深度H1与所述第二深度H2的差值小于所述第二深度的1/4。也就是说，该预设值可以为(1/4)H2，可以理解的是，该预设值可以为(0，(1/4)H2]。具体实施时，所述第二深度的范围可以为：80nm-140nm，(1/4)H2为20nm-35nm。
在一些实施例中，所述隔离沟槽305的底部位于所述衬底的第三设定深度位置；所述第三设定深度位置对应的第三深度H3为所述第二深度H2的2倍-2.5倍。
具体实施时，所述第三深度的范围可以为：160nm-350nm。
可以理解的是，在刻蚀的过程中，可以通过控制刻蚀源对所述有源区302的刻蚀选择比与所述刻蚀源对所述隔离绝缘层303、隔离介质层304的刻蚀选择比满足预设条件，以使得所述第一深度H1大于或等于第二深度H2，且所述第一深度H1与第二深度H2的差值小于预设值。
其中，在一些实施例中，通过选择所述隔离介质层304的材料和/或改变刻蚀参数，使得刻蚀源对所述有源区302的刻蚀选择比与所述刻蚀源对所述隔离绝缘层303、隔离介质层304的刻蚀选择比满足所述预设条件。
实际应用中，在沿所述第一方向的两个所述有源区302之间的隔离沟槽301中形成字线沟槽305时，刻蚀的主要是隔离介质层304；而在所述有源区302中形成字线沟槽305时，刻蚀主要是有源区302。可以理解的是，可以通过选择刻蚀源对所述隔离介质层304的刻蚀选择比和刻蚀源对所述有源区的刻蚀选择比相当，或者刻蚀源对所述隔离介质层304的刻蚀选择比略大于刻蚀源对所述有源区的刻蚀选择比，以使得所述第一深度H1大于或等于第二深度H2，且所述第一深度H1与第二深度H2的差值小于预设值。当有源区的材料一定时，主要需要选择所述隔离介质层304的材料。
当然，还可以通过改变刻蚀参数，刻蚀源对所述有源区302的刻蚀选择比与所述刻蚀源对所述隔离绝缘层303、隔离介质层304的刻蚀选择比满足所述预设条件。示例性的，在形成字线沟槽时，可以通过控制不同位置处的刻蚀气体的浓度分布，获得在不同位置处的不同的深度。示例性的，在形成字线沟槽时，还可以通过分步刻蚀，获得在不同位置处的不同的深度。
在步骤202和步骤203中，主要在字线沟槽305中形成第一字线结构306和第二字线结构307。需要说明的是，在字线沟槽305中形成第一字线结构306和第二字线结构307一般是同时进行的，并没有明显的先后顺序。这里的所述第一字线结构306可以对应前述的通字线PWL，所述第二字线结构对应前述的源通栅极。
可以理解的是，第一字线结构306的底部主要和沿所述第一方向的两个所述有源区之间的隔离沟槽中的字线沟槽305的底部相关；第二字线结构307的底部主要和所述有源区302内的字线沟槽305的底部相关。
在一些实施例中，形成所述第一字线结构/所述第二字线结构，包括：
在所述字线沟槽的内壁形成栅极绝缘层；
在所述栅极绝缘层上形成栅极层；所述栅极层填充所述字线沟槽的部分深度；
形成覆盖所述栅极层的栅极介质层；所述栅极层填充所述字线沟槽的剩余深度。
实际应用中，形成的所述第一字线结构306/所述第二字线结构307，如图3f、3g所示。
需要说明的是，图3f为本申请实施例提供的字线结构的局部俯视示意图；图3g示出了在图3f的AA’位置的剖面示意图。这里，定义图3f中BB’的方向为第二方向，即第二方向为字线延伸的方向。
参考图3g，首先，形成覆盖所述字线沟槽的内壁的栅极绝缘层(又可称为栅氧化层)311。实际应用中，所述栅极绝缘层311的材料可以包括但不限于氧化硅。所述栅极绝缘层311可以采用沉积工艺形成，具体可采用CVD、PVD或ALD形成。
接下来，在形成有栅极绝缘层311的字线沟槽形成栅极层312，栅极层的材料包括导电的材料，例如氮化钛。栅极层312位于所述栅极绝缘层311上，且填充所述字线沟槽的部分深度。实际应用中，形栅极层312的步骤可以包括：向形成有栅极绝缘层311的字线沟槽中填充用于形成栅极层的材料，然后对用于形成栅极层的材料进行刻蚀，得到填充所述字线沟槽的部分深度的栅极层。
接下来，在形成有栅极绝缘层311和栅极层312的字线沟槽形成栅极介质层313，栅极介质层313覆盖栅极层312，且位于所述栅极绝缘层311上。实际应用中，所述栅极介质层313的材料可以包括但不限于氮化硅。形成栅极介质层313的步骤可以包括：向形成有栅极层的字线沟槽中填充用于形成栅极介质层313的材料，然后对用于形成栅极介质层313的材料进行平坦化，得到填充所述字线沟槽的剩余深度的栅极介质层313。
这里，形成了所述第一字线结构306和所述第二字线结构307。需要说明的是，由于第一字线结构306和第二字线结构307均直接在所述字线沟槽中形成，因此，前述的不同位置处的字线沟槽的深度关系，可直接体现在第一字线结构306和第二字线结构307底部深度关系上。即在沿所述第一方向的两个所述有源区302之间的隔离沟槽301中形成的第一字线结构306的底部位于所述衬底的第一设定深度位置；在所述有源区302内形成第二字线结构307的底部位于所述衬底的第二设定深度位置，且所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，所述第一深度与所述第二深度的差值小于预设值。
在一些实施例中，所述方法还包括：
在所述栅极层与所述栅极介质层之间形成导电层；所述导电层的材料包括多晶硅。
以下结合上述实施例提供一个具体示例。
参照图4a至图4q所示，以衬底的材料为硅为例，本示例示出了一种半导体结构的制作方法，包括以下步骤：
步骤一：如图4a、4b所示，在衬底400中形成隔离沟槽401，所述隔离沟槽401将部分厚度的衬底分割多个沿第一方向延伸的有源区402。这里隔离沟槽401和有源区402的结构特征均可以参考前述实施例中给出的隔离沟槽301和有源区302的结构特征。
需要说明的是，图4a为本申请实施例提供的衬底的局部俯视示意图一；图4b为与图4a对应的衬底的局部立体示意图。
步骤二：如图4c、4d所示，在衬底400上沉积多晶硅，形成多晶硅层403；该多晶硅层403覆盖所述隔离沟槽301和有源区302。
需要说明的是，图4c为本申请实施例提供的衬底的局部俯视示意图二；图4d为与图4c对应的衬底的局部立体示意图。
步骤三：如图4e、4f所示，将沉积有多晶硅层403的衬底进行原位氧化，步骤二中沉积的多晶硅被氧化成氧化硅，即在述隔离沟槽401和有源区402的表面形成了一层绝缘层404。
需要说明的是，图4e为本申请实施例提供的衬底的局部俯视示意图三；图4f为与图4e对应的衬底的局部立体示意图。
步骤四：如图4g、4h所示，在步骤三中形成的绝缘层表面沉积氧化硅，形成隔离绝缘层405(相当于前述的隔离绝缘层303)。此时，从图4g可以看出，所述隔离沟槽401并没有被隔离绝缘层405封闭。
需要说明的是，图4g为本申请实施例提供的衬底的局部俯视示意图四；图4h为与图4g对应的衬底的局部立体示意图。
步骤五：如图4i、4j所示，在形成有隔离绝缘层的隔离沟槽401中填充氮化硅，形成隔离介质层406(相当于前述的隔离介质层304)，所述隔离介质层406填充所述隔离沟槽401，且覆盖所述有源区402的表面。实际应用中，可以采用低压力化学气相沉积法(LPCVD，Low Pressure Chemical Vapor Deposition)形成所述隔离介质层406。
需要说明的是，图4i为本申请实施例提供的衬底的局部俯视示意图五；图4j为与图4i对应的衬底的局部立体示意图。
步骤六：如图4k所示，填充旋涂式电介质(SOD,Spin-On Dielectric)，形成电介质层407。实际应用中，SOD介质用于硅薄膜制备工艺的涂覆物质，在半导体的晶体管与晶体管之间起到绝缘作用。所述SOD介质包括掺碳的氧化硅。
步骤七：如图4l、4m所示，对所述电介质407进行平坦化处理，以使所述隔离介质层406裸露出来。实际应用中，可以采用化学机械平坦化(CMP，Chemical MechanicalPlanarization)执行所述平坦化处理。
需要说明的是，图4l为本申请实施例提供的衬底的局部俯视示意图六；图4m为与图4l对应的衬底的局部立体示意图。
步骤八：如图4n、4o所示，去除覆盖所述有源区302表面的氮化硅(即覆盖所述有源区302表面的隔离介质层304)。实际应用中，可以通过平坦化处理去除所述氮化硅。
需要说明的是，图4n为本申请实施例提供的衬底的局部俯视示意图七；图4o为与图4n对应的衬底的局部立体示意图。
步骤九：如图4p、4q所示，在衬底400中形成字线沟槽407，在沿所述第一方向的两个有源区之间的隔离沟槽中形成底部停止在第一设定深度位置处的字线沟槽，且在有源区中形成底部停止在第二设定深度位置处的字线沟槽。
需要说明的是，图4p为本申请实施例提供的衬底的立体示意图；图4q为与图4p对应的沿字线延伸方向的剖面示意图。
在步骤九之后，在字线沟槽407中形成字线结构，该字线结构包括前述的第一字线结构和第二字线结构。
为了进一步说明本申请实施例的方案，下面将以两个不同的视角对本申请实施例相较于相关技术的改进进行说明。
图5a示出了相关技术中字线结构沿第一方向(有源区延伸方向)的剖面示意图。从图5a可以看出：相关技术中的第一字线结构306的底部(虚线圆框中示出的地方为底部)较相关技术中的第二字线结构307的底部深度差值较大。从图5b可以看出：本申请实施例中的第一字线结构306的底部(虚线圆框中示出的地方为底部)较本申请实施例中的第二字线结构307的底部深度差值较小。也就是说，本申请实施例中的第一字线结构306的底部较相关技术中的第一字线结构306的底部更浅。
图6a示出了相关技术中字线结构沿第二方向(字线延伸方向)的剖面示意图，图6b示出了本申请实施例的字线结构沿第二方向的剖面示意图。从图6a可以看出：相关技术中的第一字线结构306的底部的氮化硅的高度与相关技术中的第二字线结构307的底部的鳍结构(英文可以表达为Fin，虚线方框中示出的地方为鳍结构)的高度差异较大。从图6a可以看出：本申请实施例中的第一字线结构306的底部的氮化硅的高度与本申请实施例中的第二字线结构307的底部的鳍结构(虚线方框中示出的地方为鳍结构)的高度差异较小。也就是说，本发明实施例中的第一字线结构306的底部(虚线圆框中示出的地方为底部)剩余的氮化硅较相关技术中的第一字线结构306的底部(虚线圆框中示出的地方为底部)剩余的氮化硅多。
可以理解是，本申请实施例中正是通过对隔离介质层的材料，及相应的刻蚀方式进行选择，可以在字线沟槽和Fin刻蚀时留下一部分凸出的隔离介质层(图6b中虚线圆框中示出的地方为底部)。最终会降低PWL的深度，且不改变Fin的结构。即通过对隔离介质层的材料或者刻蚀工艺的改进，选择合适的刻蚀比使得对隔离介质层刻蚀少一些。同时，本申请实施例提供的方案保证了鳍结构的完整，在降低存储单元的漏电不会对驱动电流造成影响。
基于上述制造方法，本申请实施例还提供一种半导体结构，包括：
衬底；所述衬底中形成有隔离沟槽，所述隔离沟槽将部分所述衬底分割为多个沿第一方向延伸的有源区；
位于沿所述第一方向的两个所述有源区之间的隔离沟槽中的第一字线结构；所述第一字线结构的底部位于所述衬底的第一设定深度位置；
位于所述有源区内的第二字线结构；所述第二字线结构的底部位于所述衬底的第二设定深度位置；
其中，所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，且所述第一深度与所述第二深度的差值小于预设值。
其中，在一些实施例中，所述第一深度等于所述第二深度。
在一些实施例中，所述第一深度与所述第二深度的差值小于所述第二深度的1/4。
在一些实施例中，所述隔离沟槽的底部位于所述衬底的第三设定深度位置；所述第三设定深度位置对应的第三深度为所述第二深度的2倍-2.5倍。
在一些实施例中，所述衬底中具有字线沟槽，所述第一字线结构和第二字线结构均位于所述字线沟槽中；所述第一字线结构和第二字线结构均包括栅极绝缘层、栅极层及栅极介质层，所述栅极绝缘层覆盖所述字线沟槽的内壁，所述栅极层位于所述栅极绝缘层上并填充所述字线沟槽的部分深度，所述栅极介质层覆盖所述栅极层并填充所述字线沟槽的剩余深度。
在一些实施例中，所述第一字线结构和第二字线结构还包括导电层，所述导电层位于所述栅极介质层和所述栅极层之间，所述导电层的材料包括多晶硅。
在一些实施例中，所述栅极层的材料包括氮化钛，所述栅极介质层的材料为氮化硅。
在一些实施例中，所述半导体结构用于形成动态随机存取存储器。
为了说明本申请实施例中半导体结构的有效效果，发明人对本申请实施例提供的半导体结构和相关技术中提供的半导体结构进行了仿真试验，试验情况如下：
图7示出了相关技术中的字线结构中开关开启时电流的仿真结果示意图。图8示出了本申请实施例中的字线结构中开关开启时电流的仿真结果示意图。
从图7和图8可以看出：当在PWL施加一定电压(如3V)，PWL中开关打开时，会在隔离沟槽/有源区表面吸引电子聚集，电流会沿图7或图8中的箭头所示的路径流向衬底(沿着当前字线结构个隔离沟槽/有源区表面到另一条字线结构底部再到衬底)。其中，电子路径与电流相反。
当PWL深度(图7和图8中左边的字线)变浅时，侧壁形成的漏电路径变短，减弱了电流从隔离沟槽/有源区表面向另一条字线结构底部及衬底的流通，也就减小了存储单元的漏电及行锤效应。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
衬底；所述衬底中形成有隔离沟槽，所述隔离沟槽将部分所述衬底分割为多个沿第一方向延伸的有源区；
位于沿所述第一方向的两个所述有源区之间的隔离沟槽中的第一字线结构；所述第一字线结构的底部位于所述衬底的第一设定深度位置；
位于所述有源区内的第二字线结构；所述第二字线结构的底部位于所述衬底的第二设定深度位置；
其中，所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，且所述第一深度与所述第二深度的差值小于预设值。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一深度等于所述第二深度。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一深度与所述第二深度的差值小于所述第二深度的1/4。
4.根据权利要求1所述的半导体结构，其特征在于，所述隔离沟槽的底部位于所述衬底的第三设定深度位置；所述第三设定深度位置对应的第三深度为所述第二深度的2倍-2.5倍。
5.根据权利要求1所述的半导体结构，其特征在于，所述衬底中具有字线沟槽，所述第一字线结构和第二字线结构均位于所述字线沟槽中；所述第一字线结构和第二字线结构均包括栅极绝缘层、栅极层及栅极介质层，所述栅极绝缘层覆盖所述字线沟槽的内壁，所述栅极层位于所述栅极绝缘层上并填充所述字线沟槽的部分深度，所述栅极介质层覆盖所述栅极层并填充所述字线沟槽的剩余深度。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一字线结构和第二字线结构还包括导电层，所述导电层位于所述栅极介质层和所述栅极层之间，所述导电层的材料包括多晶硅。
7.根据权利要求5所述的半导体结构，其特征在于，所述栅极层的材料包括氮化钛，所述栅极介质层的材料为氮化硅。
8.根据权利要求1至7任一项所述的半导体结构，所述半导体结构用于形成动态随机存取存储器。
9.一种半导体结构的制造方法，其特征在于，包括：
提供衬底；所述衬底中形成有隔离沟槽，所述隔离沟槽将部分所述衬底分割为多个沿第一方向延伸的有源区；
在沿所述第一方向的两个所述有源区之间的隔离沟槽中形成第一字线结构；所述第一字线结构的底部位于所述衬底的第一设定深度位置；
在所述有源区内形成第二字线结构；所述第二字线结构的底部位于所述衬底的第二设定深度位置；
其中，所述第一设定深度位置对应的第一深度大于或等于所述第二设定深度位置对应的第二深度，且所述第一深度与所述第二深度的差值小于预设值。
10.根据权利要求9所述的方法，其特征在于，所述第一深度等于所述第二深度。
11.根据权利要求9所述的方法，其特征在于，所述第一深度与所述第二深度的差值小于所述第二深度的1/4。
12.根据权利要求9所述的方法，其特征在于，所述方法还包括：
在所述隔离沟槽中形成隔离绝缘层；
在形成有隔离绝缘层的隔离沟槽中填充隔离介质层；
对所述有源区及形成有隔离绝缘层、隔离介质层的隔离沟槽进行刻蚀，在沿所述第一方向的两个所述有源区之间的隔离沟槽中形成底部停止在所述第一设定深度位置处的字线沟槽，且在所述有源区中形成底部停止在所述第二设定深度位置处的字线沟槽；其中，
在刻蚀的过程中，通过控制刻蚀源对所述有源区的刻蚀选择比与所述刻蚀源对所述隔离绝缘层、隔离介质层的刻蚀选择比满足预设条件，使得所述第一深度大于或等于第二深度，且所述第一深度与第二深度的差值小于预设值。
13.根据权利要求12所述的方法，其特征在于，通过选择所述隔离介质层的材料和/或改变刻蚀参数，使得刻蚀源对所述有源区的刻蚀选择比与所述刻蚀源对所述隔离绝缘层、隔离介质层的刻蚀选择比满足所述预设条件。
14.根据权利要求12所述的方法，其特征在于，形成所述第一字线结构/所述第二字线结构，包括：
在所述字线沟槽的内壁形成栅极绝缘层；
在所述栅极绝缘层上形成栅极层；所述栅极层填充所述字线沟槽的部分深度；
形成覆盖所述栅极层的栅极介质层；所述栅极层填充所述字线沟槽的剩余深度。
15.根据权利要求14所述的方法，其特征在于，所述方法还包括：
在所述栅极层与所述栅极介质层之间形成导电层；所述导电层的材料包括多晶硅。
16.根据权利要求14所述的方法，其特征在于，所述栅极层的材料包括氮化钛，所述栅极介质层的材料为氮化硅。
17.根据权利要求9所述的方法，其特征在于，所述隔离沟槽的底部位于所述衬底的第三设定深度位置；所述第三设定深度位置对应的第三深度为所述第二深度的2倍-2.5倍。
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