TWI708399B - 半導體結構、半導體晶片及半導體結構之製造方法 - Google Patents
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Abstract
本揭露提供一種半導體結構、半導體晶片及其製造方法。該半導體結構包括一基底、一主要元件、複數個單次性可編程(one-time-programmable，OTP)元件以及一去耦電容器陣列。該基底包括一第一區和一第二區。該主要元件在該第一區中。該複數個OTP元件和該去耦電容器陣列在該第二區中。該去耦電容器陣列覆蓋該複數個OTP元件。
Description
本申請案主張2019/04/29申請之美國正式申請案第16/397,412號及2019/07/19申請之美國正式申請案第16/517,306號的優先權及益處，該等美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體結構、一種半導體晶片及其製造方法，特別是關於一種包括堆疊單次性可編程(one-time-programmable，OTP)元件以及去耦電容器陣列的半導體結構、具有此半導體結構的半導體晶片，及其製造方法。
半導體的積體元件佔據半導體晶片表面附近的體積。儘管微影技術的顯著改進，以讓二維(2D)積體電路的體積大幅地縮小；然而，二維積體電路所能實現的高密度配置仍存在著物理限制。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種半導體結構，包括：一基底、一單次性可編程(one-time-programmable，OTP)單元和一去耦電容器陣列。該基底包括複數個主動區和一隔離結構，該隔離結構設置在該等主動區之間以將該主動區彼此隔離。該複數個OTP單元設置在該等主動區中。該去耦電容器陣列與該OTP單元垂直堆疊。
在一些實施例中，該半導體結構更包括一層間介電質夾在該OTP單元和該去耦電容器陣列之間，以將該OTP單元與該去耦電容器陣列電隔離。
在一些實施例中，該複數個OTP單元中的至少一個包括一第一擴散區、一控制位元線、複數個第二擴散區、複數個埋入字元線、複數個單元介電質和複數個單元位元線，其中該第一擴散區在該基底中，該控制位元線設置在該第一擴散區的上方；該複數個第二擴散區設置在基底中並位在該第一擴散區的兩側；該複數個埋入字元線，在該基底中和在該第一擴散區與該第二擴散區之間；該複數個單元介電質，設置在該第二擴散區的上方；以及該複數個單元位元線，設置在該單元介電質的上方。
在一些實施例中，該主動區沿著一第一方向延伸，該埋入字元線沿著一第二方向延伸，並且以小於90度角的一夾角和該主動區交叉，並且該控制位元線和該單元位元線沿著實質上垂直於該第二方向的一第三方向延伸。
在一些實施例中，該夾角在15和60度之間的範圍內。
在一些實施例中，該複數個埋入字元線中的至少一個包括：一導體，設置在該基底中；以及一絕緣襯墊，設置在該基底和該導體之間。
在一些實施例中，該去耦電容器陣列包括：一絕緣層、一第一導電層和一第二導電層；該第一導電層設置在該OTP單元的上方和該絕緣層的下方，該第二導電層設置在該絕緣層的上方。
在一些實施例中，該去耦電容器陣列更包括一底部導電板及一頂部導電板；該底部導電板配置於該OTP單元上方，該第一導電層設置於該底部導電板的至少一部分上；該頂部導電板配置於該底部導電板上方；該去耦電容器陣列配置於該底部導電板及該頂部導電板之間。
在一些實施例中，該第一導電層包含複數個U型結構。
在一些實施例中，該半導體結構更包括一導電填充物及一絕緣填充物；該導電填充物配置在第二導電層和頂部導電板之間，該等U型結構圍繞該導電填充物；該絕緣填充物配置在第二導電層、頂部導電板及該等U型結構之間。
在一些實施例中，該絕緣層更覆蓋暴露在該等U型結構外的該底部導電板。
在一些實施例中，該半導體結構更包括一層間介電質，其設置在該OTP單元和該去耦電容器陣列之間，該底部導電板設置在層間介電質中。
在一些實施例中，該OTP元件為一反熔絲元件，並經配置以自不導電狀態改變為導電狀態來表示二進制狀態。
本揭露另提供一種半導體晶片。該半導體晶片包括一第一區、一第二區和一去耦電容器陣列。該第一區包括一主要元件，該第二區包括一OTP元件；該去耦電容器陣列與該OTP元件垂直堆疊。
在一些實施例中，該半導體晶片更包括一基底，該基底延伸以包括該主要元件的一部分和該OTP元件的一部分。
在一些實施例中，該OTP元件包括複數個OTP單元，該等OTP單元中的至少一個設置在該基底的主動區中，並且包括：一第一擴散區、一控制位元線、複數個第二擴散區、複數個埋入字元線、複數個單元介電質及複數個單元位元線；該一第一擴散區在該基底中，該控制位元線設置在該第一擴散區的上方，該複數個第二擴散區設在該基底中並位在該第一擴散區的兩側，該複數個埋入字元線，在該基底中和在該第一擴散區與該第二擴散區之間，該複數個單元介電質，設置在該第二擴散區的上方；以及該複數個單元位元線，設置在該單元介電質的上方。
在一些實施例中，該半導體晶片更包括覆蓋該控制位元線、該埋入字元線、該單元位元線和該基底的一部分的一層間介電質。
在一些實施例中，該去耦電容器陣列包括：一第一導電層、一第二導電層和一絕緣層；該第一導電層形成在層間介電質的上方，該第二導電層設置在該第一導電層的上方，該絕緣層在該第一導電層和該第二導電層之間。
在一些實施例中，該去耦電容器陣列包括一底部導電板及一頂部導電板，該底部導電板配置於該OTP單元上方，該第一導電層設置於該底部導電板的至少一部分上；該頂部導電板配置於該底部導電板上方，該去耦電容器陣列配置於該底部導電板及該頂部導電板之間。
在一些實施例中，該第一導電層包含複數個U型結構。
在一些實施例中，該主要元件包括複數個存取電晶體和設置在該存取電晶體上方，並且電連接到該存取電晶體的複數個儲存電容器。
在一些實施例中，該主要元件更包括設置在該存取電晶體和該儲存電容器之間的一隔離層，並且包括設置在該隔離層中並將該存取電晶體連接到該儲存電容器的一插塞。該層間介電質以類似於該隔離層的方式形成，該第一導電層以類似於該插塞的方式形成，該去耦電容器陣列與該OTP元件電隔離。
本揭露另提供一種半導體結構的製造方法，包括步驟：提供一基底，該基底包括複數個線形主動區和設置在該線形主動區之間以隔離該線形主動區的一隔離結構；在該線形主動區中形成複數個埋入字元線；在該線形主動區中植入離子，在該埋入字元線的兩側形成一第一擴散區和複數個第二擴散區；在該第二擴散區的上方沉積一單元介電質；在該第一擴散區的上方沉積一控制位元線和在該單元介電質的上方沉積複數個單元位元線；在該埋入字元線、該控制位元線和該單元位元線的上方沉積一層間介電質；在該層間介電質的上方沉積一第一導電層；在該第一導電層中沉積一絕緣層；以及在該絕緣層的上方沉積一第二導電層。
在一些實施例中，該製造方法更包括步驟：在該層間介電質的該沉積之後執行一平坦化製程。
在一些實施例中，該製造方法更包括步驟：執行一蝕刻製程以將該埋入字元線凹入該基底中。
在一些實施例中，該製造方法更包括步驟：形成一底部導電板於該層間介電層上，該第一導電層形成於該底部導電板的至少一部分上；以及形成一頂部導電板於該第二導電層上。
在一些實施例中，該製造方法更包括步驟：於沈積該第二導電層之後，沈積一導電填充物於該第一導電層之上；以於沈積該頂部導電板之前，沈積一絕緣填充物於該第二導電層未覆蓋該第一導電層之處。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是例示本揭露一些實施例之半導體晶片10的剖視圖。參照圖1，半導體晶片10可以具有內建的系統單晶片(system on chip，SoC)應用，包括第一區110和第二區120。在一些實施例中，第一區110包括一個或多個主要元件20；在第二區120中，形成半導體結構30，其中半導體結構30包括用於修復主要元件20的單次性可編程(one-time-programmable，OTP)元件40，以及與OTP元件40垂直堆疊的去耦電容器陣列50。去耦電容器陣列50通常具有足夠電容以向晶片上的電路提供電流。
在一些實施例中，主要元件20可以是一揮發性記憶體(volatile memory)元件或是一非揮發性記憶體(nonvolatile memory)元件，例如動態隨機存取記憶體(dynamic random access memory，DRAM)、電子抹除式可複寫唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)或快閃記憶體(flash memory)。在一些實施例中，第一區域110還更可以包括類比電路、射頻(radio frequency，RF)電路、邏輯運算電路或是這些電路的組合電路。在一些實施例中，OTP元件40更可以用於修整主要元件20中的內部操作電壓或頻率，其中類比電路和邏輯操作電路一起存在。
在一些實施例中，半導體晶片10更包括延伸穿過第一區域110和第二區域120的基底130。在一些實施例中，基底130可以是矽基底或包括其他半導體材料的基底，例如鍺、矽鍺或其他已知的半導體材料。在一些實施例中，基底130延伸以包括主要元件20和OTP元件40的一部分。
如果主要元件20包括一個或多個DRAM，則第一區域110中的基底130形成有複數個存取電晶體22（為了簡化起見，圖1中僅繪示一個存取電晶體22），例如其上具有閘極結構220、汲極區224和源極區226的金屬氧化物半導體場效應電晶體(MOSFET)。在一些實施例中，閘極結構220可以包括多晶矽，並且可以透過化學氣相沉積(CVD)製程形成。在一些實施例中，閘極介電質228可以夾在基底130和閘極結構220之間。在一些實施例中，閘極介電質228包括氧化物、氮化物或氮氧化物，但本揭露不限於此。在一些實施例中，閘極介電質228可以透過熱氧化製程或CVD製程形成。在一些實施例中，閘極介電質228可以在30至250埃的範圍內。
在一些實施例中，設置隔離層24以覆蓋基底130和閘極結構220。隔離層24優選地由氧化矽形成。在一些實施例中，通常利用低壓CVD製程或電漿增強CVD製程來沉積隔離層24。在沉積隔離層24之後，可選擇性地執行例如回蝕製程或化學機械拋光(CMP)製程的平坦化製程將隔離層24的頂表面平坦化，以提供更好的形貌。
主要元件20更包括設置在存取電晶體22上方的複數個儲存電容器26。存取電晶體22的汲極區224或源極區226透過貫穿隔離層24的插塞28與電容器26形成電性連接。在一些實施例中，插塞28可以由摻雜的多晶矽或例如鋁、銅或鎢的金屬形成。在一些實施例中，儲存電容器26包括形成在隔離層24上並且電耦合到插塞28的底部電極262、設置在底部電極262上方的頂部電極264，以及設置在底部電極262和頂部電極264之間的電容器絕緣件266。在一些實施例中，底部電極262、頂部電極264和電容器絕緣件266可以是實質上共形的層。在一些實施例中，底部電極262和頂部電極264由摻雜的多晶矽、鋁、銅或鎢形成。在一些實施例中，電容器絕緣件266可以包括二氧化矽(SiO
2)、氮化矽(Si
3N
4)或高k材料，例如氧化鋯(Zr
2O
2)、氧化鉿(HfO
2)、氧化鈦(TiO
2)或氧化鋁(Al
2O
2)。在一些實施例中，電容器絕緣件266可以由氮化物/氧化物膜的雙膜或氧化物/氮化物/氧化物的三層膜形成。
在一些實施例中，OTP元件40被編程以儲存二進制資料值。在一些實施例中，OTP元件40可以是反熔絲型元件或熔絲型元件。在一些實施例中，反熔絲型元件是一種可改變為導電狀態的之結構，熔絲型元件是一種可改變為不導電狀態之結構；也就是說，二進位狀態係回應例如編程電壓或電流等的電應力而可以為高電阻值或低電阻值中之一者。更詳細地說，反熔絲型元件是一種自不導通狀態改變為導電狀態的電子元件；相反地，熔絲型元件是一種自導通狀態改變為不導電狀態的電子元件。未被編程的反熔絲元件的電阻值高於被編程的反熔絲元件的電阻值，未被編程的熔絲元件的電阻值低於被編程的熔絲元件的電阻值。就電力消耗來說，未被編程的反熔絲元件較未被編程的熔絲元件來得省電。在其它實施例中，OTP元件40可利用電編程機制或其它編程機制進行熔斷。
當OTP元件40是反熔絲元件時，其包括複數個OTP單元400（為了簡化起見，圖1中僅繪示一個OTP單元400）。參照圖1和圖2，在一些實施例中，第二區120中的基底130形成有複數個線形主動區402和設置在線形主動區402之間的隔離結構404，隔離結構404用以將隔離線形主動區402彼此隔離。在一些實施例中，線形主動區402沿著第一方向D1延伸。
在一些實施例中，OTP元件40更包括複數個埋入字元線42，埋入式字元線42沿著第二方向D2延伸，並且以小於90度的夾角θ與線形主動區402相交。在一些實施例中，夾角θ可介於15度至60度之間。在一些實施例中，字線溝槽420形成在基底130中，埋入字元線42設置字線溝槽420內，並位在字線溝槽420的底部。在一些實施例中，埋入字元線42可以由導體422組成，導體422可以包括單層金屬或多層導電材料。在一些實施例中，基底130和導體422之間配置有絕緣襯墊424。在一些實施例中，絕緣襯墊424可以包括氧化物或氮化物，用於將埋入字元線42與基底130電性隔離。
在一些實施例中，OTP元件40更包括第一擴散區44及複數個第二擴散區46，第一擴散區44耦合到控制位元線48，第二擴散區46在埋入字元線42的任一側上並耦合到複數個單元位元線49。在一些實施例中，控制位元線48和單元位元線49沿著實質上垂直於第二方向D2的第三方向D3延伸。在一些實施例中，第一擴散區44是n+摻雜區域，第二擴散區域46是n-摻雜區域。在一些實施例中，可根據所欲選用的編程電壓或編程電流摻雜第一擴散區44和第二擴散區域46。在一些實施例中，第一擴散區44可以透過位元線接觸(未示出)連接到控制位元線48可以，位元線接觸可降低第一摻雜區44和控制位元線48的接觸電阻。
在一些實施例中，OTP元件40更包括設置在第二擴散區46和基底130上方的複數個單元介電質47，並且單元位元線49設置在單元介電質47的上方。在一些實施例中，單元介電質47的一厚度決定OTP單元400的擊穿電壓。在一些實施例中，單元介電質47可以由氧化物、氮化物或氮氧化物形成。在一些實施例中，控制位元線48和單元位元線49可以由多晶矽製成。
在一些實施例中，半導體結構30更可以包括設置在OTP元件40和去耦電容器陣列50之間的層間介電質52，層間介電質52用於將OTP元件40與去耦電容器陣列50電性隔離。在一些實施例中，層間介電質52覆蓋單元介電質47、控制位元線48和單元位元線49，並且延伸到字線溝槽420中，以包覆埋入字元線42。在一些實施例中，層間介電質52的形成方式利用類似於隔離層24的形成方式。在一些實施例中，層間介電質52和隔離層24可以在同一製程中形成。
在一些實施例中，去耦電容器陣列50包括形成在層間介電質52中的第一導電層502、在第一導電層502上方的第二導電層504，以及設置在第一導電層和第二導電層504之間的絕緣層506。在一些實施例中，第一導電層502可以由摻雜的多晶矽或諸如鋁、銅或鎢的金屬形成。在一些實施例中，第一導電層502和插塞28可以在同一製程中形成。在一些實施例中，第二導電層504可以由低電阻率材料形成，例如氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、氮化鎢(tungsten nitride)、釕(ruthenium)、銥(iridium)和鉑(platinum)的組合。在一些實施例中，絕緣層506可以包括二氧化矽、氮化矽或高k材料，例如氧化鋯(zirconium oxide)、氧化鉿(hafnium oxide)、氧化鈦(titanium oxide)和氧化鋁(aluminum oxide)。在一些實施例中，絕緣層506可包括以預定距離彼此間隔的複數個柱體。
圖3剖視圖，例示本揭露一些實施例之半導體晶片10A。由於半導體晶片10A與前面相關圖1所描述的類似，且相同的元件標示以相同的符號。為了簡潔起見，在此僅說明差異之處。
參照圖3，半導體晶片10A的去耦電容器陣列50A包括形成在層間介電質52上方的第一導電層502、在第一導電層502上方的第二導電層504、以及設置在第一導電層和第二導電層504之間的絕緣層506。在一些實施例中，第一導電層502包含複數U形結構，並可以由摻雜的多晶矽或諸如氮化或釕形成。在一些實施例中，第二導電層504可以由低電阻率材料形成，例如氮化鈦、氮化鉭、氮化鎢、釕、銥和鉑的組合。絕緣層506可以包括二氧化矽、氮化矽或高k材料，例如氧化鋯、氧化鉿、氧化鈦和氧化鋁。
在一些實施例中，半導體結構30A更包含一底部導電板54及一頂部導電板56，底部導電板54位在層間介電層52和第一導電層502之間，頂部導電板56位在第二導電層504上方。在一些實施例中，底部導電板54埋入層間介電層52並與第一導電層502實體連接，藉以傳導電力至第一導電層52；頂部導電板56與第二導電層504接觸，藉以將電力傳導至第二導電層504。
在一些實施例中，底部導電板54具有一頂面542，絕緣層506覆蓋暴露在第一導電層502外的頂面542。如圖3所示，絕緣層506設置在底部導電板54和第一導電層502上方，第二導電層504設置在絕緣層506上方；介於底部導電板54和第二導電層504的空間可填充一導電填充物508或一絕緣填充物510。具體言之，導電填充物508設在第一導電層502之上，絕緣填充物510位在沒有配置第一導電層502的位置。在一些實施例中，第二導電層504為具有單一厚度的共形層。在一些實施例中，絕緣層506為具有單一厚度的共形層。
圖4是例示本揭露一些實施例之半導體結構30的製造方法60的流程圖。圖5至圖13是例示本揭露一些實施例之半導體結構30的製造方法60的形成階段示意圖。圖5至圖13的各個的階段可於圖3的製造流程圖中示意性的說明。在後續說明中，圖5至圖13中所示的製造步驟對應參照圖3中的製造步驟。
參照圖5，根據圖3中的步驟602，提供基底130，基底130包括複數個線形主動區402和位於線形主動區402之間用以隔離線形主動區402的隔離結構404。在一些實施例中，基底130可以包括塊體矽(bulk silicon)。在一些實施例中，線形主動區402和隔離結構404的形成可包括(1)在基底130上方形成一第一光阻圖案(未示出)，其中該第一光阻圖案定義在基底130中待蝕刻的溝槽圖案，(2)使用該第一光阻圖案作為遮罩，執行一第一蝕刻製程，例如乾蝕刻製程，以蝕刻基底130，從而形成以溝槽132分隔的線形主動區402，(3)去除光阻圖案，以及(4)在溝槽132內沉積例如氧化矽的絕緣材料134。
參照圖6，在一些實施例中，根據圖4中的步驟604，在基底130中製造複數個埋入字元線42。在一些實施例中，在線形主動區402中的至少一個之中形成彼此平行的埋入字元線42。在一些實施例中，埋入字元線42的形成可包括(1)在基底130上方形成一第二光阻圖案(未示出)，該第二光阻圖案定義在線形主動區402內用以蝕刻到基底130中的複數個字線溝槽圖案，(2)執行一第二蝕刻製程，例如乾蝕刻製程，使用該第二光阻圖案作為遮罩，蝕刻基底130，從而形成複數個字線溝槽420，(3)在字線溝槽420中沉積絕緣襯墊424，以及(4)沉積導體422在字線溝槽420中，並受到絕緣襯墊424的圍繞。在一些實施例中，絕緣襯墊424是一共形層。
參照圖7，在一些實施例中，在沉積導體422之後，可以執行蝕刻製程以將埋入字元線42(和絕緣襯墊424)凹入基底130中。在一些實施例中，埋入字元線42被設置在字線溝槽420的底部136。在一些實施例中，導體422可以包括氮化鈦(TiN)、氮化鎢(WN)、鎢/氮化鎢(W/WN)、氮化鉭(TaN)、氮化矽(TiSiN)、氮化鉭矽(TaSiN)和氮化鎢矽(WSiN)，或其等之組合。在一些實施例中，可以使用CVD製程或原子層沉積(ALD)製程來形成導體422。
參照圖8，在一些實施例中，根據圖4中的步驟606，將離子植入線形主動區402以形成第一擴散區44和複數個第二擴散區46。在一些實施例中，第一擴散區44是n+區域，第二擴散區46是n-區域。在一些實施例中，砷(As)或磷(P)可用於離子植入製程中以形成第一擴散區44和第二擴散區46。在一些實施例中，第一擴散區44和第二擴散區46可以使用化學擴散製程或離子植入製程在基底130中形成摻雜基底130。
之後，在一些實施例中，根據圖4中的步驟608，在第二擴散區46上方形成薄單元介電質47。在一些實施例中，單元介電質47以含有括氧化物的材料製成。具體言之，單元介電質47由氧化物，例如：二氧化矽(SiO
2)、二氧化鍺(GeO
2)、二氧化鉿(HfO
2)、二氧化鈦(TiO
2)或含氧的硫族氧化材料(oxide-containing chalcogenide material)製成。在一些實施例中，可以透過CVD製程、熱氧化製程、快速熱處理(rapid thermal process)製程或ALD製程形成單元介電質47。
參照圖9，在一些實施例中，根據圖4中的步驟610，控制位元線48形成在第一擴散區44上方，複個單元位元線49形成在第二擴散區46上方。因此，OTP元件40完整地形成。在一些實施例中，含有導電材料的控制位元線48和單元位元線49可以透過CVD製程形成。
參照圖10，在一些實施例中，根據圖4中的步驟612，沉積層間介電質52以覆蓋埋入字元線42、控制位元線48、單元位元線49和基底130的一部分。在一些實施例中，層間介電質52覆蓋基底130的側壁138；其中，基底130的側壁138為基底130與字線溝槽420的交界面。在一些實施例中，層間介電質52通常利用低壓CVD製程或者透過電漿增強CVD製程沉積。在一些實施例中，在沉積層間介電質52之後，可選擇性地在層間介電質52上執行例如化學CMP製程的平坦化製程將層間介電質52的頂表面平坦化，以提供更好的形貌。
參照圖11，在一些實施例中，根據圖4中的步驟614，在層間介電質52中沉積第一導電層502。在一些實施例中，第一導電層502的形成包括(1)在層間介電質52上方形成一第三光阻圖案(未示出)，其中該第三光阻圖案定義將被蝕刻到層間介電質中的溝槽圖案，(2)使用該第三光阻圖案作為遮罩進行一第三蝕刻製程，以蝕刻層間介電質52，從而在層間介電質52中形成開口522，(3)去除光阻圖案，和(4)在開口522中沉積一第一導電材料。在一些實施例中，該第一導電材料可以透過CVD製程沉積在開口522內。在替代實施例中，第一導電層502可以形成在層間介電質52上方。
參照圖12，在一些實施例中，根據圖4中的步驟616，在第一導電層502上沉積絕緣層506。在一些實施例中，絕緣層506可以透過CVD製程形成。在一些實施例中，可以透過在第一導電層502上沉積覆蓋絕緣層506，然後執行圖案化製程以形成彼此以給定距離間隔開的柱體來形成。
參照圖13，在一些實施例中，根據圖4中的步驟618，在絕緣層506上方沉積第二導電層504。在一些實施例中，第二導電層504可以透過CVD製程形成。
圖14是剖視圖，例示本揭露其他實施例之單次性可編程單元30A；圖15至圖18是例示本揭露其他實施例之半導體結構30A的製造方法的形成階段示意圖。除非特別聲明，在這些實施例中的，使用與第4至13圖相同參考標號的元件係代表其相似元件，係由相似材料及製程形成。因此，第15至18圖中的相似元件的詳細討論係可參見關於第4至13圖之實施例之討論。
參照圖14，半導體元件30A的去耦電容器陣列50A包括一底部導電板54、一頂部導電板56，以及設置在底部導電層54和頂部導電層56之間的第一導電層502、第二導電層504及絕緣層506；其中，第一導電層502包含複數U形結構503，絕緣層506設置在第一導電層502和第二導電層504之間。
參照圖15，在一些實施例中，在形成層間介電層52之後，根據圖4中的步驟613，在層間介電層52中設置底部導電板54。在一些實施例中，底部導電板54的形成包括(1)在層間介電質52上方形成一第三光阻圖案(未示出)，其中該第三光阻圖案定義將被蝕刻到層間介電質52中的溝槽圖案，(2)使用該第三光阻圖案作為遮罩進行一第三蝕刻製程，以蝕刻層間介電質52，從而在層間介電質52中形成開口522，(3)去除光阻圖案，(4)在開口522中沉積一第一金屬材料，以及(5)選擇性地執行CMP製程或蝕刻製程以移除沈積在層間介電層52上方的第一金屬材料，藉以讓底部導電板52的頂面542和層間介電層52的頂面524齊平。在其它實施例中，底部導電板54可以設置在層間介電質52上方，使底部導電板54的頂面542和層間介電質52的頂面524位在不同水平；在這樣的實施例中，可以透過沈積第一金屬材料在層間介電層52上方，並執行CMP製程以讓底部導電板54具有大致平坦的頂面542。
之後，根據圖4中的步驟614，在底部導電板54上方形成第一導電層502。在一些實施例中，第一導電層502的形成依序包括沈積形成毯覆式第一導電材料於底部導電板54(和層間介電層52)上方，以及利用微影和蝕刻製程以對第一導電層進行圖案化，藉以形成複數U形結構503。
參照圖16，在一些實施例中，根據圖4中的步驟616，至少在第一導電層502上方形成絕緣層506。在一些實施例中，絕緣層506覆蓋底部導電板54和第一導電層502。在一些實施例中，絕緣層506可為共形層並可以透過CVD製程形成。
參照圖17。在一些實施例中，根據圖4中的步驟618，在絕緣層506上方沉積第二導電層504。在一些實施例中，第二導電層504可為共形層並可以透過CVD製程形成。
參照圖18，在一些實施例中，根據圖4的步驟620，在第二導電層504上設置導電填充物508及絕緣填充物510。在一些實施例中，可以在沈積第二導電層504之後，設置絕緣填充物510之前形成導電填充物508。在這樣的實施例中，導電填充物508的形成依序包括沈積導電材料於第二導電層504上方，以及利用微影和蝕刻製程移除不是位在第一導電層502之上的導電材料，藉以形成導電填充物508；其中，形成在第二導電層504最頂表面5062的導電填充物508也可以在微影和蝕刻製程中一併移除。在形成導電填充物508之後，接著沈積一絕緣材料於導電填充物508，以及暴露在導電填充物508外的第二導電層504上方，接著執行一平坦化製程(例如CMP製程)以移除在第二導電層504的最頂表面5062的絕緣填充物，藉以形成絕緣填充物510。在其它實施例中，可以在沈積第二導電層504之後，設置導電填充物508之前形成絕緣填充物510。
最後，根據圖4的步驟622，在第二導電層504、導電填充物508和絕緣填充物510上方形成頂部導電板56。如此一來，如圖14所示的去耦電容器陣列50A和半導體結構30A完整地形成。頂部導電板56的形成依序包括沈積第二金屬材料在第二導電層504、導電填充物508和絕緣填充物510上方，以及利用微影和蝕刻製程留在與底部導電板52平行的第二金屬材料。
本揭露提供一種半導體結構。該半導體結構包括：一基底、複數個單次性可編程(one-time-programmable，OTP)單元和一去耦電容器陣列。該基底包括複數個主動區和至少一隔離結構，該隔離結構設置在該主動區之間以將該主動區彼此隔離。該等OTP單元設置在該等主動區中，該去耦電容器陣列與該OTP單元垂直堆疊。
本揭露提供一種半導體晶片，該半導體晶片包括一第一區及一第二區；該第一區包括一主要元件，該第二區包括一OTP元件及與該OTP元件垂直堆疊之一去耦電容器陣列。
本揭露提供一種半導體結構的製造方法。該製造方法包括步驟：提供一基底，該基底包括複數個線形主動區和設置在該線形主動區之間以隔離該線形主動區的一隔離結構；在該線形主動區中形成複數個埋入字元線；在該線形主動區中植入離子，在該埋入字元線的兩側形成一第一擴散區和複數個第二擴散區；在該第二擴散區的上方沉積一單元介電質；在該第一擴散區的上方沉積一控制位元線和在該單元介電質的上方沉積複數個單元位元線；在該埋入字元線、該控制位元線和該單元位元線的上方沉積一層間介電質；在該層間介電質的上方沉積一第一導電層；在該第一導電層中沉積一絕緣層；以及在該絕緣層的上方沉積一第二導電層。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:半導體晶片
20:主要元件
22:存取電晶體
24:隔離層
26:儲存電容器
28:插塞
30:半導體結構
30A:半導體結構
40:單次性可編程元件
42:埋入字元線
44:第一擴散區
46:第二擴散區
47:單元介電質
48:控制位元線
49:單元位元線
50:去耦電容器陣列
50A:去耦電容器陣列
52:層間介電質
54:底部導電板
56:頂部導電板
60:製造方法
110:第一區
120:第二區
130:基底
132:溝槽
134:絕緣材料
136:底部
138:側壁
220:閘極結構
224:汲極區
226:源極區
228:閘極介電質
262:底部電極
264:頂部電極
266:電容器絕緣件
400:OTP單元
402:線形主動區
404:隔離結構
420:字線溝槽
422:導體
424:絕緣襯墊
502:第一導電層
503:U形結構
504:第二導電層
506:絕緣層
522:開口
602:步驟
604:步驟
606:步驟
608:步驟
610:步驟
612:步驟
614:步驟
616:步驟
618:步驟
D1:方向
D2:方向
D3:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是剖視圖，例示本揭露一些實施例之半導體晶片。
圖2是平面圖，例示本揭露一些實施例之單次性可編程(one-time-programmable，OTP)單元。
圖3剖視圖，例示本揭露一些實施例之半導體晶片。
圖4是流程圖，例示本揭露一些實施例之半導體結構的製造方法。
圖5至圖13是剖視圖，例示本揭露一些實施例之半導體結構的形成階段。
圖14是剖視圖，例示本揭露一些實施例之半導體晶片。
圖15至圖18是剖視圖，例示本揭露一些實施例之半導體結構的形成階段。
10:半導體晶片
20:主要元件
22:存取電晶體
24:隔離層
26:儲存電容器
28:插塞
30:半導體結構
40:單次性可編程元件
42:埋入字元線
44:第一擴散區
46:第二擴散區
47:單元介電質
48:控制位元線
49:單元位元線
50:去耦電容器陣列
52:層間介電質
110:第一區
120:第二區
130:基底
132:溝槽
134:絕緣材料
136:底部
220:閘極結構
224:汲極區
226:源極區
228:閘極介電質
262:底部電極
264:頂部電極
266:電容器絕緣件
400:OTP單元
402:線形主動區
404:隔離結構
420:字線溝槽
422:導體
424:絕緣襯墊
502:第一導電層
504:第二導電層
506:絕緣層
Claims (19)
- 一種半導體結構，包括：一基底，包括複數個主動區和至少一隔離結構，該隔離結構設置在該等主動區之間以將該等主動區彼此隔離；複數個單次性可編程(one-time-programmable，OTP)單元，至少設置在該等主動區內；以及一去耦電容器陣列，與該複數個OTP單元垂直堆疊；其中該複數個OTP單元中的至少一個包括：一第一擴散區，設置在該基底中；一控制位元線，設置在該第一擴散區的上方；複數個第二擴散區，在該基底中並位在該第一擴散區的兩側；複數個埋入字元線，在該基底中和在該第一擴散區與該第二擴散區之間；複數個單元介電質，設置在該第二擴散區的上方；以及複數個單元位元線，設置在該單元介電質的上方。
- 如請求項1所述的半導體結構，更包括一層間電介質夾在該OTP單元和該去耦電容器陣列之間。
- 如請求項1所述的半導體結構，其中該主動區沿著一第一方向延伸，該埋入字元線沿著一第二方向延伸，並且以小於90度角的一夾角和該主動 區交叉，該控制位元線和該單元位元線沿著實質上垂直於該第二方向的一第三方向延伸。
- 如請求項3所述的半導體結構，其中該夾角在15和60度之間的範圍內。
- 如請求項1所述半導體結構，其中該複數個埋入字元線中的至少一個包括：一導體，設置在該基底中；以及一絕緣襯墊，設置在該基底和該導體之間。
- 如請求項1所述的半導體結構，其中該去耦電容器陣列包括：一絕緣層；一第一導電層，設置在該OTP單元的上方和該絕緣層的下方；以及一第二導電層，設置在該絕緣層的上方。
- 如請求項6所述的半導體結構，其中該去耦電容器陣列更包括：一底部導電板，配置於該OTP單元上方，該第一導電層設置於該底部導電板的至少一部分上；以及一頂部導電板，配置於該底部導電板上方；其中，該去耦電容器陣列配置於該底部導電板及該頂部導電板之間。
- 如請求項7所述的半導體結構，其中該第一導電層包含複數個U型結構。
- 如請求項8所述的半導體結構，更包括：一導電填充物，配置在第二導電層和頂部導電板之間，該等U型結構圍繞該導電填充物；以及一絕緣填充物，配置在第二導電層、頂部導電板及該等U型結構之間。
- 如請求項7所述的半導體結構，其中該絕緣層更覆蓋暴露在該等U型結構外的該底部導電板。
- 如請求項7所述的半導體結構，更包括一層間介電質，設置在該OTP單元和該去耦電容器陣列之間，其中該底部導電板設置在該層間介電質中。
- 如請求項1所述的半導體結構，其中該OTP元件為一反熔絲元件，並經配置以自不導電狀態改變為導電狀態來表示二進制狀態。
- 一種半導體晶片，包括：一第一區，包括一主要元件；以及一第二區，包括垂直堆疊之一OTP元件及一去耦電容器陣列；一基底，該基底延伸以包括該主要元件的一部分和該OTP元件的一 部分；其中該OTP元件包括複數個OTP單元，該等OTP單元中的至少一個設置在該基底的主動區中，並且包括：一第一擴散區，設置在該基底中；一控制位元線，設置在該第一擴散區的上方；複數個第二擴散區，在該基底中並位在該第一擴散區的兩側；複數個埋入字元線，在該基底中和在該第一擴散區與該第二擴散區之間；複數個單元介電質，設置在該第二擴散區的上方；以及複數個單元位元線，設置在該單元介電質的上方。
- 如請求項13所述的半導體晶片，更包括覆蓋該控制位元線、該埋入字元線、該單元位元線和該基底的一部分的一層間介電質。
- 如請求項14所述的半導體晶片，其中該去耦電容器陣列包括：一第一導電層，形成在層間介電質的上方；一第二導電層，設置在該第一導電層的上方；以及一絕緣層，在該第一導電層和該第二導電層之間。
- 如請求項15所述的半導體晶片，其中該去耦電容器陣列包括：一底部導電板，配置於該OTP單元上方，該第一導電層設置於該底部導電板的至少一部分上；以及 一頂部導電板，配置於該底部導電板上方；其中，該去耦電容器陣列配置於該底部導電板及該頂部導電板之間。
- 如請求項16所述的半導體結構，其中該第一導電層包含複數個U型結構。
- 如請求項14所述的半導體晶片，其中該主要元件包括複數個存取電晶體和設置在該存取電晶體上方並且電連接到該存取電晶體的複數個儲存電容器。
- 如請求項18所述的半導體晶片，其中該主要元件更包括設置在該存取電晶體和該儲存電容器之間的一隔離層，並且包括設置在該隔離層中並將該存取電晶體連接到該儲存電容器的一插塞；該層間介電質以類似於該隔離層的方式形成；該第一導電層以類似於該插塞的方式形成；該去耦電容器陣列與該OTP元件電性隔離。
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