TWI582959B - 具有輔助閘極之非揮發性記憶胞結構及其記憶體陣列 - Google Patents

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TWI582959B
TWI582959B TW105137031A TW105137031A TWI582959B TW I582959 B TWI582959 B TW I582959B TW 105137031 A TW105137031 A TW 105137031A TW 105137031 A TW105137031 A TW 105137031A TW I582959 B TWI582959 B TW I582959B
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Description

具有輔助閘極之非揮發性記憶胞結構及其記憶體陣列
本發明概括而言係關於非揮發性記憶體(NVM)元件領域，特別是一種具有輔助閘極的單層多晶矽非揮發性記憶胞結構及其非揮發性記憶體陣列。
非揮發性記憶體(NVM)元件，例如廣泛使用在電子裝置中儲存資料的電子抹除式可程式化唯讀記憶體(EEPROM)和快閃記憶體(flash memory)，具有可電子抹除資料和再程式化特性，而且在關閉電源的情況下，資料仍可留存。非揮發性記憶體元件大致上分成多次程式化記憶體(MTP)和單次程式化記憶體(OTP)。多次程式化記憶體(MTP)可多次讀取和程式化，例如電子抹除式可程式化唯讀記憶體和快閃記憶體被設計具有相關的電子電路，可支援不同的操作，例如程式化，抹除和讀取。單次程式化記憶體(OTP)具有程式化和讀取功能的電子電路，但並不具備抹除功能的電子電路。
單層多晶矽非揮發性記憶體結構因為可減少額外製程步驟而被提出來。單層多晶矽非揮發性記憶體用單層多晶矽形成儲存電荷的浮動閘極，可和一般互補式金氧半導體場效電晶體(CMOS)製程相容，因此可應用在嵌入式記憶體、混和模式電路的嵌入式非揮發性記憶體，以及微控制器(例如系統單晶片，SOC)等領域。
目前已知可用熱電子注入(又稱為通道熱電子CHE)技術來程式化記憶體。程式化和驗證運算時的漏電流問題，隨著核心元件尺寸縮小而惡化。再者，隨著快閃記憶體元件微縮及記憶胞的通道長度縮小，相鄰元件引起的程式化干擾也會增加。當程式化時，干擾會發生在共用同一字元線的相鄰記憶胞之間。另外，隨著記憶胞單位的尺寸和穿隧氧化層持續微縮，保存資料的遺失和浮動閘極的電荷漏洩問題逐漸嚴重。因此，業界對於改善非揮發性記憶體的資料保存能力或耐久度有強烈的需求。
本發明的目的為提供一具有輔助閘極的改良單層多晶矽非揮發性記憶胞結構及其非揮發性記憶體陣列，可達到較佳耐久度、較大開/關容許範圍、減少程式化電流(可減少約20%)、降低程式化電壓，以及減少程式化干擾。
根據本發明一實施例，本發明提出一種非揮發性記憶體陣列，包含複數個非揮發性記憶胞，其中各非揮發性記憶胞包含一半導體基底，其中具有第一N型井區；一第一氧化物定義區及一第二氧化物定義區，設置在該半導體基底內；一PMOS選擇電晶體，設置在第一氧化物定義區上，其中PMOS選擇電晶體包含一選擇閘極、一第一P +源極摻雜區，位於第一N型井區，以及一第二P +源極摻雜區與第一P +源極摻雜區分隔開；一PMOS浮動閘極電晶體，與PMOS選擇電晶體串聯，並且設置在第一氧化物定義區上，其中PMOS浮動閘極電晶體包含一浮動閘極，覆蓋第一氧化物定義區、第二P +源極摻雜區，以及一第三P +源極摻雜區與第二P +源極摻雜區分隔開，其中PMOS浮動閘極電晶體為非揮發性記憶胞的電荷儲存元件；以及一輔助閘極，自浮動閘極凸出至第二氧化物定義區的一邊，使得輔助閘極與第二氧化物定義區電容耦合，其中輔助閘極與浮動閘極由單層多晶矽一體構成。
所述非揮發性記憶體陣列另包含複數條字元線，沿著第一方向延伸，其中各字元線係電連接至各非揮發性記憶胞中的PMOS選擇電晶體的選擇閘極。
所述非揮發性記憶體陣列另包含複數條位元線，沿著第二方向延伸，其中各位元線係電連接至各非揮發性記憶胞中的PMOS浮動閘極電晶體的第三P +源極摻雜區。
所述非揮發性記憶體陣列另包含複數條源極線，其中源極線係電連接至各非揮發性記憶胞中的PMOS選擇電晶體的第一P +源極摻雜區。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
藉由接下來的敘述及所提供的眾多特定細節，可充分了解本發明。然而對於此領域中的技術人員，在沒有這些特定細節下依然可實行本發明。再者，一些此領域中公知的系統配置和製程步驟並未在此詳述，因為這些應是此領域中的技術人員所熟知的。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改並應用在其他實施例上。
同樣地，實施例的圖式為示意圖，並未照實際比例繪製，為了清楚呈現而放大一些尺寸。在此公開和描述的多個實施例中若具有共通或類似的某些特徵時，為了方便圖示及描述，類似的特徵通常會以相同的標號表示。
用語「氧化物定義(oxide define, OD)區」在該技術領域中普遍認為是一基底上矽質主表面的某一區域，通常為局部矽氧化(LOCOS)或淺溝渠絕緣(STI)區域以外的區域。用語「氧化物定義(OD)區」也普遍可被認為是形成及操作主動電路元件例如電晶體的「主動區域」。
第1圖至第4圖是根據本發明一實施例所繪示的單層多晶矽非揮發性記憶胞示意圖。第1圖是根據本發明一實施例所繪示的單層多晶矽非揮發性記憶胞的佈局平面圖。第2圖是沿著第1圖切線I-I’方向截取的示意性剖面圖。第3圖是沿著第1圖切線II-II’方向截取的示意性剖面圖。第4圖是沿著第1圖切線III-III’方向截取的示意性剖面圖。所例示的非揮發性記憶胞結構可作為多次程式化記憶體(MTP)單元。應了解的是本發明也可應用於其他記憶體元件。
如第1圖所示，非揮發性記憶胞1包含三個被分隔開但彼此緊密排列的氧化物定義(OD)區，包含有一第一氧化物定義(OD)區210、一第二氧化物定義(OD)區220和一第三氧化物定義(OD)區230，由形成在一半導體基底100(例如P型摻雜矽基底P-Sub)主表面的隔離區200分隔開。根據此實施例，隔離區200可為淺溝渠絕緣(STI)區，但不僅限於此。應了解第1圖的佈局僅為示意圖。
根據本發明實施例，第一氧化物定義(OD)區210及第二氧化物定義(OD)區220位於N型井(NW)區110內，第三氧化物定義(OD)區230位於P型井區(PW)120內。
由第1圖和第2圖可知，非揮發性記憶胞1包含一選擇電晶體10和一與之串聯的浮動閘極電晶體20，直接形成在第一氧化物定義(OD)區210上。根據本發明實施例，選擇電晶體10為P型金氧半導體(PMOS)電晶體，包含一P +源極摻雜區12(與一源極線SL耦合)位於N型井(NW)區110中；一與P +源極摻雜區12分隔開的共用P +摻雜區14；一選擇閘極(SG)通道區32，位在P +源極摻雜區12和共用P +摻雜區14之間並接近半導體基底100主要表面；一選擇閘極(SG)2覆蓋在選擇閘極通道32區上，並與字元線(WL)耦合；一閘極介電層2a，位於選擇閘極(SG)2和選擇閘極通道區32之間。側壁子(圖未示)可以形成在選擇閘極2的相對側壁上。
一浮動閘極電晶體20係直接位於第一氧化物定義(OD)區210上。浮動閘極電晶體20藉由共用P +摻雜區14與選擇電晶體10連結。浮動閘極電晶體20與選擇電晶體10分享共用P +摻雜區14，因而形成兩串聯的電晶體，在此實施例中，為兩串聯的PMOS電晶體。
浮動閘極電晶體20包含一浮動閘極(FG)4，覆蓋在第一氧化物定義(OD)區210上。根據本發明實施例，浮動閘極4由單層多晶矽構成，例如N +摻雜多晶矽或P +摻雜多晶矽，且浮動閘極電晶體20為非揮發性記憶胞1的電荷儲存元件。選擇閘極(SG)2和浮動閘極(FG)4均為直線型，沿著一第1方向(參考x軸方向)延伸。
浮動閘極電晶體20另包含共用P +摻雜區14位於浮動閘極4的一邊，一P +汲極摻雜區16位於另外一邊，且與位元線(BL)耦合；一浮動閘極通道區34介於共用P +摻雜區14和P +汲極摻雜區16之間；以及一閘極介電層4a位於浮動閘極4與浮動閘極通道區34之間。根據本發明實施例，閘極介電層4a的厚度與閘極介電層2a的厚度一致，且選擇電晶體10與浮動閘極電晶體20共用N型井區110。
由第1圖和第3圖可知，根據本發明實施例，非揮發性記憶胞1另包含一輔助閘極(AG)6，自浮動閘極4一末端延伸凸出至第二氧化物定義(OD)區220的一邊，且與第二氧化物定義(OD)區220及N型井區110電容耦合。由上方俯視，輔助閘極(AG)6部分重疊第二氧化物定義(OD)區220，且部分重疊面對第一氧化物定義(OD)區210的邊緣。
在第二氧化物定義(OD)區220未被輔助閘極(AG)6覆蓋的區域形成有一N +摻雜區18，N +摻雜區18作為N型井區拾取接點並位於第二氧化物定義(OD)區220，經由N +摻雜區18提供N型井區110一N型井區電壓(V NW)。根據本發明實施例，輔助閘極(AG)6與N型井區110之間不需要額外的摻雜區或離子井區。可藉由N型井區電壓(V NW)控制一耦合至輔助閘極(AG)6的感應電壓。上述感應電壓是由於輔助閘極(AG)6與偏壓下的N型井區110之間的耦合效應所產生的，將在程式化操作時產生更多的載子注入至浮動閘極，使得寫入效率可以提升。輔助閘極(AG)6可由N +摻雜多晶矽或P +摻雜多晶矽構成。
根據本發明實施例，輔助閘極(AG)6包含一水平區段6a，自浮動閘極(FG)4沿第1方向(參考x軸方向)連續延伸出，並直接與浮動閘極(FG)4相連。輔助閘極(AG)6另包含一垂直區段6b，沿第2方向(參考y軸方向)延伸出，並直接與水平區段6a相連。
根據本發明實施例，輔助閘極(AG)6與浮動閘極(FG)4是一體形成，並在同一製程步驟中定義完成。輔助閘極(AG)6可藉由N型井區110自動偏壓，如此可以增加耦合率和程式化效率，也可減少程式化干擾和降低程式化電流/電壓。另外，非揮發性記憶胞1可抑制I OFF和I OFF電流上升問題，因而達到較大的耐久性和開/關容忍度。輔助閘極(AG)6提供浮動閘極電晶體20額外能力來補償耦合比，因而可較有效的控制通道。
由第1圖和第4圖可知，根據本發明實施例，非揮發性記憶胞1另包含一抹除閘極(EG)8，自垂直區段6b沿著第二方向(參考y軸方向)連續延伸出去，且橫越N型井區110和P型井區120的接合處。根據本發明實施例，抹除閘極(EG)8一末端重疊P型井區120內的第三氧層定義(OD)區230，藉由這樣的結構，抹除閘極(EG)8可與第三氧層定義(OD)區230及P型井區120電容耦合。一N +摻雜區19位於第三氧層定義(OD)區230未被抹除閘極(EG)8覆蓋的區域上。
第5圖和第6圖分別說明第1圖中的記憶胞單位的等效電路並例示程式化(PGM)、讀取(READ)及抹除(ERS)時的操作條件。根據第5圖和第6圖所示，在程式化(PGM)操作時，選擇閘極(SG)2與一字元線電壓V WL=V DD連接；抹除線(EL)與一抹除線電壓V EL=V DD連接；源極線(SL)與一源極線電壓V SL=V PP連接；位元線(BL)接地(V BL=0V)；N型井(NW)區110與一N型井區電壓V NW=V PP連接；P型井區(PW)120與一P型井區電壓V PW=0V連接。根據本發明實施例，V PP與V EE可在2V至15V之間，V DD可在2V至10V之間。在上述操作條件下，非揮發性記憶胞1可藉由通道熱電子注入(CHEI)機制被程式化。
在抹除(ERS)操作時，選擇閘極(SG)2與一字元線電壓V WL=0V連接；抹除線(EL)與一抹除線電壓V EL=V EE連接；源極線(SL)與一源極線電壓V SL=0V連接；位元線(BL)接地(V BL=0V)；N型井(NW)區110與一N型井區電壓V NW=0V連接；P型井區(PW)120與一P型井區電壓V PW=0V連接。根據本發明實施例，V PP與V EE可在2V至15V之間，V DD可在2V至10V之間。在上述操作條件下，非揮發性記憶胞1可藉由Fowler Nordheim (FN)機制被抹除。
在讀取(READ)操作時，選擇閘極(SG)2與一字元線電壓V WL=0V連接；抹除線(EL)與一抹除線電壓V EL=0V連接；源極線(SL)與一源極線電壓V SL=V DD連接；位元線(BL)接地(V BL=0V)；N型井(NW)區110與一N型井區電壓V NW=V DD連接；P型井區(PW)120與一P型井區電壓V PW=0V連接。根據本發明實施例，V PP與V EE可為2V至15V之間，V DD可為2V至10V之間。
第7圖說明由第1圖所示非揮發性記憶胞1所組成的記憶體陣列局部佈局。如第7圖所示，記憶體陣列包含至少一非揮發性記憶胞1a及一非揮發性記憶胞1b。非揮發性記憶胞1a即為第1圖所示結構，而非揮發性記憶胞1b則為其對於中心線80的鏡像對稱。
第8圖說明由第7圖所示非揮發性記憶胞1a及1b所組成的記憶體陣列3局部佈局，其中例示了源極線(SL)、位元線(BL)、N型井(輔助閘極)線和抹除線(EL)。第9圖係根據本發明之一實施例所繪示包含如第8圖所示之記憶體陣列3的等效電路圖。在第8圖中，記憶體陣列3包括八個非揮發性記憶胞。在第9圖的等效電路圖中僅例示四個非揮發性記憶胞。
如第8圖及第9圖所示，在同一行的非揮發性記憶胞的選擇閘極包括但不限於非揮發性記憶胞1a和1b，係電連接至同一字元線(WL)。應理解的是，字元線可以與非揮發性記憶胞的選擇閘極一體構成。字元線和選擇閘極可以形成在同一層中，例如多晶矽層。字元線可以沿著第一方向(參考x軸方向)延伸。
記憶體陣列3包含複數條位元線(BL)。同一欄的非揮發性記憶胞的P +汲極摻雜區16電連接至同一位元線(BL)。位元線可以沿著第二方向(參考y軸方向)延伸。應理解的是，位元線可以形成在金屬內連架構中。
在記憶體陣列3中提供複數條N型井(NW)線，其是用於將N型井電壓與非揮發性記憶胞的輔助閘極(AG)電容耦合。圖示中僅例示一條N型井(NW)線(或輔助閘極線)。N型井(NW)線可沿著第二方向(參考y軸方向)延伸且位於兩個位元線之間。應理解的是，N型井(NW)線可以形成在金屬內連架構中，且經由第二氧化物定義(OD)區220上的N型井區拾取接點180將N型井(NW)線電連接至相應的N +摻雜區18，以向N型井區110提供N型井區電壓V NW。
記憶體陣列3包含複數條源極線(SL)。記憶體陣列3中非揮發性記憶胞的P +源極摻雜區係電連接至相應的源極線(SL)。如第7圖所示，源極線(SL)沿第一方向(參考x軸方向)延伸。應理解的是，第7圖中的源極線(SL)、位元線(BL)、N型井(輔助閘極)線和抹除線(EL)僅為示意圖。源極線(SL)和位元線(BL)可以佈置在金屬內連架構的不同層中。
在記憶體陣列3中提供複數條抹除線(EL)，其用於將抹除線電壓(V EL)與非揮發性記憶胞的輔助閘極(AG)電容耦合。為了簡化，圖示中僅例示一條抹除線。應理解的是，記憶體陣列3可包含多個抹除線。抹除線(EL)可沿著第一方向(參考x軸方向) 延伸。應理解的是，抹除線(EL)可以形成在金屬內連架構中(例如M1或M2)。抹除線(EL)係經由第三氧化物定義(OD)區230上的接觸點190電連接至相應的N +摻雜區19，以提供P型井(PW)區120一抹除線電壓V EL。
第10圖為根據本發明另一實施例所繪示的陣列結構。第10圖例示四個非揮發性記憶胞C1、C2、C3及C4，各非揮發性記憶胞C1、C2、C3及C4具有類似第1圖至第7圖所示的非揮發性記憶胞結構。
例如，非揮發性記憶胞C1可包含三個被分隔開但彼此緊密排列的氧化物定義(OD)區，包含有一第一氧化物定義(OD)區210、一第二氧化物定義(OD)區220和一第三氧化物定義(OD)區230，由嵌入在一半導體基底100(例如P型摻雜矽基底P-Sub)主表面的隔離區200分隔開。第二氧化物定義(OD)區域220也可以被稱為輔助閘極(AG)耦合區域。
根據本發明之實施例，第一氧化物定義(OD)區210及第二氧化物定義(OD)區220位於N型井(NW)區110內，第三氧化物定義(OD)區230位於P型井區(PW)120內。第10圖例示兩個第一氧化物定義(OD)區210、兩個第二氧化物定義(OD)區220和兩個第三氧化物定義(OD)區域230，其中兩個第一氧化物定義(OD)區210都具有沿著第二方向(參考y軸方向)延伸的細長矩形形狀；兩個第二氧化物定義(OD)區220介於兩個平行的第一氧化物定義(OD)區210之間；兩個第三氧化物定義(OD)區域230具有沿著第一方向(參考x軸方向)延伸的細長矩形形狀。
非揮發性記憶胞C1包含一選擇電晶體10和一與之串聯的浮動閘極電晶體20，直接形成在第一氧化物定義(OD)區210上。根據本發明實施例，選擇電晶體10為P型金氧半導體(PMOS)電晶體，包含一P +源極摻雜區12(與一源極線SL耦合)位於N型井(NW)區110中；一與P +源極摻雜區12分隔開的共用P +摻雜區14；一選擇閘極(SG)通道區，位在P +源極摻雜區12和共用P +摻雜區14之間並接近半導體基底100主要表面；一選擇閘極(SG)2覆蓋在選擇閘極通道區上，並與字元線(WL)耦合；以及一閘極介電層，位於選擇閘極(SG)2和選擇閘極通道區之間。
一浮動閘極電晶體20係直接位於第一氧化物定義(OD)區210上。浮動閘極電晶體20藉由共用P +摻雜區14與選擇電晶體10串接。浮動閘極電晶體20與選擇電晶體10分享共用P +摻雜區14，因而形成兩串聯PMOS電晶體。
浮動閘極電晶體20包含一浮動閘極(FG)4，覆蓋在第一氧化物定義(OD)區210上。根據本發明實施例，浮動閘極4由單層多晶矽構成，例如N +摻雜多晶矽或P +摻雜多晶矽，且浮動閘極電晶體20為非揮發性記憶胞的電荷儲存元件。選擇閘極(SG)2和浮動閘極(FG)4均為直線型，沿著一第1方向(參考x軸方向)延伸。
浮動閘極電晶體20另包含共用P +摻雜區14位於浮動閘極4的一邊，一P +汲極摻雜區16位於另外一邊，且與位元線(BL)耦合；一浮動閘極通道區介於共用P +摻雜區14和P +汲極摻雜區16之間；以及一閘極介電層位於浮動閘極4與浮動閘極通道區之間。
非揮發性記憶胞C1另包含一輔助閘極(AG)6，自浮動閘極4一末端延伸凸出至第二氧化物定義(OD)區220的一邊，且與第二氧化物定義(OD)區220及N型井區110電容耦合。由上方俯視，輔助閘極(AG)6部分重疊第二氧化物定義(OD)區220。
在第二氧化物定義(OD)區220未被輔助閘極(AG)6覆蓋的區域形成一N +摻雜區18。可藉由N型井區電壓(V NW)控制一耦合至輔助閘極(AG)6的感應電壓。上述感應電壓是由於輔助閘極(AG)6與偏壓下的N型井區110之間的耦合效應所產生的，將在程式化操作時產生更多的載子注入至浮動閘極，使得寫入效率可以提升。輔助閘極(AG)6可由N +摻雜多晶矽或P +摻雜多晶矽構成。
非揮發性記憶胞C1另包含一抹除閘極(EG)8，自浮動閘極4的一邊緣沿著第二方向(參考y軸方向)連續延伸出去，且橫越N型井區110和P型井區120的接合處。根據本發明實施例，抹除閘極(EG)8一末端重疊P型井區120內的第三氧層定義(OD)區230，藉由這樣的結構，抹除閘極(EG)8可與第三氧層定義(OD)區230及P型井區120電容耦合。一N +摻雜區19位於三氧層定義(OD)區230未被抹除閘極(EG)8覆蓋的區域上。
非揮發性記憶胞C1為非揮發性記憶胞C2對於中心線80(虛線)的鏡像對稱結構，而非揮發性記憶胞C3則為非揮發性記憶胞C4對於中心線80(虛線)的鏡像對稱結構。因此，非揮發性記憶胞C1的AG及非揮發性記憶胞C2的AG與同一個第二氧化物定義(OD)區220電容耦合，而非揮發性記憶胞C3的AG及非揮發性記憶胞C4的AG與同一個第二氧化物定義(OD)區220電容耦合。
非揮發性記憶胞C1為非揮發性記憶胞C3對於水平中心線90(虛線)的鏡像對稱結構，而非揮發性記憶胞C2則為非揮發性記憶胞C4對於水平中心線90(虛線)的鏡像對稱結構。因此，非揮發性記憶胞C1與非揮發性記憶胞C3分享一P +源極摻雜區12(與一源極線SL耦合)，而非揮發性記憶胞C2與非揮發性記憶胞C4分享一P +源極摻雜區12(與一源極線SL耦合)。
第11圖係根據本發明之另一實施例所繪示的陣列結構，其中例示四個非揮發性記憶胞C1、C2、C3及C4，各非揮發性記憶胞C1、C2、C3及C4具有類似第10圖所示之非揮發性記憶胞的結構，差異在於，第11圖的第二氧化物定義(OD)區220係位於N型井區110外及第三氧化物定義(OD)區230位於N型井區130內。第二氧化物定義(OD)區220位於N型井區110和N型井區之間的P型井區120內。
例如，非揮發性記憶胞C1包含一選擇電晶體10和一與之串聯的浮動閘極電晶體20，直接形成在第一氧化物定義(OD)區210上。根據本發明實施例，選擇電晶體10為P型金氧半導體(PMOS)電晶體，包含一P +源極摻雜區12(與一源極線SL耦合)位於N型井(NW)區110中；一與P +源極摻雜區12分隔開的共用P +摻雜區14；一選擇閘極(SG)通道區，位在P +源極摻雜區12和共用P +摻雜區14之間並接近半導體基底主要表面；一選擇閘極(SG)2覆蓋在選擇閘極通道區上，並與字元線(WL)耦合；以及一閘極介電層，位於選擇閘極(SG)2和選擇閘極通道區之間。
一浮動閘極電晶體20係直接位於第一氧化物定義(OD)區210上。浮動閘極電晶體20藉由共用P +摻雜區14與選擇電晶體10連結。浮動閘極電晶體20與選擇電晶體10分享共用P +摻雜區14，因而形成兩串聯PMOS電晶體。
浮動閘極電晶體20包含一浮動閘極(FG)4，覆蓋在第一氧化物定義(OD)區210上。根據本發明實施例，浮動閘極4由單層多晶矽構成，例如N +摻雜多晶矽或P +摻雜多晶矽，且浮動閘極電晶體20為非揮發性記憶胞的電荷儲存元件。選擇閘極(SG)2和浮動閘極(FG)4均為直線型，沿著一第1方向(參考x軸方向)延伸。
浮動閘極電晶體20另包含共用P +摻雜區14位於浮動閘極4的一邊，一P +汲極摻雜區16位於另外一邊，且與位元線(BL)耦合；一浮動閘極通道區介於共用P +摻雜區14和P +汲極摻雜區16之間；以及一閘極介電層位於浮動閘極4與浮動閘極通道區之間。一輔助閘極(AG)6，自浮動閘極4凸出延伸至第二氧化物定義(OD)區220的一邊，且與第二氧化物定義(OD)區220及P型井區120電容耦合。由上方俯視，輔助閘極(AG)6部分重疊第二氧化物定義(OD)區220。在第二氧化物定義(OD)區220未被輔助閘極(AG)6覆蓋的區域形成一N +摻雜區18。
非揮發性記憶胞C1另包含一抹除閘極(EG)8，自浮動閘極4的一邊緣沿著第二方向(參考y軸方向)連續延伸出去，且橫越N型井區130和P型井區120的接合處。根據本發明實施例，抹除閘極(EG)8一末端重疊N型井區130內的第三氧層定義(OD)區230，藉由這樣的結構，抹除閘極(EG)8可與第三氧層定義(OD)區230電容耦合。一N +摻雜區19位於三氧層定義(OD)區230未被抹除閘極(EG)8覆蓋的區域上。
非揮發性記憶胞C1為非揮發性記憶胞C2對於中心線80(虛線)的鏡像對稱結構，而非揮發性記憶胞C3則為非揮發性記憶胞C4對於中心線80(虛線)的鏡像對稱結構。因此，非揮發性記憶胞C1的AG及非揮發性記憶胞C2的AG與同一個第二氧化物定義(OD)區220電容耦合，而非揮發性記憶胞C3的AG及非揮發性記憶胞C4的AG與同一個第二氧化物定義(OD)區220電容耦合。
非揮發性記憶胞C1為非揮發性記憶胞C3對於水平中心線90(虛線)的鏡像對稱結構，而非揮發性記憶胞C2則為非揮發性記憶胞C4對於水平中心線90(虛線)的鏡像對稱結構。因此，非揮發性記憶胞C1與非揮發性記憶胞C3分享一P +源極摻雜區12(與一源極線SL耦合)，而非揮發性記憶胞C2與非揮發性記憶胞C4分享一P +源極摻雜區12(與一源極線SL耦合)。
第12圖係根據本發明之另一實施例所繪示的陣列結構，其中例示四個非揮發性記憶胞C1、 C2、C3 及 C4，且FG、AG和EG係沿著第二方向對準。第12圖例示中兩個第一氧化物定義(OD)區210、兩個第二氧化物定義(OD)區220和兩個第三氧化物定義(OD)區域230，其中兩個第一氧化物定義(OD)區210都具有沿著第一方向(參考x軸方向)延伸的細長矩形形狀；兩個第三氧化物定義(OD)區域230具有細長矩形形狀；兩個第二氧化物定義(OD)區220介於第一氧化物定義(OD)區210與第三氧化物定義(OD)區域230之間。
例如，非揮發性記憶胞C1包含一選擇電晶體10和一與之串聯的浮動閘極電晶體20，直接形成在第一氧化物定義(OD)區210上。根據本發明實施例，選擇電晶體10為P型金氧半導體(PMOS)電晶體，包含一P +源極摻雜區12(與一源極線SL耦合)位於N型井(NW)區110中；一與P +源極摻雜區12分隔開的共用P +摻雜區14；一選擇閘極(SG)通道區，位在P +源極摻雜區12和共用P +摻雜區14之間並接近半導體基底主要表面；一選擇閘極(SG)2覆蓋在選擇閘極通道區上，並與字元線(WL)耦合；以及一閘極介電層，位於選擇閘極(SG)2和選擇閘極通道區之間。
一浮動閘極電晶體20係直接位於第一氧化物定義(OD)區210上。浮動閘極電晶體20藉由共用P +摻雜區14與選擇電晶體10連結。浮動閘極電晶體20與選擇電晶體10分享共用P +摻雜區14，因而形成兩串聯PMOS電晶體。
浮動閘極電晶體20包含一浮動閘極(FG)4，覆蓋在第一氧化物定義(OD)區210上。根據本發明實施例，浮動閘極4由單層多晶矽構成，例如N +摻雜多晶矽或P +摻雜多晶矽，且浮動閘極電晶體20為非揮發性記憶胞的電荷儲存元件。選擇閘極(SG)2和浮動閘極(FG)4均為直線型，沿著一第1方向(參考x軸方向)延伸。
浮動閘極電晶體20另包含共用P +摻雜區14位於浮動閘極4的一邊，一P +汲極摻雜區16位於另外一邊，且與位元線(BL)耦合；一浮動閘極通道區介於共用P +摻雜區14和P +汲極摻雜區16之間；以及一閘極介電層位於浮動閘極4與浮動閘極通道區之間。一輔助閘極(AG)6，自浮動閘極4凸出延伸重疊第二氧化物定義(OD)區220，且與第二氧化物定義(OD)區220電容耦合。在第二氧化物定義(OD)區220未被輔助閘極(AG)6覆蓋的區域形成一N +摻雜區18。
非揮發性記憶胞C1另包含一抹除閘極(EG)8，自浮動閘極4的一邊緣沿著第二方向(參考y軸方向)連續延伸出去，且橫越N型井區110和P型井區120的接合處。根據本發明實施例，抹除閘極(EG)8一末端重疊N型井區130內的第三氧層定義(OD)區230，藉由這樣的結構，抹除閘極(EG)8可與第三氧層定義(OD)區230電容耦合。一N +摻雜區19位於三氧層定義(OD)區230未被抹除閘極(EG)8覆蓋的區域上。
第13圖係根據本發明之另一實施例所繪示的陣列結構，其中例示四個非揮發性記憶胞C1、C2、C3及C4，各非揮發性記憶胞C1、C2、C3及C4具有類似第12圖所示之非揮發性記憶胞的結構，差異在於，第13圖的第二氧化物定義(OD)區220係位於N型井區110外及第三氧化物定義(OD)區230位於N型井區130內。第二氧化物定義(OD)區220位於N型井區110和N型井區之間的P型井區120內。
第14圖係根據本發明之另一實施例所繪示的陣列結構，其中例示四個非揮發性記憶胞C1、C2、C3及C4，各非揮發性記憶胞C1、C2、C3及C4具有類似第12圖所示之非揮發性記憶胞的結構，差異在於，第13圖中的四個非揮發性記憶胞C1、C2、C3及C4共享一個AG耦合區域(第二氧化物定義區)。第二氧化物定義(OD)區220介於兩個平行的第一氧化物定義(OD)區210之間，以提供更緊密的陣列結構。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧非揮發性記憶胞 210‧‧‧第一氧化物定義(OD)區 220‧‧‧第二氧化物定義(OD)區 230‧‧‧第三氧化物定義(OD)區 100‧‧‧半導體基底 200‧‧‧隔離區 110‧‧‧N型井(NW)區 120‧‧‧P型井(PW)區 10‧‧‧選擇電晶體 20‧‧‧浮動閘極電晶體 12‧‧‧P+源極摻雜區 SL‧‧‧源極線 14‧‧‧P+摻雜區 32‧‧‧選擇閘極(SG)通道區 2‧‧‧選擇閘極(SG) WL‧‧‧字元線 2a‧‧‧閘極介電層 4‧‧‧浮動閘極(FG) 16‧‧‧P+汲極摻雜區 BL‧‧‧位元線 4a‧‧‧閘極介電層 34‧‧‧浮動閘極通道區 6‧‧‧輔助閘極(AG) 18‧‧‧N+摻雜區 6a‧‧‧水平區段 6b‧‧‧垂直區段 8‧‧‧抹除閘極(EG) 19‧‧‧N+摻雜區 EL‧‧‧抹除線 1a‧‧‧非揮發性記憶胞 1b‧‧‧非揮發性記憶胞 80‧‧‧中心線 3‧‧‧記憶體陣列 180‧‧‧N型井區拾取接點 190‧‧‧接觸點 C1‧‧‧非揮發性記憶胞 C2‧‧‧非揮發性記憶胞 C3‧‧‧非揮發性記憶胞 C4‧‧‧非揮發性記憶胞 90‧‧‧水平中心線
附圖包括對本發明的實施例提供進一步的理解，及被併入且構成說明書中的一部份。圖示說明一些本發明的實施例，並與說明書一起用於解釋其原理。 第1圖是本發明一實施例俯視圖，為一單層多晶矽非揮發性記憶胞元件； 第2圖是沿第1圖切線I-I’截取的示意性剖面圖； 第3圖是沿第1圖切線II-II’截取的示意性剖面圖； 第4圖是沿第1圖切線III-III’截取的示意性剖面圖； 第5圖和第6圖分別說明第1圖所示記憶胞的等效電路，並例示程式化(PGM)、讀取(READ)及抹除(ERS)時的操作條件； 第7圖說明由第1圖所示非揮發性記憶胞所組成的記憶體陣列局部佈局； 第8圖說明由第1圖所示非揮發性記憶胞所組成的記憶體陣列局部佈局，其中例示了源極線、位元線、輔助閘極線和抹除線； 第9圖係根據本發明之一實施例所繪示包含如第8圖所示之記憶體陣列的等效電路圖； 第10圖說明根據本發明之另一實施例所繪示的陣列結構； 第11圖係根據本發明之另一實施例所繪示的陣列結構，其中第二氧化物定義區係位於N型井區外； 第12圖係根據本發明之另一實施例所繪示的陣列結構，其中FG、AG和EG係沿著第二方向對準； 第13圖係根據本發明之另一實施例所繪示的陣列結構，其中FG、AG和EG係沿著第二方向對準，且其中第二氧化物定義區係位於N型井區外；以及 第14圖係根據本發明之另一實施例所繪示的陣列結構，其中四個非揮發性記憶胞共享一個AG耦合區域(第二氧化物定義區)。 須注意的是所有圖式均為示意圖，以說明和製圖方便為目的，相對尺寸及比例都經過調整。相同的符號在不同的實施例中代表相對應或類似的特徵。
210‧‧‧第一氧化物定義(OD)區
220‧‧‧第二氧化物定義(OD)區
230‧‧‧第三氧化物定義(OD)區
200‧‧‧隔離區
110‧‧‧N型井(NW)區
120‧‧‧P型井(PW)區
10‧‧‧選擇電晶體
20‧‧‧浮動閘極電晶體
12‧‧‧P+源極摻雜區
SL‧‧‧源極線
14‧‧‧P+摻雜區
2‧‧‧選擇閘極(SG)
WL‧‧‧字元線
4‧‧‧浮動閘極(FG)
16‧‧‧P+汲極摻雜區
BL‧‧‧位元線
6‧‧‧輔助閘極(AG)
18‧‧‧N+摻雜區
6a‧‧‧水平區段
6b‧‧‧垂直區段
8‧‧‧抹除閘極(EG)
19‧‧‧N+摻雜區
EL‧‧‧抹除線
1a‧‧‧非揮發性記憶胞
1b‧‧‧非揮發性記憶胞
3‧‧‧記憶體陣列
180‧‧‧N型井區拾取接點
190‧‧‧接觸點

Claims (14)

  1. 一種非揮發性記憶體陣列，包含有： 複數個非揮發性記憶胞，其中各非揮發性記憶胞包含： 一半導體基底，其中具有一第一N型井區； 一第一氧化物定義區及一第二氧化物定義區，設置在該半導體基底內； 一PMOS選擇電晶體，設置在該第一氧化物定義區上，其中該PMOS選擇電晶體包含一選擇閘極、一第一P +源極摻雜區，位於該第一N型井區，以及一第二P +源極摻雜區與該第一P +源極摻雜區分隔開； 一PMOS浮動閘極電晶體，與該PMOS選擇電晶體串聯，並且設置在該第一氧化物定義區上，其中該PMOS浮動閘極電晶體包含一浮動閘極，覆蓋該第一氧化物定義區、該第二P +源極摻雜區，以及一第三P +源極摻雜區與該第二P +源極摻雜區分隔開，其中該PMOS浮動閘極電晶體為該非揮發性記憶胞的電荷儲存元件；以及 一輔助閘極，自該浮動閘極凸出延伸至該第二氧化物定義區的一邊緣，使得該輔助閘極與該第二氧化物定義區電容耦合，其中該輔助閘極與該浮動閘極由單層多晶矽一體構成； 複數條字元線，沿著一第一方向延伸，其中各該字元線係電連接至各該複數個非揮發性記憶胞中的該PMOS選擇電晶體的該選擇閘極； 複數條位元線，沿著一第二方向延伸，其中各該位元線係電連接至各該複數個非揮發性記憶胞中的該PMOS浮動閘極電晶體的該第三P +源極摻雜區；以及 複數條源極線，其中該源極線係電連接至各該複數個非揮發性記憶體胞中的該PMOS選擇電晶體的該第一P +源極摻雜區。
  2. 如申請專利範圍第1項所述的非揮發性記憶體陣列，其中該第一氧化物定義區及該第二氧化物定義區係設置在該第一N型井區內。
  3. 如申請專利範圍第1項所述的非揮發性記憶體陣列，其中係藉由該N型井區的一偏壓來控制一耦合至該輔助閘極的一感應電壓。
  4. 如申請專利範圍第1項所述的非揮發性記憶體陣列，其中該第一方向垂直於該第二方向。
  5. 如申請專利範圍第1項所述的非揮發性記憶體陣列，其中在該半導體基底內另包含一P型井區及一第三氧化物定義區。
  6. 如申請專利範圍第5項所述的非揮發性記憶體陣列，其中另包含一抹除閘極，從該浮動閘極連續延伸並且橫越該第一N型井區和該P型井區的接合處。
  7. 如申請專利範圍第6項所述的非揮發性記憶體陣列，其中該抹除閘極的一末端重疊該第三氧化物定義區，使得該抹除閘極與該第三氧化物定義區電容耦合。
  8. 如申請專利範圍第5項所述的非揮發性記憶體陣列，其中該第一氧化物定義區係設置在該第一N型井區內，而該第二氧化物定義區係設置在該P型井區內。
  9. 如申請專利範圍第8項所述的非揮發性記憶體陣列，其中另包含一第二N型井區，其中該第三氧化物定義區係設置在該第二N型井區內。
  10. 如申請專利範圍第5項所述的非揮發性記憶體陣列，其中該第一氧化物定義區及該第二氧化物定義區係設置在該第一N型井區內，以及該第三氧化物定義區係設置在該P型井區內。
  11. 如申請專利範圍第5項所述的非揮發性記憶體陣列，其中另包含複數條抹除線，用以將一抹除線電壓電容耦合至各該複數個非揮發性記憶胞中的該輔助閘極。
  12. 如申請專利範圍第11項所述的非揮發性記憶體陣列，其中該抹除線沿著該第一方向延伸。
  13. 如申請專利範圍第11項所述的非揮發性記憶體陣列，其中各該抹除線係電連接至該第三氧化物定義區中的一摻雜區。
  14. 如申請專利範圍第11項所述的非揮發性記憶體陣列，其中該抹除線、該位元線及該源極線係形成於一金屬內連架構中。
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