TWI570894B - 單一多晶矽層非揮發性記憶體的陣列結構 - Google Patents

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TWI570894B
TWI570894B TW103137200A TW103137200A TWI570894B TW I570894 B TWI570894 B TW I570894B TW 103137200 A TW103137200 A TW 103137200A TW 103137200 A TW103137200 A TW 103137200A TW I570894 B TWI570894 B TW I570894B
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Description

單一多晶矽層非揮發性記憶體的陣列結構
本發明是有關於一種非揮發性記憶體(nonvolatile memory)，且特別是有關於一種單一多晶矽層非揮發性記憶體的陣列結構。
請參照第1圖，其所繪示為習知具可程式的雙多晶矽層非揮發性記憶體(programmable dual-poly nonvolatile memory)之記憶胞示意圖。此記憶胞中包括浮動閘極電晶體(floating-gate transistor)。此浮動閘極電晶體包括堆疊且不相接觸的二個閘極，上方為控制閘極(control gate)12連接至控制線(C)、下方為浮動閘極(floating gate)14。而在P型基板(P-substrate)中包括一n型源極摻雜區域(n type source doped region)連接至源極線(S)以及一n型汲極摻雜區域(n type drain doped region)連接至汲極線(D)。
舉例來說，於程式狀態(programmed state)時，汲極線(D)提供一高電壓(例如+16V)、源極線(S)提供一接地電壓(Ground)、控制線(C)提供一控制電壓(例如+25V)。因此，當電子由源極線(S)經過n通道(n-channel)至汲極線(D)的過程，熱載子(hot carrier)，例如熱電子(hot electron)，會被控制閘極12上的控制電壓所吸引並且注入(inject)浮動閘極14中。此時，浮動閘極14累積許多載子(carrier)，因此可視為第一儲存狀態(例如“0”)。
於未程式狀態(not-programmed state)時，浮動閘極14中沒有任何載子(carrier)，因此可視為第二儲存狀態(例如“1”)。
換句話說，於第一儲存狀態以及第二儲存狀態將造成浮動閘極電晶體的汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化。因此，根據汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化即可得知浮動閘極電晶體的儲存狀態。
然而，雙多晶矽層的非揮發性記憶體由於需要分開製作浮動閘極14以及控制閘極12，因此需要較多的製作步驟才可完成，並且不相容於傳統標準CMOS電晶體的製程。
美國專利US6678190揭露一種具可程式的單一多晶矽層非揮發性記憶體。請參照第2A圖，其所繪示為習知具可程式的單一多晶矽層非揮發性記憶體之記憶胞示意圖；第2B圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體之記憶胞的上視圖；第2C圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體之記憶胞的電路圖。
如第2A圖至第2C圖所示，習知具可程式的單一多晶矽層非揮發性記憶體之記憶胞係包括二個串接(serially connected)的p型電晶體。第一p型電晶體(第一PMOS)係作為選擇電晶體(select transistor)，其選擇閘極(select gate)24連接至一選擇閘極電壓(select gate voltage，VSG)，p型源極摻雜區域(p type source doped region)21連接至源極線電壓(source line voltage，VSL)。再者，p型汲極摻雜區域22可視為第一p型電晶體的p型汲極摻雜區域(p type drain doped region)與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體(第二PMOS)上方包括一浮動閘極26，其p型第二摻雜區域23連接至位元線電壓(bit line voltage，VBL)。再者，該二p型電晶體係製作於一N型井區(N-well，NW)其連接至一N型井區電壓(N-well voltage，VNW)。
再者，經由適當地控制選擇閘極電壓(VSG)、源極線電壓(VSL)、位元線電壓(VBL)、以及N型井區電壓(VNW)即可以使習知具可程式的單一多晶矽層非揮發性記憶體進入程式狀態、或 者讀取狀態。
由於習知具可程式的單一多晶矽層非揮發性記憶體之記憶胞中，2個p型電晶體各僅有一個閘極24、26，因此可完全相容於傳統標準CMOS電晶體的製程。
然而，第1圖與第2圖的非揮發性記憶體之記憶胞僅具備可程式的功能，其僅可利用電氣特性將熱載子注入於浮動閘極中，並無法利用電氣的特性來將浮動閘極中的儲存載子移除，僅可利用紫外光(ultravilote light)照射方式來清除於浮動閘極中的儲存載子，進而達成資料抹除的功能。因此，這類非揮發性記憶體的記憶胞係被稱為具一次程式的記憶胞(one time programming cell，簡稱OTP cell)。
因此，如何改進上述具可程式的單一多晶矽層非揮發性記憶體之記憶胞，並且達成具多次程式的記憶胞(multi-times programming cell，簡稱MTP cell)、一次程式的記憶胞(OTP cell)或者是光罩式唯獨記憶胞(Mask read only memory cell，簡稱ROM cell)即是本發明所欲達成的目的。
本發明的目的係提出一種單一多晶矽層非揮發性記憶體的陣列結構。係針對習知非揮發性記憶體之記憶胞進行改進，並設計出混合模式(mixed mode)陣列結構。在陣列結構中，可以選擇性的配置多次編程記憶胞(MTP cell)、一次編程記憶胞(OTP cell)、或者光罩式唯獨記憶胞(ROM cell)。且陣列結構中的所有記憶胞皆為單一多晶矽層非揮發性記憶體的記憶胞。
本發明係有關於一種單一多晶矽層非揮發性記憶之陣列結構，包括：一第一字元線；一第一源極線；一第一抹除線；一第一位元線；一第二位元線；一第一記憶胞，該第一記憶胞中具有一第一p型電晶體、一第二p型電晶體、與一第一n型電晶體，其中該第一p型電晶體的源極連接至該第一源極線，該第一 p型電晶體的閘極連接至該第一字元線，該第一p型電晶體的汲極連接至該第二p型電晶體的源極，該第二p型電晶體的汲極連接至該第一位元線，該第二p型電晶體的閘極連接至該第一n型電晶體的閘極，該第一n型電晶體的汲極與源極連接至該第一抹除線；以及，一第二記憶胞，該第二記憶胞中具有一第三p型電晶體、一第四p型電晶體、與一第二n型電晶體，其中該第三p型電晶體的源極連接至該第一源極線，該第三p型電晶體的閘極連接至該第一字元線，該第三p型電晶體的汲極連接至該第四p型電晶體的源極，該第四p型電晶體的汲極連接至該第二位元線，該第四p型電晶體的閘極連接至該第二n型電晶體的閘極，該第二n型電晶體的汲極與源極連接至該第一抹除線；其中，該第二p型電晶體與該第一n型電晶體的閘極為相連的一第一浮動閘極；且該第四p型電晶體與該第二n型電晶體的閘極為相連的一第二浮動閘極。
本發明係有關於一種單一多晶矽層非揮發性記憶之陣列結構，包括：一第一多次程式區塊包括一第一列的複數個多次程式記憶胞連接至一第一字元線、一第一源極線、一第一抹除線與複數條位元線；一第二多次程式區塊包括一第二列的複數個多次程式記憶胞連接至一第二字元線、一第二源極線，其中該第二多次程式區塊與該第一多次程式區塊分享該第一抹除線與該些位元線；以及一第一一次程式區塊包括一第三列的複數個一次程式記憶胞連接至一第三字元線，其中該第一一次程式區塊與該第一多次程式區塊分享該第一源極線與該些位元線。
本發明係有關於一種單一多晶矽層非揮發性記憶之陣列結構，包括：一第一多次程式區塊包括一第一列的複數個多次程式記憶胞連接至一第一字元線、一第一源極線、一第一抹除線與複數條位元線；一第二多次程式區塊包括一第二列的複數個多次程式記憶胞連接至一第二字元線、一第二源極線，其中該第二多次程式區塊與該第一多次程式區塊分享該第一抹除線與該 些位元線；一第一唯讀式區塊包括一第三列的複數個唯讀式記憶胞連接至一第三字元線，其中該第一唯讀式區塊與該第一多次程式區塊分享該第一源極線與該些位元線；以及一第二唯讀式區塊包括一第四列的複數個唯讀式記憶胞連接至一第四字元線與一第三源極線，其中該第二唯讀式區塊與該第一多次程式區塊分享該些位元線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
12‧‧‧控制閘極
14‧‧‧浮動閘極
21‧‧‧p型源極摻雜區域
22‧‧‧p型汲極摻雜區域
23‧‧‧p型第二摻雜區域
24‧‧‧選擇閘極
26‧‧‧浮動閘極
31、51‧‧‧p型源極摻雜區域
32、52‧‧‧p型汲極摻雜區域
33‧‧‧p型第二摻雜區域
34、54‧‧‧選擇閘極
35、55‧‧‧抹除閘區域
36‧‧‧浮動閘極
38、58‧‧‧n型摻雜區域
39‧‧‧隔離結構
600、700、710、800、900‧‧‧陣列結構
第1圖所繪示為習知具可程式的雙多晶矽層非揮發性記憶體示意圖。
第2A圖~第2C圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體之記憶胞示意圖。
第3A圖~第3D圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體之記憶胞的第一實施例。
第4A圖~第4C圖所繪示為本發明第一實施例於程式狀態、抹除狀態、讀取狀態的偏壓示意圖。
第5A圖~第5C圖所繪示為本發明的單一多晶矽層非揮發性記憶體之記憶胞的第二實施例。
第6圖所繪示為利用第一實施例之記憶胞所建構的陣列結構示意圖。
第7A圖所繪示為利用第一實施例之記憶胞所建構的混合模式陣列結構示意圖。
第7B圖所繪示為利用第一實施例之記憶胞所建構的另一混合模式陣列結構示意圖。
第8圖所繪示為利用第一實施例與第二實施例之記憶胞所建構的混合模式陣列結構示意圖。
第9圖所繪示為利用第一實施例與第二實施例之記憶胞所建構的另一混合模式陣列結構示意圖。
請參照第3A圖~第3D圖，其所繪示為本發明的單一多晶矽層非揮發性記憶體之記憶胞的第一實施例。其中，第3A圖為第一實施例的上視圖；第3B圖為第一實施例的第一方向(a1 a2方向)剖面圖；第3C圖為第一實施例的第二方向(b1 b2方向)剖面圖；以及，第3D為第一實施例的等效電路圖。
由第3A圖與第3B圖可知，本發明第一實施例的記憶胞中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG)，p型源極摻雜區域31連接至源極線電壓(VSL)。再者，p型汲極摻雜區域32可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極36，其p型第二摻雜區域33連接至位元線電壓(VBL)。而N型井區(NW)係連接至一N型井區電壓(VNW)。基本上，第一p型電晶體的選擇閘極34連接至字元線(word line)，而選擇閘極電壓(VSG)即為字元線控制電壓；p型源極摻雜區域31連接至源極線(source line)，而源極線電壓(VSL)即為源極線控制電壓。
一般來說，在形成三個p型摻雜區域31、32、33的離子佈植製程時，浮動閘極36以及選擇閘極34可作為遮罩層(mask)，因此在N型井區(NW)上方的浮動閘極36以及選擇閘極34係屬於p型閘極。
由第3A圖與第3C圖可知，本發明第一實施例的記 憶胞中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型摻雜區域38，而上述第一p型電晶體、第二p型電晶體與n型電晶體即形成為一個多次程式的記憶胞(MTP cell)。
如第3A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，VEL)。而P型井區(PW)係連接至一P型井區電壓(VPW)。再者，由第3C圖可知，抹除閘區域35與N型井區(NW)之間可以被隔離結構(isolating structure)39所區隔，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI)。
在形成n型摻雜區域38的離子佈植製程時，浮動閘極36可作為遮罩層，因此在抹除閘區域35上方的浮動閘極36係屬於n型閘極。
第4A圖至第4C圖係分別繪示第一實施例之記憶胞在程式狀態(programmed state)、抹除狀態(erased state)、讀取狀態(read state)的偏壓電壓示意圖。
如第4A圖所示，於程式狀態時，位元線電壓(VBL)、抹除線電壓(VEL)、與P型井區電壓(VPW)皆為一接地電壓(0V)；N型井區電壓(VNW)與源極線電壓(VSL)皆為一第一正電壓(Vpp)，第一正電壓(Vpp)範圍可在+3.0V至+9.5V之間。因此，當熱載子(例如電子)經過浮動閘極36對應的通道區(channel area)時，即可注入浮動閘極36中。很明顯地，本發明的非揮發性記憶體並不需要使用傳統的控制閘來將熱載子陷入浮動閘中，再者此程式狀態的動作原理與美國專利US6678190相同，因此不再贅述。
如第4B圖所示，於抹除狀態時，位元線電壓(VBL)、 源極線電壓(VSL)、N型井區電壓(VNW)、以及P型井區電壓(VPW)皆為一接地電壓(0V)；而抹除線電壓(VEL)為一第二正電壓(VEE)，其範圍可在+6.5V至+18V之間。如第4B圖所示，當抹除線電壓(VEL)為第二正電壓(VEE)時，儲存在浮動閘極36的儲存載子將由浮動閘極36被拉出，並經由n型摻雜區域38離開非揮發性記憶體。因此，於抹除狀態後，浮動閘極36內將不會有儲存載子。
如第4C圖所示，於讀取狀態時，位元線電壓(VBL)為接地電壓(0V)、源極線電壓(VSL)為1.8V、N型井區電壓(VNW)為1.8V、抹除線電壓(VEL)與P型井區電壓(VPW)皆為一接地電壓(0V)。而根據浮動閘極36上是否有儲存載子，將會獲得不同的讀取電流(read current，IR)。換句話說，於讀取狀態時根據讀取電流(IR)即可得知非揮發性記憶體的儲存狀態。一般來說，於第一儲存狀態時(例如“0”狀態)，讀取電流(IR)大於5μA；於第二儲存狀態時(例如“1”狀態)，讀取電流(IR)小於0.1μA。再者，上述的各個偏壓並未被限定於固定的電壓。舉例來說，位元線電壓(VBL)實際上可以被偏壓於0V至0.5V之間；源極線電壓(VSL)以及N型井區電壓(VNW)可在VDD以及VDD2之間；抹除線電壓(VEL)可在0V以及VDD2之間；其中VDD的電壓係為非揮發性記憶體中的核心電路(core device)的電壓，而VDD2則為非揮發性記憶體中的輸出入電路(IO device)的電壓。
再者，由第3A圖~第3D圖所繪示之第一實施例的記憶胞可知，此記憶胞係將抹除閘區域(erase gate region)連接至抹除線(erase line)，並且適當地提供抹除線電壓VEL用來抹除儲存於浮動閘極36中的電荷。換言之，當第一實施例的記憶胞並未連接至抹除線(erase line)或者抹除線與抹除閘區域之間的接觸洞(contact hole)被移除時，即無法進行抹除動作。此時，第一實施例之記憶胞即成為一次程式的記憶胞(OTP cell)。
再者，請參照第5A圖~第5C圖，其所繪示為本發明的單一多晶矽層非揮發性記憶體之記憶胞的第二實施例。其 中，第5A圖為第二實施例的上視圖；第5B圖為第二實施例的第一方向(a1 a2方向)剖面圖；以及，第5C為第二實施例的等效電路圖。
相較於第一實施例之記憶胞，其差異在於缺少了浮動閘極之製程。換句話說，於製造第一實施例記憶胞的過程，省略特定記憶胞的浮動閘極之製程，這些特定的記憶胞即形成第二實施例之記憶胞。由第5A圖與第5B圖可知，由於少了浮動閘極，本發明第二實施例之記憶胞中包括一個p型電晶體製作於一N型井區(NW)。在N型井區NW中包括二個p型摻雜區域51、52，在二個p型摻雜區域51、52之間的表面上方包括一個由多晶矽(polysilicon)所組成的閘極54。
基本上，此p型電晶體係作為選擇電晶體，其選擇閘極54連接至一選擇閘極電壓(VSG)，p型源極摻雜區域51連接至源極線電壓(VSL)。再者，p型汲極摻雜區域52連接至位元線電壓(VBL)。而N型井區(NW)係連接至一N型井區電壓(VNW)。基本上，p型電晶體的選擇閘極54連接至字元線(word line)，而選擇閘極電壓(VSG)即為字元線控制電壓；p型源極摻雜區域51連接至源極線(source line)，而源極線電壓(VSL)即為源極線控制電壓。
再者，由於第二實施例之記憶胞缺少了浮動閘極之製程。因此，抹除閘區域55中的n型摻雜區域58並無法形成n型電晶體。並且，抹除閘區域55與p型電晶體之間並未達成連接關係。
一般來說，光罩式唯獨記憶體是在製造過程中，直接定義每個記憶胞的儲存狀態。因此，當光罩式唯獨記憶體出廠後，所有的在每個光罩式唯獨記憶胞(ROM cell)已經記錄了對應的儲存狀態。並且，使用者僅能夠讀取光罩式唯獨記憶胞中的儲存狀態，而無法編程儲存狀態。換句話說，使用者可先利用多次程式的記憶胞(MTP cells)來測試使用者的程式碼，然後決定最後的儲存狀態，並提供給光罩式唯獨記憶胞的製造商。當記憶體的 製造商製造完成的光罩式唯獨記憶體並送到使用者的手中時，所有的儲存狀態已經記錄在其中並且無法再進行編程與抹除動作。
根據本發明的實施例，第一實施例與第二實施例之記憶胞可作為儲存狀態“0”與“1”的二個不同儲存狀態的光罩式唯獨記憶胞(Mask read only memory cell，簡稱ROM cell)。
舉例來說：於讀取狀態時，提供位元線電壓(VBL)為接地電壓(0V)、源極線電壓(VSL)為1.8V、N型井區電壓(VNW)為1.8V與P型井區電壓(VPW)為接地電壓(0V)至二個實施例之記憶胞。於提供選擇閘極電壓電壓(VSG)時，第二實施例之記憶胞會產生較大的讀取電流，並可視為第一儲存狀態(例如“0”)；而第一實施例之記憶胞會產生較小的讀取電流，並可視為第二儲存狀態(例如“1”)。
請參照第6圖，其所繪示為利用第一實施例之記憶胞所建構的陣列結構示意圖。如第6圖所示，陣列結構600中的記憶胞皆為多次程式的記憶胞(MTP cell)。而每一個多次程式的記憶胞皆包括一第一p型電晶體p1、一第二p型電晶體p2與一第一n型電晶體n1。
第一p型電晶體p1的閘極連接至字元線(word line)，源極連接至源極線(source line)；第二p型電晶體p2的汲極連接至位元線(bit line)，源極連接至第一p型電晶體p1的汲極；第一n型電晶體n1的閘極連接至第二p型電晶體p2的閘極，汲極與源極連接至抹除線(erase line)。再者，第二p型電晶體p2與第一n型電晶體n1的閘極為相同的一浮動閘極(floating gate)，第一n型電晶體n1的汲極與源極為抹除閘區域(erase gate region)。
再者，相同於第一實施例的記憶胞，第6圖中的第一p型電晶體p1與第二p型電晶體p2也是建構於N型井區(NW)中，並且連接至N型井區電壓(VNW)，而N型井區電壓(VNW)可相同於源極線電壓(VSL)，第6圖中不再繪示N型井區(NW)與N型 井區電壓(VNW)的連接關係。
以下以MTP0區塊(MTP0 section)的一列(row)記憶胞C00~C03為例來作說明。MTP0區塊的一列記憶胞C00~C03，皆連接至字元線WL0、源極線SL0、抹除線EL0。再者，記憶胞C00連接至位元線BL0；記憶胞C01連接至位元線BL1；記憶胞C02連接至位元線BL2；記憶胞C03連接至位元線BL3。其他MTP1區塊~MTP3區塊的其他列記憶胞C10~C13、C20~C23、C30~C33連接關係類似，不再贅述。
根據第6圖的陣列結構600可知，控制電路(未繪示)可利用字元線WL0、源極線SL0、抹除線EL0以及位元線BL0~BL3來程式(program)、讀取(read)或者抹除(erase)MTP0區塊的記憶胞C00~C03。同理，控制電路(未繪示)也可以利用對應的信號線來操控陣列結構600中的其他記憶胞，此處不再贅述。
另外，由於第一實施例的記憶胞未連接至抹除線時，該記憶胞即成為一次程式的記憶胞(OTP cell)。因此，本發明更可以設計具有一次程式的記憶胞(OTP cell)以及多次程式的記憶胞(MTP cell)的混合模式(mixed mode)陣列結構。
請參照第7A圖，其所繪示為利用第一實施例之記憶胞所建構的混合模式陣列結構示意圖。其中，陣列結構700中每一個多次程式的記憶胞皆包括一第一p型電晶體p1、一第二p型電晶體p2與一第一n型電晶體n1；每一個一次程式的記憶胞皆包括一第三p型電晶體p3、一第四p型電晶體p4與一第二n型電晶體n2。
第一p型電晶體p1的閘極連接至字元線(word line)，源極連接至源極線(source line)；第二p型電晶體p2的汲極連接至位元線(bit line)，源極連接至第一p型電晶體p1的汲極；第一n型電晶體n1的閘極連接至第二p型電晶體p2的閘極，汲極與源極連接至抹除線(erase line)。再者，第二p型電晶體p2與第一n型電晶體n1的閘極為相同的一浮動閘極(floating gate)， 第一n型電晶體n1的汲極與源極為抹除閘區域(erase gate region)。
同理，第7A圖中的第一p型電晶體p1、第二p型電晶體p2、第三p型電晶體p3與第四p型電晶體p4也是建構於N型井區(NW)中，並且連接至N型井區電壓(VNW)，而N型井區電壓(VNW)可相同於源極線電壓(VSL)，第7A圖中不再繪示N型井區(NW)與N型井區電壓(VNW)的連接關係。
以MTP0區塊的一列記憶胞C20~C23為例來作說明。MTP0區塊的一列記憶胞C20~C23，皆連接至字元線WL2、源極線SL1、抹除線EL0。再者，記憶胞C20連接至位元線BL0；記憶胞C21連接至位元線BL1；記憶胞C22連接至位元線BL3；記憶胞C23連接至位元線BL3。其他MTP1區塊的其他列記憶胞C30~C33連接關係類似，不再贅述。
第三p型電晶體p3的閘極連接至字元線(word line)，源極連接至源極線(source line)；第四p型電晶體p4的汲極連接至位元線(bit line)，源極連接至第三p型電晶體p3的汲極；第二n型電晶體n1的閘極連接至第四p型電晶體p4的閘極，汲極與源極為浮接(floating)。再者，第四p型電晶體p4與第二n型電晶體n2的閘極為相同的一浮動閘極(floating gate)，第二n型電晶體n2的汲極與源極為抹除閘區域(erase gate region)。
以OTP0區塊的一列記憶胞C00~C03為例來作說明。MTP0區塊的一列記憶胞C00~C03，皆連接至字元線WL0、源極線SL0。再者，記憶胞C00連接至位元線BL0；記憶胞C01連接至位元線BL1；記憶胞C02連接至位元線BL2；記憶胞C03連接至位元線BL3。其他OTP1區塊的其他列記憶胞C10~C13連接關係類似，不再贅述。
根據第7A圖的陣列結構700可知，控制電路(未繪示)可利用字元線WL2、源極線SL1、抹除線EL0以及位元線BL0~BL3來程式(program)、讀取(read)或者抹除(erase)MTP0區 塊中的記憶胞C20~C23。同理，控制電路(未繪示)也可以利用對應的信號線來操控陣列結構700中的其他MTP1區塊中的記憶胞C30~C33，此處不再贅述。
再者，由於OTP0區塊與OTP1區塊中的記憶胞C00~C03、C10~C13皆未連接至抹除線。因此，控制電路(未繪示)可利用字元線WL0、源極線SL0、以及位元線BL0~BL3來進行一次的程式(program)與讀取(read)OTP0區塊中的記憶胞C00~C03。而控制電路(未繪示)也可以利用對應的信號線來操控陣列結構700中的其他OTP1區塊中的記憶胞C10~C13，此處不再贅述。
由以上的說明可知，在製作單一多晶矽層非揮發性記憶體的陣列結構時，控制部分的記憶胞未連接至抹除線。即可完成具有一次程式的記憶胞(OTP cell)以及多次程式的記憶胞(MTP cell)的混合模式(mixed mode)陣列結構。
另外，由於第一實施例中的一次程式的記憶胞(OTP cell)中不需要抹除閘區域，因此可以進一步地於製造混合模式(mixed mode)陣列結構時，直接省略OTP0與OTP1區塊中形成抹除閘區域的製程並使得n型電晶體無法形成。運用上述省略形成抹除閘區域的製程，可進一步縮小陣列結構的尺寸(size)。
請參照第7B圖，其所繪示為利用第一實施例記憶胞所建構的另一陣列結構示意圖。其中，陣列結構710中的每一個多次程式的記憶胞皆包括一第一p型電晶體p1、一第二p型電晶體p2與一第一n型電晶體n1；每一個一次程式的記憶胞皆包括一第三p型電晶體p3與一第四p型電晶體p4。其中，MTP0區塊與MTP1區塊的記憶胞C20~C23、C30~C33之連接關係不再贅述。再者，相較於第7A圖，一次程式的記憶胞中已無一第二n型電晶體，使得其尺寸可有效地縮減。
同理，第7B圖中的第一p型電晶體p1、第二p型電晶體p2、第三p型電晶體p3與第四p型電晶體p4也是建構於 N型井區(NW)中，並且連接至N型井區電壓(VNW)，而N型井區電壓(VNW)可相同於源極線電壓(VSL)，第7B圖中不再繪示N型井區(NW)與N型井區電壓(VNW)的連接關係。
第三p型電晶體p3的閘極連接至字元線(word line)，源極連接至源極線(source line)；第四p型電晶體p4的汲極連接至位元線(bit line)，源極連接至第三p型電晶體p3的汲極，閘極為浮接(floating)。亦即，第四p型電晶體p4的閘極為浮動閘極(floating gate)。
以OTP0’區塊的一列記憶胞C00~C03為例來作說明。MTP0區塊的記憶胞C00~C03，皆連接至字元線WL0、源極線SL0。再者，記憶胞C00連接至位元線BL0；記憶胞C01連接至位元線BL1；記憶胞C02連接至位元線BL2；記憶胞C03連接至位元線BL3。其他OTP1’區塊的其他列記憶胞C10~C13連接關係類似，不再贅述。
根據第7B圖的陣列結構710可知，控制電路(未繪示)可程式(program)、讀取(read)或者抹除(erase)MTP0區塊以及MTP1區塊中的記憶胞C20~C23、C30~C33。而控制電路(未繪示)可程式(program)或讀取(read)OTP0’區塊以及OTP1’區塊中的記憶胞C00~C03、C10~C13。
同理，相較於MP0區塊與MP1區塊，OTP0’區塊與OTP1’區塊中的記憶胞C00~C03、C10~C13中的抹除閘區域接線或接觸點(contact hole)被移除。因此，控制電路(未繪示)可利用字元線WL0、源極線SL0、以及位元線BL0~BL3來進行一次的程式(program)與讀取(read)OTP0’區塊中的記憶胞C00~C03。而控制電路(未繪示)也可以利用對應的信號線來操控陣列結構710中的其他OTP1’區塊中的記憶胞C10~C13，此處不再贅述。
另外，由於製造第一實施例的記憶胞時，可以選擇性地省略浮動閘極的製程並形成第二實施例的記憶胞。因此，本發明更可以設計具有光罩式唯獨記憶胞(ROM cell)以及多次程式 的記憶胞(MTP cell)的混合模式(mixed mode)陣列結構。
請參照第8圖，其所繪示為利用第一實施例與第二實施例之記憶胞所建構的混合模式陣列結構示意圖。其中，在陣列結構800中的MTP0與MTP1區塊中，每一個多次程式的記憶胞皆包括一第一p型電晶體p1、一第二p型電晶體p2與一第一n型電晶體n1；在ROM0與ROM1區塊中，每個第一儲存狀態的記憶胞中皆包括一第一p型電晶體p1、與一抹除閘區域e1；每個第二儲存狀態的記憶胞中皆包括一第一p型電晶體p1、一第二p型電晶體p2與一第一n型電晶體n1。其中，在MTP0與MTP1區塊中的記憶胞連接關係相同於第7A圖，此處不再贅述。
同理，第8圖中的第一p型電晶體p1與第二p型電晶體p4也是建構於N型井區(NW)中，並且連接至N型井區電壓(VNW)，而N型井區電壓(VNW)可相同於源極線電壓(VSL)，第8圖中不再繪示N型井區(NW)與N型井區電壓(VNW)的連接關係。
在ROM0區塊中，定義記憶胞C00為第一儲存狀態(例如“0”)、記憶胞C01為第二儲存狀態(例如“1”)、記憶胞C02為第二儲存狀態(例如“1”)、記憶胞C03為第一儲存狀態(例如“0”)。因此，在陣列結構800的製造過程中，記憶胞C00與記憶胞C03需要省略浮動閘極的製程，並成為第二實施例之記憶胞；而記憶胞C01與記憶胞C02則成為第一實施例之記憶胞。同理，在ROM1區塊中的記憶胞狀態不再贅述。
以ROM0區塊的一列記憶胞C00~C03為例來作說明。ROM0區塊的一列記憶胞C00~C03，皆連接至字元線WL0、源極線SL0。再者，記憶胞C00與記憶胞C03的第一p型電晶體p1之汲極分別連接至位元線BL0及BL3；記憶胞C01與記憶胞C02的第二p型電晶體p2之汲極分別連接至位元線BL1及BL2。再者，記憶胞C01與記憶胞C02的第一n型電晶體n1之汲極與源極為浮接(floating)，且記憶胞C00與記憶胞C03的抹除閘區域e1為浮接。根據本發明的另一實施例，在製作ROM0與ROM1 區塊的製程中，也可直接省略抹除閘區域e1以及第一n型電晶體n1的製程以減少記憶胞之尺寸。
根據第8圖的陣列結構800可知，控制電路(未繪示)可利用字元線WL2、源極線SL1、抹除線EL0以及位元線BL0~BL3來程式(program)、讀取(read)或者抹除(erase)MTP0區塊中的記憶胞C20~C23。同理，控制電路(未繪示)也可以利用對應的信號線來操控陣列結構800中的其他MTP1區塊中的其他列記憶胞C30~C33，此處不再贅述。
再者，控制電路(未繪示)可利用字元線WL0、源極線SL0、以及位元線BL0~BL3來讀取ROM0區塊中的記憶胞C00~C03，並且獲得記憶胞C00為第一儲存狀態、記憶胞C01為第二儲存狀態、記憶胞C02為第二儲存狀態、記憶胞C03為第一儲存狀態之結果。同理，控制電路(未繪示)也可以利用對應的信號線來操控陣列結構800中的其他ROM1區塊中的記憶胞C10~C13，此處不再贅述。
由以上的說明可知，在製作單一多晶矽層非揮發性記憶體的陣列結構時，控制特定的記憶胞未製作浮動閘極。即可完成具有光罩式唯獨記憶胞(ROM cell)以及多次程式的記憶胞(MTP cell)的混合模式(mixed mode)陣列結構。
綜合以上第7A圖與第8圖的說明，本發明更可以設計具有光罩式唯獨記憶胞(ROM cell)、一次程式的記憶胞(OTP cell)以及多次程式的記憶胞(MTP cell)的混合模式(mixed mode)陣列結構。
請參照第9圖，其所繪示為利用第一實施例與第二實施例之記憶胞所建構的另一混合模式陣列結構示意圖。於第9圖之陣列結構900其中，共包括MTP0與MTP1區塊，OTP0區塊，與ROM0區塊。換句話說，控制電路(未繪示)可以程式(program)、讀取(read)或者抹除(erase)MTP0與MTP1區塊中的記憶胞；控制電路(未繪示)可以程式(program)以及讀取(read)OTP0 區塊中的記憶胞；控制電路(未繪示)可以讀取(read)ROM0區塊中的記憶胞。其詳細連接關係不再贅述。
同理，第9圖中的第一p型電晶體p1、第二p型電晶體p2、第三p型電晶體p3與第四p型電晶體p4也是建構於N型井區(NW)中，並且連接至N型井區電壓(VNW)，而N型井區電壓(VNW)可相同於源極線電壓(VSL)，第9圖中不再繪示N型井區(NW)與N型井區電壓(VNW)的連接關係。
再者，下表列出陣列結構中MTP區塊、OTP區塊、ROM區塊中個別信號線的操作電壓：
其中，VDD可為1.8V，VPP介於+3.0V~+9.5V之間，VEE介於+6.5V~+18之間。當然，上述的各種電壓只是本發明的一個實施例，並非用來限制本發明。
由以上的說明可知，本發明的優點係提出一種單一多晶矽層非揮發性記憶體的陣列結構。由於記憶胞的製程完全相容，因此可因應使用者的需要，設計出混合模式(mixed mode)陣列結構，或者全部為多次編程記憶胞的陣列結構。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
600‧‧‧陣列結構

Claims (22)

  1. 一種單一多晶矽層非揮發性記憶之陣列結構，包括：一第一字元線；一第二字元線；一第一源極線；一第二源極線；一第一抹除線；一第一位元線；一第二位元線；一第三位元線；一第一記憶胞，該第一記憶胞中具有一第一p型電晶體、一第二p型電晶體、與一第一n型電晶體，其中該第一p型電晶體的源極連接至該第一源極線，該第一p型電晶體的閘極連接至該第一字元線，該第一p型電晶體的汲極連接至該第二p型電晶體的源極，該第二p型電晶體的汲極連接至該第一位元線，該第二p型電晶體的閘極連接至該第一n型電晶體的閘極，該第一n型電晶體的汲極與源極連接至該第一抹除線；一第二記憶胞，該第二記憶胞中具有一第三p型電晶體、一第四p型電晶體、與一第二n型電晶體，其中該第三p型電晶體的源極連接至該第一源極線，該第三p型電晶體的閘極連接至該第一字元線，該第三p型電晶體的汲極連接至該第四p型電晶體的源極，該第四p型電晶體的汲極連接至該第二位元線，該第四p型電晶體的閘極連接至該第二n型電晶體的閘極，該第二n型電晶體的汲極與源極連接至該第一抹除線；以及一第三記憶胞，該第三記憶胞中具有一第五p型電晶體、一第六p型電晶體、與一第三n型電晶體，其中該第五p型電晶體的源極連接至該第二源極線，該第五p型電晶體的閘極連接至該第二字元線，該第五p型電晶體的汲極連接至該第六p型電晶體 的源極，該第六p型電晶體的汲極連接至該第三位元線，該第六p型電晶體的閘極連接至該第三n型電晶體的閘極，該第三n型電晶體的汲極與源極為浮接；其中，該第二p型電晶體與該第一n型電晶體的閘極為相連的一第一浮動閘極；且該第四p型電晶體與該第二n型電晶體的閘極為相連的一第二浮動閘極。
  2. 如申請專利範圍第1項所述之單一多晶矽層非揮發性記憶之陣列結構，更包括：一第三字元線；一第三源極線；一第四記憶胞，該第四記憶胞中具有一第七p型電晶體、一第八p型電晶體、與一第四n型電晶體，其中該第七p型電晶體的源極連接至該第三源極線，該第七p型電晶體的閘極連接至該第三字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連接至該第一位元線，該第八p型電晶體的閘極連接至該第四n型電晶體的閘極，該第四n型電晶體的汲極與源極連接至該第一抹除線；以及一第五記憶胞，該第五記憶胞中具有一第九p型電晶體、一第十p型電晶體、與一第五n型電晶體，其中該第九p型電晶體的源極連接至該第三源極線，該第九p型電晶體的閘極連接至該第三字元線，該第九p型電晶體的汲極連接至該第十p型電晶體的源極，該第十p型電晶體的汲極連接至該第二位元線，該第十p型電晶體的閘極連接至該第五n型電晶體的閘極，該第五n型電晶體的汲極與源極連接至該第一抹除線；其中，該第八p型電晶體與該第四n型電晶體的閘極為相連的一第三浮動閘極；且該第十p型電晶體與該第五n型電晶體的閘極為相連的一第四浮動閘極。
  3. 如申請專利範圍第1項所述之單一多晶矽層非揮發性記憶之陣列結構，其中，該第六p型電晶體與該第三n型電晶體的閘極為相連的一第三浮動閘極。
  4. 如申請專利範圍第3項所述之單一多晶矽層非揮發性記憶之陣列結構，更包括：一第四位元線；以及一第四記憶胞，該第四記憶胞中具有一第七p型電晶體、一第八p型電晶體、與一第四n型電晶體，其中該第七p型電晶體的源極連接至該第二源極線，該第七p型電晶體的閘極連接至該第二字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連接至該第四位元線，該第八p型電晶體的閘極連接至該第四n型電晶體的閘極，該第四n型電晶體的汲極與源極為浮接；其中，該第八p型電晶體與該第四n型電晶體的閘極為相連的一第四浮動閘極。
  5. 一種單一多晶矽層非揮發性記憶之陣列結構，包括：一第一字元線；一第二字元線；一第一源極線；一第二源極線；一第一抹除線；一第一位元線；一第二位元線；一第三位元線；一第一記憶胞，該第一記憶胞中具有一第一p型電晶體、一第二p型電晶體、與一第一n型電晶體，其中該第一p型電晶體的源極連接至該第一源極線，該第一p型電晶體的閘極連接至該 第一字元線，該第一p型電晶體的汲極連接至該第二p型電晶體的源極，該第二p型電晶體的汲極連接至該第一位元線，該第二p型電晶體的閘極連接至該第一n型電晶體的閘極，該第一n型電晶體的汲極與源極連接至該第一抹除線；一第二記憶胞，該第二記憶胞中具有一第三p型電晶體、一第四p型電晶體、與一第二n型電晶體，其中該第三p型電晶體的源極連接至該第一源極線，該第三p型電晶體的閘極連接至該第一字元線，該第三p型電晶體的汲極連接至該第四p型電晶體的源極，該第四p型電晶體的汲極連接至該第二位元線，該第四p型電晶體的閘極連接至該第二n型電晶體的閘極，該第二n型電晶體的汲極與源極連接至該第一抹除線；以及一第三記憶胞，該第三記憶胞中具有一第五p型電晶體與一第六p型電晶體，其中該第五p型電晶體的源極連接至該第二源極線，該第五p型電晶體的閘極連接至該第二字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電晶體的汲極連接至該第三位元線，該第六p型電晶體的閘極為浮接；其中，該第二p型電晶體與該第一n型電晶體的閘極為相連的一第一浮動閘極；且該第四p型電晶體與該第二n型電晶體的閘極為相連的一第二浮動閘極。
  6. 如申請專利範圍第5項所述之單一多晶矽層非揮發性記憶之陣列結構，更包括：一第四位元線；以及一第四記憶胞，該第四記憶胞中具有一第七p型電晶體與一第八p型電晶體，其中該第七p型電晶體的源極連接至該第二源極線，該第七p型電晶體的閘極連接至該第二字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連接至該第四位元線，該第八p型電晶體的閘極為浮 接。
  7. 一種單一多晶矽層非揮發性記憶之陣列結構，包括：一第一字元線；一第二字元線；一第一源極線；一第二源極線；一第一抹除線；一第一位元線；一第二位元線；一第三位元線；一第一記憶胞，該第一記憶胞中具有一第一p型電晶體、一第二p型電晶體、與一第一n型電晶體，其中該第一p型電晶體的源極連接至該第一源極線，該第一p型電晶體的閘極連接至該第一字元線，該第一p型電晶體的汲極連接至該第二p型電晶體的源極，該第二p型電晶體的汲極連接至該第一位元線，該第二p型電晶體的閘極連接至該第一n型電晶體的閘極，該第一n型電晶體的汲極與源極連接至該第一抹除線；一第二記憶胞，該第二記憶胞中具有一第三p型電晶體、一第四p型電晶體、與一第二n型電晶體，其中該第三p型電晶體的源極連接至該第一源極線，該第三p型電晶體的閘極連接至該第一字元線，該第三p型電晶體的汲極連接至該第四p型電晶體的源極，該第四p型電晶體的汲極連接至該第二位元線，該第四p型電晶體的閘極連接至該第二n型電晶體的閘極，該第二n型電晶體的汲極與源極連接至該第一抹除線；以及一第三記憶胞，該第三記憶胞中具有一第五p型電晶體與一第六p型電晶體，其中該第五p型電晶體的源極連接至該第二源極線，該第五p型電晶體的閘極連接至該第二字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電 晶體的汲極連接至該第三位元線；其中，該第二p型電晶體與該第一n型電晶體的閘極為相連的一第一浮動閘極；且該第四p型電晶體與該第二n型電晶體的閘極為相連的一第二浮動閘極。
  8. 如申請專利範圍第7項所述之單一多晶矽層非揮發性記憶之陣列結構，更包括：一第四位元線；以及一第四記憶胞，該第四記憶胞中具有一第七p型電晶體，其中該第七p型電晶體的源極連接至該第二源極線，該第七p型電晶體的閘極連接至該第二字元線，該第七p型電晶體的汲極連接至該第四位元線；其中，該第四記憶胞記錄一第一儲存狀態且該第三記憶胞記錄一第二儲存狀態。
  9. 一種單一多晶矽層非揮發性記憶之陣列結構，包括：一第一多次程式區塊包括一第一列的複數個多次程式記憶胞連接至一第一字元線、一第一源極線、一第一抹除線與複數條位元線；一第二多次程式區塊包括一第二列的複數個多次程式記憶胞連接至一第二字元線、一第二源極線，其中該第二多次程式區塊與該第一多次程式區塊分享該第一抹除線與該些位元線；以及一第一一次程式區塊包括一第三列的複數個一次程式記憶胞連接至一第三字元線，其中該第一一次程式區塊與該第一多次程式區塊分享該第一源極線與該些位元線。
  10. 如申請專利範圍第9項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該些位元線包括一第一位元線與一第二位元線； 其中，該第一多次程式區塊包括一第一記憶胞，該第一記憶胞包括：一第一p型電晶體、一第二p型電晶體、與一第一n型電晶體，該第一p型電晶體的源極連接至該第一源極線，該第一p型電晶體的閘極連接至該第一字元線，該第一p型電晶體的汲極連接至該第二p型電晶體的源極，該第二p型電晶體的汲極連接至該第一位元線，該第二p型電晶體的閘極連接至該第一n型電晶體的閘極，該第一n型電晶體的汲極與源極連接至該第一抹除線；以及其中，該第一多次程式區塊包括一第二記憶胞，該第二記憶胞包括：一第三p型電晶體、一第四p型電晶體、與一第二n型電晶體，該第三p型電晶體的源極連接至該第一源極線，該第三p型電晶體的閘極連接至該第一字元線，該第三p型電晶體的汲極連接至該第四p型電晶體的源極，該第四p型電晶體的汲極連接至該第二位元線，該第四p型電晶體的閘極連接至該第二n型電晶體的閘極，該第二n型電晶體的汲極與源極連接至該第一抹除線。
  11. 如申請專利範圍第10項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該第二多次程式區塊包括一第三記憶胞，該第三記憶胞包括：一第五p型電晶體、一第六p型電晶體、與一第三n型電晶體，該第五p型電晶體的源極連接至該第二源極線，該第五p型電晶體的閘極連接至該第二字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電晶體的汲極連接至該第一位元線，該第六p型電晶體的閘極連接至該第三n型電晶體的閘極，該第三n型電晶體的汲極與源極連接至該第一抹除線；以及其中，該第二多次程式區塊包括一第四記憶胞，該第四記憶胞包括：一第七p型電晶體、一第八p型電晶體、與一第四n型電晶體，該第七p型電晶體的源極連接至該第二源極線，該第七 p型電晶體的閘極連接至該第二字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連接至該第二位元線，該第八p型電晶體的閘極連接至該第四n型電晶體的閘極，該第四n型電晶體的汲極與源極連接至該第一抹除線。
  12. 如申請專利範圍第10項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該第一一次程式區塊包括一第三記憶胞，該第三記憶胞包括：一第五p型電晶體、一第六p型電晶體、與一第三n型電晶體，該第五p型電晶體的源極連接至該第一源極線，該第五p型電晶體的閘極連接至該第三字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電晶體的汲極連接至該第一位元線，該第六p型電晶體的閘極連接至該第三n型電晶體的閘極，該第三n型電晶體的汲極與源極為浮接；以及其中，該第一一次程式區塊包括一第四記憶胞，該第四記憶胞包括：一第七p型電晶體、一第八p型電晶體、與一第四n型電晶體，該第七p型電晶體的源極連接至該第一源極線，該第七p型電晶體的閘極連接至該第三字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連接至該第二位元線，該第八p型電晶體的閘極連接至該第四n型電晶體的閘極，該第四n型電晶體的汲極與源極為浮接。
  13. 如申請專利範圍第10項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該第一一次程式區塊包括一第三記憶胞，該第三記憶胞包括：一第五p型電晶體與一第六p型電晶體，該第五p型電晶體的源極連接至該第一源極線，該第五p型電晶體的閘極連接至該第三字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電晶體的汲極連接至該第一 位元線，該第六p型電晶體的閘極為浮接；以及其中，該第一一次程式區塊包括一第四記憶胞，該第四記憶胞包括：一第七p型電晶體與一第八p型電晶體，該第七p型電晶體的源極連接至該第一源極線，該第七p型電晶體的閘極連接至該第三字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連接至該第二位元線，該第八p型電晶體的閘極為浮接。
  14. 如申請專利範圍第10項所述之單一多晶矽層非揮發性記憶之陣列結構，更包括：一第二一次程式區塊包括一第四列的複數個一次程式記憶胞連接至一第四字元線、一第三源極線，其中該第二一次程式區塊、該第一多次程式區塊、該第二多次程式區塊與該第一一次程式區塊分享該些位元線。
  15. 如申請專利範圍第14項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該第二一次程式區塊包括一第三記憶胞，該第三記憶胞包括：一第五p型電晶體、一第六p型電晶體、與一第三n型電晶體，該第五p型電晶體的源極連接至該第三源極線，該第五p型電晶體的閘極連接至該第四字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電晶體的汲極連接至該第一位元線，該第六p型電晶體的閘極連接至該第三n型電晶體的閘極，該第三n型電晶體的汲極與源極為浮接；以及其中，該第二一次程式區塊包括一第四記憶胞，該第四記憶胞包括：一第七p型電晶體、一第八p型電晶體、與一第四n型電晶體，該第七p型電晶體的源極連接至該第三源極線，該第七p型電晶體的閘極連接至該第四字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連 接至該第二位元線，該第八p型電晶體的閘極連接至該第四n型電晶體的閘極，該第四n型電晶體的汲極與源極為浮接。
  16. 如申請專利範圍第14項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該第二一次程式區塊包括一第三記憶胞，該第三記憶胞包括：一第五p型電晶體與一第六p型電晶體，該第五p型電晶體的源極連接至該第三源極線，該第五p型電晶體的閘極連接至該第四字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電晶體的汲極連接至該第一位元線，該第六p型電晶體的閘極為浮接；以及其中，該第二一次程式區塊包括一第四記憶胞，該第四記憶胞包括：一第七p型電晶體與一第八p型電晶體，該第七p型電晶體的源極連接至該第三源極線，該第七p型電晶體的閘極連接至該第四字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連接至該第二位元線，該第八p型電晶體的閘極為浮接。
  17. 如申請專利範圍第10項所述之單一多晶矽層非揮發性記憶之陣列結構，更包括：一第一唯讀式區塊包括一第四列的複數個唯讀式記憶胞連接至一第四字元線、一第三源極線，其中該第一唯讀式區塊、該第一多次程式區塊、該第二多次程式區塊與該第一一次程式區塊分享該些位元線。
  18. 如申請專利範圍第17項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該第一唯讀式區塊包括一第三記憶胞，該第三記憶胞包括：一第五p型電晶體與一第六p型電晶體，該第五p型電晶體的源極連接至該第三源極線，該第五p型電晶體的閘極連接至該第四字元線，該第五p型電晶體的汲極連接至該第 六p型電晶體的源極，該第六p型電晶體的汲極連接至該第二位元線；其中該第一唯讀式區塊包括一第四記憶胞，該第四記憶胞包括：一第七p型電晶體，其中該第七p型電晶體的源極連接至該第三源極線，該第七p型電晶體的閘極連接至該第四字元線，該第七p型電晶體的汲極連接至該第一位元線。
  19. 一種單一多晶矽層非揮發性記憶之陣列結構，包括：一第一多次程式區塊包括一第一列的複數個多次程式記憶胞連接至一第一字元線、一第一源極線、一第一抹除線與複數條位元線；一第二多次程式區塊包括一第二列的複數個多次程式記憶胞連接至一第二字元線、一第二源極線，其中該第二多次程式區塊與該第一多次程式區塊分享該第一抹除線與該些位元線；一第一唯讀式區塊包括一第三列的複數個唯讀式記憶胞連接至一第三字元線，其中該第一唯讀式區塊與該第一多次程式區塊分享該第一源極線與該些位元線；以及一第二唯讀式區塊包括一第四列的複數個唯讀式記憶胞連接至一第四字元線與一第三源極線，其中該第二唯讀式區塊與該第一多次程式區塊分享該些位元線。
  20. 如申請專利範圍第19項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該些位元線包括一第一位元線與一第二位元線；其中，該第一多次程式區塊包括一第一記憶胞，該第一記憶胞包括：一第一p型電晶體、一第二p型電晶體、與一第一n型電晶體，該第一p型電晶體的源極連接至該第一源極線，該第一p型電晶體的閘極連接至該第一字元線，該第一p型電晶體的汲極連接至該第二p型電晶體的源極，該第二p型電晶體的汲極連 接至該第一位元線，該第二p型電晶體的閘極連接至該第一n型電晶體的閘極，該第一n型電晶體的汲極與源極連接至該第一抹除線；以及其中，該第一多次程式區塊包括一第二記憶胞，該第二記憶胞包括：一第三p型電晶體、一第四p型電晶體、與一第二n型電晶體，該第三p型電晶體的源極連接至該第一源極線，該第三p型電晶體的閘極連接至該第一字元線，該第三p型電晶體的汲極連接至該第四p型電晶體的源極，該第四p型電晶體的汲極連接至該第二位元線，該第四p型電晶體的閘極連接至該第二n型電晶體的閘極，該第二n型電晶體的汲極與源極連接至該第一抹除線。
  21. 如申請專利範圍第20項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該第二多次程式區塊包括一第三記憶胞，該第三記憶胞包括：一第五p型電晶體、一第六p型電晶體、與一第三n型電晶體，該第五p型電晶體的源極連接至該第二源極線，該第五p型電晶體的閘極連接至該第二字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電晶體的汲極連接至該第一位元線，該第六p型電晶體的閘極連接至該第三n型電晶體的閘極，該第三n型電晶體的汲極與源極連接至該第一抹除線；以及其中，該第二多次程式區塊包括一第四記憶胞，該第四記憶胞包括：一第七p型電晶體、一第八p型電晶體、與一第四n型電晶體，該第七p型電晶體的源極連接至該第二源極線，該第七p型電晶體的閘極連接至該第二字元線，該第七p型電晶體的汲極連接至該第八p型電晶體的源極，該第八p型電晶體的汲極連接至該第二位元線，該第八p型電晶體的閘極連接至該第四n型電晶體的閘極，該第四n型電晶體的汲極與源極連接至該第一抹除線。
  22. 如申請專利範圍第20項所述之單一多晶矽層非揮發性記憶之陣列結構，其中該第一唯讀式區塊包括一第三記憶胞，該第三記憶胞包括：一第五p型電晶體與一第六p型電晶體，該第五p型電晶體的源極連接至該第一源極線，該第五p型電晶體的閘極連接至該第三字元線，該第五p型電晶體的汲極連接至該第六p型電晶體的源極，該第六p型電晶體的汲極連接至該第一位元線；以及其中該第一唯讀式區塊包括一第四記憶胞，該第四記憶胞包括：一第七p型電晶體，其中該第七p型電晶體的源極連接至該第一源極線，該第七p型電晶體的閘極連接至該第三字元線，該第七p型電晶體的汲極連接至該第二位元線。
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