JP3941943B2

JP3941943B2 - Ｒｏｍ

Info

Publication number: JP3941943B2
Application number: JP2003066617A
Authority: JP
Inventors: 除清祥; 翁偉哲; 沈士傑; 陳信銘; 黄士展; 何明洲
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2003-03-12
Filing date: 2003-03-12
Publication date: 2007-07-11
Anticipated expiration: 2023-03-12
Also published as: EP1463119A1; US6822286B2; JP2004281435A; US20040195589A1

Description

【０００１】
【発明の属する技術分野】
この発明は半導体メモリーに関し、特にROM（Read Only Memory）とその製作方法に関する。また、この発明もシングル−ポリＯＴＰメモリー（single-poly one-time programming memory）を再設計せずにROMに変換して製作する方法を提供する。
【０００２】
【従来の技術】
ROMはデータまたはプログラムを長時間保存するための半導体記憶デバイスであり、特にあらかじめプログラムを不揮発方式で焼き付ける必要がある電子設備、例えばエアコンディショナー、扇風機または自動車のマイクロコントローラーに応用される場合が多い。従来のROMにおいて、プログラムの書き込みはバイナリコードまたはROMコードをもってイオン注入工程を利用してメモリーアレイにおけるトランジスターの閾値電圧を選択的に変更し、それぞれ「０」と「１」のデータを代表するようにさせる。かかるプログラムコードマスクでイオン注入のプログラム書き込みが必要であるメモリーデバイスはマスクROMと呼ばれる。
【０００３】
一般に、半導体ROMはデータをアレイ方式で配列されるメモリーセルに保存する。各メモリーセルは単一のトランジスターにより構成される。しかし、状況により二トランジスターのROMが必要な場合もある。例えば、チップ製造者にとって、メモリーとその周辺回路を再設計せずに、一つか二つのマスクのみ変更することによって、二トランジスターがはめ込まれるＦＰＬＤ（field programmable logic device、フィールドプログラマブルロジックデバイス）の集積回路を、常駐型プログラムが焼き付けられる不揮発性ROMがはめ込まれる集積回路に変えることができる。
【０００４】
従来の集積回路の発展段階において、ファームウェアまたはプログラムコードを焼き付ける前に、以下のステップが必要である。（１）外部フラッシュメモリーを利用して該プログラムコードを保存し、欠陥検出と欠陥除去を順調に進める。（２）ハードウェアの設計を完成した後、フラッシュメモリーはめ込み工程を利用して単一チップ集積回路を製作し、プログラムコードをはめ込まれたフラッシュメモリーに保存し、欠陥検出と欠陥除去を順調に進める。（３）最後に、すべてのハードウェアとソフトウェアの欠陥が検出された後、生産コストを低めるため、該はめ込まれたフラッシュメモリーは、はめ込み型ROMに取り替えられる。しかし、はめ込み型フラッシュメモリーをはめ込み型ROMに取り替える前述の方法は以下の問題を起こす。まず、工程技術の影響で製品の納期を延ばすおそれがある。それに、集積回路がはめ込み型ROMに変えられるため、改めて設計せねばならない。また、その後の集積回路のテストも改めて構成せねばならない。そのため、はめ込み型フラッシュメモリーをはめ込み型ROMに取り替える方法は費用も時間もかかっている。
【０００５】
【発明が解決しようとする課題】
この発明は前述の問題を解決するため、二トランジスター不揮発性ROMの構造と、二トランジスターＦＰＬＤを利用してはめ込み型不揮発性ROMを製作する方法を提供することと、プログラムコードが決められた後、ＦＰＬＤを再設計または製作工程変更をせずに、はめ込み型ROMに直接に変換できる方法を提供することを課題とする。
【０００６】
【課題を解決するための手段】
この発明の好ましい実施例において、不揮発性ROMセルを掲載する。その不揮発性ROMセルは、Ｐ型基板と、該Ｐ型基板に設けられるＮ型ウェルと、該Ｎ型ウェルに形成され、ワードラインに電気的に接続される選択ゲートと、ソースラインに電気的に接続される第一Ｐ^＋ソースドープ領域と、第一Ｐ^＋ドレインドープ領域とを具えるＰＭＯＳ選択トランジスターと、該Ｎ型ウェルに形成されて該ＰＭＯＳ選択トランジスターに直列接続され、フローティングゲートと、該第一Ｐ^＋ドレインドープ領域と電気的に接続される第二Ｐ^＋ソースドープ領域と、ビットラインに電気的に接続されて該第二Ｐ^＋ソースドープ領域とともにフローティングゲートのＰ型チャンネルを形成する第二Ｐ^＋ドレインドープ領域とを具えるＰＭＯＳフローティングゲートトランジスターとを含む。該ROMセルにロジックデータ「１」を書き込もうとする場合、Ｐ型ドーパントを前記フローティングゲートに注入し、前記ＰＭＯＳフローティングゲートトランジスターをデプレッションモードにする。
【０００７】
【発明の実施の形態】
この発明はROMとその製作方法に関する。また、この発明もシングル−ポリＯＴＰメモリーを再設計せずに不揮発性ROMに変換して製作する方法を提供する。その不揮発性ROMにおけるROMセルは、Ｐ型基板と、該Ｐ型基板に設けられるＮ型ウェルと、該Ｎ型ウェルに形成され、ワードラインに電気的に接続される選択ゲートと、ソースラインに電気的に接続される第一Ｐ^＋ソースドープ領域と、第一Ｐ^＋ドレインドープ領域とを具えるＰＭＯＳ選択トランジスターと、該Ｎ型ウェルに形成されて該ＰＭＯＳ選択トランジスターに直列接続され、フローティングゲートと、該第一Ｐ^＋ドレインドープ領域と電気的に接続される第二Ｐ^＋ソースドープ領域と、ビットラインに電気的に接続されて該第二Ｐ^＋ソースドープ領域とともにフローティングゲートのＰ型チャンネルを形成する第二Ｐ^＋ドレインドープ領域とを具えるＰＭＯＳフローティングゲートトランジスターとを含む。該ROMセルにロジックデータ「１」を書き込もうとする場合、Ｐ型ドーパントを前記フローティングゲートに注入し、前記ＰＭＯＳフローティングゲートトランジスターをデプレッションモードにする。
【０００８】
（第１の実施例）
図１を参照されたい。図１はこの発明の第１の実施例による不揮発性ROMアレイ１の部分レイアウトの拡大平面図である。図１に示されるように、不揮発性ROMアレイ１はＮ型ウェル１００に形成されるメモリーセル１０を具える。Ｎ型ウェル１００はＰ型シリコン基板（図面に表示されない）に形成されてもよい。不揮発性ROMアレイ１は更に直交方式で交叉配列されるワードライン３０とビットライン（図面に表示されない）を具える。メモリーセル１０は二つのシングル−ポリＰＭＯＳトランジスター１０１、１０２が直列接続してなる。そのうちＰＭＯＳトランジスター１０１はワードライン３０と電気的に接続される選択ゲート３０１と、Ｐ^＋ソースドープ領域２０１と、Ｐ^＋ドレインドープ領域２０２とを含む。ＰＭＯＳトランジスター１０２はフローティングゲート３０２と、Ｐ^＋ソースドープ領域２０２と、Ｐ^＋ドレインドープ領域２０３とを具える。ＰＭＯＳトランジスター１０１、１０２はＰ^＋ドープ領域２０２を共用し、直列的に接続される。言い換えれば、Ｐ^＋ドープ領域２０２は同時にＰＭＯＳトランジスター１０１のドレインとＰＭＯＳトランジスター１０２のソースとされる。ＰＭＯＳトランジスター１０１のＰ^＋ソースドープ領域２０１はコンタクトホール５０１を通してソースライン（図面に表示されない）と電気的に接続され、メモリーセル１０にソースライン電圧Ｖ_ＳＬを提供する。ＰＭＯＳトランジスター１０２のＰ^＋ドレインドープ領域２０３はコンタクトホール５０２を通してビットライン（図面に表示されない）と電気的に接続され、メモリーセル１０にビットライン電圧Ｖ_ＢＬを提供する。
【０００９】
ＰＭＯＳトランジスター１０２はＰ^＋ソースドープ領域２０２とＰ^＋ドレインドープ領域２０３とフローティングゲートチャンネル領域４０１（斜線部分）からなる。メモリーセル１０にロジックデータ「１」を書き込もうとする場合、フローティングゲートチャンネル領域４０１に適当濃度のあるホウ素などのＰ型ドーパントを注入し、ＰＭＯＳトランジスター１０２がデプレッションモード（depletion mode）で動作できるようにさせる。ホウ素イオンの注入は、フローティングゲートとゲート酸化膜が形成される前に行われてもよい。ROMアレイ１は、更にフローティングゲートチャンネル領域にドーパントが注入されないその他のメモリーセル１１を具え、エンハンスメントモード（enhancement mode）においてロジックデータ「０」を代表する。
【００１０】
図２を参照されたい。図２は図１におけるROMセルのＡＡ‘線に沿った断面図である。図２に示されるように、シングル−ポリＰＭＯＳトランジスター１０１、１０２は直列的に接続されてＮ型ウェル１００に形成される。ホウ素イオンを選択的にメモリーセル１０のフローティングゲートチャンネル領域４０１に注入し、メモリーセル１０がロジックデータ「１」を代表させる。Ｐ型ドーパントの濃度はＮ型ウェル１００のドーパント濃度を上回るのみでよく、一般に１０^１６ｃｍ^−３から１０^１８ｃｍ^−３までである。ホウ素イオンの注入はリードオンリーコードマスク（図面に表示されない）によって行われ、該コードマスクのＰ型ドーパントが注入されるところに開口部があり、Ｐ型ドーパントをフローティングゲートの下方におけるチャンネル領域に注入できるようにさせる。
【００１１】
（第２の実施例）
図３を参照されたい。図３はこの発明の第２の実施例による不揮発性ROMアレイ１ａの部分レイアウトの拡大平面図である。図３に示されるように、ROMアレイ１ａはロジックデータ「１」を代表するメモリーセル１０ａを具える。メモリーセル１０ａはＮ型ウェル１００に形成され、Ｎ型ウェル１００はＰ型シリコン基板（図面に表示されない）に形成されてもよい。ROMアレイ１ａは更に直交方式で交叉配列されるワードライン３０とビットライン（図面に表示されない）を具える。メモリーセル１０ａはシングル−ポリＰＭＯＳトランジスター１０１を具える。ＰＭＯＳトランジスター１０１はワードライン３０と電気的に接続される選択ゲート３０１と、Ｐ^＋ソースドープ領域２０１と、Ｐ^＋ドレインドープ領域２０２とを含む。ＰＭＯＳトランジスター１０１のＰ^＋ソースドープ領域２０１はコンタクトホール５０１を通してソースライン（図面に表示されない）と電気的に接続され、メモリーセル１０ａにソースライン電圧Ｖ_ＳＬを提供する。ＰＭＯＳトランジスター１０１のＰ^＋ドレインドープ領域２０２はコンタクトホール５０２を通してビットライン（図面に表示されない）と電気的に接続され、メモリーセル１０ａにビットライン電圧Ｖ_ＢＬを提供する。図１におけるこの発明の第１の実施例によるメモリーセル１０と比べて、ロジックデータ「１」を代表するメモリーセル１０ａにフローティングゲート（破線部分）はない。言い換えれば、ゲートを形成するマスクをリードオンリーコードと同等とし、ロジックデータ「１」が書き込まれるアドレスのフローティングゲートを取り消す。フローティングゲートチャンネル領域であったところにはその後のドレイン／ソースドープ工程において、同じ濃度のあるＰ型ドーパントが注入される。それはＰＭＯＳトランジスター１０１のＰ^＋ドレインドープ領域２０２を抵抗器に電気的に接続することと同等である。同じく、ROMアレイ１ａは更にフローティングゲートチャンネル領域にドーパントが注入されないその他のメモリーセル１１を具え、エンハンスメントモード（enhancement mode）においてロジックデータ「０」を代表する。注意すべき点は、ロジックデータ「０」を代表するメモリーセル１１も直列接続される二つのＰＭＯＳトランジスターにより構成される。
【００１２】
図４を参照されたい。図４は図３における不揮発性ROMセル１０ａのＢＢ‘線に沿った断面図である。図４に示されるように、シングル−ポリＰＭＯＳトランジスター１０１はＮ型ウェル１００に形成される。図１におけるこの発明の第１の実施例によるメモリーセル１０と異なる点は、ロジックデータ「１」を代表するメモリーセル１０ａにはフローティングゲートがないことである。かくして、ソース／ドレイン注入を行うとき、ホウ素イオンはメモリーセル１０ａのフローティングゲートに遮蔽されない領域（破線部分）に直接に注入され、メモリーセル１０ａにロジックデータ「１」を代表させる。
【００１３】
図５を参照されたい。図５はこの発明による不揮発性ROM６の部分回路を表わす説明図である。図５に示されるように、この発明によるROM６は、ロジックデータ「１」を代表するアドレス６００ａにおいては、選択トランジスター６０１が抵抗器６０２と直列接続され、ロジックデータ「０」を代表するアドレス６００ｂにおいては、選択トランジスター６０３がエンハンスメントモードで作動するフローティングゲートトランジスター６０４と直列接続される。注意すべき点は、図５に示す抵抗器６０２はＰ型ドーピングによって形成され、またはロジックデータ「１」と定義されるアドレスのフローティングゲートパターンをマスクレイアウトから取り消して自然に形成される抵抗器であって、付加の回路を取り付けるわけではない。
【００１４】
前述の通りに、この発明はＦＰＬＤをROMに迅速に変換する方法を提供する。この発明はＦＰＬＤでプログラムコードを保存し、部分のＦＰＬＤをＶ_Ｔイオン注入（即ち、閾値電圧を変えるイオン注入工程）によってデプレッションモードに変換することによって、ＦＰＬＤをROMに変換する。実施において、この発明によるＦＰＬＤをROMに迅速に変換する方法は以下のステップを含んでなる。（１）ロジック工程でＦＰＬＤを設置する。（２）ソフトウェア／ファームウェアの欠陥検出と欠陥除去を設置して実行する。（３）欠陥除去されたソフトウェアコードを確認する。（４）確認されたソフトウェアコードによりイオン注入するまたはフローティングゲートを取り消す必要があるアドレスのＦＰＬＤを選択し、選択されたＦＰＬＤはデプレッションモードに変えられ、その他の選択されないＦＰＬＤはエンハンスメントモードに保持される。前述の方法を利用すれば、ＦＰＬＤをはめ込み型ROMに変換する方法は製作工程を変更せずに完成される。また、その後のテスト工程も変更される必要がなく、テスト項目は減らされ、研究開発とチップの製作時間を節約できる。
【００１５】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００１６】
【発明の効果】
従来の技術と比べ、この発明はポリシリコン（即ちゲート）を形成するマスクを変える方法によって、リードオンリーコードを二トランジスターＦＰＬＤにより構成されるメモリーに書き込み、不揮発性ROMを構成することができる。または、ポリシリコンゲートを形成するマスクを変えなくて、リードオンリーコードマスクを付加し、ホウ素イオンの注入を行い、リードオンリーコードを書き込む。かくしてＦＰＬＤをはめ込み型ROMに変換する方法は製作工程を変更せずに完成される。また、その後のテスト工程も変更される必要がなく、テスト項目は減らされ、研究開発とチップの製作時間を節約できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による不揮発性ROMアレイの部分レイアウトの拡大平面図である。
【図２】図１における不揮発性ROMセルのＡＡ‘線に沿った断面図である。
【図３】この発明の第２の実施例による不揮発性ROMアレイの部分レイアウトの拡大平面図である。
【図４】図３における不揮発性ROMセルのＢＢ‘線に沿った断面図である。
【図５】この発明による不揮発性ROMの部分回路を表わす説明図である。
【符号の説明】
１ ROMアレイ
１ａ ROMアレイ
６ ROM
１０メモリーセル
１０ａメモリーセル
１１メモリーセル
３０ワードライン
１００Ｎ型ウェル
１０１ＰＭＯＳトランジスター
１０２ＰＭＯＳトランジスター
２０１Ｐ^＋ソースドープ領域
２０２Ｐ^＋ドープ領域
２０３Ｐ^＋ドレインドープ領域
３０１選択ゲート
３０２フローティングゲート
４０１フローティングゲートチャンネル
５０１コンタクトホール
５０２コンタクトホール
６００ａアドレス
６００ｂアドレス
６０１選択トランジスター
６０２抵抗器
６０３選択トランジスター
６０４フローティングゲートトランジスター

Claims

ＲＯＭセルであって、
Ｐ型基板と、
前記Ｐ型基板に設けられるＮ型ウェルと、
前記Ｎ型ウェルに形成され、ワードラインに電気的に接続される選択ゲートと、ソースラインに電気的に接続される第一Ｐ^＋ソースドープ領域と、第一Ｐ^＋ドレインドープ領域とを具えるＰＭＯＳ選択トランジスターと、
前記Ｎ型ウェルに形成されて前記ＰＭＯＳ選択トランジスターに直列接続され、フローティングゲートと、前記第一Ｐ^＋ドレインドープ領域と電気的に接続される第二Ｐ^＋ソースドープ領域と、ビットラインに電気的に接続された第二Ｐ^＋ドレインドープ領域とを具えるＰＭＯＳフローティングゲートトランジスターとを含み、
前記ＰＭＯＳフローティングゲートトランジスターの前記フローティングゲート下の前記Ｎ型ウェルの表面にＰ型ドーパントが注入されてデプレッションモードにされることにより、前記ＲＯＭセルにロジックデータ「１」が書き込まれていることを特徴とするＲＯＭセル。
前記注入されるＰ型ドーパントの濃度が１０^１６〜１０^１８ｃｍ^―３の範囲にあることを特徴とする請求項１記載のＲＯＭセル。
前記Ｐ型ドーパントがホウ素であることを特徴とする請求項１記載のＲＯＭセル。
マスクＲＯＭセルであって、
ワードラインに電気的に接続される選択ゲートと、ソースラインに電気的に接続される第一ソースドープ領域と、第一ドレインドープ領域とを具えるＭＯＳ選択トランジスターと、
前記ＭＯＳ選択トランジスターと直列接続され、フローティングゲートと、前記第一ドレインドープ領域に電気的に接続される第二ソースドープ領域と、ビットラインに電気的に接続された第二ドレインドープ領域とを具えるＭＯＳフローティングゲートトランジスターとを含み、
前記ＭＯＳフローティングゲートトランジスターの前記フローティングゲート下の半導体ウエルの表面へのドーパントの注入の有無によりロジックデータが書き込まれていることを特徴とするＲＯＭセル。
前記ＭＯＳフローティングゲートトランジスターの前記フローティングゲート下の半導体ウエルの表面にドーパントが注入されてデプレッションモードにされることにより、前記ＲＯＭセルにロジックデータ「１」が書き込まれていることを特徴とする請求項４記載のＲＯＭセル。
前記注入されるドーパントの濃度が１０^１６〜１０^１８ｃｍ^―３の範囲にあることを特徴とする請求項５記載のＲＯＭセル。
前記ＭＯＳ選択トランジスターと前記ＭＯＳフローティングゲートトランジスターがシングル−ポリＰＭＯＳトランジスターであることを特徴とする請求項４記載のＲＯＭセル。
バイナリコードが書き込まれるＲＯＭであって、
それぞれが、共通のワードラインに電気的に接続される選択ゲートと、異なるソースラインに電気的に接続される第一ソースドープ領域と、第一ドレインドープ領域とを含む同一の行にある複数のＭＯＳ選択トランジスターと、それぞれが、前記複数のＭＯＳ選択トランジスターのそれぞれと直列接続され、フローティングゲートと、前記第一ドレインドープ領域に電気的に接続される第二ソースドープ領域と、異なるビットラインに電気的に接続された第二ドレインドープ領域とを具える複数のＭＯＳフローティングゲートトランジスターとで構成されるアレイ方式で配列されるプログラマブルロジックデバイスを含み、前記ＲＯＭはロジックデータ「０」が書き込まれるアドレスにおいては、
対応する前記ＭＯＳ選択トランジスターと直列接続され、前記フローティングゲートの下方にドーパントを注入しないでエンハンスモードとされたＭＯＳフローティングゲートトランジスターであり、
前記ＲＯＭはロジックデータ「１」が書き込まれるアドレスにおいては、
対応する前記ＭＯＳ選択トランジスターと直列接続され、前記フローティングゲートの下方にドーパントが注入されてデプレッションモードとされたＭＯＳフローティングゲートトランジスターからなる、対応する前記ＭＯＳ選択トランジスターの第一ドレインドープ領域と前記ビットラインとを電気的に接続する抵抗器であることを特徴とするＲＯＭ。
バイナリコードが書き込まれるＲＯＭであって、
それぞれが、共通のワードラインに電気的に接続される選択ゲートと、異なるソースラインに電気的に接続される第一ソースドープ領域と、第一ドレインドープ領域とを含む同一の行にある複数のＭＯＳ選択トランジスターを具えるアレイ方式で配列されるプログラマブルロジックデバイスを含み、
前記ＲＯＭはロジックデータ「０」が書き込まれるアドレスにおいては、
対応する前記ＭＯＳ選択トランジスターと直列接続され、フローティングゲートと、前記第一ドレインドープ領域と電気的に接続される第二ソースドープ領域と、ビットラインに電気的に接続された第二ドレインドープ領域とを具え、前記フローティングゲートの下方にドーパントを注入しないでエンハンスモードとされたＭＯＳフローティングゲートトランジスターを更に含み、
前記ＲＯＭはロジックデータ「１」が書き込まれるアドレスにおいては、
対応する前記ＭＯＳ選択トランジスターの第一ドレインドープ領域と前記ビットラインとは異なるビットラインとを電気的に接続するように、前記第一ドレインドープ領域と同じ電気極性のドープ領域を形成することにより構成された抵抗器を更に含み、
前記抵抗器は、前記ＭＯＳフローティングゲートトランジスターの前記フローティングゲートが除去されて、前記第二ソースドープ領域と前記第二ドレインドープ領域との間にもこれらと同時にドープ領域が形成されたものに対応する構造を有することを特徴とするＲＯＭ。