JP2005197750A - ２トランジスタｐｍｏｓメモリセル及びその製造方法 - Google Patents

Abstract

【課題】 プログラミング電圧が低く、パンチスルーに対して優れた耐性を有する２トランジスタＰＭＯＳメモリセルを提供すること。
【解決手段】 ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ（４０ａ）とＰＭＯＳ選択ゲート（ＳＧ）トランジスタ（４０ｂ）とを有する２トランジスタＰＭＯＳメモリセル（４０）において、ＦＧトランジスタのドレインとＳＧトランジスタのソースはＮ−ウェル（４２）内に形成された共通のＰ＋拡散領域（４８）により形成される。このＰ＋拡散領域の下に同じ横方向の大きさを有するＮ領域（８５）が設けられる。
【選択図】 図１

Description

本発明はメモリセルに関し、特に２トランジスタ（two-transistor）ＰＭＯＳメモリセルに関する。

ＮＭＯＳフローティングゲート（ＦＧ）メモリセルに比べ、ＰＭＯＳ・ＦＧメモリセルはバンド間遷移トンネル効果（band-to-band tunneling：ＢＴＢＴ）によるプログラミング効率が優れている。しかしながら、単トランジスタ（single transistor）ＰＭＯＳ・ＦＧメモリセルから構成されたメモリアレイは過消去（over-erase）やＢＴＢＴプログラム障害（program disturbance）を生じることがあり、データ保全に危惧がある。本出願人に譲渡された米国特許第５，９１２，８４２号（特許文献１）に開示されているように、ＢＴＢＴ障害の問題は２トランジスタ（２Ｔ）ＰＭＯＳメモリセルでメモリアレイを構成することによって解決することができる。

特許文献１に開示された２Ｔ・ＰＭＯＳメモリセルはＢＴＢＴ障害に対し優れた耐性を示すが、トランジスタの寸法がサブミクロンの領域にまで小さくなってくると問題を生じる。例えば、２Ｔ・ＰＭＯＳメモリセルはエンハンスメント型ＭＯＳＦＥＴを含む。そのような場合、ソースとドレインの間に正電圧が印加されたときソース・ドレイン間にある程度の電流を流すには、ｎ型基板中に正孔を引きつけるためソースに対するゲートの電圧を十分負にしなければならない（即ち、ゲートに対するソースの電圧は十分正とする）。このような電流を流すのに十分なゲートに対する正のソース電圧をしきい値電圧（Ｖ_Ｔ）と呼ぶことができる。効率的設計を達成するには、Ｖ_Ｔを比較的低くすることが望ましい。２Ｔ・ＰＭＯＳセルのようなエンハンスメント型デバイスにおいて低いＶ_Ｔを達成する一つの方法は、チャネルを低濃度にドーピングすることである。しかしながら、このような低濃度のチャネルドーピングはパンチスルー（punch-through）の問題を悪化させる。パンチスルーは空乏領域がソースとドレイン間のチャネルに渡って伸びたとき発生し、不適切な条件下でチャネルを導電状態にする。チャネルを低濃度にドーピングすることによって空乏領域の寸法が大きくなる。設計寸法がサブミクロン領域へと広がり、チャネルが小さくなっていくと、チャネル長さに対する空乏領域の相対的な大きさもより大きくなる。

２Ｔ・ＰＭＯＳメモリセルの寸法を小さくすることはパンチスルーの問題を悪化させるだけでなく、フローティングゲート（ＦＧ）トランジスタのプログラミングをより困難にする。一般に、トランジスタに用いられる電圧レベルはトランジスタの寸法が小さくなるにつれ小さくするべきである。しかしながら、フローティングゲートのＢＴＢＴプログラミングを行うには、通常９ボルト以上のオーダーの比較的高い電圧を用いなければならない。
米国特許第５，９１２，８４２号明細書

従って、本分野において、より効率的なＢＴＢＴプログラミングが可能でパンチスルーに対してより優れた耐性を有する２Ｔ・ＰＭＯＳメモリセルが必要とされている。

本発明の一側面に基づくと、２Ｔ・ＰＭＯＳメモリセルは、Ｎ−ウェル内において分離されたＰ＋拡散領域として形成されたドレイン及びソースを有するＰＭＯＳ選択ゲートトランジスタと、前記Ｎ−ウェル内において分離されたＰ＋拡散領域として形成されたドレイン及びソースを有するＰＭＯＳフローティングゲートトランジスタとを有し、フローティングゲートトランジスタのドレインを形成するＰ＋拡散領域は選択ゲートトランジスタのソースを形成するＰ＋拡散領域と同じであり、フローティングゲートトランジスタのドレインを形成するＰ＋拡散領域の下にＮ領域が設けられる。

Ｐ＋拡散領域の下に設けられたＮ領域は生成される空乏領域の大きさを小さくし、それによってフローティングゲートトランジスタのプログラミング効率及び選択ゲートトランジスタのパンチスルー耐性が両方とも改善される。しかしながら、Ｎ領域はその上のＰ＋拡散領域と同じ横方向の大きさ（lateral extent）を有するので、隣接するチャネルのしきい値電圧は悪影響を受けない。

図１は２Ｔ・ＰＭＯＳメモリセル４０を図示している。セル４０内の２つのトランジスタは、ｐ基板４４のｎ−ウェル領域４２内に形成されたフローティングゲート（ＦＧ）ＰＭＯＳトランジスタ４０ａとＰＭＯＳ選択ゲート（ＳＧ）トランジスタ４０ｂからなる。第１のｐ＋拡散領域４６はＦＧトランジスタ４０ａのソース４６として働く。第２のｐ＋拡散領域４８はＦＧトランジスタ４０ａのドレインとＳＧトランジスタ４０ｂのソースの両方として働く。そのため、ｐ＋拡散領域４８はドレイン／ソース領域と呼ばれることもある。第３のｐ＋拡散領域５０はＳＧトランジスタ４０ｂのドレインとして働く。

例えば約８０乃至１３０Åの厚さを有するトンネル酸化物層５６はＦＧトランジスタ４０ａのフローティングゲート５４をｎ−ウェル領域４２から分離する。フローティングゲート５４がｎ−ウェル領域４２に対して負に荷電されると、ｎ−ウェル領域４２内に正孔を含むチャネル領域５２が誘導される。同様のチャネル領域５３をＳＧトランジスタ４０ｂに対して誘導し、エンハンスメント型トランジスタとして機能するようにすることができる。

メモリセル４０をプログラムするため、バンド間遷移トンネル効果（ＢＴＢＴ）またはアバランシェブレークダウントンネル効果によってホットエレクトロンがフローティングゲート５４に注入される。あるいはファウラー・ノルトハイムトンネル効果（Fowler Nordheim tunneling）または前記２つのトンネル効果プロセスの組み合わせを用いてセル４０をプログラムすることもできる。一実施例として、図２に示すようにこのようなメモリセル４０（０，０）乃至４０（１，３）からなるアレイ７０に関連してプログラミング技法について説明する。例えば、メモリセル４０（０，０）を考えると、このメモリセルは、ＳＧトランジスタ４０ｂ（０，０）のドレイン５０に接続されたビット線ＢＬ０を有している。メモリセル４０（０，０）のＳＧトランジスタ４０ｂ（０，０）にはワード線ＷＬ０も接続されており、このセルの選択ゲート６２に接続している。ビット線ＢＬ０はアレイ７０内においてメモリセル４０の列（column）を定める。同様に、ワード線ＷＬ０はアレイ内においてメモリセル４０の行を定める。ｎ−ウェル領域４２（０）がＶＣＣに維持される間、ビット線ＢＬ０の電圧が引き下げられ、ワード線ＷＬ０は、ビット線ＢＬ０の負電圧がＳＧトランジスタ４０ｂを通ってＦＧトランジスタ４０ａのドレイン４８の電圧を下げるように十分に負にされる。こうして空乏領域がｎ−ウェル４２とドレイン／ソース４８の境界に発生することとなる。ホットエレクトロンの注入を引き起こすため、ＷＬ０と同じ行のメモリセル４０のソース４６に接続された制御ソース線ＣＳ０がフロート状態になることが可能な状態で、同じ行の制御ゲート５８に接続された制御ゲート線ＣＧ０にパルス状の正電圧が加えられ、それによってメモリセル４０（０，０）がプログラムされる。ビット線ＢＬ０上の負電圧は同じ列の他のメモリセル４０にも伝達される。しかしながら、これらの他のメモリセル４０は同じワード線ＷＬ０に接続されていない。従って、これらの他のセルのＳＧトランジスタ４０ｂは非導通状態に保持され、ビット線ＢＬ０上の負電圧がこれら他のメモリセル４０内の関連するドレイン４８に伝達されることはない。ビット線と同様に、プログラムされたワード線ＷＬ０は同じ行の他のメモリセル４０にも接続される。しかしながら、これら他のメモリセルに接続されたビット線はフロート状態にあるか或いはＶＣＣに固定され、そのためこれら他のメモリセル内の関連するドレイン４８は、関連するフローティングゲート５４に入るホットエレクトロンを生成することはない。このように、２Ｔメモリセル４０からなるアレイはプログラミングにおいてＢＴＢＴ障害を受けない。

フローティングゲート５４に注入された電子の存在により正孔がチャネル領域５２に引きつけられ、そのためプログラムされたＦＧトランジスタ４０ａはデプレッション型トランジスタとして動作する。エンハンスメント型トランジスタと異なり、デプレッション型トランジスタは通常導通状態にあり、ゲート／ソース電圧のしきい値電圧はデバイスがいつ非導通になるかを決定する。チャネル領域５２を非導通にするには、制御ゲート５８樹絵の電圧をソース４６に対して正にし、チャネル５２内の正孔をなくさなければならない。このように、プログラムされたＦＧトランジスタ４０ａはその制御ゲート電圧が正のしきい値電圧より小さいとき導通状態にあり、プログラムされていないＦＧトランジスタ４０ａはそのような状態で非導通となる。このようにして、正のしきい値電圧より低い電圧において２Ｔ・ＰＭＯＳメモリセル４０が導通状態にあるかどうかを判定することで、メモリセル４０に格納されたバイナリービットの状態を決定することもできる。

プログラム効率及びパンチスルーに対する耐性を向上するため、図１に示すように、ｎ型領域８５がドレイン４８の下に設けられている。このｎ領域８５におけるｎ型不純物の濃度は、ｎ−ウェル４２におけるｎ型不純物の濃度に対して約１乃至２桁高いものとすることができる。例えば、ｎ−ウェル４２のｎ型不純物の濃度が１ｃｍ^３当たり１０^１５台の後半乃至１０^１６台の半ばである場合、ｎ領域８５のｎ型不純物濃度は１ｃｍ^３当たり１０^１７台の半ば乃至１０^１８台の後半とするとよい。ｎ領域８５の横方向の大きさはドレイン４８の横方向の大きさを越えないことに注意されたい。ｎ領域の横方向の大きさをドレイン４８の横方向の大きさに制限することにより、チャネル５２とチャネル５３のどちらもその不純物濃度がｎ領域８５によって影響されることがない。このようにすることで、ＦＧトランジスタ４８ａ及びＳＧトランジスタ４０ｂのしきい値電圧がｎ領域８５の存在によって増加するのが防止される。

ｎ領域８５の存在により、ドレイン４８はより高濃度にドーピングされたｎウェル内に位置することとなる。この高濃度のドーピングによって、ｐ＋ドレイン４８とｎ領域８５の間のｐｎ接合を逆バイアスすることによって生じる空乏領域の寸法が小さくなる。しかしながら、同じ電圧が空乏領域の両端にかかるため、空乏領域内の有効電界は大きくなる。この強められた電界は、ホットエレクトロンを酸化物層５６を通してフローティングゲート５４内に流れ込ませるＢＴＢＴトンネル効果を引き起こすのに必要なプログラミング電圧を低下させる。例えば、ｎ領域８５がない場合、ドレイン／ソース４８はｎ−ウェル４２に対して約−７乃至−９ボルトに逆バイアスしなければならない。しかしながら、ｎ領域８５があると、プログラミング電圧を約−７乃至−５ボルトに低下することができる。

ｎ領域８５は、ＢＴＢＴトンネル効果によってホットエレクトロンを注入するのに必要なプログラミング電圧を低下させるだけでなく、パンチスルーに対する耐性をＳＧトランジスタ４０ｂに与える。これは、ドレイン／ソース４８がＳＧトランジスタ４０ｂのソースとして働くためである。上記したように、ｎ領域８５のため、ソース４８はより高濃度にドーピングされたｎウェル内に配置されることとなる。このことは、ソース４８がｎ領域８５に対して逆バイアスされたとき、空乏領域がより小さくなることを意味する。パンチスルーは空乏領域がチャネルに渡って広がったとき生じるので、空乏領域が小さくなることは、メモリセル４０の寸法がサブミクロン領域へと押し込まれたとき、ＳＧトランジスタ４０ｂにおけるパンチスルーに対する防護に寄与する。

ｎ領域８５はハロー・インプラント（halo implant）と同じではない。ハロー・インプラントでは、ＭＯＳＦＥＴトランジスタのソースとドレインは、各々異なる導電型のインプラントによって周囲され、ソース及びドレイン領域の横方向の拡散が制限される。ハロー・インプラントはソース及びドレインの両方を周囲するため、“両サイド型（two-sided）”と言われることもある。これに対し、ｎ領域８５は片サイド型（one-sided）インプラントとして考えることができ、ＦＧトランジスタ４０ａのドレインのみ及びＳＧトランジスタ４０ｂのソースのみにしか影響しない。より重要なのは、ｎ領域８５はチャネル５２のドーピングに影響するようにドレイン４８を周囲していないという点で従来のハロー・インプラントと異なっているということである。同様に、チャネルドーピング５３も影響されない。このようにｎ領域８５によって、より小さなプログラミング電圧及びより良好なパンチスルー耐性といった利点が、しきい値電圧に悪影響を与えることなく提供される。

ｎ領域８５の利点は、２Ｔ・ＰＭＯＳメモリセルの別の実施例においても得ることができる。例えば、メモリセル４０は２層ポリプロセス（double poly process）を必要とする。この場合、一つのポリシリコン層はフローティングゲート５４を形成するのに用いられ、別のポリシリコン層は選択ゲート５８の形成に用いられる。しかしながら、例えば特許文献１に記載されているように、２Ｔ・ＰＭＯＳセルを単層ポリプロセス（single poly process）を用いて形成することもできる。この単層ポリの実施例では、制御ゲートは埋め込みＰ＋拡散領域を用いて形成することができる。

図３は、単層ポリ・２Ｔ・ＰＭＯＳセル１０の断面図である。フローティングゲートトランジスタ１６及び選択ゲートトランジスタ１８はｐ−基板１４内のｎ−ウェル領域１２に形成されている。フローティングゲート２６、フローティングゲートソース２０、ドレイン／ソース２２（フローティングゲートトランジスタ１６のドレインでもあるし、選択ゲートトランジスタ１８のソースでもある）、選択ゲート２８及び選択ゲートドレイン２４は全て、図１の２層ポリセル４０の対応する要素と同様に機能する。ｎ領域８５はドレイン／ソース２２の下に配置され、同じ横方向の広がりを有している。このようにして、ｎ領域８５は単層ポリの実施例においても、２層ポリの実施例におけるのと全く同じ機能を奏する。即ち、プログラミング電圧を低下させるとともに、選択ゲートトランジスタにおいてパンチスルーに対する耐性を与える。関連するビット線（図示せず）は、選択ゲートトランジスタ１８のドレイン２４に接続される。関連するワード線（図示せず）は選択ゲート２８に接続される。こうして、単層ポリ・２Ｔ・ＰＭＯＳメモリセル１０からなるアレイを、図２に関連して説明したアレイ７０と同様に構成することができる。従って、単層ポリセル１０をプログラムするには、関連するビット線が十分な値に引き下げられる（例えば、−４乃至−９ボルト）。それと同時に、関連するワード線が接地しＳＧトランジスタ１８を導通状態にする。その結果、Ｐ＋ソース／ドレイン２２はｎ−ウェル１２に対して十分に逆バイアスされ、制御ゲート（図示せず）に正電圧のパルスが加えられると、ホットエレクトロンがトンネル効果によりフローティングゲート２６に注入される。

ｎ領域８５によってプログラミング効率及びパンチスルーに対する耐性が向上するが、これは製造時に一つの追加的なマスク及びインプラント（不純物注入）過程を必要とするのみである。このように製造に最小限の追加変更しか要しないのは単層ポリまたは２層ポリ・２Ｔ・ＰＭＯＳのどちらでも同じである。例えば、図３を参照すると、トランジスタ１６及び１８の製造は従来手段によってｎ−ウェル１２及びＰ−基板１４を形成することから開始することができる。フローティングゲートトランジスタ１６用のトンネル酸化物３４及び選択ゲートトランジスタ１８用の酸化物を形成した後、ゲート２６及び２８を単層のポリシリコンを用いて形成することができる。ゲートを形成すると、ｎ−ウェル１２にボロンなどのｐ型不純物を注入してソース２０、ドレイン／ソース２２及びドレイン２４を形成することができる。これらの不純物注入にはマスクが必要ないが、これはチャネル３０及び３２へのドーピングを防止するマスクとして働くゲート２６及び２８によって不純物注入が自然に自己整合されるからである。ドレイン及びソースを形成した後、フォトレジストマスクのような標準的なマスキング技術を用いて、ソース２０及びドレイン２４をマスクで隠す。ソース２０及びドレイン２４をマスクして隠すのに加えて、マスクによってゲート２６及び２８を部分的に覆ってもよい。マスクを施した後、燐のようなｎ型不純物を注入してｎ領域８５を形成することができる。ゲート２６及び２８がマスクとして働くことで不純物がチャネル３４及び３２に注入されるのが防止されるため、ｎ領域８５の不純物注入は自然に自己整合される。更に、この不純物注入用マスクは単にソース２０及びドレイン２４をカバーすればいいので、その精度または許容度はかなりあまくてよい。不純物注入用マスクがゲート２６及び２８と重なる程度はさほど重要ではなく、そのためマスクの整合を短時間で低コストに行うことが可能である。ｎ型不純物はボロンよりも大幅に重いため、当業者には理解されるように、ｎ領域８５を形成するのにはソース及びドレインを形成するのよりも大きな注入エネルギーを用いなければならない。例えば、ドレイン／ソース２２が１０乃至３０ｋｅＶで注入される場合、ｎ領域８５は１２０乃至１８０ｋｅＶで注入するとよい。そのような注入エネルギーでは、Ｐ＋ドレイン／ソース２２はｎ領域８５に対し約０．１乃至０．２５μｍの接合深さを有することとなる。一方、ｎ領域８５はこれらの注入エネルギーにおいてｎ−ウェル１２に対し約０．２乃至０．５μｍの接合深さを有することとなる。

２層ポリ・２Ｔ・ＰＭＯＳメモリセルにおけるｎ領域８５の形成も、同様の付加的なマスキング及び不純物注入工程を要する。不純物注入用のマスク及び不純物注入工程は、図１に関連して説明したように第１の多結晶層からゲート５４及び６２を形成した後で且つ第２の多結晶層を用いて制御ゲート５８を形成する前に行うことができる。

以上、本発明を特定の実施例に基づいて説明したが、それは本発明の適用の例であって本発明を制限するものと解されるべきではない。本発明の範囲は特許請求の範囲に規定される。

本発明の一実施例に基づくＰＭＯＳ ２Ｔメモリーの断面図。 本発明の一実施例に基づく２Ｔセルアレイの模式図。 本発明の一実施例に基づく単一の多結晶シリコン層を有する２Ｔ・ＰＭＯＳメモリセルの断面図。

符号の説明

４０ ２Ｔ・ＰＭＯＳメモリセル
４０ａ フローティングゲート（ＦＧ）トランジスタ
４０ｂ 選択ゲート（ＳＧ）トランジスタ
４２ ｎ−ウェル領域
４４ ｐ基板
４６ 第１のｐ＋拡散領域（ソース）
４８ 第２のｐ＋拡散領域（ドレイン／ソース）
５０ 第３のｐ＋拡散領域（ドレイン）
５２ チャネル領域
５３ チャネル領域
５４ フローティングゲート
５６ 酸化物層
５８ 制御ゲート
６２ 選択ゲート
７０ メモリセルアレイ
８５ ｎ領域
ＢＬ０〜ＢＬ３ ビット線
ＷＬ０〜ＷＬ１ ワード線
ＣＳ０ 制御ソース線
ＣＧ０〜ＣＧ１ 制御ゲート線
１０ 単層ポリ・２Ｔ・ＰＭＯＳメモリセル
１２ ｎ−ウェル領域
１４ ｐ−基板
１６ フローティングゲートトランジスタ
１８ 選択ゲートトランジスタ
２０ フローティングゲートソース
２２ ドレイン／ソース
２４ 選択ゲートドレイン
２６ フローティングゲート
２８ 選択ゲート
３０、３２ チャネル
３４ トンネル酸化物

Claims (14)

1. ２トランジスタＰＭＯＳメモリセルであって、
   Ｎ−ウェル内において分離されたＰ＋拡散領域として形成されたドレイン及びソースを有するＰＭＯＳ選択ゲートトランジスタと、
   前記Ｎ−ウェル内において分離されたＰ＋拡散領域として形成されたドレイン及びソースを有するＰＭＯＳフローティングゲートトランジスタとを有し、前記フローティングゲートトランジスタのドレインを形成する前記Ｐ＋拡散領域は前記選択ゲートトランジスタのソースを形成する前記Ｐ＋拡散領域と同じであり、
   当該メモリセルは更に、前記フローティングゲートトランジスタのドレインを形成する前記Ｐ＋拡散領域の下に設けられたＮ領域を有することを特徴とする２トランジスタＰＭＯＳメモリセル。
2. 前記Ｎ領域の横方向の大きさが前記ＰＭＯＳフローティングゲートトランジスタのドレインを形成する前記Ｐ＋拡散領域の横方向の大きさと概ね同じであることを特徴とする請求項１に記載の２トランジスタＰＭＯＳメモリセル。
3. 前記ＰＭＯＳ選択ゲートトランジスタの前記ドレインがメモリアレイのビット線に接続され、前記ＰＭＯＳ選択ゲートトランジスタの選択ゲートが前記メモリアレイのワード線に接続されていることを特徴とする請求項２に記載の２トランジスタＰＭＯＳメモリセル。
4. 前記ＰＭＯＳフローティングゲートトランジスタのフローティングゲートが第１の多結晶シリコン層に形成され、前記ＰＭＯＳフローティングゲートトランジスタの制御ゲートが第２の多結晶シリコン層に形成されていることを特徴とする請求項２に記載の２トランジスタＰＭＯＳメモリセル。
5. 前記メモリセルが、前記ＰＭＯＳフローティングゲートトランジスタのフローティングゲートを含む単一の多結晶シリコン層を有し、前記ＰＭＯＳフローティングゲートトランジスタの制御ゲートが前記Ｎ−ウェル内にＰ＋拡散領域として形成されていることを特徴とする請求項２に記載の２トランジスタＰＭＯＳメモリセル。
6. 前記フローティングゲートトランジスタがバンド間遷移トンネル効果を用いてプログラム可能なように構成されていることを特徴とする請求項２に記載の２トランジスタＰＭＯＳメモリセル。
7. 前記フローティングゲートトランジスタがファウラー・ノルトハイムトンネル効果を用いてプログラム可能なように構成されていることを特徴とする請求項２に記載の２トランジスタＰＭＯＳメモリセル。
8. 前記フローティングゲートトランジスタのドレインを形成する前記Ｐ＋拡散領域が約０．１乃至０．２５μｍの厚さを有することを特徴とする請求項２に記載の２トランジスタＰＭＯＳメモリセル。
9. 前記フローティングゲートトランジスタのドレインを形成する前記Ｐ＋拡散領域の下に設けられた前記Ｎ領域の厚さが約０．１乃至０．２５μｍであることを特徴とする請求項２に記載の２トランジスタＰＭＯＳメモリセル。
10. ２トランジスタＰＭＯＳメモリセルの製造方法であって、
    Ｐ−基板内にＮ−ウェルを形成する過程と、
    前記Ｎ−ウェルの表面にトンネル酸化物及び選択ゲートチャネル酸化物を形成する過程と、
    前記トン得る酸化物上にフローティングゲートを、前記選択ゲートチャネル酸化物上に選択ゲートを形成する過程と、
    前記フローティングゲート及び前記選択ゲートを通して前記Ｎ−ウェル中にＰ型不純物を注入し、第１、第２及び第３のＰ＋拡散領域を形成し、前記第２のＰ＋拡散領域が前記フローティングゲートの第１の端部と前記選択ゲートの第１の端部の間に位置し、前記第１のＰ＋拡散領域が前記フローティングゲートの反対の端部に位置し、前記第３のＰ＋拡散領域が前記選択ゲートの反対の端部に位置するようにする過程と、
    前記第１及び第３のＰ＋拡散領域をマスクする過程と、
    前記マスクされたＮ−ウェル領域中にｎ型不純物を注入し、前記第２のＰ＋拡散領域の下に位置するＮ領域を形成する過程とを有することを特徴とする２トランジスタＰＭＯＳメモリセルの製造方法。
11. 当該方法は単層ポリシリコンプロセスであり、フローティングゲート及び選択ゲートを形成する前記過程はこれらのゲートを単一の多結晶シリコン層中に形成する過程を含むことを特徴とする請求項１０に記載の方法。
12. 当該方法は２層ポリシリコンプロセスであり、フローティングゲート及び選択ゲートを形成する前記過程はこれらのゲートを第１の多結晶シリコン層中に形成する過程を含み、当該方法は更に、
    制御ゲートを第２のポリシリコン層中に形成する過程を有することを特徴とする請求項１０に記載の方法。
13. 前記２トランジスタＰＭＯＳメモリセルをプログラミングするためのビット線及びワード線を形成する過程を更に有することを特徴とする請求項１０に記載の方法。
14. 複数の前記２トランジスタＰＭＯＳメモリセルからなるアレイを製造する過程を更に有することを特徴とする請求項１０に記載の方法。
    
    

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