JP2001506063A - 不揮発性ｐｍｏｓ２トランジスタメモリセル及びアレイ - Google Patents

Abstract

(57)【要約】 不揮発性メモリアレイが複数のＰＭＯＳ ２トランジスタ（２Ｔ）メモリセルを有する。各２Ｔセル（４０）は、ＰＭＯＳフローティングゲートトランジスタ（４０ａ）及びＰＭＯＳ選択トランジスタ（４０ｂ）を有し、ビット線と共通ソース線との間に接続されている。同じ行にある各２Ｔセルの選択ゲート及びコントロールゲートは、それぞれワード線及びコントロールゲート線に接続されている。２Ｔセルのアレイは、ＦＮトンネル現象及びＢＴＢＴ誘起ホットエレクトロン注入を組み合わせて利用して書き込みされ、ＦＮトンネル現象を利用して消去される。いくつかの実施例では、アレイが、ｎ−ウェル領域によって画定され、所定の数の行の２Ｔセルを有する複数のセクタに分割される。１つのセクタにおける各２Ｔセルのソースはセクタの共通ソース線に接続されている。別のいくつかの実施例では、アレイのビット線がセクタ境界に沿ってセグメントに分割される。

Description

【発明の詳細な説明】 不揮発性ＰＭＯＳ２トランジスタメモリセル及びアレイ関連出願の相互参照 本出願は、出願人を同じくする1995年11月14日に出願された係属中の米国特許 出願第08/557,589号の一部継続出願である。更にこの出願は、出願人を同じくし 、一部係属出願として本出願と同時出願された係属中の、“Apparatus and Meth od for Programming PMOS Memory Cells”なる名称の米国特許出願第08/948,147 号、及び“PMOS Memory Array Having OR Gate Architecture”なる名称の米国 特許出願第08/948,531号と関連を有する。背景 １．発明の分野 本発明は、一般に半導体メモリに関するものであり、特に不揮発性フラッシュ メモリセル及び関連するアレイアーキテクチャに関するものである。２．関連技術の説明 半導体産業における最近の進歩により、ＰＭＯＳフローティングゲート（ＦＧ ）メモリセルが開発された。このようなメモリセルの一例は、大中道らによる文 献“Novel Electron Injection Method Using Band-to-Band Tunneling Induced Hot Electron（BBHE）for Flash Memory with a P-channel Cell”(IEEE Inter national Electron Devices Meeting Technical Digest,1995)の279頁から282頁 に記載されており、この文献はこの引用によって本明細書に一体にされたものと する。上記文献に開示されたタイプのＰＭＯＳ ＦＧセル１０が第１図に示され ている。 このセルは、ｐ−基板１４のｎ−ウェル領域１２に形成されている。ｐ＋ソース １６及びｐ＋ドレイン１８は、ｎ−ウェル領域１２に形成されている。例えば燐 イオンのようなｎ型導電型の不純物がチャネル領域２０に注入されて、エンハン スメントモードのデバイスが形成される。ｎ型導電型のポリシリコンフローティ ングゲート２２は、トンネル酸化層２４によってｎ−ウェル領域１２から絶縁さ れている。好ましくは、トンネル酸化層２４の厚みは概ね１１０Ａである。コン トロールゲート２６は絶縁性層２８によりフローティングゲート２２から絶縁さ れている。 セル１０への書き込みは、コントロールゲート２６に約１０Ｖの電圧を印加し 、ｐ＋ドレイン１８に約−６Ｖの電圧を印加し、ｐ＋ソース１６を開放状態にし 、ｎ−ウェル領域１２を接地することによって行われる。このような印加条件の 下、バンド−バンド間トンネル現象（ＢＴＢＴ）によって誘起されたホットエレ クトロンがフローティングゲート２２に注入される。このようにしてフローティ ングゲート２２に電荷が蓄積することにより、セル１０の閾値電圧Ｖ_Tが約−２ ．５Ｖまで高められる。従ってセル１０は、書き込みされた状態ではエンハンス メントモードデバイスとして動作する。 セル１０の消去は、コントロールゲート２６に約−１０Ｖの電圧を印加し、ｐ ＋ドレイン１８を開放状態にし、かつｐ＋ソース及びｎ−ウェル領域１２に約１ ０Ｖの電圧を印加することによって行われる。このような印加条件の下、ファウ ラーノルハイム（ＦＮ）トンネル現象により電子がフローティングゲート２２か ら放出され、セル１０の閾値電圧Ｖ_Tは約−４．２Ｖに戻る。 セル１０の読み出しは、コントロールゲート２６及びｐ＋ドレイン１８にそれ ぞれ約−３．３Ｖ及び約−１Ｖを印加し、ｐ＋ソース１６及びｎ−ウェル領域１ ２を接地することにより行われる。このような印加条 件の下、セル１０は書き込みされた状態にある場合チャネル電流を流す。 セル１０の動作は、分離型（isolation）の場合と及びアレイアーキテクチャ の一部の場合両方の場合のセル１０の動作は、1997年１月10日に公開され、三菱 電機株式会社に譲渡された「不揮発性半導体記憶装置」なる名称の公開特許公報 特開平９−８１５３に記載されている。従って、このセル１０を以下ミツビシセ ル１０と称するものとする。 上述の文献によれば、セル１０によって実現される主な利点の１つが、従来型 のＰＭＯＳトランジスタと同程度のその高いスケーラビリティである。更に、こ の文献によれば、ＢＴＢＴにより誘起されたホットエレクトロンの注入による書 込みによって、ＦＮトンネル現象を利用した書込みと比較して高い書込み速度が 得られることが開示されている。この文献によれば、ＢＴＢＴで誘起されたホッ トエレクトロン注入を利用した書込みの最大効率を、ゲート電流対ドレイン電流 （Ｉ_G／Ｉ_D）として測定すると、ＦＮトンネル現象によって実現される書込みの 最大効率より一桁から二桁大きい数値となる。セル１０は約５０μＳの最大書込 み速度を有している。 公開特許公報特開平９−８１５３には、上述の文献において開示されたタイプ のメモリセル、即ちミツビシセル１０（第１図）を複数有するＮＯＲアレイアー キテクチャが開示されている。公開特許公報特開平９−８１５３に開示されてい るタイプのＮＯＲアレイ３０は第２図に示されており、このアレイは１６個のミ ツビシセル１０を有している。アレイ１０の共通の行にあるセル１０のコントロ ールゲート２６は、ワード線ＷＬに接続されている。同じ列のセル１０のｐ＋ド レイン１８はビット線ＢＬに接続されている。同じ行のセル１０のｐ＋ソース１ ６は共通ソース線ＣＳに接続されている。 ＮＯＲアレイ１０におけるメモリセルがミツビシＦＧセル１０のみか らなることに注意されたい。このタイプのアレイは、ＩＴセルアレイとして知ら れており、１Ｔセルアレイはただ１つのトランジスタを有するメモリセルとして 定義される。例えばＮＯＲアレイ３０のセル１０のような１Ｔセルは、選択トラ ンジスタを有しておらず、そのセル面積は最小限である。従って、アレイ３０の ように１Ｔメモリセルとして用いられるとき、スケーラビリティの高いミツビシ セル１０によって最大のセル密度が得られる。 公開特許公報特開平９−８１５３の別の実施例では、アレイ３０の各ビット線 ＢＬがページ境界に沿って分割されており、各ビット線のセグメントは選択トラ ンジスタを介してグローバルビット線に接続されている。従って、このように形 成されたアレイアーキテクチャはセグメントに分割されたビット線を有しており 、ＤＩＮＯＲ（分割ビット線ＮＯＲ）セルアレイとして知られている。このＤＩ ＮＯＲセルアレイは1996年９月10日にアジカ等に付与された、三菱電機に譲渡さ れた米国特許第5,554,867号に記載されている。この特許明細書によれば、ＤＩ ＮＯＲアレイアーキテクチャの主な利点は、セル面積を更に小さくできる点であ る。従って、ＤＩＮＯＲセルアーキテクチャにおいて１ＴメモリセルとしてＦＧ トランジスタ１０を用いることにより、更にセル密度を高めることができる。 ミツビシセル１０は、他にも様々な点で他のメモリセルより優れているが、書 き込み及び読み出しの際にＢＴＢＴによる妨害を受けやすい。 例えば、アレイ１０のセル１０（０，０）に書き込みをするときは、選択された ビット線ＢＬ０が約−６Ｖに保持され、選択されたワード線ＷＬ０には約８Ｖの パルスを印加され、選択されていないワード線ＷＬ１〜ＷＬ３は接地される。共 通ソース線ＣＳは開放状態にある。上述のように、これらの印加条件によって、 ＢＴＢＴ誘起ホットエレクトロン注 入を介した選択されたセル１０（０，０）への書き込みが容易になる。しかし、 選択されたセル１０（０，０）への書き込みの際、選択されたセルと同じ列にあ る選択されていないセル１０、即ちセル１０（１，０）、１０（２，０）、及び １０（３，０）の各ドレイン１８が、選択されたビット線ＢＬ０に直接接続され てしまい、約−６Ｖの電位となる。 従って、これらの選択されていないセル１０のそれぞれの内部で、ｐ＋ドレイ ン１８とｎ−ウェル領域１２との間に約−６Ｖの電位差が生じる。この電位差は ＢＴＢＴを介してｐ＋ドレイン１８からｎ−ウェル領域１２に向かって電子を加 速するのに十分な電位差である。選択されていないセル１０（１，０）、１０（ ２，０）、及び１０（３，０）の各コントロールゲート２６が接地されているこ とから、これらの選択されていないセル１０のそれぞれの内部で、ｐ＋ドレイン １８からフローティングゲート２２に約−ＩＶの電位差が生ずる（典型的なドレ インとフローティングゲートの結合率が１５〜２０％であると過程する）。これ らの選択されていないセル１０の各ｐ＋ドレイン１８とフローティングゲート２ ２との間のこの電位差は、ＢＴＢＴを介して生成されたホットエレクトロンを各 フローティングゲート２２に注入するのに十分な電位差である。従って、選択さ れたセル１０（０，０）に書き込みするとき、選択されていないセル１０（１， ０）、１０（２，０）、及び１０（３，０）内で生ずる上述のこれら２つの電界 により、ＢＴＢＴ誘起ホットエレクトロン注入を介した、これらの選択されてい ないセル１０の意図しない書き込みが行われてしまう。このＢＴＢＴ現象によっ て、データの完全性が損なわれてしまう。要約 ここに開示する新規なセル及びアレイアーキテクチャは、上述の従来 技術の問題点を解決するものである。本発明によれば、ここに開示される不揮発 性メモリアレイが、複数のＰＭＯＳ ２トランジスタ（２Ｔ）メモリセルを有す る。各２Ｔセルは、ＰＭＯＳフローティングゲートトランジスタ及びＰＭＯＳ選 択トランジスタを有し、ビット線と共通ソース線の間に接続される。共通の行に 存在する各２Ｔセルの選択ゲート及びコントロールゲートは、それぞれワード線 及びコントロールゲート線に接続される。アレイの２Ｔセルの書き込みは、ＦＮ トンネル現象及びＢＴＢＴ誘起ホットエレクトロン注入を組み合わせて利用して 行われ、消去はＦＮトンネル現象を利用して行われる。 いくつかの実施例では、このアレイが複数のセクタに分割される。各セクタは ｎ−ウェル領域で画定され、２Ｔセルの所定の数の行及び列を有する。これらの 実施例では、１つのセクタにおける各２Ｔセルのソースはそのセクタの共通ソー ス線に接続される。他の実施例では、アレイのビット線がセクタ境界に沿ってセ グメントに分割され、これによりビット線のキャパシタンスを低下させる。図面の簡単な説明 第１図は、従来技術のＰＭＯＳフローティングゲートトランジスタの模式図で ある。 第２図は、図１に示すタイプの複数のフローティングゲートトランジスタを含 む従来技術のＩＴ ＮＯＲアーキテクチャの模式図である。 第３図は、本発明によるＰＭＯＳ ２Ｔメモリセルの断面図である。 第４図は、本発明のある実施例による２Ｔセルアレイの模式図である。 第５図は、第１図の従来型のＩＴセルの書き込み及び消去閾値電圧Ｖ_T分布（ 破線）、及び本発明の２Ｔセルの書き込み及び消去閾値電圧Ｖ_Tの分布（実線） を示すグラフである。 第６図は、本発明の別の実施例による２Ｔセルアレイの模式図であって、この 実施例ではアレイのビット線がセクタの境界に沿ってセグメントに分割されてい る。 図面において類似の構成要素には類似の符号を付して示した。詳細な説明 第３図は、本発明によるＰＭＯＳ２トランジスタ（２Ｔ）メモリセル４０を示 す。２Ｔセル４０は、ｐ−基板４４のｎ−ウェル領域４２に形成されたＰＭＯＳ フローティングゲート（ＦＧ）トランジスタ４０ａ及びＰＭＯＳ選択トランジス タ４０ｂを有する。第１ｐ＋拡散領域４６は、ＦＧトランジスタ４０ａのソース ４６の役目を果たす。第２ｐ＋拡散領域４８は、ＦＧトランジスタ４０ａのドレ イン及び選択トランジスタ４０ｂのソースとしての役目を果たす。第３ｐ＋拡散 領域５０は、選択トランジスタ４０ｂのドレインとしての役目を果たす。チャネ ル領域５２は、ＦＧトランジスタ４０ａのｐ＋ソース４６とｐ＋ドレイン４８の 間のｎ−ウェル領域内に延びている。ポリシリコンフローティングゲート５４は 、薄いトンネル酸化層５６によりｎ−ウェル領域４２から絶縁されている。ＦＧ トランジスタ４０ａは、書き込み時にデプリーションモード、即ちフローティン グゲート５４が負に荷電されたときチャネル領域５２が形成されるデバイスであ ることに注意されたい。コントロールゲート５８は、絶縁性層６０によりフロー ティングゲート５４から絶縁されている。絶縁性層６０は約１８０〜３５０Åの 厚みを有する。選択トランジスタ４０ｂを通して流れる電流は、ｎ又はｐ型何れ かの導電型の不純物をドープされた選択ゲート６２に電圧を印加することにより 制御される。 好ましくは、トンネル酸化層５６は約８０〜１３０Åの間の厚みを有 し、ＦＧトランジスタ４０ａのｐ＋ソース４６とｐ＋ドレイン４８の双方の一部 分及びチャネル５２の全長さにわたって延在している。しかし、他の実施例では トンネル酸化層５６が様々な異なる長さを有し得る、ということを理解されたい 。 ２Ｔセル４０が０．５５ミクロン技術を用いて形成された好適実施例では、Ｆ Ｇトランジスタ４０ａがそれぞれ約０．７μｍ及び０．６５μｍの幅及び長さを 有するチャネルを有し、チャネル５２は、約３Ｅ１６〜１Ｅ１７イオン／ｃｍ² の濃度のｎ型不純物を含む。ＦＧトランジスタ４０ａのトンネル酸化層５６は約 １００Åの厚みを有する。ｎ−ウェル領域４２は、約８００Ω／□の抵抗率を有 する。選択トランジスタ４０ｂは、それぞれ約０．７μｍ及び０．６μｍの幅及 び長さのチャネルを有する。例えばホウ素イオンのようなｐ型導電型の不純物を 選択ゲート６２の下のｎ−ウェル領域４２の表面部分に注入し、選択トランジス タ４８ｂの閾値電圧Ｖ_Tを約−０．７Ｖに調節することができる。 ２Ｔセル４０のＦＧトランジスタ部分４０ａは固有状態（消去状態）にあると き負の閾値電圧Ｖ_Tを有し、書き込みされたとき正の閾値電圧Ｖ_Tを有する。説明 の便宜上、セル４０のＦＧトランジスタ部分４０ａの閾値電圧Ｖ_Tを、以下「セ ル４０の閾値電圧Ｖ_T」と称するものとする。好適実施例では、セル４０の固有 Ｖ_Tが約−１〜−５Ｖの範囲にあり、セルの書き込み時Ｖ_Tが約１．５〜４Ｖの範 囲にある。 第４図に示すように、本発明による不揮発性メモリアレイ７０は、２つのセク タＳ０及びＳ１に分割された複数の２Ｔセル４０を含み、各セクタは、２Ｔセル ４０の２つの行を有している。好ましくは、各セクタはｎ−ウェル領域４２によ って画定される。例えば、第１セクタＳ０の２Ｔセル４０は、ｎ−ウェル領域４ ２（０）に形成され、第２セクタＳ１の２Ｔセル４０は第２ｎ−ウェル領域４２ （１）に形成される。従っ て、セクタＳ０及びＳ１を画定する各ｎ−ウェル領域４２は、異なる電位に保持 され得る。図に示すように、アレイ７０は、それぞれビット線ＢＬ０〜ＢＬ３で 画定された４本の列を有する。 説明を簡単にするため、以下アレイ７０を例にとって本発明の実施例を説明し ているということに注意されたい。実際の実施例には、より多くの数のセクタが 含まれ得、各セクタは、より多い数の２Ｔセル４０の行及び／又は列を含み得る 。従って、本発明の実施例は以下に説明する特定の実施例に限定されない。 アレイ７０の各セクタの内部において、各２Ｔセル４０はセクタの共通ソース ＣＳとアレイ７０の関連ビット線ＢＬの間に直列接続されている。例えば、第１ セクタＳ０の第１行、第１列に存在する２Ｔセル４０（０，０）は、ＰＭＯＳ選 択トランジスタ４０ｂ（０，０）及びＰＭＯＳＦＧトランジスタ４０ａ（０，０ ）を含む。２Ｔセル４０（０，０）のｐ＋ドレイン５０及び選択ゲート６２は、 それぞれビット線ＢＬ０及びワード線ＷＬ０に接続されている。コントロールゲ ート５８は、コントロールゲート線ＣＧ０に接続されており、ｐ＋ソース４６は 共通ソース線ＣＳ０に接続されている。好適実施例では、１つのセクタの共通ソ ースＣＳは、そのセクタを画定しているｎ−ウェル領域には接続されておらず、 ２Ｔセル４０の各ｐ＋ソース４６とｎ−ウェル領域が異なる電位に保持され得る ようになっている。 単純化のため図面には示していないが、アレイ７０は、センス増幅器、行デコ ーダ、列デコーダ、及び他の適切なアドレス及びデコード論理回路を備えている 。好適実施例では、各ビット線ＢＬは関連するセンス増幅器に接続されており、 読み出し動作の際、選択されたビット線に関連するセンス増幅器はイネーブル状 態となって、選択されたビット線上の電位が決まり、この選択されたビット線は 、読み出しのために選択され たセル４０がハイレベルにあるかローレベルにあるかを示す。 書き込み動作 第３図に示すように、いくつかの実施例では、ｐ＋ソース４６とｐ＋ドレイン ４８の間に約−６Ｖのドレインーソース電圧Ｖ_DSを印加すると共に、コントロー ルゲート５８に第１電位から第２電位へ上昇する書き込み電圧を印加することに より、チャネルホットエレクトロン（ＣＨＥ）注入を介した２Ｔセル４０への書 き込みが行われる。このような印加条件の下では、正孔がＦＧトランジスタ４0 ａのチャネル５２を横切って、そのｐ＋ドレイン４８に向かって加速され、そこ でｐ＋ドレイン４８のデプリーション領域における電子及び格子原子と衝突する 。この結果衝撃イオン化により生じたホットエレクトロンはそのフローティング ゲート５４に注入され、フローティングゲート５４は負に荷電される。例えば、 ｐ＋ソース４６及びｎ−ウェル領域４２に約８Ｖを印加し、ｐ＋ドレイン４８に 0〜２Ｖを印加し、且つコントロールゲート５８に約６Ｖから約１０Ｖに上昇す る書き込み電位を印加することにより、ＦＧトランジスタ４０ａにＣＨＥ注入に よる書き込みが行われ得る。これらの書き込み印加電位はレベルシフトされ得る ことに注意されたい。従って、例えば、上述のように、ｐ＋ソース４６及びｎ− ウェル領域４２に（約３Ｖの）電源電圧Ｖ_ccを印加し、ｐ＋ドレイン４８を約− ３Ｖに維持し、且つコントロールゲート５８に約０Ｖから５Ｖに上昇する電圧を 印加することにより、ＦＧトランジスタ４０ａにＣＨＥ注入による書き込みがな され得る。 別の実施例では、ＢＴＢＴ誘起ホットエレクトロン注入を利用してチャネル電 流無しで２Ｔセル４０が書き込みされる。この書き込みは、ｐ＋ソース４６及び ｎ−ウェル領域４２を約８Ｖに維持し、そのｐ＋ドレ イン４８に約０〜２Ｖを印加し、且つそのコントロールゲートに約１２Ｖを印加 することにより達成され得る。ｐ＋ドレイン４８とｎ−ウェル領域４２の間の逆 バイアスは、コントロールゲート５８を介してフローティングゲート５４に与え られた正の電位と結びついて、ｐ＋ドレイン４８のデプリーション領域において 高いエネルギーの電子を発生するに十分な高い電界を発生させ、この高エネルギ ーの電子はフローティングゲート５４に注入されて、これにより２Ｔセル４０が 書き込みされる。また、この書き込み印加電位はレベルシフトされ得る。 しかし、好適実施例においては、ファウラー−ノードハイム（ＦＮ）電子トン ネル現象とバンド−バンド間トンネル現象（ＢＴＢＴ）誘起ホットエレクトロン 注入とを組み合わせて利用して２Ｔセル４０が書き込みされる。ここで、セル４ ０が約３Ｖの電源電圧Ｖ_ccで動作する場合、約−５Ｖがそのｐ＋ドレイン４８に 印加され、そのｐ＋ソース４６は開放状態となり、そのｎ−ウェル領域４２は電 源電圧Ｖ_ccに保持され、更にそのコントロールゲート５８には約１〜１００μ秒 間約８Ｖのパルス電位が印加される。２Ｔセル４０のＦＧトランジスタ部分４０ ａは、書き込みされた時に深いデプリーションで動作する。 また第４図に示すように、例えば第１セクタＳ０における２Ｔセル４０（０， ０）のような、アレイ７０における２Ｔセル４０は、以下のように書き込みのた めに選択される。まず選択されたビット線ＢＬ０が約−５Ｖに保持される。アレ イ７０のｎ−ウェル領域４２は電源電圧Ｖ_ccに保持される。アレイ７０の共通ソ ースＣＳは開放状態となる。選択されたワード線ＷＬ０は、選択トランジスタ４ ０ｂ（０，０）がオン状態となるのに十分な負の電位に保持され、これにより、 選択されたセル４０（０，０）のｐ＋ドレイン４８に、選択されたビット線ＢＬ ０上の負の電位が印加されることになる。いくつかの実施例では、選択されたワ ード線ＷＬ０が約−７．５Ｖに保持される。約８Ｖの書き込み電圧パルスＶ_Tが 、選択されたコントロールゲート線ＣＧに印加される。好適実施例では、書き込 み電圧パルスＶ_Tは、約１０マイクロ秒間のパルスである。 書き込み電圧Ｖ_Pは初めに、選択されたセル４０（０，０）のｐ＋ドレイン４ ８からフローティングゲート５４へのＦＮ電子トンネル現象を誘起する。選択さ れたセル４０（０，０）の閾値電圧Ｖ_Tがそのフローティングゲート５４への電 子の蓄積のためにより正の方向に高くなることから、ＢＴＢＴ誘起ホットエレク トロンがフローティングゲート５４に注入され、これによってフローティングゲ ート５４の荷電が加速される。選択されたセル４０（０，０）の閾値電圧Ｖ_Tが より正の方向に高くなるにつれ、選択されたセル４０（０，０）内部のゲート電 流Ｉ_Gの上昇部分は、ＢＴＢＴで誘導されたホットエレクトロン注入によって実 現される。 選択されたセル４０（０，０）と同じ行にある選択されていないセル４０は、 選択されていないビット線ＢＬ１〜ＢＬ３を電源電圧Ｖ_cc又は開放電位の何れか に維持することによって書き込みされないようになっている。選択されたワード 線ＷＬ０が約−７．５Ｖであることから、アレイ７０の第１行にあるセル４０の 各選択トランジスタ４０ｂは、導電状態にあり、従って電源電圧Ｖ_ccは、選択さ れていないビット線ＢＬ１〜ＢＬ３に接続され、第１行における選択されていな いセル４０、即ちセル４０（０，１）、４０（０，２）、及び４０（０，３）の それぞれのｐ＋ドレイン４８に印加される。第１セクタＳ０のｎ−ウェル領域４ ２（０）も電源電圧Ｖ_ccであることから、セル４０（０，１）、４０（０，２） 、及び４０（０，３）のそれぞれのｐ＋ドレイン４８とｎ−ウェル領域４２の間 の電圧勾配はゼロである。従って、選択されたセル４０（０，０）の書き込みの 間、セル４０（０，１）、４０（０，２）、及び４０（０，３）においてはＢＴ ＢＴ誘起ホットエレクトロン注入が妨げられ る。これらの選択されていないセルにおいて一時的なＦＮトンネル現象が発生し 得るが、これによってこれらの選択されていないセルの閾値電圧Ｖ_Tが１００ｍ Ｖ以上シフトされることはなく、従って書き込み妨害が生じることはない、とい うことに注意されたい。 選択されたセル４０（０，０）と同じ列にある選択されていないセル４０は、 それらの各選択トランジスタ４０ｂを非導電状態に維持することによって書き込 みされないようになる。例えば、いくつかの実施例では、選択されていないワー ド線ＷＬ１〜ＷＬ３を電源電圧Ｖ_ccに維持する。この方式では、選択されていな いセル４０の各選択トランジスタ４０ｂが、選択されていないセル４０の各ｐ＋ ドレイン４８、従って各ＦＧトランジスタ４０ａを、選択されたビット線ＢＬ０ 上の負の電位から絶縁する。従って、これらの選択されていないセル４０のそれ ぞれのｐ＋ドレイン４８とｎ−ウェル領域４２（０）の間の電圧勾配は、その中 での電子のバンド−バンド間トンネル現象を促進するには不十分である。このよ うにして、ＢＴＢＴによる妨害がこれらの選択されていないセル４０において防 止される。 いくつかの実施例において、書き込み電圧パルスＶ_Tは、選択されたものと、 選択されていないもの双方のコントロールゲート線ＣＧに印加される。このよう にして、コントロールゲート線ＣＧの個別のアドレス指定は不要となり、従って アレイ７０で用いるためのより小型でより複雑さの少ない行デコーダ（単純化の ため図示せず）を形成することが可能となる。他の実施例では、選択されていな いコントロールゲート線ＣＧ１〜ＣＧ３が、電源電圧Ｖ_cc又は開放状態に保持さ れ、これによって、その各フローティングゲート５４とｎ−ウェル領域４２との 間の任意の電界が事実上無くなることで、それに接続されたセル４０への書き込 みが防止される。しかしこれらの実施例には、より複雑な行デコーディン グが必要である。 上述の印加条件は、電源電圧Ｖ_ccが約３Ｖで、トンネル酸化層５６の厚みが約 １００Åである実施例の場合のものである。従って、電源電圧Ｖ_ccが３Ｖ未満の 場合には、上述の印加条件は変わってくる。詳述すると書き込み動作の際、電源 電圧Ｖ_ccが低いときには、選択されたビット線ＢＬ及びコントロールゲート線Ｃ Ｇに印加される各電圧は、ＦＮトンネル現象及びＢＴＢＴ誘起ホットエレクトロ ン注入によって書き込みを促進するのに十分なレベルに電界強度を維持するため には、より負の方向に高い電位にしなければならない。例えば、Ｖ_ccが約１．８ Ｖである場合、選択されたビット線は、約−６．２Ｖに保持され、コントロール ゲート線ＣＧは、約６．８Ｖに保持される。 更に、トンネル酸化層５６の厚みが１００Å未満であるような、実施例では、 より薄いトンネル酸化層の厚みを有するＦＧトランジスタにおいてはＢＴＢＴ及 びＦＮトンネル現象を誘起するために必要な電界強度が小さいことから、書き込 みのためにより低いバイアス電圧が用いることができる。 読み出し動作 ２Ｔセル４０の読み出しは、書き込みＶ_T未満の電圧、即ちＶ_GS（＜Ｖ_{T( 書き 込み)} )をそのコントロールゲート５８とｐ＋ソース４６の間に印加することによ って読み出される。従って、例えば、読み出しのためにセル４０（０，０）を選 択するためには、選択されたビット線ＢＬ０が、セル４０（０，０）のｐ＋ソー ス上の電圧より低い電圧に保持される。この特定の実施例では、ｐ＋ソース４６ がＶ_cc＝約３Ｖである場合、選択されたビット線ＢＬ０は約１．２Ｖに保持され る。この選択されたワード線ＷＬ０は接地され、これによって選択トランジスタ ４０ｂ（０， ０）がオン状態にされ、選択されたビット線ＢＬ０から、選択されたセル４０（ ０，０）のｐ＋ドレイン４８に約１．２Ｖの電位が印加される。ｎ−ウェル領域 ４２及びアレイ７０の共通ソースＣＳは、全てのコントロールゲート線ＣＧと共 に電源電圧Ｖ_ccに保持される。このような印加条件の下で、選択されたセル４０ （０，０）は、書き込みされた場合、即ちその閾値電圧Ｖ_Tが正であり、且つ選 択されたビット線ＢＬ０が約１．２Ｖより高い電圧に荷電された場合にチャネル 電流を流す。 選択されたビット線ＢＬ１〜ＢＬ３は開放状態にある。選択されたワード線Ｗ Ｌ０が接地されていることから、電源電圧Ｖ_ccは、選択された行における選択さ れていないセル４０の各ｐ＋ソース４６、及び選択されていないビット線ＢＬ１ 〜ＢＬ３及びｎ−ウェル領域４２（０）から、選択されていないビット線ＢＬ１ 〜ＢＬ３のそれぞれへ印加される。選択されていない行におけるセル４０は、そ れらの各選択トランジスタ４０（ｂ）を非導電状態に維持することによりビット 線ＢＬ電圧から隔離される。このことは、例えば、選択されていないワード線Ｗ Ｌ１〜ＷＬ３を電源電圧Ｖ_ccに保持することによって達成される。 書き込み動作に関連して前に説明したように、印加条件は、特の電源電圧Ｖ_cc によって変わってくる。従って、電源電圧Ｖ_ccが低くなった場合には、書き込み されたセル４０において約１０〜３０μＡの電流を誘導する値でなければならな いビット線の電圧が低くなり得る。例えば、Ｖ_ccが約１．８Ｖである場合、選択 されたビット線は読み出し動作の間、約０．４Ｖに保持されるべきである。 消去動作 ２Ｔセル４０は、ｐ＋ドレイン４８を開放状態にし、ｐ＋ソース４６を約８． ５Ｖに保持し、コントロールゲート５８に例えば約−８．５Ｖ の負の電圧のパルスを与えることにより、ＦＮトンネル現象によって消去される 。詳述すると、第１セクタＳ０にあるセル４０を消去するためには、選択された ワード線ＷＬ０〜ＷＬ１を、約８．５Ｖの高電位状態にし、これによって選択さ れたセクタＳ０におけるセル４０をビット線ＢＬから隔離する。ｎ−ウェル領域 ４２（０）及び選択されたセクタＳ０の共通ソースＣＳ０も、約８．５Ｖに保持 される。選択されたセクタＳ０のコントロールゲート線ＣＧ０−ＣＧ１には、約 １００ｍ秒間、約８．５Ｖのパルスが与えられる。このようなバイアス条件の下 で、電子は選択されたセクタＳ０におけるセル４０の各フローティングゲート５ ４から、ＦＮトンネル現象によってｎ−ウェル領域４２（０）に押し出される。 消去が終了すると、選択されたセクタＳ０におけるセル４０の閾値電圧Ｖ_Tは負 の値に戻り、上述の読み出しバイアス電圧の印加によってこれらのセル内で読み 出し電流が誘導されないようになる。 選択されていないセクタＳ１における２Ｔセル４０は、選択されていないワー ド線ＷＬ２〜ＷＬ３、選択されていないコントロールゲート線ＣＧ２〜ＣＧ３、 及び選択されていないｎ−ウェル領域４２（１）を電源電圧Ｖ_ccに保持すること によって選択されたセクタＳ０上の消去動作から隔離される。これらの印加条件 の下、選択されたセクタＳ１のセル４０の各フローティングゲート５４とｎ−ウ ェル領域４２（１）の間に有意な電界が存在しないことから選択されていないセ クタＳ１におけるセル４０の消去はなされない。 本発明の実施例により、セクタの選択されたコントロールゲート線ＣＳを約− ８．５Ｖ以下（即ちより負の方向に高い電位）に保持し、且つ該セクタの残りの コントロールゲート線ＣＧを例えば０〜８．５Ｖの正の電圧に保持することによ って１バイト、即ちセル４０の１行を選択的消去することもできる。この正の電 圧の特定のレベルは、セル４０がど の程度のＶ_T妨害に耐えられるかということに応じて変わってくる。選択されて いないコントロールゲート線ＣＧに印加される正の電圧を最小にすることにより 、Ｖ_T妨害が最小限となり得るということに注意されたい。しかし、隣接する行 のセル４０の各コントロールゲートに負及び正の電圧を印加することにより不十 分な絶縁によって生じる性能上の問題が生じる可能性もあるため、セクタ毎の消 去が好ましい。 消去動作の印加条件は、Ｖ_ccが約３Ｖでトンネル酸化層５６の厚みが１００Å の場合について上述されている。トンネル酸化層の厚みが約１００Åより薄い場 合には、選択されたコントロールゲート線ＣＧと選択されたｎ−ウェル領域４２ の間の電位差が、一定の電界強度を維持するために比例的に低くされ得る。 アレイ７０の２Ｔセル４０の書き込み、読み出し、及び消去のための印加条件 の概要は、以下の表１、表２、及び表３にそれぞれ示されている。 アレイ７０の全てのｎ−ウェル領域４２は、書き込み及び読み出し動作の際に は電源電圧Ｖ_ccに保持され、この電源電圧の保持は、消去動作の際、選択されて いないｎ−ウェル領域４２についても行われる。あるセクタが消去のために選択 されている場合にのみ、そのｎ−ウェル領域を電源電圧Ｖ_ccより高い電位に荷電 する必要がある。従って、書き込み動作と読み出しオペレーションの間にｎ−ウ ェル領域４２を荷電及び／又は放電させる必要をなくすことにより、本発明の実 施例によって、書き込み動作−読み出し動作間の移行をより短時間で行えるよう にすることができる。 本発明によるＰＭＯＳ ２Ｔセル４０は、例えば第１図のミツビシセル１０の ような従来型の１Ｔセルと比較して様々な利点を有する。第１に、本発明の２Ｔ セル４０は、セル１０（第１図）よりも、ＢＴＢＴ妨害の問題を受けにくい。詳 述すると、選択トランジスタ４０ｂを２Ｔセル４０内に含めることによって、メ モリ素子、即ちＦＧトランジスタ４０ａを、書き込み及び読み出しの際に選択さ れていない場合のＢＴＢＴ妨害から隔離することができる。例えば、アレイ７０ のセル４０（０，０）が書き込みのために選択されている場合、選択されたビッ ト線ＢＬ ０は約−５Ｖに保持され、選択されたワード線ＷＬ０は約−７．５Ｖに保持され る（Ｖ_ccが約３Ｖの場合）。従って、前に説明したように、選択されたセル４０ （０，０）のｐ＋ドレイン４８には約−５Ｖが印加され、ＦＮトンネル現象及び ＢＴＢＴ誘起ホットエレクトロン注入による選択されたセル４０（０，０）の書 き込みが促進される。 選択されていない行におけるセル４０の各選択トランジスタ４０ｂは、非導電 状態に維持されていることから、これらのセル４０の各ｐ＋ドレイン４８は、選 択されたビット線ＢＬ０上の負の電位から隔離されており、（ｎ−ウェル領域４ ２（０）がＶ_ccであることから）Ｖ_ccに近い電位の開放状態にされている。例え ば、選択されていないセル４０（１，０）に関して言えば、そのｐ＋ドレイン４ ８はＶ_ccに近い電位の開放状態にあり、そのｎ−ウェル領域４２（０）はＶ_ccに ある。従って、選択されていないセル４０（１，０）のドレイン／ウェル接合部 の間には横方向の電界は発生せず、ＢＴＢＴ妨害はここで除去されている。 選択されていないコントロールゲート線ＣＧ１（８Ｖ）、ｐ＋ドレイン４８（ ３Ｖ）、ｐ＋ソース４６（３Ｖ）、及びｎ−ウェル領域４２（０）（３Ｖ）から 選択されていないセル４０（１，０）のフローティングゲート５４に約５．５Ｖ が印加される。従って、選択されていないセル４０（１，０）のフローティング ゲート５４とｐ＋ドレイン４８の間の電位差は約２．５Ｖである。この電位差に よって生ずる電界は、選択されていないセル４０（１，０）のフローティングゲ ート５４に電子を注入するためには不十分であり、従ってＦＮトンネル現象によ る妨害はここでは事実上排除されている。 対称的に、日本の公開特許公報特開平９−８１５３には、第２図に示すような 、第１図に示す１トランジスタ（１Ｔ）メモリセルを備えたタイプのアレイアー キテクチャが開示されている。詳述すると、アレイ３ Ｏ（第２図）における各１Ｔミツビシセル１０（第１図）のｐ＋ドレイン１８は 、ビット線ＢＬに直接接続されている。従って、書き込みの際、選択されたビッ ト線ＢＬ上の負の電圧は、選択されたセル１０のｐ＋ドレイン１８のみならず、 選択されたセル１０と同じ列内にある選択されていないセル１０の各ｐ＋ドレイ ン１８にも印加される。従って、本明細書の発明の背景の項で説明したように、 これらの選択されていないセル１０のドレイン／ウェル接合部前後の電圧勾配は 約６Ｖになる。この電位差から生ずる電界は、その中でＢＴＢＴを誘起するのに 十分なものである。更に、第２図に関連して前に説明したように、これらの選択 されていないセル１０の各フローティングゲート２２には約−１Ｖが印加される ことから、これらの選択されていないセル１０の各フローティングゲート２２と ｐ＋ドレイン１８との間の電位差は約５Ｖである。この電位差によって生ずる電 界は、ＦＮトンネル現象を促進し、ＢＴＢＴ誘起ホットエレクトロンをこれらの 選択されていないセル１０の各フローティングゲート２２に注入するのに十分で ある。従って、これらの選択されていないセル１０、即ちセル１０（１，０）、 １０（２，０）、及び１０（３，０）は、ＢＴＢＴによる妨害やＦＮトンネル現 象による妨害を受けやすい。上述のように、これらの選択されていないセル４０ において生ずる書き込み妨害によってデータの完全性及びセルの耐久性が損なわ れ得る。 選択トランジスタ４０ｂを２Ｔセル４０内に含めることによって、類似の方式 で、読み出し動作の際に選択されていないセルにおける有害なＢＴＢＴ誘起ホッ トエレクトロン注入が排除されることに注意されたい。 更に、２Ｔセル４０のフローティングゲート部分４０ａを隔離することによっ て、選択トランジスタ４０ｂが１Ｔセル１０のトンネル酸化層２４よりも２Ｔセ ル４０のトンネル酸化層５６を薄くできることになる。 本発明の実施例によるトンネル酸化層５６の厚みをスケールダウンできることか ら、２Ｔセル４０は、類似の印加条件を用いたときに１Ｔセル１０よりも早い書 き込み速度を達成できることになる。実際、上述のように、本発明による２Ｔセ ル４０は、１Ｔセル１０の場合の約５０マイクロ秒と比較して高速の速い約１０ マイクロ秒の書き込み速度を達成している。書き込み速度を速くするために１Ｔ セル１０に印加される書き込みバイアス電圧を高めると、ＢＴＢＴ書き込み妨害 を受ける可能性が高まり、従って実用的ではないということに注意されたい。逆 に、トンネル酸化層５６の厚みを薄くできることから、２Ｔセル４０がより低い 電圧レベルを用いた場合でも１Ｔセル１０に類似した書き込み速度を達成でき、 このように電圧レベルを低くすることによって電力消費量の低下、接合部のブレ ークダウンの可能性の低下という有益な効果が得られる。 前の方で説明したように、２Ｔセル４０のＦＧトランジスタ部分４０ａの閾値 電圧Ｖ_Tは、消去のときには負であり、書き込み時には正である。この結果、書 き込みされたセル４０のＶ_T分布は、０電圧レベルに限定されず、従って第５図 にグラフで示されているように書き込みされたセル４０の上限Ｖ_Tまで高めるこ とによって最大化され得る。対照的に、１Ｔセル１０の閾値電圧Ｖ_Tは書き込み の前後何れも負である。詳述すると、前に引用した大中道等の文献の開示内容に よれば、消去Ｖ_Tは−４．０〜−４．５Ｖであり、書き込みＶ_Tは−２〜−３Ｖで ある。実際、セル１０の書き込みＶ_Tは読み出しの際に選択されていないときに ゼロを超えるとセル１０にリークが生ずる。この結果、本発明の２Ｔセル４０の 書き込みＶ_T分布は、セル１０の書き込みＶ_T分布よりより大きく、即ちより広い ものであり得る。 １Ｔセル１０と比較してより広い２Ｔセル４０の書き込みＶ_T分布の ために、プロセスに対するより大きい耐性及び設計の幅広い変更が可能となる。 この結果、本発明の２Ｔセルは、第１図の１Ｔセル１０や第２図に示すそのアレ イの場合と比較して、このようなプロセス及びデザインの幅広さによって生じる 書き込み誤りを受けにくくなる。従って、コストがかさみ時間のかかるプログラ ムベリファイは、本発明のアレイ７０の２Ｔセル４０については最小限で済む。 ２Ｔセル４０の書き込み及び消去Ｖ_T分布のみならず製造プロセスは、セル４ ０がフラッシュセルとして用いられる場合も、アレイ７０において用いられる場 合も、或いはＥＥＰＲＯＭセルとして用いられる場合も同一である。従って、２ Ｔセル４０を用いるフラッシュ及びＥＥＰＲＯＭアレイを単一のプロセス技術を 用いて同時に製造できるのみならず、書き込み、読み出し、及び消去動作におい て用いられる同じ印加電圧を、両アレイタイプについて用いることができる。こ のようにして、本発明の実施例により、前例のないフラッシュ及びＥＥＰＲＯＭ アレイの一体化が可能となる。 ミツビシセル１０の場合と比較してより広い２Ｔセル４０のセル面積のために 、現在のフォトリソグラフィー技術及びエッチング技術によって決定されるより 広い金属ピッチを用いることにより、アレイ７０のワード線ＷＬを分岐させる金 属のラインを形成することが可能となる（単純化のため図面には示していない） 。対応する金属線でワード線ＷＬを分岐させることができるために、ワード線Ｗ Ｌの抵抗を著しく低下させることができ、これによりアレイ７０の性能を改善す ることができる。対照的に、前に引用した文献では利点として挙げられているセ ル１０のより小さなセル面積は、これらの金属ワード線の分岐を形成するために より高度なフォトリソグラフィー技術やエッチング技術が必要となる。 本発明の別の実施例では、ビット線を、セクタ境界に沿ってセグメン トに分割し、ビット線のキャパシタンスを最小化して、処理速度を高める。例え ば、第６図に示すように、アレイ８０は、アレイ７０と同じ２つのセクタＳ０及 びＳ１を有しており、各セクタにおける２Ｔセル４０は、セクタの共通ソースＣ Ｓとビット線ＢＬの間に接続されている。しかし、アレイ８０のビット線ＢＬは 、アレイ７０（第４図）のように各セクタを横断して延びておらず、セクタの境 界に沿ってセグメントに分割されている。アレイ８０の各セクタのビット線ＢＬ は、パストランジスタ８２によってグローバルビット線ＧＢＬに選択的に接続さ れる。好ましくは、このパストランジスタ８２は、選択トランジスタ４０ｂと構 成が類似したＰＭＯＳデバイスである。 詳述すると、第６図に示すように、各セクタからのビット線は、関連するパス トランジスタ８２を介して関連するグローバルビット線ＧＢＬに接続される。セ クタＳ０に対応するパストランジスタ８２（０）の導電状態は、第１制御信号Ｃ ＮＴＲ（０）により制御され、セクタＳ１に対応するパストランジスタ８２（１ ）の導電状態は、第２制御信号ＣＮＴＲ（１）により制御される。例えば、セク タＳ０及びＳ１のそれぞれからの第１ビット線、即ちビット線ＢＬ００及びＢＬ １０は、それぞれパストランジスタ８２（０）０、及び８２（１）０によって関 連するグローバルビット線ＧＢＬ０に接続され、制御信号ＣＮＴＲ（０）及びＣ ＮＴＲ（１）は、それぞれパストランジスタ８２（０）０及び８２（１）０の導 電状態を制御する。 アレイ８０の２Ｔセルの書き込み、読み出し、及び消去のための動作及びバイ アス印加条件は、それぞれ表１、表２、及び表３に概要が示されているアレイ７ ０について上述したものと同一である。セル４０に特定の電圧を印加する必要が ある場合には、セル４０に関連するパストランジスタ８２は、対応する制御信号 ＣＮＴＲによってオン状態にされ、 これによりセクタビット線ＢＬに接続されるべきグローバルビット線ＧＢＬに電 圧が印加され得るようになる。例えば、アレイ８０のセル４０（０，０）に書き 込みするために、選択されたグローバルビット線ＧＢＬ０は、約−５Ｖ（電源電 圧Ｖ_ccが２．７〜３．６Ｖであると過程）に保持される。選択されたワード線Ｗ Ｌ０は、約−７．５Ｖに保持され、選択されたコントロールゲート線ＣＧには約 ８Ｖのパルスが印加され、選択された共通ソースＣＳ（０）は開放状態にされる 。アレイ８０のｎーウェル領域４２は、電源電圧Ｖ_ccに保持される。第１制御信 号ＣＮＴＲ（０）は、ローレベルの電圧、例えば−７．５Ｖにされ、これにより パストランジスタ８２（０）がオン状態になり、選択されたグローバルビット線 ＧＢＬ０上の負の電圧が選択されたセクタビット線ＢＬ００、更には選択された セル４０（０，０）のｐ＋ドレイン４８に印加される。従って、アレイ８０の選 択されたセル４０（０，０）は、アレイ７０の書き込み動作に関連して前に説明 したような方式で書き込みがなされる。書き込みの際、パストランジスタ８２（ １）は、制御信号ＣＮＴＲ（１）を、例えば電源電圧Ｖ_ccのような正の電圧に保 持することによって非導電状態に維持され、これにより、選択されたグローバル ビット線ＧＢＬ０上の負の電位が、選択されていないセクタＳ１のビット線ＢＬ ０１に接続されない状態が確保される。 アレイ８０の消去動作の際に、選択されたセクタのパストランジスタ８２は非 導電状態にされ、これによりグローバルビット線が、選択されたｎ−ウェル領域 ４２上の正の電位から隔離される。 本発明の特定の実施例について説明してきたが、請求項に記載の本発明の真の 範囲を逸脱することなく様々に変更した実施が可能であり、従って本発明の真の 範囲内での全ての変更は本発明の請求の範囲に含まれるということは当業者には 明らかであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ユー、アンディー・テング−ペング アメリカ合衆国カリフォルニア州94306・ パロアルト・フローラルズドライブ 691 (72)発明者 ラッドジー、ネイダー アメリカ合衆国カリフォルニア州94304・ パロアルト・グリードロード 614

Claims (1)

1. 【特許請求の範囲】 １．ｎ−ウェル領域に形成された複数のＰＭＯＳ２Ｔメモリセルを有するメモリ アレイであって、 前記アレイのビット線に接続されたｐ＋ドレイン、ワード線に接続された選択 ゲート、及びｐ＋ソースを有するＰＭＯＳ選択トランジスタと、 前記ＰＭＯＳ選択トランジスタの前記ｐ＋ソースに接続されたｐ＋ドレイン、 コントロールゲート線に接続されたコントロールゲート、及び共通ソース線に接 続されたｐ＋ソースを有するＰＭＯＳフローティングゲートトランジスタとを有 することを特徴とするメモリアレイ。 ２．前記アレイが、複数のセクタに分割されており、各セクタが、前記ＰＭＯＳ メモリセルの所定の数の行を有することを特徴とし、 前記複数のセクタのそれぞれの前記メモリセルが、複数の前記ｎ−ウェル領域 の関連する１つにおいて形成されていることを特徴とする請求項１に記載のメモ リアレイ。 ３．前記複数のセクタのそれぞれの内部の（前記フローティングゲートトランジ スタのソースが、複数の共通ソース線の関連する１つの接続されていることを特 徴とする請求項２に記載のメモリアレイ。 ４．ＰＭＯＳ２Ｔセルが、消去状態にあるとき負の閾値電圧を有し、書き込みさ れた状態にあるとき正の閾値電圧を有することを特徴とする請求項３に記載のメ モリアレイ。 ５．２Ｔメモリセルのそれぞれの内部のＰＭＯＳフローティングゲートトランジ スタが、書き込みの際にＦＮトンネル現象の生起を可能にする約１００Åの厚み のトンネル酸化層を有することを特徴とする請求項２に記載のメモリアレイ。 ６．前記メモリセルが、ＦＮトンネル現象及びＢＴＢＴに誘起されたホットエレ クトロン注入の組み合わせを利用して書き込みがなされること を特徴とする請求項１に記載のメモリアレイ。 ７．前記メモリセルの選択された１つが、前記ビット線に第１の負の電圧を印加 し、前記ワード線に第２の負の電圧を印加し、前記コントロールゲートに第１の 正の電圧を印加し、前記ｎ−ウェル領域に第２の正の電圧を印加し、且つ前記共 通ソース線を開放状態にすることによって書き込みがなされることを特徴とする 請求項１に記載のメモリアレイ。 ８．前記第１の負の電圧が、約−５〜−５．５Ｖであり、前記第２の負の電圧が 、約−７．５Ｖであり、前記第１の正の電圧が約８Ｖであり、前記第２の正の電 圧が電源電Ｖ_CCであることを特徴とする請求項７に記載のメモリアレイ。 ９．前記メモリセルがＦＮトンネル現象によって消去されることを特徴とする請 求項１に記載のメモリアレイ。 １０．前記メモリセルの選択された１つが、前記コントロールゲートに約−８． ５Ｖを印加し、且つ前記ｎ−ウェル領域及び前記共通ソース線に約８．５Ｖ印加 することにより消去されることを特徴とする請求項１に記載のメモリアレイ。 １１．前記メモリセルの選択された１つが、前記ビット線に約１Ｖを印加し、前 記ワード線を接地し、且つ前記コントロールゲート、前記ｎ−ウェル領域、及び 前記共通ソース線に電源電圧Ｖ_CCを印加することによって読み出されることを特 徴とする請求項１に記載のメモリアレイ。 １２．複数のセクタを有するＰＭＯＳメモリアレイであって、 各セクタが、 複数の行の２Ｔメモリセルであって、各２Ｔメモリセルが、ｐ＋ドレイン、選 択されたゲート、及びｐ＋ソースを有するＰＭＯＳ選択トランジスタと、前記Ｐ ＭＯＳ選択トランジスタの前記ｐ＋ソースに接続されたｐ＋ドレイン、コントロ ールゲート、及び前記セクタの共通ソースに 接続されたｐ＋ソースを有するＰＭＯＳフローティングゲートトランジスタとを 有する、該複数の行の２Ｔメモリセルと、 複数のビット線であって、各ビット線が前記行のそれぞれにおけるメモリセル の１つの選択トランジスタのｐ＋ドレインに接続されて、行を画定している、該 複数のビット線と、 複数のワード線であって、各ワード線が前記行の１つにおける各メモリセルの 選択ゲートに接続されている、該複数のワード線と、 複数のコントロールゲート線であって、各コントロールゲート線が前記行の１ つにおける各メモリセルのコントロールゲートに接続されている、該複数のコン トロールゲート線とを有することを特徴とするＰＭＯＳメモリアレイ。 １３．前記複数のセクタのそれぞれの前記メモリセルが、複数のｎ−ウェル領域 の関連する１つにおいて形成されていることを特徴とする請求項１２に記載のメ モリアレイ。 １４．書き込み動作の際に、前記セルの選択された１つが、前記ビット線の選択 された１つに約−５〜−５．５Ｖを印加し、前記ワード線の選択された１つに約 −７．５Ｖを印加し、前記コントロールゲートの選択された１つに約８Ｖを印加 し、前記ｎ−ウェル領域に電源電圧Ｖ_CCを印加し、且つ前記共通ソースを開放状 態にすることによって、ＦＮトンネル現象とＢＴＢＴ誘起ホットエレクトロン注 入の組み合わせによって書き込みがなされることを特徴とする請求項１３に記載 のメモリアレイ。 １５．書き込み動作の際に、前記選択されたワード線に接続された前記セルのな かの選択されていない複数のセルが、前記選択されていないセルが接続されたビ ット線をＶ_CCに保持することによって、書き込みされないようにされていること を特徴とする請求項１４に記載のメモリアレイ。 １６．書き込み動作の際に、前記選択されたビット線に接続された前記セルのな かの選択されていない複数のセルが、前記選択されていないセルが接続されたワ ード線をＶ_CCに保持することによって書き込みされないようにされていることを 特徴とする請求項１４に記載のメモリアレイ。 １７．消去動作の際に、選択されたセクタのメモリセルが、前記選択されたセク タのコントロールゲート線に約−８．５Ｖを印加し、前記ワード線、共通ソース 、及び前記選択されたセクタのｎ−ウェル領域に約８．５Ｖを印加することによ って消去されることを特徴とする請求項１３に記載のメモリアレイ。 １８．消去動作の際に、選択されていないセクタのメモリセルが、前記選択され ていないセクタのコントロールゲート線及びｎ−ウェル領域に電源電圧Ｖ_CCを印 加することによって前記選択されたセクタ上での前記消去動作から隔離されるこ とを特徴とする請求項１７に記載のメモリアレイ。 １９．複数のグローバルビット線を更に有することを特徴とし、 前記ビット線が、パストランジスタを介して前記複数のグローバルビット線の 関連する１つと接続されていることを特徴とする請求項１２に記載のメモリアレ イ。 ２０．前記パストランジスタが、ＰＭＯＳデバイスを含み、負の閾値電圧を有す ることを特徴とする請求項１９に記載のメモリアレイ。