JP7070032B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関する。
不揮発性メモリの一つに、メモリセル毎に一対の選択トランジスタ及びメモリトランジスタが含まれるものがある。このようなメモリセルは２Ｔｒセルとよばれることがあり、２Ｔｒセルを含む不揮発性メモリは微細化に好適である。
近年、２Ｔｒセルを含む不揮発性メモリにおけるリーク電流の低減が望まれている。
特表２００１－５０６０６３号公報 特開平１１－８７６５８号公報 特開２００５－１２２７７２号公報
本発明の目的は、リーク電流を低減することができる不揮発性半導体記憶装置を提供することにある。
不揮発性半導体記憶装置の一態様は、メモリセル毎にウェル上に形成されたｐチャネル電界効果トランジスタである選択トランジスタ及びメモリトランジスタと、前記選択トランジスタのゲートの電圧を制御する第１の制御回路と、前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第２の制御回路と、前記第１の制御回路に第１の電源電圧を入力する第１の入力部と、前記第２の制御回路に前記第１の電源電圧より低い第２の電源電圧を入力する第２の入力部と、を有し、前記メモリトランジスタからのデータの読み出し時に、前記ウェル及び前記メモリトランジスタのソースに第１の電圧が印加され、前記選択トランジスタのうち、非選択のメモリセルに含まれる選択トランジスタのゲートに第２の電圧が印加され、前記第１の電圧は、前記第２の電圧の絶対値よりも小さく、前記第１の制御回路は、前記第２の電圧として前記第１の電源電圧を出力し、前記第２の制御回路は、前記第１の電圧として前記第２の電源電圧を出力する。
開示の技術によれば、リーク電流を低減することができる。
選択トランジスタ及びメモリトランジスタの構成を示す図である。 第１の参考例に印加される電圧を示す図である。 第１の参考例における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布を示す図である。 第１の参考例における読み出し時に選択されたメモリセルに印加される電圧及び選択トランジスタの閾値電圧の分布を示す図である。 第１の参考例における読み出し時に非選択のメモリセルに印加される電圧及び選択トランジスタの閾値電圧の分布を示す図である。 第２の参考例に印加される電圧を示す図である。 第２の参考例における選択トランジスタの閾値電圧の分布を示す図である。 第１の実施形態における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布を示す図である。 第２の実施形態における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布を示す図である。 読み出し時に不揮発性半導体記憶装置に供給される電圧を示す図である。 第３の参考例における電源電圧の供給経路を示す図である。 第４の参考例における電源電圧の供給経路を示す図である。 第３の実施形態における電源電圧の供給経路を示す図である。 第４の実施形態における電源電圧の供給経路を示す図である。
先ず、参考例に基づいて不揮発性メモリのリーク電流について説明する。
（２Ｔｒセル）
先ず、一対の選択トランジスタ及びメモリトランジスタが含まれるメモリセル、すなわち２Ｔｒセルの構成について説明する。図１は、２Ｔｒセルに含まれる選択トランジスタ及びメモリトランジスタの構成を示す図である。図１（ａ）は断面図であり、（ｂ）は回路図である。
図１（ａ）に示すように、第１導電型のウェル１０１上に選択トランジスタ１１０及びメモリトランジスタ１２０が形成されている。選択トランジスタ１１０は、ウェル１０１上のゲート絶縁膜１１１及びゲート電極１１２を含む。ゲート絶縁膜１１１及びゲート電極１１２の側壁上に絶縁膜１１７及び絶縁膜１１８を含むサイドウォール１１９が形成されている。選択トランジスタ１１０は、ウェル１０１の表面に、平面視でゲート電極１１２を挟むように形成された第２導電型の不純物拡散領域１０２ａ及び１０２ｂを含む。メモリトランジスタ１２０は、ウェル１０１上のゲート絶縁膜１２１、フローティングゲート１２２、中間絶縁膜１２３及びコントロールゲート１２４を含む。ゲート絶縁膜１２１、フローティングゲート１２２、中間絶縁膜１２３及びコントロールゲート１２４の側壁上に絶縁膜１２７及び絶縁膜１２８を含むサイドウォール１２９が形成されている。メモリトランジスタ１２０は、ウェル１０１の表面に、平面視でコントロールゲート１２４を挟むように形成された第２導電型の不純物拡散領域１０２ｂ及び１０２ｃを含む。不純物拡散領域１０２ｂは選択トランジスタ１１０及びメモリトランジスタ１２０により共有される。
不純物拡散領域１０２ｂが選択トランジスタ１１０及びメモリトランジスタ１２０により共有されており、図１（ｂ）に示すように、選択トランジスタ１１０のソースとメモリトランジスタ１２０のドレインとが接続されている。選択トランジスタ１１０のゲート（ゲート電極１１２）は選択ラインＳＥＬに接続され、ドレイン（不純物拡散領域１０２ａ）はビット線ＢＬに接続される。メモリトランジスタ１２０のコントロールゲート（コントロールゲート１２４）は制御ラインＣＧＬに接続され、ソース（不純物拡散領域１０２ｃ）はソースラインＳＬに接続される。
例えば、２Ｔｒは上述のような構成を有する。
（第１の参考例）
次に、第１の参考例の構成について説明する。第１の参考例では、選択トランジスタ及びメモリトランジスタにｐチャネルＭＯＳトランジスタが用いられる。従って、ウェル１０１の導電型がｎ型であり、不純物拡散領域１０２ａ、１０２ｂ及び１０２ｃの導電型がｐ型である。ここで、第１の参考例の動作について説明する。図２は、第１の参考例に印加される電圧を示す図である。図２（ａ）はデータの読み出し時の電圧を示し、図２（ｂ）はデータの消去時の電圧を示し、図２（ｃ）はデータの書き込み時の電圧を示す。ここでは、選択トランジスタ１１０の閾値電圧Ｖｔｈが－１．６Ｖ以上０Ｖ以下であるとする。
図２（ａ）に示すように、データの読み出し時には、ウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に１．６Ｖの電圧が印加され、不純物拡散領域１０２ａに０Ｖの電圧が印加される。また、ゲート電極１１２には、当該メモリセルが待機又は非選択の時には１．６Ｖの電圧が印加され、当該メモリセルが選択されている時には０Ｖの電圧が印加される。ゲート電極１１２に０Ｖの電圧が印加されることで、選択トランジスタ１１０がオンし、メモリトランジスタ１２０に記憶されているデータがビット線ＢＬに読み出される。
図２（ｂ）に示すように、データの消去時には、ウェル１０１、不純物拡散領域１０２ａ及び不純物拡散領域１０２ｃに８Ｖの電圧が印加され、コントロールゲート１２４に－８Ｖの電圧が印加され、ゲート電極１１２に４Ｖの電圧が印加される。このような電圧が印加されることで、フローティングゲート１２２に注入されていた電子が、ファウラー－ノルドハイム（Fowler-Nordheim：ＦＮ）トンネリングを利用してウェル１０１に引き抜かれ、データが消去される。
図２（ｃ）に示すように、データの書き込み時には、ウェル１０１及び不純物拡散領域１０２ｃに５Ｖの電圧が印加され、コントロールゲート１２４に９Ｖの電圧が印加され、ゲート電極１１２及び不純物拡散領域１０２ａに０Ｖの電圧が印加される。このような電圧が印加されることで、インパクトイオン化を利用して、フローティングゲート１２２に電子が注入され、データが書き込まれる。
これらの電圧をまとめたものを表１に示す。
Figure 0007070032000001
ここで、第１の参考例における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布について説明する。図３は、第１の参考例における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布を示す図である。データの読み出し時に上記のような電圧が印加される場合、選択されたメモリセルには、図３（ａ）に示す電圧が印加され、非選択のメモリセルには、図３（ｂ）に示す電圧が印加される。上述のように、選択トランジスタ１１０の閾値電圧Ｖｔｈは－１．６Ｖ以上０Ｖ以下である。閾値電圧Ｖｔｈが－１．６Ｖ未満の選択トランジスタ１１０が含まれる場合、当該選択トランジスタ１１０は、選択された時に０Ｖの電圧がゲート電極１１２に印加されてもオンせず、当該メモリセルのデータ判定に誤りが生じることがある。また、閾値電圧Ｖｔｈが０Ｖ超の選択トランジスタ１１０が含まれる場合、当該選択トランジスタ１１０は、非選択の時に１．６Ｖの電圧がゲート電極１１２に印加されていてもオンしたままであり、ビット線ＢＬを共有する他のメモリセルのデータ判定に誤りが生じることがある。図３（ｃ）に示すように、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１３０が－１．６Ｖ以上０Ｖ以下の範囲内にあれば、上記のようなデータ判定の誤りは生じくい。
ところが、選択トランジスタ１１０の閾値電圧Ｖｔｈが－１．６Ｖ以上０Ｖ以下であり、非選択時にゲート電極１１２に１．６Ｖの電圧が印加されていたとしても、リーク電流が流れる。特にビット線ＢＬに流れるリーク電流はデータ判定に支障をきたすことがある。
リーク電流を低減するために、読み出し時にウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に印加する電圧を下げることが考えられる。電圧の低下は、いわゆる電源電圧のワイドレンジ化にも有効である。図４（ａ）は、リーク電流の低減のために、選択時にメモリセルに印加される電圧を示す図であり、図４（ｂ）は、選択トランジスタの閾値電圧の分布を示す図である。この場合、選択されたメモリセルでは、図４（ａ）に示すように、ウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に、１．６Ｖより低い電圧、例えば１．２Ｖの電圧が印加され、不純物拡散領域１０２ａ及びゲート電極１１２に０Ｖの電圧が印加される。すなわち、図３（ａ）に示す例と比較して、ウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に印加される電圧が０．４Ｖ低い。非選択のメモリセルでも、図３（ｂ）に示す例と比較して、ウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に印加される電圧が０．４Ｖ低くなる。電圧が低い分だけ、リーク電流を低減することができる。
ところが、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１３０が図３（ｃ）に示すものと同様であると、閾値電圧Ｖｔｈが－１．２Ｖ未満の選択トランジスタ１１０が存在する。つまり、図４（ｂ）に示すように、分布１３０に閾値電圧Ｖｔｈが－１．２Ｖ未満の領域１３１が含まれ、閾値電圧Ｖｔｈが－１．２Ｖ未満の選択トランジスタ１１０は、選択された時にゲート電極１１２に０Ｖの電圧が印加されてもオンしない。従って、当該メモリセルのデータ判定に誤りが生じ得る。
閾値電圧Ｖｔｈが－１．２Ｖ未満の選択トランジスタ１１０における選択時のデータ判定の誤りを解消するために、選択トランジスタ１１０の閾値電圧Ｖｔｈを高くシフトさせることも考えられる。閾値電圧Ｖｔｈは不純物濃度等で調整することができる。図５（ａ）は、選択時のリーク電流の低減のための対処に伴う、非選択のメモリセルに印加される電圧を示す図であり、図５（ｂ）は、選択時のリーク電流の低減のための対処に伴う、選択トランジスタの閾値電圧の分布を示す図である。この場合、非選択のメモリセルでは、図５（ａ）に示すように、ウェル１０１、不純物拡散領域１０２ｃ、コントロールゲート１２４及びゲート電極１１２に１．２Ｖの電圧が印加され、不純物拡散領域１０２ａに０Ｖの電圧が印加される。すなわち、図３（ｂ）に示す例と比較して、ウェル１０１、不純物拡散領域１０２ｃ、コントロールゲート１２４及びゲート電極１１２に印加される電圧が０．４Ｖ低い。また、図５（ｂ）に示すように、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１４０が分布１３０よりも高くシフトしており、閾値電圧Ｖｔｈが－１．２Ｖ未満の選択トランジスタ１１０をなくすことができる。
ところが、閾値電圧Ｖｔｈが０Ｖ超の選択トランジスタ１１０が存在し得る。つまり、図５（ｂ）に示すように、分布１４０に閾値電圧Ｖｔｈが０Ｖ超の領域１４１が含まれ、閾値電圧Ｖｔｈが０Ｖ超の選択トランジスタ１１０は、非選択時にゲート電極１１２に１．２Ｖの電圧が印加されていてもオンしたままである。従って、ビット線ＢＬを共有する他のメモリセルのデータ判定に誤りが生じ得る。
このように、第１の参考例ではリーク電流を避けられず、また、第１の参考例の低電圧化や閾値電圧Ｖｔｈの変更を行った場合には、データ判定に支障をきたすおそれがある。
（第２の参考例）
次に、第２の参考例について説明する。第１の参考例では、選択トランジスタ及びメモリトランジスタにｐチャネルＭＯＳトランジスタが用いられるのに対し、第２の参考例では、選択トランジスタ及びメモリトランジスタにｎチャネルＭＯＳトランジスタが用いられる。従って、ウェル１０１の導電型がｐ型であり、不純物拡散領域１０２ａ、１０２ｂ及び１０２ｃの導電型がｎ型である。ここで、第２の参考例の動作について説明する。図６は、第２の参考例に印加される電圧を示す図である。図６（ａ）はデータの読み出し時の電圧を示し、図６（ｂ）はデータの消去時の電圧を示し、図６（ｃ）はデータの書き込み時の電圧を示す。ここでは、選択トランジスタ１１０の閾値電圧Ｖｔｈが０Ｖ以上１．６Ｖ以下であるとする。
図６（ａ）に示すように、データの読み出し時には、ウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に０Ｖの電圧が印加され、不純物拡散領域１０２ａに１Ｖの電圧が印加される。また、ゲート電極１１２には、当該メモリセルが待機又は非選択の時には０Ｖの電圧が印加され、当該メモリセルが選択されている時には１．６Ｖの電圧が印加される。ゲート電極１１２に１．６Ｖの電圧が印加されることで、選択トランジスタ１１０がオンし、メモリトランジスタ１２０に記憶されているデータがビット線ＢＬに読み出される。
図６（ｂ）に示すように、データの消去時には、ウェル１０１、不純物拡散領域１０２ａ及び不純物拡散領域１０２ｃに８Ｖの電圧が印加され、コントロールゲート１２４に－８Ｖの電圧が印加され、ゲート電極１１２に４Ｖの電圧が印加される。このような電圧が印加されることで、フローティングゲート１２２に注入されていた電子が、ＦＮトンネリングを利用してウェル１０１に引き抜かれ、データが消去される。
図６（ｃ）に示すように、データの書き込み時には、ウェル１０１及び不純物拡散領域１０２ａに０Ｖの電圧が印加され、コントロールゲート１２４に９Ｖの電圧が印加され、不純物拡散領域１０２ｃ及びゲート電極１１２に５Ｖの電圧が印加される。このような電圧が印加されることで、チャネルホットエレクトロンを利用して、フローティングゲート１２２に電子が注入され、データが書き込まれる。
これらの電圧をまとめたものを表２に示す。
Figure 0007070032000002
第２の参考例において、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布が０Ｖ以上１．６Ｖ以下の範囲内にあれば、データ判定の誤りは生じくい。ところが、第１の参考例と同様に、選択トランジスタ１１０の閾値電圧Ｖｔｈが０Ｖ以上１．６Ｖ以下であり、非選択時にゲート電極１１２に０Ｖの電圧が印加されていたとしても、リーク電流が流れる。特にビット線ＢＬに流れるリーク電流はデータ判定に支障をきたすことがある。
リーク電流を低減するために、第１の参考例と同様に、印加電圧や閾値電圧を調整することが考えられる。図７は、第２の参考例における閾値電圧の分布を示す図である。
例えば、読み出し時にウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に印加する電圧を下げることが考えられる。この場合、選択されたメモリセルでは、ゲート電極１１２に、１．６Ｖより低い電圧、例えば１．２Ｖの電圧が印加される。すなわち、図６（ａ）に示す例と比較して、ゲート電極１１２に印加される電圧が０．４Ｖ低い。電圧が低い分だけ、リーク電流を低減することができる。ところが、図７（ａ）に示すように、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１５０が０Ｖ以上１．６Ｖ以下の範囲内にあっても、閾値電圧Ｖｔｈが１．２Ｖ超の選択トランジスタ１１０が存在し得る。つまり、図７（ｂ）に示すように、分布１５０に閾値電圧Ｖｔｈが１．２Ｖ超の領域１５１が含まれ、閾値電圧Ｖｔｈが１．２Ｖ超の選択トランジスタ１１０は、選択された時にゲート電極１１２に１．２Ｖの電圧が印加されてもオンしない。従って、当該メモリセルのデータ判定に誤りが生じ得る。
閾値電圧Ｖｔｈが１．２Ｖ超の選択トランジスタ１１０における選択時のデータ判定の誤りを解消するために、選択トランジスタ１１０の閾値電圧Ｖｔｈを低くシフトさせることも考えられる。閾値電圧Ｖｔｈは不純物濃度等で調整することができる。この場合、非選択のメモリセルでは、ゲート電極１１２に０Ｖの電圧が印加される。また、図７（ｃ）に示すように、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１６０が分布１５０よりも低くシフトしており、閾値電圧Ｖｔｈが１．２Ｖ超の選択トランジスタ１１０をなくすことができる。ところが、閾値電圧Ｖｔｈが０Ｖ未満の選択トランジスタ１１０が存在し得る。つまり、図７（ｂ）に示すように、分布１６０に閾値電圧Ｖｔｈが０Ｖ未満の領域１６１が含まれ、閾値電圧Ｖｔｈが０Ｖ未満の選択トランジスタ１１０は、非選択時にゲート電極１１２に０Ｖの電圧が印加されていてもオンしたままである。従って、ビット線ＢＬを共有する他のメモリセルのデータ判定に誤りが生じ得る。
このように、第２の参考例でもリーク電流を避けられず、また、第２の参考例の低電圧化や閾値電圧Ｖｔｈの変更を行った場合には、データ判定に支障をきたすおそれがある。
本発明者らは、これら参考例に関する知見に基づいて、下記の実施形態に想到した。以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
第１の実施形態について説明する。第１の実施形態は、選択トランジスタ１１０及びメモリトランジスタ１２０にｐチャネル電界効果トランジスタとしてｐチャネルＭＯＳトランジスタが用いられた２Ｔｒセルを有する不揮発性半導体記憶装置（不揮発性メモリ）に関する。従って、ウェル１０１の導電型がｎ型であり、不純物拡散領域１０２ａ、１０２ｂ及び１０２ｃの導電型がｐ型である。また、第１の実施形態では、例えば、選択トランジスタ１１０の閾値電圧Ｖｔｈは－１．２Ｖ以上０．２Ｖ以下である。
ここで、第１の実施形態に係る不揮発性メモリの動作について説明する。
データの書き込み時には、第１の参考例と同様に、ウェル１０１及び不純物拡散領域１０２ｃに５Ｖの電圧が印加され、コントロールゲート１２４に９Ｖの電圧が印加され、ゲート電極１１２及び不純物拡散領域１０２ａに０Ｖの電圧が印加される。このような電圧が印加されることで、インパクトイオン化を利用して、フローティングゲート１２２に電子が注入され、データが書き込まれる。
データの消去時には、第１の参考例と同様に、ウェル１０１、不純物拡散領域１０２ａ及び不純物拡散領域１０２ｃに８Ｖの電圧が印加され、コントロールゲート１２４に－８Ｖの電圧が印加され、ゲート電極１１２に４Ｖの電圧が印加される。このような電圧が印加されることで、フローティングゲート１２２に注入されていた電子が、ＦＮトンネリングを利用してウェル１０１に引き抜かれ、データが消去される。
データの読み出し時には、第１の参考例とは異なる電圧がメモリセルに印加される。すなわち、データの読み出し時には、ウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に１．２Ｖの電圧が印加され、不純物拡散領域１０２ａに０Ｖの電圧が印加される。また、ゲート電極１１２には、当該メモリセルが選択されている時には０Ｖの電圧が印加され、当該メモリセルが待機又は非選択の時には１．４Ｖの電圧が印加される。
これらの電圧をまとめたものを表３に示す。
Figure 0007070032000003
ここで、第１の実施形態における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布について説明する。図８は、第１の実施形態における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布を示す図である。
選択されたメモリセルには、図８（ａ）に示す電圧が印加される。この時、選択トランジスタ１１０においては、ゲート－ソース間の電圧Ｖｇｓが－１．２Ｖとなる。図８（ｃ）に、第１の参考例の図５（ｂ）と同様に、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１３０及び分布１３０よりも高くシフトさせた分布１４０を示すが、閾値電圧Ｖｔｈの分布１４０は－１．２Ｖ以上０．２Ｖ以下の範囲内にあるため、電圧Ｖｇｓは閾値電圧Ｖｔｈを下回る。従って、選択トランジスタ１１０がオンし、メモリトランジスタ１２０に記憶されているデータがビット線ＢＬに読み出される。
非選択のメモリセルには、図８（ｂ）に示す電圧が印加される。この時、選択トランジスタ１１０においては、ゲート－ソース間の電圧Ｖｇｓが０．２Ｖとなる。図８（ｃ）に示すように、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１４０は－１．２Ｖ以上０．２Ｖ以下の範囲内にあるため、電圧Ｖｇｓは閾値電圧Ｖｔｈを上回る。従って、選択トランジスタ１１０はオフし、メモリトランジスタ１２０とビット線ＢＬとの間が非導通となる。
また、第１の実施形態では、データの読み出し時にウェル１０１及び不純物拡散領域１０２ｃに印加される１．２Ｖの電圧（第１の電圧）が、非選択のメモリセルに含まれる選択トランジスタ１１０のゲート電極１１２に印加される１．４Ｖの電圧（第２の電圧）の絶対値よりも小さい。従って、リーク電流、特に非選択時にビット線ＢＬに流れるリーク電流を低減することができる。
このように、第１の実施形態によれば、データの読み出し時に選択トランジスタ１１０を正常にオン／オフさせながらリーク電流を低減することができる。特に非選択時にビット線ＢＬに流れるリーク電流の低減により、データ判定の誤りを低減し、データ判定の信頼性を向上することができる。
更に、第１の参考例と比較すると、読み出し時に印加する電圧そのものが小さい。従って、電源電圧のワイドレンジ化及び消費電力の低減にも効果的である。
（第２の実施形態）
第２の実施形態について説明する。第２の実施形態は、選択トランジスタ１１０及びメモリトランジスタ１２０にｎチャネル電界効果トランジスタが用いられた２Ｔｒセルを有する不揮発性半導体記憶装置（不揮発性メモリ）に関する。従って、ウェル１０１の導電型がｐ型であり、不純物拡散領域１０２ａ、１０２ｂ及び１０２ｃの導電型がｎ型である。また、第２の実施形態では、選択トランジスタ１１０の閾値電圧Ｖｔｈはが－０．２Ｖ以上１．２Ｖ以下である。
ここで、第２の実施形態に係る不揮発性メモリの動作について説明する。
データの書き込み時には、第２の参考例と同様に、ウェル１０１及び不純物拡散領域１０２ａに０Ｖの電圧が印加され、コントロールゲート１２４に９Ｖの電圧が印加され、不純物拡散領域１０２ｃ及びゲート電極１１２に５Ｖの電圧が印加される。このような電圧が印加されることで、チャネルホットエレクトロンを利用して、フローティングゲート１２２に電子が注入され、データが書き込まれる。
データの消去時には、第２の参考例と同様に、ウェル１０１、不純物拡散領域１０２ａ及び不純物拡散領域１０２ｃに８Ｖの電圧が印加され、コントロールゲート１２４に－８Ｖの電圧が印加され、ゲート電極１１２に４Ｖの電圧が印加される。このような電圧が印加されることで、フローティングゲート１２２に注入されていた電子が、ＦＮトンネリングを利用してウェル１０１に引き抜かれ、データが消去される。
データの読み出し時には、第２の参考例とは異なる電圧がメモリセルに印加される。すなわち、データの読み出し時には、ウェル１０１、不純物拡散領域１０２ｃ及びコントロールゲート１２４に０Ｖの電圧が印加され、不純物拡散領域１０２ａに１Ｖの電圧が印加される。また、ゲート電極１１２には、当該メモリセルが選択されている時には１．２Ｖの電圧が印加され、当該メモリセルが待機又は非選択の時には－０．２Ｖの電圧が印加される。
これらの電圧をまとめたものを表４に示す。
Figure 0007070032000004
ここで、第２の実施形態における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布について説明する。図９は、第２の実施形態における読み出し時に印加される電圧及び選択トランジスタの閾値電圧の分布を示す図である。
選択されたメモリセルには、図９（ａ）に示す電圧が印加される。この時、選択トランジスタ１１０においては、ゲート－ソース間の電圧Ｖｇｓが１．２Ｖとなる。図９（ｃ）に、第２の参考例の図７（ｃ）と同様に、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１５０及び分布１５０よりも低くシフトさせた分布１６０を示すが、閾値電圧Ｖｔｈの分布１６０は－０．２Ｖ以上１．２Ｖ以下の範囲内にあるため、電圧Ｖｇｓは閾値電圧Ｖｔｈを上回る。従って、選択トランジスタ１１０がオンし、メモリトランジスタ１２０に記憶されているデータがビット線ＢＬに読み出される。
非選択のメモリセルには、図９（ｂ）に示す電圧が印加される。この時、選択トランジスタ１１０においては、ゲート－ソース間の電圧Ｖｇｓが－０．２Ｖとなる。図９（ｃ）に示すように、選択トランジスタ１１０の閾値電圧Ｖｔｈの分布１６０は－０．２Ｖ以上１．２Ｖ以下の範囲内にあるため、電圧Ｖｇｓは閾値電圧Ｖｔｈを下回る。従って、選択トランジスタ１１０はオフし、メモリトランジスタ１２０とビット線ＢＬとの間が非導通となる。
また、第２の実施形態では、データの読み出し時にウェル１０１及び不純物拡散領域１０２ｃに印加される０Ｖの電圧（第１の電圧）が、非選択のメモリセルに含まれる選択トランジスタ１１０のゲート電極１１２に印加される－０．２Ｖの電圧（第２の電圧）の絶対値よりも小さい。従って、リーク電流を低減することができる。
このように、第２の実施形態によれば、データの読み出し時に選択トランジスタ１１０を正常にオン／オフさせながらリーク電流を低減することができる。
更に、第２の参考例と比較すると、読み出し時に印加する電圧の絶対値そのものが小さい。従って、電源電圧のワイドレンジ化及び消費電力の低減にも効果的である。
なお、－０．２Ｖの電圧は、例えば負電圧ポンプを用いて生成することができる。負電圧ポンプを含まない構成とするために、不純物濃度等で閾値電圧を調整しつつ、読み出し時に各ノードに印加する電圧を０．２Ｖずつ高くしてもよい。すなわち、表５に示す電圧をメモリセルに印加するようにしてもよい。
Figure 0007070032000005
次に、読み出し時に選択トランジスタ１１０及びメモリトランジスタ１２０に印加する電圧を生成する構成の参考例について説明する。図１０は、不揮発性メモリのデータの読み出しに関する回路構成を示す図である。
図１０に示すように、不揮発性メモリ２００には、例えば、中央処理装置（central processing unit：ＣＰＵ）、フラッシュマクロ２０２及びＳＲＡＭ（static random access memory）マクロ２０３が含まれる。フラッシュマクロ２０２はアレイ状に配置された複数の２Ｔｒセルを含み、ＳＲＡＭマクロ２０３はアレイ状に配置された複数のＳＲＡＭセルを含み、ＣＰＵ２０１がフラッシュマクロ２０２及びＳＲＡＭマクロ２０３の制御を行う。不揮発性メモリ２００は、電源電圧Ｖ１を入力する入力部２１１及び電源電圧Ｖ１より低い電源電圧Ｖ２を入力する入力部２１２を有する。電源電圧Ｖ１はフラッシュマクロ２０２に供給され、電源電圧Ｖ２はＣＰＵ２０１、フラッシュマクロ２０２及びＳＲＡＭマクロ２０３に供給される。例えば、電源電圧Ｖ１は３．０Ｖ～３．６Ｖであり、電源電圧Ｖ２は１．１Ｖ～１．３Ｖである。
ここで、参考例に基づいてフラッシュマクロ２０２内での電源電圧の供給経路について説明する。
（第３の参考例）
第３の参考例について説明する。第３の参考例は、例えば第１の参考例における電源電圧の供給経路に関する。図１１は、第３の参考例における電源電圧の供給経路を示す図である。
図１１に示すように、第３の参考例は、３．０Ｖ～３．６Ｖの電源電圧Ｖ１を１．６Ｖに降圧する降圧回路２３１を含む。第３の参考例は、降圧回路２３１の後段に、ゲート電極１１２の電圧を制御する制御回路２５１、コントロールゲート１２４の電圧を制御する制御回路２５２、並びにウェル１０１及び不純物拡散領域１０２ｃの電圧を制御する制御回路２５３を有する。１．１Ｖ～１．３Ｖの電源電圧Ｖ２はＣＰＵ２０１等の論理回路２３０に供給される。
第３の参考例によれば、データの読み出しに必要な電圧を生成してメモリセルの各ノードに供給することができる。
しかしながら、電源電圧Ｖ１の電源として電池が用いられた場合、電源電圧Ｖ１は徐々に低下し、電源電圧Ｖ１が１．６Ｖ未満まで低下すると、メモリセルが正常に動作しなくなることがある。近年では電源電圧Ｖ１の１．４Ｖ～３．６Ｖの範囲での動作が要請されることもあるが、第３の参考例では、この要請に応えることができない。
（第４の参考例）
第４の参考例について説明する。第４の参考例は、例えば第１の参考例における電源電圧の供給経路に関する。図１２は、第４の参考例における電源電圧の供給経路を示す図である。
図１２に示すように、第４の参考例は、１．１Ｖ～１．３Ｖの電源電圧Ｖ２を１．６Ｖに昇圧する昇圧回路２３２を含む。第４の参考例は、昇圧回路２３２の後段に、ゲート電極１１２の電圧を制御する制御回路２５１、コントロールゲート１２４の電圧を制御する制御回路２５２、並びにウェル１０１及び不純物拡散領域１０２ｃの電圧を制御する制御回路２５３を有する。１．１Ｖ～１．３Ｖの電源電圧Ｖ２はＣＰＵ２０１等の論理回路２３０にも供給される。
第４の参考例によれば、データの読み出しに必要な電圧を生成してメモリセルの各ノードに供給することができる。また、電源電圧Ｖ１が１．６Ｖ未満まで低下しても、１．６Ｖの電圧を供給することができる。従って、電源電圧Ｖ１の１．４Ｖ～３．６Ｖの範囲での動作の要請に応えることができる。しかしながら、昇圧回路２３２は大きな電流を必要としており、消費電流が増大してしまう。
本発明者らは、これら参考例に関する知見に基づいて、下記の実施形態に想到した。
（第３の実施形態）
第３の実施形態について説明する。第３の実施形態は、例えば第１の実施形態における電源電圧の供給経路に関する。図１３は、第３の実施形態における電源電圧の供給経路を示す図である。
図１３に示すように、第３の実施形態に係る不揮発性半導体記憶装置は、選択トランジスタ１１０のゲート電極１１２の電圧を制御する制御回路２５１、及び制御回路２５１に電源電圧Ｖ１を入力する入力部２１１を有する。第３の実施形態において、制御回路２５１は、非選択のメモリセルに含まれる選択トランジスタ１１０のゲート電極１１２に電源電圧Ｖ１を出力する。例えば、電源電圧Ｖ１は１．４Ｖ～３．６Ｖである。第３の実施形態は、更に、コントロールゲート１２４の電圧を制御する制御回路２５２、ウェル１０１及び不純物拡散領域１０２ｃの電圧を制御する制御回路２５３、並びに制御回路２５２及び２５３に電源電圧Ｖ２を入力する入力部２１２を有する。データの読み出し時に、制御回路２５２は電源電圧Ｖ２をコントロールゲート１２４に出力し、制御回路２５３は電源電圧Ｖ２をウェル１０１及び不純物拡散領域１０２ｃに出力する。例えば、電源電圧Ｖ２は１．１Ｖ～１．３Ｖである。選択トランジスタ１１０及びメモリトランジスタ１２０にはｐチャネル電界効果トランジスタが用いられる。電源電圧Ｖ２はＣＰＵ２０１等の論理回路２３０にも供給される。
上記のように、データの読み出し時において、第１の実施形態に係る不揮発性メモリのゲート電極１１２に印加される電圧は０Ｖ又は１．４Ｖである。従って、電源電圧Ｖ１が１．４Ｖまで低下しとしても、正常に動作することができる。また、降圧回路２３１及び昇圧回路２３２が含まれていないため、これらを動作させるための電流を不要とすることができる。更に、データの読み出し時に制御回路２５３からウェル１０１及び不純物拡散領域１０２ｃに印加される電圧（Ｖ２）が、常に、非選択のメモリセルに含まれる選択トランジスタ１１０のゲート電極１１２に印加される電圧（Ｖ１）の絶対値よりも小さい。従って、第１の実施形態のように、リーク電流、特に非選択時にビット線ＢＬに流れるリーク電流を低減することができる。
（第４の実施形態）
第４の実施形態について説明する。第４の実施形態は、例えば第１の実施形態における電源電圧の供給経路に関する。図１４は、第４の実施形態における電源電圧の供給経路を示す図である。
図１４に示すように、第４の実施形態に係る不揮発性半導体記憶装置は、選択トランジスタ１１０のゲート電極１１２の電圧を制御する制御回路２５１、及び制御回路２５１に電源電圧Ｖ１を入力する入力部２１１を有する。第４の実施形態において、制御回路２５１は、第３の実施形態と同様に、非選択のメモリセルに含まれる選択トランジスタ１１０のゲート電極１１２に電源電圧Ｖ１を出力する。例えば、電源電圧Ｖ１は１．４Ｖ～３．６Ｖである。第３の実施形態は、更に、電源電圧Ｖ２を入力する入力部２１２、電源電圧Ｖ１を降圧する降圧回路２６０、コントロールゲート１２４の電圧を制御する制御回路２５２、並びにウェル１０１及び不純物拡散領域１０２ｃの電圧を制御する制御回路２５３を有する。例えば、降圧回路２６０は電源電圧Ｖ１を降圧して１．２Ｖの電圧を生成する。データの読み出し時に、制御回路２５２は降圧回路２６０により生成された１．２Ｖの電圧をコントロールゲート１２４に出力し、制御回路２５３は降圧回路２６０により生成された１．２Ｖの電圧をウェル１０１及び不純物拡散領域１０２ｃに出力する。選択トランジスタ１１０及びメモリトランジスタ１２０にはｐチャネル電界効果トランジスタが用いられる。電源電圧Ｖ２はＣＰＵ２０１等の論理回路２３０に供給される。
上記のように、データの読み出し時において、第１の実施形態に係る不揮発性メモリのゲート電極１１２に印加される電圧は０Ｖ又は１．４Ｖである。従って、電源電圧Ｖ１が１．４Ｖまで低下しとしても、正常に動作することができる。また、制御回路２５２及び２５３に入力される電圧は電源電圧Ｖ１から生成されるため、電源電圧Ｖ２を低くしてもフラッシュマクロ２０２に影響は及ばない。従って、論理回路２３０が動作可能な範囲内で電源電圧Ｖ２を下げ、消費電力を低減することができる。例えば、電源電圧Ｖ２は０．８Ｖ～１．０Ｖとすることができる。更に、第３の実施形態と同様に、データの読み出し時に制御回路２５３からウェル１０１及び不純物拡散領域１０２ｃに印加される電圧（１．２Ｖ）が、常に、非選択のメモリセルに含まれる選択トランジスタ１１０のゲート電極１１２に印加される電圧（Ｖ１）の絶対値よりも小さい。従って、第１の実施形態のように、リーク電流、特に非選択時にビット線ＢＬに流れるリーク電流を低減することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
メモリセル毎にウェル上に形成された選択トランジスタ及びメモリトランジスタを有し、
前記メモリトランジスタからのデータの読み出し時に、
前記ウェル及び前記メモリトランジスタのソースに第１の電圧が印加され、
前記選択トランジスタのうち、非選択のメモリセルに含まれる選択トランジスタのゲートに第２の電圧が印加され、
前記第１の電圧は、前記第２の電圧の絶対値よりも小さいことを特徴とする不揮発性半導体記憶装置。
（付記２）
前記メモリトランジスタからのデータの読み出し時に、前記メモリトランジスタのコントロールゲートに印加される第３の電圧は前記第１の電圧と等しいことを特徴とする付記１に記載の不揮発性半導体記憶装置。
（付記３）
前記選択トランジスタ及び前記メモリトランジスタはｐチャネル電界効果トランジスタであることを特徴とする付記１又は２に記載の不揮発性半導体記憶装置。
（付記４）
前記選択トランジスタのゲートの電圧を制御する第１の制御回路と、
前記第１の制御回路に第１の電源電圧を入力する第１の入力部と、
を有し、
前記第１の制御回路は、前記第２の電圧として前記第１の電源電圧を出力することを特徴とする付記３に記載の不揮発性半導体記憶装置。
（付記５）
前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第２の制御回路と、
前記第２の制御回路に前記第１の電源電圧より低い第２の電源電圧を入力する第２の入力部と、
を有し、
前記第２の制御回路は、前記第１の電圧として前記第２の電源電圧を出力することを特徴とする付記４に記載の不揮発性半導体記憶装置。
（付記６）
前記第２の電源電圧で動作する論理回路を有することを特徴とする付記５に記載の不揮発性半導体記憶装置。
（付記７）
前記第１の電源電圧を降圧して前記第１の電圧を生成する降圧回路と、
前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第２の制御回路と、
を有し、
前記第２の制御回路は、前記降圧回路により生成された前記第１の電圧を出力することを特徴とする付記４に記載の不揮発性半導体記憶装置。
１０１：ウェル
１０２ａ、１０２ｂ、１０２ｃ：不純物拡散領域
１１２：ゲート電極
１２４：コントロールゲート
１１０：選択トランジスタ
１２０：メモリトランジスタ
２１１、２１２：入力部
２５１、２５２、２５３：制御回路
２６０：降圧回路
Ｖ１：第１の電源電圧
Ｖ２：第２の電源電圧

Claims (7)

  1. メモリセル毎にウェル上に形成されたｐチャネル電界効果トランジスタである選択トランジスタ及びメモリトランジスタと、
    前記選択トランジスタのゲートの電圧を制御する第１の制御回路と、
    前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第２の制御回路と、
    前記第１の制御回路に第１の電源電圧を入力する第１の入力部と、
    前記第２の制御回路に前記第１の電源電圧より低い第２の電源電圧を入力する第２の入力部と、
    を有し、
    前記メモリトランジスタからのデータの読み出し時に、
    前記ウェル及び前記メモリトランジスタのソースに第１の電圧が印加され、
    前記選択トランジスタのうち、非選択のメモリセルに含まれる選択トランジスタのゲートに第２の電圧が印加され、
    前記第１の電圧は、前記第２の電圧の絶対値よりも小さく、
    前記第１の制御回路は、前記第２の電圧として前記第１の電源電圧を出力し、
    前記第２の制御回路は、前記第１の電圧として前記第２の電源電圧を出力することを特徴とする不揮発性半導体記憶装置。
  2. 前記第２の電源電圧で動作する論理回路を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. メモリセル毎にウェル上に形成されたｐチャネル電界効果トランジスタである選択トランジスタ及びメモリトランジスタと、
    前記選択トランジスタのゲートの電圧を制御する第１の制御回路と、
    前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第２の制御回路と、
    前記第１の制御回路に第１の電源電圧を入力する第１の入力部と、
    前記第１の電源電圧を降圧して第１の電圧を生成する降圧回路と、
    を有し、
    前記メモリトランジスタからのデータの読み出し時に、
    前記ウェル及び前記メモリトランジスタのソースに前記第１の電圧が印加され、
    前記選択トランジスタのうち、非選択のメモリセルに含まれる選択トランジスタのゲートに第２の電圧が印加され、
    前記第１の電圧は、前記第２の電圧の絶対値よりも小さく、
    前記第１の制御回路は、前記第２の電圧として前記第１の電源電圧を出力し、
    前記降圧回路により生成された前記第１の電圧が前記第２の制御回路に入力され、
    前記第２の制御回路は、前記降圧回路から入力された前記第１の電圧を出力することを特徴とする不揮発性半導体記憶装置。
  4. 前記メモリトランジスタからのデータの読み出し時に、前記メモリトランジスタのコントロールゲートに印加される第３の電圧は前記第１の電圧と等しいことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
  5. 前記メモリトランジスタからのデータの読み出し時に、
    前記選択トランジスタのドレインに第４の電圧が印加され、
    前記第２の電圧が正で前記第１の電圧よりも高く、前記第１の電圧が正で前記第４の電圧よりも高いことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
  6. 前記メモリトランジスタからのデータの読み出し時に、
    前記選択トランジスタのうち、選択されるメモリセルに含まれる選択トランジスタのゲートに前記第４の電圧が印加されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  7. 前記第４の電圧が０Ｖであることを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
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