JP6882054B2 - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 44
- 239000012535 impurity Substances 0.000 claims description 31
- 238000009792 diffusion process Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 230000001568 sexual effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
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Description
図1は、不揮発性半導体記憶装置の概略構成を示す図である。本構成例の不揮発性半導体記憶装置1は、データの電気的な消去・書き込みが可能なフラッシュメモリ(=EEPROM[electrically erasable programmable read-only memory]の一種)であり、メモリセル10と、メモリ制御回路20と、電源回路30と、ロジック回路40を有する。
本構成例の不揮発性半導体記憶装置1において、メモリセル10のオンスレッショルド電圧は、フローティングゲートFGに電荷が蓄えられているか否かに応じて変化する。
次に、メモリセル10のプログラム動作について、図2を参照しながら説明する。図2は、プログラム動作時におけるメモリセル10への印加電圧を示す図であり、本図では、複数設けられたメモリセル10のうち、データ「0」の書き込み対象となる選択メモリセルのみが例示されている。なお、本図の左枠中には、従前の印加電圧制御の一例が示されており、本図の右枠中には、メモリ制御回路20で採用されている新規な印加電圧制御の一例が示されている。
次に、先述の新規な印加電圧制御により、非選択メモリセルへの誤書き込みを防止する点について、図3及び図4を参照しながら改めて詳述する。
次に、メモリ制御回路20(特にゲート電圧Vgを駆動するロウデコーダ)における高耐圧素子の削減について、図5を参照しながら説明を行う。図5は、メモリ制御回路20の内部における信号レベルシフトの一例を示す図である。なお、図5の左枠には、従前の印加電圧制御を行うために必要な信号レベルシフトの様子が示されており、図5の右枠には、新規な印加電圧制御を行うために必要な信号レベルシフトの様子が示されている。
次に、メモリセル10の製造時におけるマスクレイヤーの削減について、図6〜図8を参照しながら説明を行う。図6〜図8は、いずれもメモリセル10の縦断面図である。なお、各図の上段には、それぞれ、従前の印加電圧制御(図2の左枠を参照)により駆動されるメモリセル10の構造が描写されており、各図の下段には、それぞれ、新規な印加電圧制御(図2の右枠を参照)により駆動されるメモリセル10の第1構造例〜第3構造例が描写されている。
これまでの説明では、メモリ制御回路20におけるプログラム動作の改善(=新規な印加電圧制御)により、メモリセル10におけるマスクレイヤーの削減、メモリ制御回路20における高耐圧素子の削減、並びに、電源回路30におけるレギュレータ(VPL_REG)の削減など、不揮発性半導体記憶装置1の省面積化が図られる旨に言及した。ただし、不揮発性半導体記憶装置1の更なる低コスト化や利便性向上を実現するためには、その省面積化を更に推し進めることが求められる。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
10 メモリセル(PMOSFET)
11 選択メモリセル
12 同一BL非選択メモリセル
13 同一WL非選択メモリセル
14 他のメモリセル
20 メモリ制御回路
30 電源回路
40 ロジック回路
100 半導体基板(PSUB)
110 高耐圧ウェル(HVNW)
120 セルウェル(CNW)
130 ドレイン領域
131〜133 不純物拡散層
140 ソース領域
141〜143 不純物拡散層
150 チャネル領域
160 トンネル絶縁膜
170 フローティングゲート
180 酸化絶縁膜
190 コントロールゲート
Claims (9)
- フローティングゲート型のメモリセルと、
前記メモリセルを制御するメモリ制御回路と、を有し、
前記メモリ制御回路は、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースを同電位にし、前記メモリセルのソースをバックゲートと同電位にした状態からフローティング状態に切り替える、不揮発性半導体記憶装置。 - 前記メモリ制御回路は、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースを短絡する、請求項1に記載の不揮発性半導体記憶装置。
- 前記メモリ制御回路は、複数設けられたメモリセルのうち、所定の選択メモリセルについて、バックゲートとソースを第1電圧とし、ドレインを前記第1電圧よりも低い第2電圧とし、コントロールゲートを前記第1電圧よりも高い第3電圧とする、請求項1または2に記載の不揮発性半導体記憶装置。
- 前記メモリ制御回路は、複数設けられたメモリセルのうち、前記選択メモリセルと同一のビット線に接続されている非選択メモリセルについて、バックゲートとソースを前記第1電圧とし、ドレインとコントロールゲートを前記第2電圧とする、請求項3に記載の不揮発性半導体記憶装置。
- 前記メモリ制御回路は、複数設けられたメモリセルのうち、前記選択メモリセルと同一のワード線に接続されている非選択メモリセルについて、バックゲートとソースを前記第1電圧とし、コントロールゲートを前記第3電圧とし、ドレインをフローティング状態とする、請求項3または4に記載の不揮発性半導体記憶装置。
- 前記メモリ制御回路は、前記第1電圧を1.5Vとし、前記第2電圧を−3Vとし、前記第3電圧を3〜8Vとする、請求項3〜5のいずれか一項に記載の不揮発性半導体記憶装置。
- 前記メモリセルは、
バックゲートとして機能するセルウェルと、
前記セルウェル表面に形成されたドレイン領域及びソース領域と、
前記セルウェル表面のチャネル領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲートと、
前記フローティングゲート上に形成された酸化絶縁膜と、
前記酸化絶縁膜上に形成されたコントロールゲートと、
を有する電界効果トランジスタである、請求項1〜6のいずれか一項に記載の不揮発性半導体記憶装置。 - 前記ソース領域は、前記ドレイン領域と異なる濃度の不純物拡散層を含まない、請求項7に記載の不揮発性半導体記憶装置。
- 不揮発性半導体記憶装置を形成するフローティングゲート型のメモリセルを制御するメモリ制御方法であって、前記メモリセルのプログラム動作時において、前記メモリセルのバックゲートとソースを同電位にし、前記メモリセルのソースをバックゲートと同電位にした状態からフローティング状態に切り替える、メモリ制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017091081A JP6882054B2 (ja) | 2017-05-01 | 2017-05-01 | 不揮発性半導体記憶装置 |
US15/966,178 US10381082B2 (en) | 2017-05-01 | 2018-04-30 | Nonvolatile semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017091081A JP6882054B2 (ja) | 2017-05-01 | 2017-05-01 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018190477A JP2018190477A (ja) | 2018-11-29 |
JP6882054B2 true JP6882054B2 (ja) | 2021-06-02 |
Family
ID=63917400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017091081A Active JP6882054B2 (ja) | 2017-05-01 | 2017-05-01 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10381082B2 (ja) |
JP (1) | JP6882054B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112201286B (zh) * | 2020-09-11 | 2021-06-18 | 中天弘宇集成电路有限责任公司 | 快闪存储器的编程方法 |
CN112201295B (zh) * | 2020-09-11 | 2021-09-17 | 中天弘宇集成电路有限责任公司 | Nand闪存编程方法 |
CN112365913B (zh) * | 2020-09-29 | 2021-09-03 | 中天弘宇集成电路有限责任公司 | 3d nand闪存编程方法 |
CN112382327B (zh) * | 2020-11-13 | 2021-07-23 | 中天弘宇集成电路有限责任公司 | B4快闪存储器的编程方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1302432B1 (it) * | 1998-08-13 | 2000-09-05 | Texas Instruments Italia Spa | Sistema di azzeramento a blocchi a settori di dispositivi di memoriaa semicondutture flash |
JP2000339977A (ja) * | 1999-05-28 | 2000-12-08 | Nec Corp | データ設定方法および装置、データ記憶装置、情報記憶媒体 |
US6661042B2 (en) * | 2002-03-11 | 2003-12-09 | Monolithic System Technology, Inc. | One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region |
JP3962769B2 (ja) | 2004-11-01 | 2007-08-22 | 株式会社Genusion | 不揮発性半導体記憶装置およびその書込方法 |
US7612403B2 (en) * | 2005-05-17 | 2009-11-03 | Micron Technology, Inc. | Low power non-volatile memory and gate stack |
US8067795B2 (en) * | 2007-03-12 | 2011-11-29 | Texas Instruments Incorporated | Single poly EEPROM without separate control gate nor erase regions |
-
2017
- 2017-05-01 JP JP2017091081A patent/JP6882054B2/ja active Active
-
2018
- 2018-04-30 US US15/966,178 patent/US10381082B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20180315480A1 (en) | 2018-11-01 |
JP2018190477A (ja) | 2018-11-29 |
US10381082B2 (en) | 2019-08-13 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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