JP2005175070A - 半導体装置 - Google Patents

Abstract

【課題】 消去電流を分散させて内部電源回路の負荷を軽減し、消去のためのドライバの数を削減する。
【解決手段】 不揮発性メモリセルがマトリクス配置され一括消去の指示単位とされる複数の消去ブロックに分割されたメモリアレイ（１）と、制御回路とを有し、前記制御回路は、一括消去が指示された消去ブロック（２）に対して不揮発性メモリセルに印加する２種類の消去電圧の双方を制御することによって消去ブロックの中から消去セクタ（３）を選択して消去セクタ毎の消去を行ない、消去セクタ毎の消去を時分割で行なう。時分割消去により、消去電流を分散させることができ、２種類の消去電圧を用いて消去セクタを選択するから、消去セクタ毎に固有の消去ドライバを設けなくてもよい。
【選択図】 図６

Description

本発明は、電気的に消去及び書き込み可能な不揮発性メモリセルを有する半導体装置、特にその不揮発性メモリセルに対する消去技術に関し、例えばフラッシュメモリ又はそれを搭載したマイクロコンピュータに適用して有効な技術に関する。

特許文献１には、フラッシュメモリアレイをセクタに分割して、セクタ単位で消去を順次行ない、１つのセクタのメモリセルが完全に消去される前に、別のセクタのメモリセル消去を開始し、各セクタの消去を時間的にずらすことによって、消去時のピーク電流を分散する技術が記載される。

特許文献２には、フラッシュメモリアレイをブロックに分割し、消去電圧の印加をブロック単位で順次行うことによって、消去時のピーク電流を分散する技術が記載される。

特許文献３には、チップ内にメモリアレイを複数構成し、消去を複数回に分けて、時分割消去を行うことで、消去時のピーク電流を分散する技術が記載される。メモリアレイは一括消去されるが、消去時にはこのメモリアレイをグループに分け、グループでまとめて消去を行う。グループ内のメモリアレイ数を消去の進度にあわせて増加することで、消去時間の短縮も図っている。

特許文献４には、メモリアレイをブロックに分割し、ブロック単位で時分割消去を行うことで、消去時のピーク電流を分散する技術が記載される。消去時に各ブロックごとに消去ベリファイを行うことで、過消去を防止する。

特許文献５には、メモリアレイを分割し、その単位で時分割消去を行うことで、消去時のピーク電流を分散し、消去電圧レベルの低下を防ぎ、内部昇圧回路の負荷を軽減する技術が記載される。

特許文献６には、メモリアレイをブロックに分割し、さらにメモリアレイの一部あるいは全体を複数個の分割ブロックから構成し、消去は分割ブロック単位で行うことで、消去時のピーク電流を分散する技術が記載される。

特開平１０−１９９２７１

特開平６−１５０６７７ 特開平６−１０３７９０ 特開平４−２２８１９３ 特開平２−２３２８９９ 特開平３−１０５７９５

特許文献１乃至５の記載によると、いずれもメモリアレイを消去ブロックに分割し、消去ブロック内すべてのメモリセルに対して一括して消去を行うため、消去時に流れる最大消費電流は、１メモリセルの消去電流と、ブロック内のメモリセル数の乗数となる。１消去ブロック内のメモリセル数が多いと、消去時の最大消費電流が大きくなるため、消去時に必要な電圧、電流を供給する電源回路部の面積を十分に確保する必要がある。特許文献６によれば、メモリアレイを消去ブロックに分割し、消去ブロックを更に細分化して時分割的に消去を行い、消去時の最大消費電流を分散させている。しかし、この技術では消去電源が１種類であるから不揮発性メモリセルに印加する２種類の消去電圧の一方については細分化された単位毎に消去ドライバが必要になる。

本発明の目的は、消去電流を分散させて内部電源回路の負荷を軽減することができ、消去のためのドライバの数を削減してデコーダ及びドライバが占有するチップ面積を縮小することができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体装置は、不揮発性メモリセルがマトリクス配置され一括消去の指示単位とされる複数の消去ブロックに分割されたメモリアレイと、制御回路とを有し、前記制御回路は、一括消去が指示された消去ブロックに対して不揮発性メモリセルに印加する２種類の消去電圧の双方を制御することによって消去ブロックの中から消去セクタを選択して消去セクタ毎の消去を行ない、前記消去セクタ毎の消去を時分割で行なう。

前記消去セクタ毎の消去を時分割で行なうことにより、消去電流を分散させて内部電源回路の負荷を軽減することができ、電源回路の小型化という点でチップ面積の縮小に資することができる。更に、時分割で消去セクタを選択して消去を行なうのに不揮発性メモリセルに印加する２種類の消去電圧の双方を制御するから、消去セクタ毎に固有の消去ドライバを設けなくてもよく、消去ドライバが占有するチップ面積を縮小することができる。具体的には、前記不揮発性メモリセルに２種類の消去電圧を印加する２種類の消去電圧駆動ドライバは夫々複数個のセクタを共通駆動する。

〔２〕本発明の具体的な形態として、前記不揮発性メモリは、ソースと、ドレインと、チャネルと、前記ソース寄りのチャネル上に配置されたコントロールゲートと、前記ドレイン寄りのチャネル上に電気的に絶縁されて重ねられた電荷蓄積領域及びメモリゲートとを有し、前記コントロールゲートから見た絶縁耐圧は前記メモリゲートから見た絶縁耐圧よりも低い。

上記より、データ読み出し動作では不揮発性メモリセルのコントロールゲートを備えた選択用のＭＯＳトランジスタ部をオン状態にしたとき、不揮発性メモリセルのメモリゲートを備えた記憶保持用のＭＯＮＯＳトランジスタ部の閾値電圧状態に従って電流が流れるか否かに応じてビット線に記憶情報が読み出される。コントロールゲートから見た耐圧はメモリゲートから見た耐圧よりも低い（ゲート酸化膜が薄い）から、記憶保持用のＭＯＮＯＳトランジスタ部と選択用のＭＯＳトランジスタ部の双方を高耐圧で形成する場合に比べて、不揮発性メモリセルの読み出し動作時における読み出し信号電流量、即ちＧＭ（相互コンダクタンス）を相対的に大きくする事ができ、読み出し速度の高速化に寄与する。

記憶保持用のＭＯＮＯＳトランジスタ部に比較的高い閾値電圧を設定する動作では、例えば、メモリゲートに高電圧を印加し、選択用のＭＯＳトランジスタ部をオン動作させてソース線からビット線に電流を流し、コントロールゲート側の電荷蓄積領域近傍で発生したホットエレクトロンを電荷蓄積領域に保持させればよい。記憶保持用のＭＯＮＯＳトランジスタ部に比較的低い閾値電圧を設定する動作では、例えば、メモリゲートに高電圧を印加し、電荷蓄積領域に保持されているエレクトロンをメモリゲートに放出させ、或いはチャネルより電荷蓄積領域にホールを注入すればよい。したがって、記憶保持用のＭＯＮＯＳトランジスタ部に比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲートやドレインに高電圧を印加することなく実現することが可能である。このことは、選択用のＭＯＳトランジスタ部のゲート耐圧が比較的低くてよいことを保証する。

選択用のＭＯＳトランジスタ部の低いゲート耐圧をデバイス構造的に保証するには、例えば、ウェル領域に形成される前記ドレインとソースとの間に不純物の拡散領域若しくは高濃度不純物領域を形成しないようにすればよい。記憶保持用のＭＯＮＯＳトランジスタ部と選択用のＭＯＳトランジスタ部の直列接続ノードが双方に共通の拡散領域（ソース・ドレイン領域）とされる場合には、書き込み時にＭＯＮＯＳトランジスタ部に高電圧が印加されてチャネルが形成されると、ＭＯＮＯＳトランジスタ部側に印加された高電圧がそのチャネルから前記双方トランジスタ部に共通の拡散領域を介して選択ＭＯＳトランジスタ部に印加される。この場合には選択ＭＯＳトランジスタ部も高耐圧でなければならない。

前記電荷蓄積領域には、絶縁膜に覆われた導電性浮遊ゲート電極、又は絶縁膜に覆われた電荷トラップ性絶縁膜、絶縁膜に覆われた導電性微粒子層等を採用してよい。

〔３〕本発明の具体的な形態として、前記ドレインに接続するビット線をグローバルビット線に選択的に接続可能なスイッチＭＯＳトランジスタを設け、デバイデッドビット線構造（階層型ビット線構造）を採用してよい。デバイデッドビット線構造により、読み出し動作において一部の不揮発性メモリセルだけをグローバルビット線に接続して、ビット線の寄生容量を見掛け上小さくして更に読み出し動作の高速化を図ることが可能になる。このとき、消去・書き込み動作において前記ビット線には高電圧を印加しなくても済むから、前記スイッチＭＯＳトランジスタのゲート耐圧は前記不揮発性メモリセルの前記メモリゲートから見た耐圧よりも低くてよい。要するに、前記スイッチＭＯＳトランジスタに比較的大きなＧＭを与えることが容易であり、デバイデッドビット線構造による読み出し動作の高速化を保証することが可能になる。

〔４〕更に具体的な形態として、半導体装置は、前記コントロールゲートに接続するコントロールゲート制御線を駆動する第１ドライバ、前記メモリゲートに接続するメモリゲート制御線を駆動する第２ドライバ、前記スイッチＭＯＳトランジスタをオン状態に駆動する第３ドライバ、前記ソースに接続するソース線を駆動する第４ドライバを有し、前記第２ドライバ及び第４ドライバは消去において前記２種類の消去電圧駆動ドライバとされ、前記第１ドライバ及び第３ドライバは第１電圧を動作電源とし、前記第２ドライバ及び第４ドライバは前記第１電圧よりも高い電圧を動作電源とする。

前記制御回路は更に、書き込みによって前記メモリゲートから見た不揮発性メモリセルの閾値電圧を高くするとき、第１ドライバの動作電源を第１電圧、第４ドライバの動作電源を第１電圧よりも高い第２電圧、第２ドライバの動作電源を第２電圧よりも高い第３電圧として、ビット線電極側から電荷蓄積領域にホットエレクトロンを注入可能にする。

前記制御回路は更に、消去によって前記メモリゲートから見た不揮発性メモリセルの閾値電圧を低くするとき、前記第２ドライバの動作電源を第３電圧よりも低い第４電圧とし、第４ドライバの動作電源を第２電圧よりも高い第５電圧として、電荷蓄積領域にホールを注入し電子を消滅させる。

前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第１ドライバの動作電源を第１電圧とする。読み出し動作時の電流の向きはビット線からソース線、またはその逆向きの何れとすることも可能である。

〔５〕レイアウト的な観点に立つと、前記第１ドライバ及び第３ドライバはアドレスデコード信号を入力して動作が選択され、前記第２ドライバ及び第４ドライバは第１ドライバの出力を入力して動作が選択されるものであってよい。前記不揮発性メモリセルのアレイを挟んで一方側に前記第１ドライバ及び第３ドライバが配置され、他方側に前記第２ドライバ及び第４ドライバが配置されてよい。高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路を分離することが可能になる。

〔６〕上述の半導体装置は不揮発性メモリ単体だけでなく、不揮発性メモリをオンチップしたマイクロコンピュータやデータプロセッサ等の半導体装置であってもよい。例えば、半導体装置は更に、前記第１電圧を動作電源として論理動作を行う論理動作ユニットを有する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、消去電流を分散させて内部電源回路の負荷を軽減することができ、消去のためのドライバの数を削減してデコーダ及びドライバが占有するチップ面積を縮小することができる。

図１には本発明が適用されるフラッシュメモリにおける消去ブロックの分割構成が概略的に示される。メモリアレイ１は複数の消去ブロック２に分割されており、消去ブロック２はさらに複数の消去セクタ３に分割されている。消去は対象の消去ブロック２を消去コマンドなどで指定して行うが、消去ブロック２内での消去は消去セクタ３単位とされる。この方式は、消去ブロックの全体を一括して消去するのに対して、消去セクタ３毎に１回ずつ分割して消去を行うため、消去ブロック全体の一括消去と比較して、消去に必要な電流を分散することができる。消去電流の分散は消去電圧を発生する電源回路の面積減少につながる。

この消去手法は、消去の指示は消去ブロック２単位で行うが、消去ブロック２内では該ブロックを複数の消去セクタ３に分割し、暗黙的に消去セクタ３単位で消去を行う。一括消去するメモリセルを少なくする構成にすることで、消去時の最大消費電流を削減する。消去ブロック２と消去セクタ３がそれぞれ２つ以上あれば上記消去手法を採用することができる。

図２Ａ乃至図２Ｄにはフラッシュメモリ（フラッシュＥＥＰＲＯＭ）を構成するスタックドゲート構造の不揮発性メモリセル（スタックドゲート型フラッシュメモリセル）が例示される。スタックドゲート型フラッシュメモリセルは、半導体基板１４にソース１２及びドレイン１３が形成され、チャネル１５上に相互に絶縁されて電荷蓄積層（電荷蓄積領域）１１とコントロールゲート１０が設けられて構成される。同図に示されるスタックドゲート型フラッシュメモリセルは、２種類の電源を用いて、ブロック単位で消去が行なわれるフラッシュメモリに適用される。図２Ａには、コントロールゲート１０に例えば１０Ｖ、基板１４に例えば−１０Ｖを印加し、電荷蓄積層１１に電子を注入する書き込み方式が例示される。図２Ｂには、コントロールゲート１０に例えば−１０Ｖ、基板１４に例えば１０Ｖ印加し、電荷蓄積層１１内の電子を基板に引き抜く消去方式が例示される。図２Ｃには、コントロールゲート１０に例えば−８Ｖ、ソース１２に例えば８Ｖを印加し、電荷蓄積層１１にソース端からホールを注入し、電荷蓄積層１１内の電子を消滅させる消去方式が示される。図２Ｄには、コントロールゲート１０に例えば−８Ｖ、ソース１２に例えば８Ｖを印加し、電荷蓄積層１１内の電子をソース端から引き抜く消去方式が示される。

図３Ａ乃至図３Ｃにはフラッシュメモリ（フラッシュＥＥＰＲＯＭ）を構成するスプリットゲート構造の不揮発性メモリセル（スプリットゲート型フラッシュメモリセル）が例示される。スプリットゲート型フラッシュメモリセルは、半導体基板２４に形成されたソース２２、ドレイン２３及びチャネル２５を有し、前記ソース２２寄りのチャネル２５上にコントロールゲート２６が配置され、前記ドレイン２３寄りのチャネル２５上に電気的に絶縁されて重ねられた電荷蓄積領域２１及びメモリゲート２７が配置されて構成される。前記電荷蓄積領域２１には、絶縁膜に覆われた導電性浮遊ゲート電極例えばポリシリコン電極、又は絶縁膜に覆われた電荷トラップ性絶縁膜例えばシリコンナイトライド膜、或いは絶縁膜に覆われた導電性微粒子（ポリシリコン微粒子）層等を採用してよい。

斯く構成のスプリットゲート型フラッシュメモリセルは、コントロールゲートを備えた選択用のＭＯＳトランジスタ部（選択トランジスタ部）Ｑｓと、メモリゲート及び電荷蓄積領域を備えた記憶保持用のＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）トランジスタ部（メモリトランジスタ部）Ｑｍとの直列接続構造を有する。前記コントロールゲートから見た絶縁耐圧は前記メモリゲートから見た絶縁耐圧よりも低くされている。要するに、選択トランジスタ部Ｑｓのゲート絶縁膜の厚さｔｓはメモリトランジスタ部Ｑｍのゲート絶縁膜の厚さｔｍよりも薄くされる（ｔｓ＜ｔｍ）。

図３Ａには、印加電圧は例えばメモリゲート２７に−５Ｖ、基板２４に例えば０Ｖ、ソース２２に例えば５Ｖを印加して、ホールを電荷蓄積層２１に注入する消去方式が例示される。ホールは蓄積電子と結合して消滅し、読み出し時のメモリセル電流は大きくなる。図３Ｂには、例えばメモリゲート２７に１０Ｖ、ソース２２に５Ｖ、ドレイン２３に０Ｖ、基板２４に０Ｖを印加する書き込み方法が例示される。このときソースサイドインジェクションにより、電荷蓄積層２１に電子が蓄積される。このように、メモリトランジスタ部Ｑｍに比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲートやドレインに高電圧を印加することなく実現することが可能である。このことは、選択用トランジスタ部Ｑｓのゲート耐圧が比較的低くてよいことを保証する。

選択用トランジスタ部Ｑｓの低いゲート耐圧をデバイス構造的に保証するには、例えば、ウェル領域に形成される前記ドレインとソースとの間に不純物の拡散領域若しくは高濃度不純物領域を形成しないようにすればよい。記憶保持用のＭＯＮＯＳトランジスタ部と選択用のＭＯＳトランジスタ部の直列接続ノードが双方に共通の拡散領域（ソース・ドレイン領域）とされる場合には、書き込み時にＭＯＮＯＳトランジスタ部に高電圧が印加されてチャネルが形成されると、ＭＯＮＯＳトランジスタ部側に印加された高電圧がそのチャネルから前記双方トランジスタ部に共通の拡散領域を介して選択ＭＯＳトランジスタ部に印加される。この場合には選択ＭＯＳトランジスタ部も高耐圧でなければならない。

このメモリセルのデータを読み出す場合、図３Ｃに示すように例えばメモリゲート２７に１．５Ｖ、コントロールロールゲート２６に１．５Ｖ、ソース２２に０Ｖ、ドレイン２３に１Ｖ、基板２４に０Ｖを印加し、メモリセル電流の大小をセンスアンプで判定する。要するに、データ読み出し動作では不揮発性メモリセルのコントロールゲートを備えた選択用トランジスタ部Ｑｓをオン状態にしたとき、不揮発性メモリセルのメモリゲート２７を備えたメモリトランジスタ部Ｑｍの閾値電圧状態に従って電流が流れるか否かに応じてビット線に記憶情報が読み出される。コントロールゲート２６から見た耐圧はメモリゲート２７から見た耐圧よりも低い（ゲート酸化膜が薄い）から、メモリトランジスタ部Ｑｍと選択用トランジスタ部Ｑｓの双方を高耐圧で形成する場合に比べて、不揮発性メモリセルの読み出し動作時における読み出し信号電流量、即ちＧｍ（相互コンダクタンス）を相対的に大きくする事ができ、読み出し速度の高速化に寄与する。

図４にはメモリセルのコントロールゲート、メモリゲート、及びソースの各ドライバの概要が示される。メモリゲート２７にはメモリゲート線ＭＧ、ソース２２にはソース線ＳＬ、ドレイン２３にはビット線ＢＬ、コントロールゲート２６にはコントロールゲート線ＣＧ、基板２４には基板電位Ｖｓｕｂが接続される。本メモリセルでは同一の電源端子を用いて、印加電圧を変えることにより前記の書込み、消去、読み出しの各動作を行う。メモリゲート２７とソース２２には書込みあるいは消去時に５Ｖ以上の高電圧が印加されるため、メモリゲート線ＭＧとソース線ＳＬは高耐圧ＭＯＳドライバ３０，３１に接続される。コントロールゲート２６は読み出し、書込み時に１．５Ｖ、消去時に０Ｖを印加するため、コントロールゲート線ＣＧには前記の高耐圧ＭＯＳドライバよりもゲート絶縁耐圧が低いＭＯＳドライバ３２が接続される。メモリゲート、ソース用の高耐圧ＭＯＳドライバ３０，３１は、コントロールゲート用のＭＯＳドライバ３２よりもゲート絶縁膜厚が厚いトランジスタで構成されるため、電流供給能力が小さく、ＭＯＳトランジスタのサイズはより大きくなる。

図５にはビット線階層構造におけるスプリットゲート型フラッシュメモリセルが示される。ビット線ＢＬは階層スイッチＭＯＳトランジスタ（ＺＭＯＳ）Ｑｚを介してグローバルビット線ＧＢＬに接続される。ビット線階層構造は例えば消去ブロック単位とされる。

図５では前記コントロールゲート制御線ＣＧを駆動するドライバ（ワードドライバ）３２、メモリゲート制御線ＭＧを駆動するドライバ（メモリゲートドライバ）３０、前記階層スイッチＭＯＳトランジスタＱｚをスイッチ駆動するドライバ（Ｚドライバ）３３、前記ソース線ＳＬを駆動するドライバ（ソースドライバ）３１が代表的に図示されている。前記ドライバ３０，３１はゲート絶縁耐圧が高耐圧のＭＯＳトランジスタを用いた高耐圧ＭＯＳドライバによって構成される。ドライバ３２，３３はゲート絶縁耐圧が比較的低いＭＯＳトランジスタを用いたドライバによって構成される。

フラッシュメモリセルのメモリトランジスタ部Ｑｍに比較的高い閾値電圧を設定する書き込み動作では、前述の如くコントロールゲート２６側の電荷蓄積領域２１近傍で発生したホットエレクトロンを電荷蓄積領域２１に保持させればよい。書き込み動作においては、ｎチャンネル型のフラッシュメモリメモリセルにとって、ソース１２とドレイン１３の機能は逆になり、この書き込み形式はホットエレクトロンのソースサイドインジェクションとなる。

前述のようにメモリトランジスタ部Ｑｍに対する上記書き込み・消去では、コントロールゲート制御線ＣＧ及びビット線ＢＬに高電圧を印加することを要しない。このことは、選択トランジスタ部Ｑｓのゲート耐圧が比較的低くてよいことを保証する。従って、階層ＭＯＳトランジスタＱｚも高耐圧であることを要しない。尚、以下の説明ではビット線階層構造を採用していないメモリアレイ１について説明する。

図６にはスプリットゲート型フラッシュメモリセルを用いたメモリアレイ１における消去セクタの構成が例示される。メモリセルの消去はメモリゲート線ＭＧとソース線ＳＬの２種類に消去電圧を同時に印加することによって行う。メモリアレイ１は２つの消去ブロック２に分割されており、各消去ブロックには４つの消去セクタ３がある。１消去ブロック内の各消去セクタ３に対して、ソース線ＳＬ０〜ＳＬ３は隣接する２個の消去セクタ同士で共通接続され、メモリゲート線ＭＧ０〜ＭＧ３は奇数番目毎と偶数番目毎に分けて２個の消去セクタ同士で共通接続される。消去動作において消去電圧駆動ドライバとされる高耐圧ＭＯＳドライバ３０，３１は夫々対応する２個のセクタを共通駆動する。駆動するメモリゲート線ＭＧとソース線ＳＬの組合せによって、１つの消去セクタを選択し消去する構成とされる。例えば消去ブロック０内の消去セクタ０を消去する場合、メモリゲート線ＭＧ０とソース線ＳＬ０に同時に電圧を印加する。同様に消去セクタ１を消去する場合はメモリゲート線ＭＧ１とソース線ＳＬ０に、消去セクタ２の場合はメモリゲート線ＭＧ０とソース線ＳＬ１に、消去セクタ３の場合はメモリゲート線ＭＧ１とソース線ＳＬ１にそれぞれ同時に電圧を印加する。消去ブロック１内の消去セクタ０を消去する場合も消去ブロック０と同様に、対象消去セクタのメモリゲート線ＭＧとソース線ＳＬに同時に電圧を印加する。

駆動するメモリゲート線ＭＧとソース線ＳＬの組合せによって、１つの消去セクタを選択し消去する構成であれば、消去セクタは消去ブロック内において行、列いずれにも分割可能であり、メモリゲート線ＭＧとソース線ＳＬを階層構造にすることもできる。メモリゲート線ＭＧとソース線ＳＬの構成は図５のように、消去ブロック内でメモリゲート線ＭＧとソース線ＳＬの両方を分割する例のほかに、メモリゲート線ＭＧを分割しソース線ＳＬを共通、あるいはメモリゲート線ＭＧを共通にしてソース線ＳＬを分割する方法などが挙げられる。消去電流が大きい場合には、消去セクタをさらに小さくし、同時消去するメモリセルを少なくする構成も可能であり、例えば図５のソース線ＳＬを列方向に分割することで実現できる。また図２８のようにソース線ＳＬを行方向に分割しても良い。この場合１つの消去セクタをバイト単位又はワード単位にすることで、バイト単位又はワード単位での書込／消去が可能となる。

不揮発性メモリセルは上記スプリットゲート型はスタックゲート型に限定されず、消去に２種類の消去電圧を並列に印加することを要する不揮発性メモリセルであれば、上記同様に消去ブロック内に消去セクタを構成することが可能である。

図６のように消去セクタに接続するドライバを共通化することにより、各々の消去セクタでメモリゲート線やソース線のドライバを構成するよりも、消去電源印加の選択用デコーダやドライバの数を減らすことが可能である。

図７には分割した消去ブロックを複数の消去セクタで構成したメモリアレイの詳細を例示する。消去ブロック０の構成は図６に対応した構成とされ、ソース線ＳＬ０，ＳＬ１は隣接する２個の消去セクタ同士で共通接続され、メモリゲート線ＭＧ０，ＭＧ１は奇数番目毎と偶数番目毎に分けて２個の消去セクタ同士で共通接続される。ソース線ＳＬとメモリゲート線ＭＧを指定して消去電圧を印加すると、双方の消去電圧が並行に印加される消去セクタが消去される。消去部ブロックｍは1個の消去セクタによって構成される。

スプリットゲート型不揮発性メモリセルＭＭ（ＭＭ００〜ＭＭｘｙ）は格子状に配置され、スプリットゲート型不揮発性メモリセル（単にメモリセルとも記す）のコントロールゲート、メモリゲート、ソースは行方向のメモリセル毎に共通接続される。コントロールゲート線はＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙ、メモリゲート線はＭＧ０、ＭＧ１、ＭＧｎ、ソース線はＳＬ０、ＳＬ１、ＳＬｏとして図示される。メモリセルのドレインはビット線ＢＬ０、ＢＬｘに接続されており、列方向に共通接続される。

図７の構成において、メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３は消去ブロック０を構成しており、各メモリセルのコントロールゲートにはコントロールゲート線ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、メモリゲートにはメモリゲート線ＭＧ０、ＭＧ１、ソースにはソース線ＳＬ０、ＳＬ１が接続されている。同様にメモリセルＭＭ０ｙ、ＭＭｘｙは消去ブロックｍを構成しており、各メモリセルのコントロールゲートにはコントロールゲート線ＣＧｙが、メモリゲートにはメモリゲート線ＭＧｎが、ソースにはソース線ＳＬｏが接続されている。メモリセルＭＭ００〜ＭＭｘ０は消去セクタ０を構成しており、各メモリセルの選択ゲートにはコントロールゲート線ＣＧ０が、メモリゲートにはメモリゲート線ＭＧ０が、ソースにはソース線ＳＬ０が共通接続されている。同様に、メモリセルＭＭ０１〜ＭＭｘ１は消去セクタ１を構成しており、各メモリセルのコントロールゲートにコントロールゲート線ＣＧ１が、メモリゲートにメモリゲート線ＭＧ１が、ソースにソース線ＳＬ０が共通接続されている。メモリセルＭＭ０２〜ＭＭｘ２は消去セクタ２を構成し、メモリセルＭＭ０３〜ＭＭｘ３は消去セクタ３を構成する。メモリセルＭＭ０ｙ〜ＭＭｘｙも消去セクタを構成し、各メモリセルのコントロールゲートにコントロールゲート線ＣＧｙが、メモリゲートにメモリゲート線ＭＧｎが、ソースにソース線ＳＬｏがそれぞれ共通接続されている。

消去セクタ０のメモリセルＭＭ００〜ＭＭｘ０を消去する場合、メモリゲート線ＭＧ０に例えば−５Ｖ、ソース線ＳＬ０に例えば５Ｖ、コントロールゲート線ＣＧ０に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎにする。メモリゲート線ＭＧ０に−５Ｖが印加された状態では、メモリゲート線ＭＧ０が共通に接続されている消去セクタ２のメモリセルＭＭ０２〜ＭＭｘ２のメモリゲートにも−５Ｖが印加されるが、ソース線ＳＬ１を通してメモリセルのソースに０Ｖが印加されているため消去されない。また、消去セクタ１のメモリセルＭＭ０１〜ＭＭｘ１のソースに５Ｖが印加されるが、メモリゲート線ＭＧ１を通してメモリゲートに０Ｖが印加されるため消去されない。消去セクタ３、消去セクタｙでは、コントロールゲート線ＣＧ、メモリゲート線ＭＧ、ソース線ＳＬがいずれも０Ｖであるため消去されない。

尚、図７の構成はビット線に階層ＭＯＳトランジスタを接続して、ビット線階層構造にすることも可能である。また、隣接する消去セクタにソース線ＳＬを接続し、メモリゲート線ＭＧをソース線ＳＬに対して１本ずつ接続したが、隣接する消去セクタにメモリゲート線ＭＧを接続し、メモリゲート線ＭＧに対して１本ずつソース線ＳＬを接続することもできる。

図８には図７の消去ブロック０における消去のタイミングチャートが示されている。まず、選択ゲート線ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙを０Ｖ、ビット線ＢＬ０〜ＢＬｘをｏｐｅｎとする。次に消去セクタ０を消去するためにメモリゲート線ＭＧ０に−５Ｖ、ソース線ＳＬ０に５Ｖを同じタイミングで印加し、メモリセルＭＭ００〜ＭＭｘ０の消去に最適な時間だけ保持する。消去セクタ０のメモリセルＭＭ００〜ＭＭｘ０の消去が終了すると、消去セクタ１内のメモリセルＭＭ０１〜ＭＭｘ１を消去するために、メモリゲート線ＭＧ１に−５Ｖ、ソース線ＳＬ０に５Ｖを同じタイミングで印加する。次に消去セクタ２のメモリセルＭＭ０２〜ＭＭｘ２を消去するために、メモリゲート線ＭＧ０に−５Ｖ、ソース線ＳＬ１に５Ｖを印加する。消去セクタ３のメモリセルＭＭ０３〜ＭＭｘ３を消去するために、メモリゲート線ＭＧ１に−５Ｖ、ソース線ＳＬ１に５Ｖを印加する。以上のように、消去ブロック０内すべての消去セクタのメモリセルを消去する。

メモリゲート線ＭＧとソース線ＳＬに電圧を印加するタイミングは様々ある。先にメモリゲート線ＭＧに−５Ｖを印加してから、ソース線ＳＬに電圧を印加する。あるいは逆にソース線ＳＬに先に５Ｖを印加してからメモリゲート線ＭＧに電圧を印加することも可能である。さらに、先にソース線ＳＬに電圧を印加し、任意の電圧に達した段階でメモリゲートＭＧに電圧を印加することや、先にメモリゲート線ＭＧに電圧を印加し、任意の電圧に達した段階でソース線ＳＬに印加することなどがある。

図９Ａには図７の回路構成例におけるメモリゲート線ＭＧとソース線ＳＬのドライバ３０，３１とメモリセルのレイアウト例が示される。図９Ｂには１個のメモリセルのレイアウト例が抜き出されている。１つのドライバで２本のソース線ＳＬあるいはメモリゲート線ＭＧを駆動する。消去はソース線ＳＬとメモリゲート線ＭＧに同時に電圧を印加することにより行われ、ソース線ＳＬとメモリゲート線ＭＧの組合せを変えることにより、消去セクタを選択する。メモリセルＭＭは図３Ａに示したものであり、メモリゲートとコントロールゲートの２種類のゲートがあり、メモリゲート側の拡散層がソースで、コントロールゲート側の拡散層がドレインである。メモリセルは行方向にｘ個、列方向に４個、格子状に配置されており、行方向にソース、メモリゲートが共通に接続されている。メモリゲートにはメモリゲート線ＭＧが、ソースにはソース線ＳＬが接続されている。図示は省略したが、コントロールゲートおよびドレインもそれぞれ配線に接続されている。メモリセルは１行で１つの消去セクタを構成しており、４つの消去セクタで１つのブロックを構成している。ソース線ＳＬに接続されているドライバがソースドライバ（ＳＬドライバ）３１であり、メモリゲート線ＭＧに接続されているドライバがメモリゲートドライバ（ＭＧドライバ）３０である。

ソース線ＳＬおよびメモリゲート線ＭＧを駆動するドライバ３１，３０はｎチャンネル型ＭＯＳトランジスタ（ｎＭＯＳ）とｐチャンネル型ＭＯＳトランジスタ（ｐＭＯＳ）が一組で構成されており、図示はされていないが、それぞれのＭＯＳトランジスタのソースには電源が接続されている。ドライバ３０，３１のチャネル幅は複数のメモリセルに同時に電流を流すため、メモリセルＭＭよりも大きく、そのサイズはソース線ＳＬに並列接続されたメモリセル数により決まる。図９Ａではソースドライバ３１のほうがメモリゲートドライバ３０よりも大きい。これは書込み時、消去時ともに電流はメモリセルのソースから注入されるため、ソース線ＳＬの電流供給能力を高くする必要があるのに対し、メモリゲートは大きな電流を必要としないためである。

図９Ａのレイアウト例では、ソース線ＳＬ１本に１列のメモリセルのソースを接続したが、列方向に並んだ２つのメモリセルのソースを共有し、ソース線ＳＬ１本に２列のメモリセルのソースを接続したレイアウトも可能である。

ドライバ３０，３１を複数個の消去セクタで共有させることにより、レイアウト面積を削減することができる。図９Ａのようにドライバ３０，３１の共有化を行わずに、ドライバ３０，３１を個々の消去セクタで固有化すると、ドライバ３０，３１のレイアウト面積が大きくなる。

図１０にはメモリアレイを消去ブロックに分割し、消去ブロックを消去セクタで構成し、さらにメモリセル端子に接続するドライバを階層化した一例を示す。消去ブロック０は１６個の消去セクタ３で構成されている。ドライバの階層化を行わない場合には、メモリゲート線ＭＧが８本、ソース線ＳＬが８本、計１６本の信号を制御するが、階層化を行うことにより消去セクタ数よりも少ない１２本の信号で制御することができる。消去セクタあるいは消去ブロックがさらに増加したときに、この効果はより大きくなる。

メモリゲート線ＭＧ０は選択信号がｍｇａ０、選択信号がｍｇｂ０のドライバ３０に接続されており、ｍｇａ０とｍｇｂ０が同時に選択されたときだけドライバ３０からメモリゲート線ＭＧ０に消去電圧が印加される。同様にメモリゲート線ＭＧ１はｍｇａ０とｍｇｂ１、メモリゲート線ＭＧ２はｍｇａ１とｍｇｂ０、メモリゲート線ＭＧ３はｍｇａ１とｍｇｂ１、メモリゲート線ＭＧ４はｍｇａ２とｍｇｂ０、メモリゲート線ＭＧ５はｍｇａ２とｍｇｂ１、メモリゲート線ＭＧ６はｍｇａ３とｍｇｂ０、メモリゲート線ＭＧ７はｍｇａ３とｍｇｂ１、メモリゲート線ＭＧｎはｍｇａｐとｍｇｂ１が同時に選択されたときに電圧が印加される。また、ソース線ＳＬ０はｓｌａ０とｓｌｂ０、ソース線ＳＬ１はｓｌａ０とｓｌｂ１、ソース線ＳＬ２はｓｌａ１とｓｌｂ０、ソース線ＳＬ３はｓｌａ１とｓｌｂ１、ソース線ＳＬ４はｓｌａ２とｓｌｂ０、ソース線ＳＬ５はｓｌａ２とｓｌｂ１、ソース線ＳＬ６はｓｌａ３とｓｌｂ０、ソース線ＳＬ７はｓｌａ３とｓｌｂ１、ソース線ＳＬｏはｓｌａｑとｓｌｂ１が同時に選択されたときに電圧が印加される。

消去セクタ０のメモリセルＭＭ００〜ＭＭｘ０を消去する場合、ｍｇａ０とｍｇｂ０を選択しメモリゲート線ＭＧ０に例えば−５Ｖ、ｓｌａ０とｓｌｂ０を選択しソース線ＳＬ０に例えば５Ｖ、選択ゲート線ＣＧ０に例えば０Ｖを印加し、ビット線ＢＬ０〜ＢＬｘを例えばｏｐｅｎにする。消去する消去セクタを変更するには、ｍｇａとｍｇｂ、ｓｌａとｓｌｂの組み合わせを変えることによって行う。図１０では、消去ブロック０のメモリゲート線ＭＧとソース線ＳＬを選択する信号はｍｇａ０、ｍｇａ１、ｍｇａ２、ｍｇａ３、ｍｇｂ０、ｍｇｂ１およびｓｌａ０、ｓｌａ１、ｓｌａ２、ｓｌａ３、ｓｌｂ０、ｓｌｂ１であるが、これ以外の構成も可能であり、メモリゲート線ＭＧとソース線ＳＬがそれぞれ独立に１本選択できればよい。例えばメモリゲート線ＭＧは図１０と同様の構成で、ソース線ＳＬをｓｌａ０、ｓｌａ１、ｓｌａ２、ｓｌａ３、ｓｌａ４、ｓｌａ５、ｓｌａ６、ｓｌａ７、ｓｌｂ０で構成し、ソース線ＳＬ０をｓｌａ０とｓｌｂ０、ソース線ＳＬ１をｓｌａ１とｓｌｂ０、ソース線ＳＬ２をｓｌａ２とｓｌｂ０、ソース線ＳＬ３をｓｌａ３とｓｌｂ０、ソース線ＳＬ４をｓｌａ４とｓｌｂ０、ソース線ＳＬ５をｓｌａ５とｓｌｂ０、ソース線ＳＬ６をｓｌａ６とｓｌｂ０、ソース線ＳＬ７をｓｌａ７とｓｌｂ０で選択するという構成がある。

図１１にメモリアレイを消去ブロックに分割し、消去ブロックを消去セクタで構成し、さらにメモリセル端子に接続するドライバを階層化した別の例を示す。図９と同様のメモリアレイ構成で消去ブロック０は１６個の消去セクタ３で構成されており、ソース線ＳＬの選択駆動をｎＭＯＳ３１ａで行う点が図１０と相違される。ソース線ＳＬに印加される消去電圧は直接信号線ｓｌａ、ｓｌｂに伝達さえることになる。

メモリゲート線ＭＧは図１０と同じ構成であり、ソース線ＳＬはゲートがｓｌａに、ｓｌｂがドレインのｎＭＯＳに接続されており、ソース線ＳＬを選択する方法は、図１０と同様である。

消去セクタ０のメモリセルＭＭ００〜ＭＭｘ０を消去する場合、ｍｇａ０とｍｇｂ０を選択しメモリゲート線ＭＧ０に例えば−５Ｖ、ｓｌａ０とｓｌｂ０を選択しソース線ＳＬ０に例えば５Ｖ、選択ゲート線ＣＧ０に例えば０Ｖを印加し、ビット線ＢＬ０〜ＢＬｘを例えばｏｐｅｎにする。消去する消去セクタを変更するには、ｍｇａとｍｇｂ、ｓｌａとｓｌｂの組み合わせを変えることによって行う。図１１では、消去ブロック０のメモリゲート線ＭＧとソース線ＳＬを選択する信号はｍｇａ０、ｍｇａ１、ｍｇａ２、ｍｇａ３、ｍｇｂ０、ｍｇｂ１およびｓｌａ０、ｓｌａ１、ｓｌａ２、ｓｌａ３、ｓｌｂ０、ｓｌｂ１であるが、これ以外の構成も可能であり、メモリゲート線ＭＧとソース線ＳＬがそれぞれ独立に１本選択できればよい。例えばメモリゲート線ＭＧは同一の構成で、ソース線ＳＬをｓｌａ０、ｓｌａ１、ｓｌａ２、ｓｌａ３、ｓｌａ４、ｓｌａ５、ｓｌａ６、ｓｌａ７、ｓｌｂ０で構成し、ソース線ＳＬ０をｓｌａ０とｓｌｂ０、ソース線ＳＬ１をｓｌａ１とｓｌｂ０、ソース線ＳＬ２をｓｌａ２とｓｌｂ０、ソース線ＳＬ３をｓｌａ３とｓｌｂ０、ソース線ＳＬ４をｓｌａ４とｓｌｂ０、ソース線ＳＬ５をｓｌａ５とｓｌｂ０、ソース線ＳＬ６をｓｌａ６とｓｌｂ０、ソース線ＳＬ７をｓｌａ７とｓｌｂ０で選択するという構成がある。

図１１において、ソース線ＳＬ０が選択されている状態ではｓｌａ０、ｓｌｂ０が選択、ｓｌａ１、ｓｌａ２、ｓｌａ３、ｓｌｂ１は非選択となるが、このときソース線ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ６、ＳＬ７はｏｐｅｎ状態となる。しかし、非選択であるｓｌａ１、ｓｌａ２、ｓｌａ３、ｓｌｂ１に選択よりも低い電圧を印加することによって、ｏｐｅｎ状態を排除することも可能である。一例を挙げると、ＳＬ０が選択されているとき、ｓｌａ０が例えば７Ｖ、ｓｌｂ０が例えば５Ｖ、ｓｌａ１、ｓｌａ２、ｓｌａ３、ｓｌｂ１が例えば０Ｖとすると、ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ６、ＳＬ７はｏｐｅｎ状態となるが、非選択であるｓｌａ１、ｓｌａ２、ｓｌａ３、ｓｌｂ１に例えば３Ｖを印加すればソース線ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ６、ＳＬ７のｏｐｅｎ状態を排除することができる。

図１２には消去ブロックを消去セクタに分割した消去回路構成の別例を示す。メモリセルＭＭは格子状に配置され、メモリセルのコントロールゲート２６、メモリゲート２７、ソース２２は行方向に共通接続される。コントロールゲート線はＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙ、メモリゲート線はＭＧ０、ＭＧｍ、ソース線はＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３、ＳＬｙとして図示される。メモリセルＭＭのドレイン２３はビット線ＢＬ０〜ＢＬｘに接続されており、列方向に共通接続される。

メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３は消去ブロック０を構成しており、各メモリセルのコントロールゲートにはコントロールゲート線ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、メモリゲートにはメモリゲート線ＭＧ０、ソースにはソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３が接続されている。同様にメモリセルＭＭ０ｙ〜ＭＭｘｙは消去ブロックｍを構成しており、各メモリセルのコントロールゲートにはコントロールゲート線ＣＧｙが、メモリゲートにはメモリゲート線ＭＧｍが、ソースにはソース線ＳＬｙが接続されている。メモリセルＭＭ００〜ＭＭｘ０は消去セクタ０を構成しており、各メモリセルのコントロールゲートにコントロールゲート線ＣＧ０が、メモリゲートにメモリゲート線ＭＧ０が、ソースにソース線ＳＬ０が共通接続されている。同様に、消去セクタ１を構成するメモリセルＭＭ０１〜ＭＭｘ１は、コントロールゲートにコントロールゲート線ＣＧ１、メモリゲートにメモリゲート線ＭＧ０、ソースにソース線ＳＬ１が共通接続されている。消去セクタ２を構成するメモリセルＭＭ０２〜ＭＭｘ２は、コントロールゲートにコントロールゲート線ＣＧ２が、メモリゲートにメモリゲート線ＭＧ０が、ソースにソース線ＳＬ２がそれぞれ共通接続されている。消去セクタ３を構成するメモリセルＭＭ０３〜ＭＭｘ３は、コントロールゲートにコントロールゲート線ＣＧ３が、メモリゲートにメモリゲート線ＭＧ０が、ソースにソース線ＳＬ３がそれぞれ共通接続されている。メモリセルＭＭ０ｙ〜ＭＭｘｙは消去セクタｙを構成しており、コントロールゲートにコントロールゲート線ＣＧｙ、メモリゲートにメモリゲート線ＭＧｍ、ソースにソース線ＳＬｙが共通接続されている。

消去セクタ０のメモリセルＭＭ００〜ＭＭｘ０を消去する場合、メモリゲート線ＭＧ０に例えば−５Ｖ、ソース線ＳＬ０に例えば５Ｖ、コントロールゲート線ＣＧ０に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎにする。メモリゲート線ＭＧ０に−５Ｖが印加された状態では、メモリゲートが共通に接続されている消去セクタ１のメモリセルＭＭ０１〜ＭＭｘ１、消去セクタ２のメモリセルＭＭ０２〜ＭＭｘ２、消去セクタ３のメモリセルＭＭ０３〜ＭＭｘ３それぞれのメモリゲートにも−５Ｖが印加されるが、ソース線ＳＬ１、ＳＬ２、ＳＬ３を通してメモリセルのソースに０Ｖが印加されているため消去されない。また、消去対象ではない消去セクタｙでは、メモリゲート線ＭＧｍ、ソース線ＳＬｙがいずれも０Ｖであるため消去されない。図１２の構成はビット線に階層ＭＯＳトランジスタを接続して、階層構造にすることも可能である。

図１３には図１２の消去ブロック０における消去のタイミングチャートが示されている。まず、コントロールゲート線ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３を０Ｖ、ビット線ＢＬ０、ＢＬｘをｏｐｅｎとする。次に消去セクタ０を消去するためにメモリゲート線ＭＧ０に−５Ｖ、ソース線ＳＬ０に５Ｖを同じタイミングで印加し、メモリセルＭＭ００〜ＭＭｘ０の消去に最適な時間だけ保持する。消去セクタ０のメモリセルＭＭ００〜ＭＭｘ０の消去が終了すると、消去セクタ１のメモリセルＭＭ０１〜ＭＭｘ１を消去するためにメモリゲート線ＭＧ０に−５Ｖ、ソース線ＳＬ１に５Ｖを印加する。次に消去セクタ２のメモリセルＭＭ０２〜ＭＭｘ２を消去するためにメモリゲート線ＭＧ０に−５Ｖ、ソース線ＳＬ２に５Ｖを同じタイミングで印加する。次に消去セクタ３のメモリセルＭＭ０３〜ＭＭｘ３を消去するためにメモリゲート線ＭＧ０に−５Ｖ、ソース線ＳＬ３に５Ｖを同じタイミングで印加する。消去ブロック０内すべての消去セクタのメモリセルを消去することにより、消去ブロック０の消去が完了する。

メモリゲート線ＭＧとソース線ＳＬに電圧を印加するタイミングは様々ある。先にメモリゲート線ＭＧに−５Ｖを印加してから、ソース線ＳＬに電圧を印加する。あるいは先にソース線ＳＬに５Ｖを印加してからメモリゲート線ＭＧに電圧を印加することも可能である。さらに、先にソース線ＳＬに電圧を印加し、任意の電圧に達した段階でメモリゲートＭＧに電圧を印加することや、先にメモリゲート線ＭＧに電圧を印加し、任意の電圧に達した段階でソース線ＳＬに印加することなどがある。

図１４に消去ブロックを消去セクタに分割した更に別の消去回路構成例を示す。メモリセルＭＭは格子状に配置され、メモリセルのコントロールゲート、メモリゲート、ソースは行方向に共通接続される。コントロールゲート線はＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙ、メモリゲート線はＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３、ＭＧｙソース線はＳＬ０、ＳＬｎとして図示される。メモリセルのドレインはビット線ＢＬ０、ＢＬｘに接続されており、列方向に共通接続される。

メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３は消去ブロック０を構成しており、メモリセルＭＭ０ｙ、ＭＭｘｙも消去ブロックｍを構成している。メモリセルＭＭ００、ＭＭｘ０は消去セクタ０を構成しており、各メモリセルのコントロールゲートにコントロールゲート線ＣＧ０が、メモリゲートにメモリゲート線ＭＧ０が、ソースにはソース線ＳＬ０がそれぞれ共通接続されている。同様に、消去セクタ１を構成するメモリセルＭＭ０１、ＭＭｘ１は、コントロールゲートにコントロールゲート線ＣＧ１が、メモリゲートにメモリゲート線ＭＧ１が、ソースにソース線ＳＬ０が共通接続されている。消去セクタ２を構成するメモリセルＭＭ０２、ＭＭｘ２は、コントロールゲートにコントロールゲート線ＣＧ２が、メモリゲートにメモリゲート線ＭＧ２が、ソースにソース線ＳＬ０が共通接続されている。消去セクタ３を構成するメモリセルＭＭ０３、ＭＭｘ３は、コントロールゲートにコントロールゲート線ＣＧ３が、メモリゲートにメモリゲート線ＭＧ３が、ソースにソース線ＳＬ０が共通接続されている。メモリセルＭＭ０ｙ、ＭＭｘｙも消去セクタｍを構成しており、メモリゲートにメモリゲート線ＭＧｙ、ソースにソース線ＳＬｍが共通接続されている。

消去セクタ０のメモリセルＭＭ００、ＭＭｘ０を消去する場合、ソース線ＳＬ０に例えば５Ｖ、メモリゲート線ＭＧ０に例えば−５Ｖ、コントロールゲート線ＣＧ０に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎにする。ソース線ＳＬ０に５Ｖが印加された状態では、ソースが共通に接続されている消去セクタ１のメモリセルＭＭ０１、ＭＭｘ１、消去セクタ２のメモリセルＭＭ０２、ＭＭｘ２、消去セクタ３のメモリセルＭＭ０３、ＭＭｘ３それぞれのソースにも５Ｖが印加されるが、メモリゲート線ＭＧ１、ＭＧ２、ＭＧ３を通してメモリセルのメモリゲートに０Ｖが印加されているため消去されない。また、消去対象ではない消去セクタｙでは、ソース線ＳＬｍ、メモリゲート線ＭＧｙがいずれも０Ｖであるため消去されない。図１４の構成はビット線ＢＬに階層ＭＯＳトランジスタを接続して、階層構造にすることも可能である。

図１５Ａには図１４の消去ブロック０における消去のタイミングチャートが示されている。まず、コントロールゲート線ＣＧ００、ＣＧ０１、ＣＧ０２、ＣＧ０３、ＣＧｙを０Ｖ、ビット線ＢＬ０、ＢＬｘをｏｐｅｎとする。次に消去セクタ０を消去するために、ソース線ＳＬ０に５Ｖ、メモリゲート線ＭＧ０に−５Ｖを同じタイミングで印加し、メモリセルＭＭ００、ＭＭｘ０の消去に最適な時間だけ保持する。消去セクタ０のメモリセルＭＭ００、ＭＭｘ０の消去が終了すると、消去セクタ１のメモリセルＭＭ０１、ＭＭｘ１を消去するためにソース線ＳＬ０に５Ｖ、メモリゲート線ＭＧ１に−５Ｖを印加する。次に消去セクタ２のメモリセル ＭＭ０２、ＭＭｘ２を消去するためにソース線ＳＬ０に５Ｖ、メモリゲート線ＭＧ２に−５Ｖを印加する。次に消去セクタ３のメモリセルＭＭ０３、ＭＭｘ３を消去するためにソース線ＳＬ０に５Ｖ、メモリゲート線ＭＧ３に−５Ｖを印加する。以上のように、消去ブロック０内すべての消去セクタのメモリセルを消去する。

ソース線ＳＬとメモリゲート線ＭＧに電圧を印加するタイミングは様々ある。例えば先にソース線ＳＬに電圧を印加してから、メモリゲート線ＭＧに印加する。あるいは逆にメモリゲート線ＭＧに先に−５Ｖを印加してから、ソース線ＳＬを印加する。さらに、先にソース線ＳＬを印加し、任意の電圧に達した段階でメモリゲートＭＧに電圧を印加することや、先にメモリゲート線ＭＧに電圧を印加し、任意の電圧に達した段階でソース線ＳＬに印加することなどがある。図１５Ｂは図１４の消去回路構成における消去動作の別の例で、消去対象ブロック内の非選択セクタに対して、メモリゲート線に例えば１．５Ｖの電圧を印加する方式である。消去動作時に消去非対象セクタに印加される不所望な電界の大きさを小さくすることができる。

図１６に消去ブロックを消去セクタに分割した更に別の消去回路構成例を示す。ここで用いる不揮発性メモリセルはスタックゲート構造とされる。メモリセルの消去の方式は図２Ｂに示すものを用いた。メモリセルＭＭは格子状に配置され、メモリセルのコントロールゲート１０は行方向に、ドレイン１３、ソース１２は列方向に接続される。ウェル１４は消去ブロック単位に接続される。コントロールゲート線はＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙ、ソース線はＳＬ０、ＳＬｘ、ＳＬｍ、ＳＬｎ、ビット線はＢＬ０、ＢＬｘ、ＢＬｍ、ＢＬｎ、ウェル線はＷＥＬＬ０、ＷＥＬＬｚとして図示される。この構造ではセクタ単位にウェル１４が分離されている。

メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３は消去ブロック０を構成しており、メモリセルＭＭ０ｙ、ＭＭｘｙは消去ブロックｚを構成している。メモリセルＭＭ００、ＭＭｘ０は消去セクタ０を構成しており、各メモリセルのコントロールゲートにはコントロールゲート線ＣＧ０が、ウェルにはウェル線ＷＥＬＬ０が接続されている。同様に、メモリセルＭＭ０１、ＭＭｘ１は消去セクタ１を構成し、コントロールゲート線ＣＧ１とウェル線ＷＥＬＬ０が、メモリセルＭＭ０２、ＭＭｘ２は消去セクタ２を構成し、コントロールゲート線ＣＧ２とウェル線ＷＥＬＬ０が、メモリセルＭＭ０３、ＭＭｘ３は消去セクタ３を構成し、コントロールゲート線ＣＧ３とウェル線ＷＥＬＬ０が共通接続されている。消去セクタｙを構成するメモリセルＭＭ０ｙ、ＭＭｘｙは、コントロールゲートにコントロールゲート線ＣＧｙ、ウェルにウェル線ＷＥＬＬｚが共通接続されている。ウェル線ＷＥＬＬ０，ＷＥＬＬ１は固有のウェルドライバ３１ｂで駆動される。コントロールゲート線はＣＧ０〜ＣＧｙは夫々固有のドライバ３１ｂで駆動される。双方のドライバ３１ｂ、３０ｂは共に高耐圧ドライバとされる。

消去セクタ０のメモリセルＭＭ００、ＭＭｘ０を消去する場合、ソース線ＳＬ、ビット線ＢＬをｏｐｅｎとし、コントロールゲート線ＣＧ０に例えば−１０Ｖ、ウェル線ＷＥＬＬ０に例えば１０Ｖを印加する。ウェル線ＷＥＬＬ０に１０Ｖが印加された状態では、ウェルが共通に接続されている消去ブロック０内のメモリセルＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３のウェルにも１０Ｖが印加されるが、コントロールゲート線ＣＧ１、ＣＧ２、ＣＧ３を通してメモリセルのコントロールゲートに０Ｖが印加されているため消去されない。また、消去対象ではない消去セクタｙでは、コントロールゲート線ＣＧｙ、ウェル線ＷＥＬＬｚがいずれも０Ｖであるため消去されない。

図１７には図１６の消去ブロック０における消去のタイミングチャートが示されている。まず、ソース線ＳＬ０、ＳＬｘ、ＳＬｍ、ＳＬｎ、ビット線ＢＬ０、ＢＬｘ、ＢＬｍ、ＢＬｎをｏｐｅｎにする。次に消去セクタ０を消去するためにコントロールゲート線ＣＧ０に−１０Ｖ、ウェル線ＷＥＬＬ０に１０Ｖを同じタイミングで印加し、メモリセルＭＭ００、ＭＭｘ０の消去に最適な時間だけ保持する。消去セクタ０のメモリセルの消去が終了すると、消去セクタ１のメモリセルを消去するために、コントロールゲート線ＣＧ１に−１０Ｖ、ウェル線ＷＥＬＬ０に１０Ｖを印加する。同様に消去セクタ２、消去セクタ３に電圧の印加を行い、消去ブロック０内すべての消去セクタのメモリセルを消去することにより、消去ブロック０の消去が完了する。

図１８には図７のメモリアレイにおいて消去ブロックで消去領域の指定を行い、消去を消去セクタ単位で時分割制御する回路構成が例示される。メモリセルＭＭは格子状に配置され、メモリセルのコントロールゲート、メモリゲート、ソースは行方向に共通接続される。コントロールゲート線はＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙ、メモリゲート線はＭＧ０、ＭＧ１、ＭＧｎ、ソース線はＳＬ０、ＳＬ１、ＳＬｏである。メモリセルのドレインはビット線ＢＬ０、ＢＬｘに接続されており、列方向に共通接続されている。消去ブロックに対する消去セクタ単位の時分割消去は制御回路４０が制御する。ｍｇｓｅｌ（ｍｇｓｅｌ０，ｍｇｓｅｌ１，ｍｇｓｅｌｎ）はメモリゲート線選択信号、ｓｌｓｅｌ（ｓｌｓｅｌ０，ｓｌｓｅｌ１）はソース線選択信号、ｐｒｏｇは書込み信号、ｅｒａｓｅは消去信号、ｅｒａｓｅｂｌｏｃｋ（ｅｒａｓｅｂｌｏｃｋ０、ｅｒａｓｅｂｌｏｃｋｚ）は消去ブロック選択信号、ｃｏｕｎｔ（ｃｏｕｎｔ０，ｃｏｕｎｔ１）は消去を消去セクタ単位に時分割制御する信号である。これらの信号のうちｓｌｓｅｌ、ｐｒｏｇは書込み時に用いる信号である。

制御回路４０には消去コマンドによって消去対象消去ブロックが指示される。制御ロジック回路４１はそれをデコードして消去ブロック選択信号ｅｒａｓｅｂｌｏｃｋ０又はｅｒａｓｅｂｌｏｃｋ１をＨレベルとする。このＨレベル期間の前半にメモリゲート線選択信号ｍｇｓｅｌ０をＨレベル、後半にｍｇｓｅｌ１をＨレベルとし、各メモリゲート線選択のＨレベル期間毎にカウンタ４２のカウント動作を１サイクル行なって時分割制御信号ｃｏｕｎｔ０，ｃｏｕｎｔ１を変化させる。

メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３は消去ブロック０を構成しており、メモリセルＭＭ０ｙ、ＭＭｘｙは消去ブロックｍを構成している。メモリセルＭＭ００、ＭＭｘ０は消去セクタ０を構成しており、各メモリセルのコントロールゲートにコントロールゲート線ＣＧ０が、メモリゲートにメモリゲート線ＭＧ０が、ソースにはソース線ＳＬ０が共通接続されている。同様に、消去セクタ１を構成するメモリセルＭＭ０１、ＭＭｘ１は、コントロールゲートにコントロールゲート線ＣＧ１が、メモリゲートにメモリゲート線ＭＧ１が、ソースにソース線ＳＬ０が共通接続されている。消去セクタ２を構成するメモリセルＭＭ０２、ＭＭｘ２は、コントロールゲートにコントロールゲート線ＣＧ２が、メモリゲートにメモリゲート線ＭＧ０が、ソースにソース線ＳＬ１が共通接続されている。消去セクタ３を構成するメモリセルＭＭ０３、ＭＭｘ３は、コントロールゲートにコントロールゲート線ＣＧ３が、メモリゲートにメモリゲート線ＭＧ１が、ソースにソース線ＳＬ１が共通接続されている。メモリセルＭＭ０ｙ、ＭＭｘｙも消去セクタｙを構成しており、コントロールゲートにコントロールゲート線ＣＧｙが、メモリゲートにメモリゲート線ＭＧｎが、ソースにソース線ＳＬｏが共通接続されている。

消去ブロック０のメモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去する場合、まず信号ｅｒａｓｅ、ｅｒａｓｅｂｌｏｃｋ０をＨレベル（ハイレベル、論理値“１”）、信号ｓｌｓｅｌ、ｐｒｏｇはＬレベル（ローレベル、論理値“０”）とし、コントロールゲート線ＣＧ０に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎとする。次に信号ｍｇｓｅｌ０をＨレベルとし、メモリゲート線ＭＧ０に例えば−５Ｖを印加する。信号ｃｏｕｎｔ０をＨレベルとすると、ソース線ＳＬ０に例えば５Ｖが印加される。メモリゲート線ＭＧ０に−５Ｖが印加された状態では、メモリゲートが共通に接続されている消去セクタ２のメモリセルＭＭ０２、ＭＭｘ２のメモリゲートにも−５Ｖが印加されるが、ソース線ＳＬ１を通してメモリセルのソースに０Ｖが印加されているため消去されない。消去セクタ１では、ソース線ＳＬ０に５Ｖが印加されるが、メモリゲート線ＭＧ１に０Ｖが印加されているため消去されない。消去セクタ３、消去セクタｙでは、コントロールゲート線ＣＧｙ、メモリゲート線ＭＧｎ、ソース線ＳＬｏがいずれも０Ｖであるためメモリセルは消去されない。信号ｃｏｕｎｔ０は一定時間が経過すると出力がＬレベルになり、ソース線ＳＬ０の電圧も０Ｖとなる。次に信号ｃｏｕｎｔ１がＨレベルとなり、ソース線ＳＬ１に例えば５Ｖが印加され、消去セクタ２の消去が行われる。信号ｃｏｕｎｔ１がＬレベルとなった後、信号ｍｇｓｅｌ０をＬレベルとしメモリゲート線ＭＧ０に０Ｖを印加し、次に信号ｍｇｓｅｌ１をＨレベルとして、メモリゲート線ＭＧ１に例えば−５Ｖを印加して、再び信号ｃｏｕｎｔ０とｃｏｕｎｔ１を順次動作させ、消去セクタ１と消去セクタ３の消去を行う。

図１９には図１８の回路構成の消去ブロック０における消去のタイミングが示される。消去ブロック０のメモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去するために、コントロールゲート線ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎにする。次に信号ｅｒａｓｅをＨレベルとする。次に信号ｅｒａｓｅｂｌｏｃｋ０をＨレベルとして消去ブロック０を選択する。信号ｍｇｓｅｌ０をＨレベルとして、メモリゲート線ＭＧ０に例えば−５Ｖを印加する。信号ｃｏｕｎｔ０の出力がＨレベルとなるとソース線ＳＬ０に例えば５Ｖが印加され、メモリセルＭＭ００、ＭＭｘ０を消去する。信号ｃｏｕｎｔ０は消去時間が経過すると出力がＬレベルとなり、ソース線ＳＬ０の電圧も０Ｖとなる。次に信号ｃｏｕｎｔ１の出力がＨレベルになり、ソース線ＳＬ１に例えば５Ｖを印加する。消去セクタ２のメモリセルの消去が終了すると、信号ｍｇｓｅｌ０をＬレベル、信号ｍｇｓｅｌ１をＨレベルとして、再び信号ｃｏｕｎｔ０、 ｃｏｕｎｔ１を動作させ、消去セクタ１と消去セクタ３のメモリセルを消去する。消去ブロック０の消去が終了すると、信号ｍｇｓｅｌ１、ｅｒａｓｅｂｌｏｃｋ０、ｅｒａｓｅはすべてＬレベルとなり、メモリゲート線ＭＧ、ソース線ＳＬはすべて０Ｖになる。消去ブロック０の消去中、信号ｍｇｓｅｌｎ、ｓｌｓｅｌｏ、ｐｒｏｇ、ｅｒａｓｅｂｌｏｃｋｚはＬレベルであり、消去ブロックｍのメモリゲート線ＭＧｎ、ソース線ＳＬｏ、コントロールゲート線ＣＧｙは０Ｖであるため、消去は行われない。セクタ単位の消去時間はカウンタのＨレベル期間を調節することにより変更できる。また、図１９において、ソース線ＳＬ１への電圧の印加はソース線ＳＬ０への電圧の印加が終了する時点で開始されるが、消去時間を短縮するために、ソース線ＳＬ１への電圧の印加開始をソース線ＳＬ０の電圧の印加開始から少しずらして、ソース線ＳＬ０とソース線ＳＬ１へ同時に電圧を印加することも可能である。

本構成では隣接する消去セクタにソース線ＳＬを接続し、メモリゲート線ＭＧをソース線ＳＬに対して１本ずつ接続したが、隣接する消去セクタにメモリゲート線ＭＧを接続し、メモリゲート線ＭＧに対してソース線ＳＬを１本ずつ接続することもできる。

図２０には図１２のメモリアレイにおいて消去ブロックで消去領域の指定を行い、消去を消去セクタ単位で時分割制御する回路構成が例示される。メモリセルＭＭは格子状に配置され、メモリセルのコントロールゲート、メモリゲート、ソースは行方向に共通接続される。コントロールゲート線はＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙ、メモリゲート線はＭＧ０、ＭＧｍ、ソース線はＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３、ＳＬｙである。メモリセルのドレインはビット線ＢＬ０、ＢＬｘに接続されており、列方向に共通接続される。消去ブロックに対する消去セクタ単位の時分割消去は制御回路４０ａが制御する。ｍｇｓｅｌ（ｍｇｓｅｌ０，ｍｇｓｅｌｎ）はメモリゲート線選択信号、ｓｌｓｅｌ（ｓｌｓｅｌ０〜ｓｌｓｅｌ４、ｓｌｓｅｌｙ）はソース線選択信号、ｐｒｏｇは書込み信号、ｅｒａｓｅは消去信号、ｅｒａｓｅｂｌｏｃｋ（ｅｒａｓｅｂｌｏｃｋ０、ｅｒａｓｅｂｌｏｃｋｚ）は消去ブロック選択信号、ｃｏｕｎｔ（ｃｏｕｎｔ０〜ｃｏｕｎｔ３）は消去を消去セクタ単位に時分割制御する信号である。これらの信号のうちｓｌｓｅｌ、ｐｒｏｇは書込み時に用いる信号である。

制御回路４０ａには消去コマンドによって消去対象消去ブロックが指示される。制御ロジック回路４１ａはそれをデコードして消去ブロック選択信号ｅｒａｓｅｂｌｏｃｋ０又はｅｒａｓｅｂｌｏｃｋ１をＨレベルとする。このＨレベル期間にメモリゲート線選択信号ｍｇｓｅｌ０をＨレベルとし、このＨレベル期間にカウンタ４２ａのカウント動作を１サイクル行なって時分割制御信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３を順次変化させる。

メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３は消去ブロック０を構成しており、メモリセルＭＭ０ｙ、ＭＭｘｙも消去ブロックｍを構成している。メモリセルＭＭ００、ＭＭｘ０は消去セクタ０を構成しており、各メモリセルの選択ゲートには選択ゲート線ＣＧ０が、メモリゲートにはメモリゲート線ＭＧ０が、ソースにはソース線ＳＬ０が共通接続されている。同様に、消去セクタ１を構成するメモリセルＭＭ０１、ＭＭｘ１は、コントロールゲートにコントロールゲート線ＣＧ１が、メモリゲートにメモリゲート線ＭＧ０、ソースにソース線ＳＬ１が共通接続されている。消去セクタ２を構成するメモリセルＭＭ０２、ＭＭｘ２は、コントロールゲートにコントロールゲート線ＣＧ２が、メモリゲートにメモリゲート線ＭＧ０が、ソースにソース線ＳＬ２が共通接続されている。消去セクタ３を構成するメモリセルＭＭ０３、ＭＭｘ３は、コントロールゲートにコントロールゲート線ＣＧ３が、メモリゲートにメモリゲート線ＭＧ０が、ソースにソース線ＳＬ３が共通接続されている。メモリセルＭＭ０ｙ、ＭＭｘｙも消去セクタｙを構成しており、コントロールゲートにコントロールゲート線ＣＧｙが、メモリゲートにメモリゲート線ＭＧｍが、ソースにソース線ＳＬｙが共通接続されている。

消去ブロック０のメモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去する場合、まず信号ｅｒａｓｅ、ｅｒａｓｅｂｌｏｃｋ０をＨレベル、信号ｓｌｓｅｌ、ｐｒｏｇはＬレベルとし、コントロールゲート線ＣＧ０に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎとする。次に信号ｍｇｓｅｌ０をＨレベルとし、メモリゲート線ＭＧ０に例えば−５Ｖを印加する。信号ｃｏｕｎｔ０がＨレベルとなると、ソース線ＳＬ０に例えば５Ｖが印加される。メモリゲート線ＭＧ０に−５Ｖが印加された状態では、メモリゲートが共通に接続されている消去セクタ１のメモリセルＭＭ０１、ＭＭｘ１、消去セクタ２のメモリセルＭＭ０２、ＭＭｘ２、消去セクタ３のメモリセルＭＭ０３、ＭＭｘ３のそれぞれのメモリゲートにも−５Ｖが印加されるが、ソース線ＳＬ１、ＳＬ２、ＳＬ３を通してメモリセルのソースに０Ｖが印加されているため消去されない。また、消去対象ではない消去セクタｙでは、コントロールゲート線ＣＧｙ、メモリゲート線ＭＧｍ、ソース線ＳＬｙがいずれも０Ｖであるため消去されない。信号ｃｏｕｎｔ０は一定時間が経過すると出力がＬレベルとなり、ソース線ＳＬ０の電圧も０Ｖとなる。そして信号ｃｏｕｎｔ１がＨレベルとなり、ソース線ＳＬ１に例えば５Ｖが印加され、消去セクタ１の消去が行われる。同様に信号ｃｏｕｎｔ２とｃｏｕｎｔ３を順次動作させ、消去セクタ２と消去セクタ３の消去を行う。尚、図２０の構成はビット線に階層ＭＯＳトランジスタを接続して、階層構造にすることも可能である。

図２１には図２０の回路構成の消去ブロック０における消去タイミングが示される。消去ブロック０のメモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去するために、コントロールゲート線ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎにする。次に信号ｅｒａｓｅをＨレベルとする。次に信号ｅｒａｓｅｂｌｏｃｋ０をＨレベルとして消去ブロック０を選択する。信号ｍｇｓｅｌ０をＨレベルとして、メモリゲート線ＭＧ０に例えば−５Ｖを印加する。信号ｃｏｕｎｔ０がＨレベルとなるとソース線ＳＬ０に例えば５Ｖが印加され、メモリセルを消去する。信号ｃｏｕｎｔ０は一定時間が経過すると出力がＬレベルとなり、次に信号ｃｏｕｎｔ１が動作しソース線ＳＬ１に例えば５Ｖが印加され、消去セクタ１のメモリセルが消去される。信号ｃｏｕｎｔ１がＬレベルとなると、同様に信号ｃｏｕｎｔ２、ｃｏｕｎｔ３を動作させ、消去セクタ２、消去セクタ３のメモリセルの消去を行う。消去ブロック０の消去中、信号ｍｇｓｅｌｍ、ｓｌｓｅｌｙ、ｐｒｏｇ、ｅｒａｓｅｂｌｏｃｋｚはＬレベルであり、メモリゲート線ＭＧｍ、ソース線ＳＬｙ、コントロールゲート線ＣＧｙは０Ｖであるため消去されない。セクタ単位の消去時間はカウンタ４２ａの各出力信号のＨレベル期間を調節することにより変更できる。

図２２には図１４のメモリアレイにおいて消去ブロックで消去領域の指定を行い、消去を消去セクタ単位で時分割制御する回路構成が例示される。メモリセルＭＭは格子状に配置され、メモリセルのコントロールゲート、メモリゲート、ソースは行方向に共通接続される。コントロールゲート線はＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙ、メモリゲート線はＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３、ＭＧｙ、ソース線はＳＬ０、ＳＬｎである。メモリセルのドレインはビット線ＢＬ０、ＢＬｘに接続されており、列方向に共通接続される。消去ブロックに対する消去セクタ単位の時分割消去は制御回路４０ｂが制御する。ｍｇｓｅｌ（ｍｇｓｅｌ０〜ｍｇｓｅｌ３，ｍｇｓｅｌｙ）はメモリゲート線選択信号、ｓｌｓｅｌ（ｓｌｓｅｌ０、ｓｌｓｅｌｍ）はソース線選択信号、ｐｒｏｇは書込み信号、ｅｒａｓｅは消去信号、ｅｒａｓｅｂｌｏｃｋ（ｅｒａｓｅｂｌｏｃｋ０、ｅｒａｓｅｂｌｏｃｋｚ）は消去ブロック選択信号、ｃｏｕｎｔ（ｃｏｕｍｔ０〜ｃｏｕｎｔ３）は消去を消去セクタ単位に時分割制御する信号である。これらの信号のうちｍｇｓｅｌ、ｐｒｏｇは書込み時に用いる信号である。

制御回路４０ｂには消去コマンドによって消去対象消去ブロックが指示される。制御ロジック回路４１ｂはそれをデコードして消去ブロック選択信号ｅｒａｓｅｂｌｏｃｋ０又はｅｒａｓｅｂｌｏｃｋ１をＨレベルとする。このＨレベル期間に一つのソース線選択信号ｓｌｓｅｌをＨレベルとし、このＨレベル期間にカウンタ４２ｂのカウント動作を１サイクル行なって時分割制御信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３を順次変化させる。

メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３は消去ブロック０を構成しており、メモリセルＭＭ０ｙ、ＭＭｘｙも消去ブロックｙを構成している。メモリセルＭＭ００、ＭＭｘ０は消去セクタ０を構成しており、各メモリセルのコントロールゲートにコントロールゲート線ＣＧ０が、メモリゲートにメモリゲート線ＭＧ０が、ソースにはソース線ＳＬ０が共通接続されている。同様に、消去セクタ１を構成するメモリセルＭＭ０１、ＭＭｘ１は、コントロールゲートにコントロールゲート線ＣＧ１が、メモリゲートにメモリゲート線ＭＧ１、ソースにソース線ＳＬ０が共通接続されている。消去セクタ２を構成するメモリセルＭＭ０２、ＭＭｘ２は、コントロールゲートにコントロールゲート線ＣＧ２が、メモリゲートにメモリゲート線ＭＧ２が、ソースにソース線ＳＬ０が共通接続されている。消去セクタ３を構成するメモリセルＭＭ０３、ＭＭｘ３は、コントロールゲートにコントロールゲート線ＣＧ３が、メモリゲートにメモリゲート線ＭＧ３が、ソースにソース線ＳＬ０が共通接続されている。メモリセルＭＭ０ｙ、ＭＭｘｙも消去セクタｍを構成しており、コントロールゲートにコントロールゲート線ＣＧｙが、メモリゲートにメモリゲート線ＭＧｙが、ソースにソース線ＳＬｍが共通接続されている。

消去ブロック０のメモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去する場合、まずｅｒａｓｅ、ｅｒａｓｅｂｌｏｃｋ０をＨ、ｍｇｓｅｌ、ｐｒｏｇはＬとし、選択ゲート線ＣＧ０に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎとする。次にｓｌｓｅｌ０をＨとし、ソース線ＳＬ０に例えば５Ｖを印加する。ｃｏｕｎｔ０がＨとなると、メモリゲート線ＭＧ０に例えば−５Ｖが印加される。ソース線ＳＬ０に５Ｖが印加された状態では、ソースが共通に接続されている消去セクタ１のメモリセルＭＭ０１、ＭＭｘ１、消去セクタ２のメモリセルＭＭ０２、ＭＭｘ２、消去セクタ３のメモリセルＭＭ０３、ＭＭｘ３のソースにも５Ｖが印加されるが、メモリゲート線ＭＧ１、ＭＧ２、ＭＧ３を通してメモリセルのメモリゲートに０Ｖが印加されているため消去されない。また、消去対象ではない消去セクタｙでは、選択ゲート線ＣＧｙ、メモリゲート線ＭＧｙ、ソース線ＳＬｍがいずれも０Ｖであるため消去されない。ｃｏｕｎｔ０は一定時間が経過すると出力がＬとなり、ソース線ＳＬ０の電圧も０Ｖとなる。そしてｃｏｕｎｔ１がＨとなり、メモリゲート線ＭＧ１に例えば−５Ｖが印加され、消去セクタ１の消去が行われる。同様にｃｏｕｎｔ２とｃｏｕｎｔ３を順次動作させ、消去セクタ２と消去セクタ３の消去を行う。以上のように、消去ブロック０内すべてのメモリセルを消去する。図２１の構成はビット線に階層ＭＯＳトランジスタを接続して、階層構造にすることも可能である。

図２３Ａ及び図２３Ｂには図２２の回路構成の消去ブロック０における消去のタイミングが示される。消去ブロック０のメモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去するために、コントロールゲート線ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎにする。次に信号ｅｒａｓｅをＨレベルとする。次に信号ｅｒａｓｅｂｌｏｃｋ０をＨレベルとして消去ブロック０を選択する。信号ｓｌｓｅｌ０をＨレベルとして、ソース線ＳＬ０に例えば５Ｖを印加する。信号ｃｏｕｎｔ０がＨレベルとなるとメモリゲート線ＭＧ０に例えば−５Ｖが印加され、メモリセルを消去する。信号ｃｏｕｎｔ０は一定時間が経過すると出力がＬレベルとなり、次に信号ｃｏｕｎｔ１が動作しメモリゲート線ＭＧ１に例えば−５Ｖが印加され、消去セクタ１のメモリセルが消去される。信号ｃｏｕｎｔ１がＬレベルとなると、同様に信号ｃｏｕｎｔ２、次に信号ｃｏｕｎｔ３を順次動作させ、消去セクタ２、消去セクタ３のメモリセルの消去を行う。消去ブロック０の消去中は信号ｓｌｓｅｌｍ、ｐｒｏｇ、ｅｒａｓｅｂｌｏｃｋｚはＬレベルであり、メモリゲート線ＭＧｙ、ソース線ＳＬｍ、コントロールゲート線Ｇｙは０Ｖであるため消去されない。セクタ単位の消去時間はカウンタ４２ｂの各出力信号ｃｏｕｎｔのＨレベル期間を調節することにより変更できる。図２３Ａに対して図２３Ｂは消去対象ブロック内の非選択セクタに対して、メモリゲート線に例えば１．５Ｖの電圧を印加する点が相違され、消去非対象セクタに印加される不所望な電界の大きさを小さくすることができる。

図２４には図１６のメモリアレイにおいて消去ブロックで消去領域の指定を行い、消去を消去セクタ単位で時分割制御する回路構成が例示される。メモリセルＭＭは格子状に配置され、メモリセルのコントロールゲートは行方向に、ドレイン、ソースは列方向に共通接続される。ウェルは消去ブロック単位に接続される。コントロールゲート線はＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧｙ、ソース線はＳＬ０、ＳＬｘ、ＳＬｍ、ＳＬｎ、ビット線はＢＬ０、ＢＬｘ、ＢＬｍ、ＢＬｎ、ウェル線はＷＥＬＬ０、ＷＥＬＬｚである。消去ブロックに対する消去セクタ単位の時分割消去は制御回路４０ｃが制御する。ｃｇｓｅｌ（ｃｇｓｅｌ０〜ｃｇｓｅｌ３、ｖｇｓｅｌｙ）はコントロールゲート線選択信号、ｐｒｏｇは書込み信号、ｅｒａｓｅは消去信号、ｅｒａｓｅｂｌｏｃｋ（ｅｒａｓｅｂｌｏｃｋ０、ｅｒａｓｅｂｌｏｃｋｚ）は消去ブロック選択信号、ｗｅｌｌｓｅｌ（ｗｅｌｌｓｅｌ０、ｗｅｌｌｓｅｌｚ）はウェル線選択信号、ｃｏｕｎｔ（ｃｏｕｎｔ０〜ｃｏｕｎｔ３）は消去を消去セクタ単位に時分割制御する信号である。これらのうち、ｃｇｓｅｌ、ｐｒｏｇは書込み時に用いる信号である。

制御回路４０ｃには消去コマンドによって消去対象消去ブロックが指示される。制御ロジック回路４１ｃはそれをデコードして一つの消去ブロック選択信号ｅｒａｓｅｂｌｏｃｋをＨレベルとする。このＨレベル期間に一つのウェル選択信号（ｗｅｌｌｓｅｌ）をＨレベルとし、このＨレベル期間にカウンタ４２ｃのカウント動作を１サイクル行なって時分割制御信号ｃｏｕｎｔ１〜ｃｏｕｎｔ３を順次変化させる。

メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３は消去ブロック０を構成しており、メモリセルＭＭ０ｙ、ＭＭｘｙは消去ブロックｚを構成している。メモリセルＭＭ００、ＭＭｘ０は消去セクタ０を構成しており、各メモリセルのコントロールゲートにはコントロールゲート線ＣＧ０が、ウェルにはウェル線ＷＥＬＬ０が接続されている。同様に、メモリセルＭＭ０１、ＭＭｘ１は消去セクタ１を構成し、コントロールゲート線ＣＧ１とウェル線ＷＥＬＬ０が、メモリセルＭＭ０２、ＭＭｘ２は消去セクタ２を構成し、コントロールゲート線ＣＧ２とウェル線ＷＥＬＬ０が、メモリセルＭＭ０３、ＭＭｘ３は消去セクタ３を構成し、コントロールゲート線ＣＧ３とウェル線ＷＥＬＬ０が共通接続されている。消去セクタｙを構成するメモリセルＭＭ０ｙ、ＭＭｘｙは、コントロールゲートにコントロールゲート線ＣＧｙ、ウェルにウェル線ＷＥＬＬｚが共通接続されている。

消去ブロック０のメモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去する場合、まず、信号ｅｒａｓｅ、ｅｒａｓｅｂｌｏｃｋ０をＨレベル、信号ｃｇｓｅｌ、ｐｒｏｇはＬレベルとする。次に信号ｗｅｌｌｓｅｌ０をＨレベルとしてウェル線ＷＥＬＬ０に例えば１０Ｖを印加する。次に信号ｃｏｕｎｔ０がＨレベルとなると、コントロールゲート線ＣＧ０に例えば−１０Ｖが印加される。ウェル線ＷＥＬＬ０に１０Ｖが印加された状態では、ウェルが共通に接続されている消去ブロック０内のメモリセルＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３のウェルにも１０Ｖが印加されるが、コントロールゲート線ＣＧ１、ＣＧ２、ＣＧ３を通してメモリセルのコントロールゲートに０Ｖが印加されているため消去されない。また、消去対象ではない消去セクタｙでは、コントロールゲート線ＣＧｙ、ウェル線ＷＥＬＬｚがいずれも０Ｖであるため消去されない。信号ｃｏｕｎｔ０は一定時間が経過すると出力がＬレベルとなり、コントロールゲート線ＣＧ０の電圧も０Ｖとなる。次に信号ｃｏｕｎｔ１がＨレベルとなり、コントロールゲート線ＣＧ１に例えば−１０Ｖが印加され、消去セクタ１の消去が行われる。同様に信号ｃｏｕｎｔ２とｃｏｕｎｔ３を順次動作させ、消去セクタ２と消去セクタ３の消去を行う。以上のように、消去ブロック０内すべてのメモリセルを消去する。

図２５には図２４の消去ブロック０における消去のタイミングが示されている。消去ブロック０のメモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去するために、ソース線ＳＬ０、ＳＬｘ、ＳＬｍ、ＳＬｎ、とビット線ＢＬ０、ＢＬｘ、ＢＬｍ、ＢＬｎ、をｏｐｅｎにする。次に信号ｅｒａｓｅ、ｅｒａｓｅｂｌｏｃｋ０をＨレベルとして消去ブロック０を選択する。次に信号ｗｅｌｌｓｅｌ０をＨレベルとしてウェル線ＷＥＬＬ０に１０Ｖを印加する。信号ｃｏｕｎｔ０がＨレベルとなり、コントロールゲート線ＣＧ０に−１０Ｖが印加され、メモリセルＭＭ００、ＭＭ０１、ＭＭ０２、ＭＭ０３の消去が行われる。消去セクタ０のメモリセルの消去が終了すると、信号ｃｏｕｎｔ０はＬレベルとなり、信号ｃｏｕｎｔ１がＨレベルとなり、コントロールゲート線ＣＧ１に−１０Ｖを印加する。信号ｃｏｕｎｔ１がＬレベルとなると、同様に信号ｃｏｕｎｔ２、次に信号ｃｏｕｎｔ３を順次Ｈレベル変化させ、消去セクタ２、消去セクタ３のメモリセルの消去を行う。消去ブロック０の消去中は信号ｃｇｓｅｌｙ、ｐｒｏｇ、ｅｒａｓｅｂｌｏｃｋｚはＬレベルであり、コントロールゲート線ＣＧｙ、ウェル線ＷＥＬＬｚは０Ｖであるため消去されない。セクタ単位の消去時間はカウンタ４２ｃの出力のＨレベル期間を調節することにより変更できる。

図２６にはマイクロコンピュータにオンチップされるフラッシュメモリの全体的なブロック図が例示される。フラッシュメモリモジュール５３とフラッシュメモリコントローラ５４はＣＰＵ（中央処理装置）５１とバス５８を共有する。バス５８はアドレスバス５８Ａ及びデータバス５８Ｄ等を含んでいる。フラッシュメモリ５３は上記スプリットゲート構造のメモリセルＭＭがマトリクス配置されたメモリアレイ１を有する。ドライバ回路６１はコントロールゲートドライバ３２を有する。ドライバ回路６２はメモリゲートドライバ３０及びソースドライバ３１を有する。前記ドライバ３０，３１，３２に対する駆動選択信号はＸアドレスデコーダ（ＸＤＣＲ）６３及びタイミング制御回路（ＣＯＮＴ）６６が生成する。４０に代表される時分割消去のための前記制御回路はＸアドレスデコーダ（ＸＤＣＲ）６３及びタイミング制御回路（ＣＯＮＴ）６６によって実現される。消去及び書き込みに用いる高電圧ＶＣＣＥ／ＶＣＣＰ／ＶＣＣＤは電圧発生回路６７で生成され、動作モードに応じて必要な電源がドライバ回路６２に供給される。ドライバ回路６１には高電圧の供給を要しない。図２６において、６４はＹアドレスデコーダ、６５はアドレスバッファ、６８はセンスアンプ回路および書込み回路、６９はＹ選択回路、７０はデータ入出力バッファ（ＤＴＢ）である。Ｖｄｄは外部電源、ＶＳＳは回路の接地電位である。

書込み動作を説明する。アドレス信号がアドレスバッファ６５に入力されると、Ｘアドレスデコーダ６３およびＹアドレスデコーダ６４がメモリアレイ１の中のメモリセル１を１個以上選択する。選択されたメモリセル１のコントロールゲートには電圧が印加される。データバス５８Ｄから書込みデータがデータ入出力バッファ７０に入力されると、そのデータは書込み回路６８に格納される。書き込み回路６８は書き込みデータの論理値に応じて、選択されたメモリセルに対して書き込み選択又は書き込み非選択を制御し、書込み選択とされるメモリセルに書込み電圧を印加する。書込み高電圧は、書込み選択されたメモリセル１のメモリゲートとソースに印加され、ソースサイドインジェクションによって行なわれる。

消去動作を説明する。アドレスバス６８Ａからアドレスがアドレスバッファ６５に入力されると、Ｘアドレスデコーダ６３、Ｙアドレスデコーダ６４及び制御回路６６は、一括消去のメモリブロックを選択すると共に、消去ブロックを構成する消去セクタに時分割で消去電圧を与えるように動作する。

読み出し動作を説明する。アドレスバス５８Ａからアドレスがアドレスバッファ６５に入力されると、Ｘアドレスデコーダ６３およびＹアドレスデコーダ６４がメモリアレイ１の中のメモリセルＭＭを１個以上選択する。選択されたメモリセルＭＭの閾値電圧情態に応じてビット線に出力される電流値をセンスアンプ回路６８で検出し、その結果をデータ入出力バッファ７０を経てデータバス５８Ｄに出力される。

図２７には以上説明した不揮発性メモリセルを採用した不揮発性メモリをオンチップで備える半導体装置、例えばマイクロコンピュータの構成が全体的に示される。マイクロコンピュータ８０は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術などにより形成される。このマイクロコンピュータ８０は、ＣＰＵ（中央処理装置）５１、揮発性メモリとしてのＲＡＭ８２、不揮発性メモリとしてのフラッシュメモリモジュール５３、フラッシュメモリコントローラ５４、バスステートコントローラ８５、入出力ポート回路などの入出力回路（Ｉ／Ｏ）８６、及びその他の周辺回路８７を備え、それら回路モジュールは内部バス５８に接続される。内部バス５８はアドレス、データ、及び制御信号の各信号線を備える。ＣＰＵ５１は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリモジュール５３はＣＰＵ５１の動作プログラムやデータを格納する。ＲＡＭ８２はＣＰＵ５１のワーク領域もしくはデータ一時記憶領域とされる。フラッシュメモリモジュール５３の動作はＣＰＵ５１がフラッシュコントローラ５４の制御レジスタに設定した制御データに基づいて制御される。バスステートコントローラ８５は内部バス５８を介するアクセス、外部バスアクセスに対するアクセスサイクル数、ウェイトステート挿入、バス幅等の制御を行う。

図２７において２点鎖線で囲んだ領域８９の回路は比較的ゲート酸化膜の薄いＭＯＳトランジスタによって構成される回路部分を意味する。ＣＰＵ５１はそのようなゲート酸化膜の薄い低耐圧ＭＯＳトランジスタによって構成されるロジック回路の一例となる。前記領域８９の外の回路は、比較的ゲート酸化膜の厚い高耐圧ＭＯＳトランジスタによって構成される回路部分になる。例えばフラッシュメモリモジュール５３において高耐圧ドライバ３０，３１等が形成される領域になる。

以上説明したフラッシュメモリモジュールやマイクロコンピュータによれば、同時消去メモリ数減少により、消去電流を分散し、内部電源回路の負荷を軽減することができる。フラッシュメモリセルに２種類の消去電圧を印加するドライバを消去セクタ間で共通化することにより、消去のための制御論理回路の論理規模やドライバの数を減らすことができ、チップ面積の縮小に資することができる。 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。本発明はフラッシュメモリおよびそれを内蔵するマイクロコンピュータの他にも他の半導体集積回路として広く適用することができる。

本発明が適用されるフラッシュメモリにおける消去ブロックの分割構成を概略的に示す説明図である。 スタックドゲート型フラッシュメモリセルに対する書き込み方式を例示する説明図である。 スタックドゲート型フラッシュメモリセルに対して電荷蓄積層内の電子を基板に引き抜く消去方式を示す説明図である。 スタックドゲート型フラッシュメモリセルに対して電荷蓄積層にソース端からホールを注入する消去方式の説明図である。 スタックドゲート型フラッシュメモリセルに対して電荷蓄積層内の電子をソース端から引き抜く消去方式の説明図である。 スプリットゲート型フラッシュメモリセルにおいてホールを電荷蓄積層に注入する消去方式の説明図である。 スプリットゲート型フラッシュメモリセルに対してソースサイドインジェクションにより書込みを行なう方式の説明図である。 スプリットゲート型フラッシュメモリセルにおける読み出し動作の説明図である。 メモリセルのコントロールゲート、メモリゲート及びソースの各ドライバの概要を示す回路図である。 ビット線階層構造におけるスプリットゲート型フラッシュメモリセルを示す回路図である。 スプリットゲート型フラッシュメモリセルを用いたメモリアレイにおける消去セクタの構成を例示する説明図である。 分割した消去ブロックを複数の消去セクタで構成したメモリアレイの詳細を例示する回路図である。 図７の消去ブロックに対する消去動作のタイミングチャートである。 図７の回路構成例におけるメモリゲートドライバ、ソース線ドライバ及びメモリセルのレイアウト例を示す平面図である。 １個のメモリセルのレイアウト例を抜き出して示す平面図である。 メモリアレイを消去ブロックに分割し、消去ブロックを消去セクタで構成し、さらにメモリセル端子に接続するドライバを階層化した例を示す回路図である。 メモリアレイを消去ブロックに分割し、消去ブロックを消去セクタで構成し、さらにメモリセル端子に接続するドライバを階層化した別の例を示す回路図である。 消去ブロックを消去セクタに分割した消去回路構成の別例を示す回路図である。 図１２の消去ブロックに対する消去動作のタイミングチャートである。 消去ブロックを消去セクタに分割した更に別の消去回路構成例を示す回路図である。 図１４の消去ブロックに対する消去動作のタイミングチャートである。 図１４の消去ブロックに対する別の消去動作のタイミングチャートである。 消去ブロックを消去セクタに分割した更に別の消去回路構成例を示す回路図である。 図１６の消去ブロックに対する消去動作のタイミングチャートである。 図７のメモリアレイにおいて消去ブロックで消去領域の指定を行い、消去を消去セクタ単位で時分割制御する回路構成が例示される論理回路図である。 図１８の回路構成の消去ブロックに対する消去動作のタイミングチャートである。 図１２のメモリアレイにおいて消去ブロックで消去領域の指定を行い、消去を消去セクタ単位で時分割制御する回路構成が例示される論理回路図である。 図２０の回路構成の消去ブロックに対する消去動作のタイミングチャートである。 図１４のメモリアレイにおいて消去ブロックで消去領域の指定を行い、消去を消去セクタ単位で時分割制御する回路構成が例示される論理回路図である。 図２２の回路構成の消去ブロック対する消去動作のタイミングチャートである。 図２２の回路構成の消去ブロック対する別の消去動作のタイミングチャートである。 図１６のメモリアレイにおいて消去ブロックで消去領域の指定を行い、消去を消去セクタ単位で時分割制御する回路構成が例示される論理回路図である。 図２４の消去ブロックに対する消去動作のタイミングチャートである。 マイクロコンピュータにオンチップされるフラッシュメモリの全体的な構成を例示するブロック図である。 フラッシュメモリをオンチップで備えたマイクロコンピュータの構成を例示するブロック図である。 スプリットゲート型フラッシュメモリセルを用いたメモリアレイにおける消去セクタの別の構成を例示する説明図である。

符号の説明

１ メモリアレイ
２ 消去ブロック
３ 消去セクタ
１０ コントロールゲート
１１ 電荷蓄積層
１２ ソース
１３ ドレイン
１４ 半導体基板
２１ 電荷蓄積領域
２２ ソース
２３ ドレイン
２４ 半導体基板
２５ チャネル
２６ コントロールゲート
２７ メモリゲート
ＣＧ コントロールゲート線
３０ メモリゲートドライバ
ＳＬ ソース線
３１ ソースドライバ
３２ コントロールゲートドライバ
ＭＧ メモリゲート線
４０，４０ａ，４０ｂ，４０ｃ 制御回路
４１，４１ａ，４１ｂ，４１ｃ 制御ロジック回路
４２，４２ａ、４２ｂ、４２ｃ カウンタ
５１ ＣＰＵ
５３ フラッシュメモリモジュール
５４ フラッシュメモリコントローラ
８０ マイクロコンピュータ
８２ ＲＡＭ
８５ バスステートコントローラ
８６ 入出力回路（Ｉ／Ｏ）、
８７ その他周辺回路
８９ ゲート酸化膜の薄いＭＯＳトランジスタ領域

Claims (11)

1. 不揮発性メモリセルがマトリクス配置され一括消去の指示単位とされる複数の消去ブロックに分割されたメモリアレイと、制御回路とを有し、
   前記制御回路は、一括消去が指示された消去ブロックに対して不揮発性メモリセルに印加する２種類の消去電圧の双方を制御することによって消去ブロックの中から消去セクタを選択して消去セクタ毎の消去を行ない、前記消去セクタ毎の消去を時分割で行なうことを特徴とする半導体装置。
2. 前記不揮発性メモリセルに２種類の消去電圧を印加する２種類の消去電圧駆動ドライバは夫々複数個のセクタを共通駆動することを特徴とする請求項１記載の半導体装置。
3. 前記不揮発性メモリは、ソースと、ドレインと、チャネルと、前記ソース寄りのチャネル上に配置されたコントロールゲートと、前記ドレイン寄りのチャネル上に電気的に絶縁されて重ねられた電荷蓄積領域及びメモリゲートとを有し、前記コントロールゲートから見た絶縁耐圧は前記メモリゲートから見た絶縁耐圧よりも低いことを特徴とする請求項1記載の半導体装置。
4. 前記ドレインに接続するビット線をグローバルビット線に選択的に接続可能なスイッチＭＯＳトランジスタを有し、
   前記スイッチＭＯＳトランジスタのゲート耐圧は前記不揮発性メモリセルの前記メモリゲートから見た耐圧よりも低いことを特徴とする請求項１又は２記載の半導体装置。
5. 前記コントロールゲートに接続するコントロールゲート制御線を駆動する第１ドライバ、前記メモリゲートに接続するメモリゲート制御線を駆動する第２ドライバ、前記スイッチＭＯＳトランジスタをオン状態に駆動する第３ドライバ、前記ソースに接続するソース線を駆動する第４ドライバを有し、
   前記第２ドライバ及び第４ドライバは消去において前記２種類の消去電圧駆動ドライバとされ、
   前記第１ドライバ及び第３ドライバは第１電圧を動作電源とし、前記第２ドライバ及び第４ドライバは前記第１電圧よりも高い電圧を動作電源とすることを特徴とする請求項４記載の半導体装置。
6. 前記制御回路は更に、書き込みによって前記メモリゲートから見た不揮発性メモリセルの閾値電圧を高くするとき、第１ドライバの動作電源を第１電圧、第４ドライバの動作電源を第１電圧よりも高い第２電圧、第２ドライバの動作電源を第２電圧よりも高い第３電圧として、ビット線電極側から電荷蓄積領域にホットエレクトロンを注入可能にすることを特徴とする請求項５記載の半導体装置。
7. 前記制御回路は更に、消去によって前記メモリゲートから見た不揮発性メモリセルの閾値電圧を低くするとき、前記第２ドライバの動作電源を第３電圧よりも低い第４電圧とし、第４ドライバの動作電源を第２電圧よりも高い第５電圧として、電荷蓄積領域にホールを注入し電子を消滅させることを特徴とする請求項６記載の半導体装置。
8. 前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第１ドライバの動作電源を第１電圧とすることを特徴とする請求項７記載の半導体装置。
9. 前記第１ドライバ及び第３ドライバはアドレスデコード信号を入力して動作が選択され、前記第２ドライバ及び第４ドライバは第１ドライバの出力を入力して動作が選択されるものであることを特徴とする請求項７記載の半導体装置。
10. 前記不揮発性メモリセルのアレイを挟んで一方側に前記第１ドライバ及び第３ドライバが配置され、他方側に前記第２ドライバ及び第４ドライバが配置されて成るものであることを特徴とする請求項９記載の半導体装置。
11. 前記第１電圧を動作電源として論理動作を行う論理動作ユニットを有して成るものであることを特徴とする請求項５記載の半導体装置。
    

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