JPH02232899A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 この発明は半導体メモリ装置に関し、特に電気的に書込
み、消去可能な不揮発性半導体メモリ装置Ｃ以下ｇＩＰ
ＲＯＭと呼ぶ：　ｇｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓ
ａｂｌｅ　Ｐｒｏｇｒａａｏｏａｂｌｅ　Ｒｅａｄ　Ｏ
ｒ＋ｌｙ　ｌｄｅｍｏｒｙ　）に関するものである。

〔従来の技術Ｊ 第６図は従来のｇＥＦＲＯＭの構造を示す断面図、第７
図はＥｌｉ：ＰＲＯ−の書込み、消去時の電圧一電流（
Ｖ−Ｉ）特性を表わした図である。

次に、図を滲照して［ＥＰＲＯＭの構造について説男す
る。

Ｐ一型の半導体基板２８の主面に所定間隔をもって８＋
型の不純物領域２１，２３．２６が形成される。不純物
領域２１と不純物領域２３との間の領域上には、絶縁膜
を介してゲート電極２２が形成され、竃圧ＶｓＧが印加
される。不純物領域２ｌには電圧Ｖｏが印加される。不
補物領域２３側部にはトンネル注入部２４となる不純物
領域が形成される。トンネル注入部２４上にはトンネル
酸化ＩｇＩＩ２７を介してブローテイング２５が形成さ
れ、さらにその上方には絶縁膜を介してコントロールゲ
ート３ｌが形成される。コントロールゲート３１には電
圧ＶｃＧが接続され、不純物領域２６には電圧ｖ８が接
続される。不純物領域２ｌおよび２３とゲート電極２２
とは選択トランジスタ２９を形成し、不補物領域２３．
２４および２６とフローティングゲート２５とコントロ
ールゲー｝３１とは読出トランジスタ３０を構成する。

次に、両図を参照してこのＥｇＰＲＯ＆ｉの動作につい
て説明する。・ まず、Ｅｌｉ：ＰＲＯ埴セルκ書込み（データ′０＠）
を行なうときは、選択トランジスタ２９のドレイン［極
ＶＯと、セレクトゲ一ト電極７８Ｇに高電圧Ｖｐｐ　（
通常１６〜２０ｖ）、コントロールゲート３１に低電圧
（通常ＯＶ）を印加し，ソース電極ｖ８をフローテイン
グにする、すると、続出トランジスタ３０のドレイン側
に形成されたトンネル注入部２４から、その上部に形成
された非常に薄い酸化膜であるトンネル酸化ＩＩ！２７
を通して、トンネルａｔによりフローテイングゲート２
５から電子が引抜かれる。この現象によって、第７図Ｋ
示すように続出トランジスタ３０の外部から見たしきい
値は降下し、デデレツション化する。第７図において横
軸にはコントロールゲート電圧ＶｃＧがとられ、縦軸に
は続出トランジスタ３０のドレイン・ソース間を流れる
ドＶイン電流ＩＤ８がとられている。熱平衡状態ではし
きい値ＶＴＨはほぼＯｖ近傍のＶＴＨＯとなるが、上記
の書込み状態ではｖＴｔｉは降下し％ＶＴＨ２＜０とな
り、メモリトランジスタはデデレツション化する。

次に、ＥＩＤＰＲＯＭセルに消去（デー／　’１”　”
）を行なうときは、第６因においてＶｏを低電圧（通常
ＯＶ）、ＶａＧをＨｖベル、ｖｃＧに高電圧Ｖｐｐ（通
常１６〜２０ｖ）を印加する。このとき、ソース電位ｖ
８はＯｖもしくはフローテイング状態にする。この状態
でフローテイングゲート２５にトンネル酸化膜２７を通
してトンネル注入部２４から電子が注入され、外部から
見た続出トランジスタ３０のＶＴＨは上昇し、工冫ハン
スメント化する。

したがって，第７図において消去状態ではＶＴＨＩ＞０
となり，メモリトランジスタは二冫ハンスメント化する
。続出時Ｋおいては、上記のようにして変化したしきい
値ＶＴＨをもとに続出トランジスタ３０のオンまたはオ
フＫ基づいて書込まれたデータを読出す。

第９図は一般に知られている従来のＩｇＰＲＯ樋を示す
ブロック図である。

第９図を参照して、このｇＥＰＲｏ−はＥＥＰＲＯＭメ
モリセルを含むメモリアレイ５０と、外部からＸアドレ
ス信号、！アドレス信号を受け、これらのアドレス信号
をデコーダ回路に伝えるアドレスバツファ回路５８．５
９と、そのアドレス信号をデコードして特定のメモリセ
ルに接続されたワード線およびピット線に電圧を与える
Ｘデコーダ５３およびＹデコーダ５４と、この２つのデ
コーダにより指定されたメモリセルにストアされ九信号
をＹゲート５５を介して読出し、書込みを行なうセンス
アンデ／書込ドフィバ５６と、読出された信号を入出力
するための入出力バツファＵと、メモリアレイ５０中の
個々のメモリセルを消去するためにＶＰｐ電位を出力す
るためのチャージボング８と、チャージボンプ８を駆動
するためのドライバ９と、このドフィバ９Ｋクロック信
号を与えるための高周波発振器１０と、ドライバ９に与
えられチャージボンプ８の立上がりを制御する信号ＣＲ
を出力するための時定数決定回路４とを含む。

ここで、ＥＥＰＲＯＭで使用される高電圧■ｐｐはメモ
リセルに加えるストレスを極力小さくするために故意的
に立上がりを緩やかＫしている。なぜなら高電圧の立上
がりを急峻にすると、過度な電界がトンネル酸化膜２７
に加わりメモリ装置の劣化を早めるからである。具体的
Ｋは、通常数１００＃１３の時間をかけて所定のＶｐＰ
まで立上がらせている。この立上がりを規定する時定数
を決定するのが、第９図中の時定数決定回路４である。

〔発明が解決しようとする課題〕

従来のＥＩＰＲＯＩＪは以上のようＫ構成されていたの
で、一度に多数バイトの消去・書込みを行なう場合（た
とえば全メモリセルの内容を一括して消去を行なうよう
な一括消去等）、チャージポンプに接続される負荷ば増
大するので、不具合が生じる。

第８図は一般のＥＥＦＲＯＭのメモリセルアレイの一部
を取出した回路図である， 図において、コントロールゲート＃ＩｃＧ１とビット線
Ｂｌ，０〜ＢＬ７とコントロールゲート線ＣＧ２とビッ
ト線ＢＬ８〜とが平行に配列される。

ビット線にはそれぞれ選択トランジスタ２９および続出
トランジスタ３０が直列に接続され、続出トランジスタ
３０のソースはソース線８ＬＯ〜ＳＬ７Ｋそれぞれ接続
される。また続出トランジスタ３０のコントロールゲー
トにはトランジスタ４５ヲ介シてコントロールゲート線
ＣＧＩが接続される。ピット線に直交する方向にワード
線ＷＬＯ，ＷＬ１〜が配列され、ワード線の各々はトラ
ンジスタ４５のゲートと各ビット線に接続する選択トフ
ンジスタ２９のゲートとにそれぞれ接続され＆ワード線
ＷＬＯとコントロールゲート線ＣＧＩおよびビット線Ｂ
ＬＯ〜ＢＬ７との交点に含まれる複数の選択トランジス
タ２９および続出トランジ）−１Ｚ　３　０　．！：　
｝ランジスタ４５とが１パイ｝　４６ａ　ｔ構成する。

このような構成のアレイＫ対して上記に述べた情報の書
込み、消去を考えてみる。通常の消去は１バイトごとに
行なわれるので、１バイト４６ａに書込まれた情報を消
去する場合を想定してみる。このとき、ワード線ＷＬＯ
とビット線ＢＬＯ−ＢＬ、７が選択され、ゲー１１ｃＧ
１に高電圧ＶｐＩ）が印加される。したがって、この高
電圧Ｖｌ）Ｐはトランジスタ４５を介して続出トランジ
スタ３０のコントロールゲートＫａｌ加されるので、そ
のフローテイングゲートに電子が注入されて情報が消去
される。このように通常の消去動作においては、各バイ
トごとが選択されて消去されることになる。このとき、
高電圧発生回路からこの動作をみた場合、チャージボン
プ８から各バイトの読出トランジスタに印加される高電
圧にとって、その印加途中に生じる寄生容量は一定であ
る。ところが、全メモリセルすなわち全バイトの情報を
一括消去するときには、高電圧発生回路から見ればチャ
ージボンプ８から各バイトの続出トランジスタのゲート
Ｋ印加する途中に生じる寄生容量は全バイトの総和とな
り、極めて大きいものになる。

第１０図は従来の通常処珊と一括処珊モード時の高電圧
ｖｐｐの立上がり特性を示した曲線図である。

図において、槓軸には経過時間ｔがとられ、縦軸には高
電圧Ｖｌ）Ｐがとられる。

第１２図はアドレスとメモリセルアレイの位置関係を示
す図で、今、仮に１データ８　ｂｉｔ構成のθＫ　Ｂｉ
Ｔ　Ｉ　Ｅ　Ｆ　Ｒ　Ｏ　Ｍの場合を考えると、アドレ
スはＡＯ−Ａｌ２１で存在する。ここでＡＯ〜Ａ４まで
をＹ系アドレス、Ａ１ｉ−Ａ１２までをＸ系アドレスと
する。メモリの最上段のワードラインを０番地とし、下
段に進行するにつれアドレスは増加し、最下段を最終番
地とする。

これ等のワードラインをデコードする為に必要なアドレ
ス信号は第１１図に示す様な回路で構成されている。一
括消去時ＫＣ１ｉ！＝’Ｈ”！：なるｏで、各アドレス
パツファの出力は全て１Ｈ＃信号となク、全メモリセル
が選択される。

バイトごとの消去のような通常処理κおいては、上述の
ごとく高電圧印加に伴う寄生容量等が低いので、高電圧
Ｖｐｐ　Ｋ立上がる期間τ１が短い。

消去動作等に与えられる時間ＴｖｐＫ対して立上がり期
閲τｌは短いので、実際のｖｐｐの電位を出力している
実効的なＶｐｐ出力期間Ａがｆ分確保される，これに対
し、先に述べた全バイトの一括消去のような一括処理モ
ードにおいては、高電圧ｖｐｐを印加するにあたっての
寄生容量等が増大するので、高電圧Ｖｐｐに達するのに
要する時間τ２はτｌに比して増大する。ところが、期
間Ｔｖｐは一定であるとすると、実効的なｖｐｐ出力期
間Ｂが通常処理モードに比べて極めて短くなる。これは
高電圧印加による装置へのストレスを減少させるという
効果以前に、メモリ装置の消去特性の劣化を招き、書込
みあるいは消去が正常に動作せず、ソフトエヲーが多発
するという問題を生じる。

この発明は上記のような問題を解決するためになされた
もので、多数バイトの一括消去等のような一括処理モー
ドにおいても、高電圧ＶｐＰの立上がり特性をバイトご
との通常処理における消去時等と同様にする不揮発性半
導体メモリ装置を得ることを目的とする。

〔課題を解決するための手段Ｊ この発明に係る不揮発性半導体メモリ装置は一括消去モ
ード時に規則的に配置されたメモリセルアＶイを分割し
て消去を行うものである。

〔作用〕

この発明における不揮発性半導体メモリ装置はメモリセ
ルアレイを分割して或るブロック毎に消去を行う事によ
り一括消去を実現する様に構成したので、１回の消去に
加わる負荷が従来の一括消去の方法に比べ少なくて済み
、安定した高電圧の立ち上りが確保される。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示すＥｇＰＲＯＶのブロック
図を示す。前記従来のものとの違いは、Ｘアドレスバツ
ファ５１にシフトレジスタ５２の出力信号が０１，０２
が入力されている事である。第２図は第１図中のシフト
レジスタ５２の構成を示す回路図で、仁のシフトレジス
タ５２は、タイマ１と分１！ｔ！！２により構成されて
おり、一括消去時に＃Ｈ′となる信号ｃｇが入力され、
出力として信号０１１０２を持つ。

次に、このシフトレジスタ５２の動作について説明する
。

第３図に於いて、タイマー１はｔｗｐという時間毎にｌ
ｉ，　Ｌのデータを繰り返し規則的に出力するものとす
る。（但しＣＧ＝［ｉのときのみ）今、図中の分鳩器２
は入力Ｏｌの立ち立シを受けて出力信号を変化させるも
のとする。従って、時間０から４ｔｗｐまでのシフトレ
ジスタの出力ｏ．　．ｏ２は次表の様になる。

時間　　　　０１０２ ０　〜ｔｗｐ　　　１　　　　１ ｔｗｐ．″２ｔｗｐ　　０　　　１ ２ｔｗｐ〜３ｔｗｐ　　ｌ　　　０ ３ｔｗｐ　〜４ｔｗｐ　　Ｏ　　　Ｏ これ等の信号は、第４図に示されたアドレスパッファＡ
Ｈ＋Ａｌ２の出力に入力される。これ等のアドレスバツ
ファの出力には、一括消去時に“Ｉ１“となるＣＺ信号
が入力されており、もしＣＩ＝’Ｌ’であれば（即ち通
常の書き込みモード時）各アドレスパツファからの出力
はアドレス入力に従った信号を出力する。しかし、一括
消去時は、ＣＥ＝“Ｕ・となるので、ＡＯ”＝ＡＩＯま
では出力は全て＃Ｈ１であり、Ａｌ１＋　ＡＩ２の出力
は、第３図に示す様に０１＋０２に従った信号が出力さ
れる事Ｋなる。

従って第５図に示す様に、Ａｌｌｓ　ＡＩ２よってメモ
リのブロックはＢＬｏｃｋｌ〜ＢＬｏｃｋ４分割Ｋされ
、０〜４　ｔｗｐではＢｌｏｃｋ　１，　ｔｗｐ　〜２
ｔｗｐではＢｌｏａｋ２，　２ｔｗｐ〜３　ｔｗｐで／
ｒｉ　Ｂｌｏｃｋ　３　，　３ｔｗｐ〜４　ｔｗｐでは
Ｂｌｏｃｋ４が選択され、従来では一期間に全メモリセ
ルが一括して消去されていたが、この冥施例ではｔｗｐ
という期間に４分の１メモリセルが選択され消去され４
　ｔｗｐという期間で全メモリセルが消去される事にな
る。従って、１回の消去に加わる負荷は、．１ 従来の一括消去時に比へ１で済み−　ＶＰＰの立ち上り
のなまり、及びＶＰＰレベルの降下等を極力小さくする
事ができる。

尚、上記実施例ではメモリを４分割にした場合を示した
が、２分割、８分割、またはそれ以上の分割でも何ら問
題はない。

また、Ｘ系アドレスのみでな＜、Ｙ系アドレスで分割を
行　　同様の効果を奏する。

〔発明の効果〕

この発明は以上説明したとおり、一括消去時にＶフト・
レジスタを用いメモリを分割して選択し１回の消去に加
わる負荷を軽減したので、ＶｐＩ）の立ち上り、又ＶＰ
Ｉ）レベルの降下を極力小さくする事ができ、不揮発性
半導体メモリ装置の動作の信頼性に大きく寄与する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＩＥＰＲＯＶのブロ
ック図、第２図は第１図中のシフトｖジスタの構成回路
図、第３図は第２図のシフトレジスタの動作を示したタ
イミング図、第４図はこの発明の一実施例に於けるアド
レスバツファ回路の回路図、第５図はこの発明の効果を
説明する為のメモリアレイ構成図、第６図は従来のｇｇ
ｐＲｏ樋のメ七リセルアレイの構成を示す断面図、第７
図は従来のＥＥＰＲＯＭのメモリの記憶機能を説明する
為のＶ−Ｉ特性図，第８図は従来のｇｇｐＲＯＭのメモ
リセルプレイの構成を示す回路図、第９図は従来のＥＥ
ＰＲＯＭのブロック図、第１０図は一括消去時と通常の
消去時とのｖｐｐ波形の違いを示した波形図、第１１図
は従来のアドレスノ｛ソファ回路の回路図、第１２図は
アドレスとメモリとの位置関係を示した図である。 図において、１はタイマ、２は分局器、５１はＸアドレ
スバツファ、５２はシフトＶジスタ、５９ｔｉＹアドレ
スバツファを示スＯ 尚、図中、同一符号は同一，又は相当部分を示すワ 代　理　人　　大　　岩　　　増　　雄第２図 第３図 Ｃ４ｔｖＪｐ） 第４！１１！ 第５図 第８図 第６図 第７図 Ｉｏｓ 第１０図 ；　　ｅｌｆ（）（） く　偽偽ｃｋ鳴 濃　。 誓　　５偽）も ．Ｃ　偽ｃｈＮ＋＋ 第１１図 了糸 （ｌｏ α０ Ａｏ ノぐツファ く ａ４ アドレス Ａ４ ノく，ファ ａ５ ａ Ａ５ アドレス 『 １％ｙファ ×糸 手 続 補 正 書 （自発） ２．発明の名称 不揮発性半導体メモリ装置 ３．補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉 ４．代理人 住所 東京都千代田区丸の内二丁目２番３号 ５．補正の対象 ロ｝　明細書の発明の詳細な説明の欄 ６．補正の内容 （１）明細書をつぎのとおり訂正する。

Claims (1)

【特許請求の範囲】
1. 　複数のメモリセルを有しこのメモリセルを含むバイト
   単位、またはメモリセル全体のいずれかのモードで選択
   的に前記メモリセルを電気的書込み消去可能な不揮発性
   半導体メモリ装置に於いて、メモリセル全体を一括して
   消去を行うモードをチップ内で自動的にメモリセルアレ
   イを分割し、消去を行う様にした事を特徴とする不揮発
   性半導体メモリ装置。