JPH0426995A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は不揮発性半導体記憶装置に関し、特に電気的
に書換え可能でかつ一括消去可能な不揮ＥＥＦＲＯＭ） 発性半導体記憶装置（ＦＬＡＳＨ に関するものである。

［従来の技術］ 第７図は従来の不揮発性半導体記憶装置のブロック図で
ある。

図において、不揮発性半導体記憶装置は、記憶すべきメ
モリセルのアドレスが入力されるアドレスバッファ７と
、コラムアドレスが入力されるコラムデコーダ８と、ロ
ーアドレスが入力されるローデコーダ９と、ワード線の
電位を切換える高電圧スイッチ１０と、データの入出力
が行なわれるＩ１０バッファ１１と、読出されたデータ
の増幅または書込データを保持するためのセンスアンプ
／書込ドライバ１２と、所定のビット線を選択するため
のＹゲート１３と、マトリックス中に配列されたメモリ
セルが配置されるメモリセルアレイ１４と、メモリセル
アレイ１４に与える高電圧を制御する高電圧制御回路１
９と、制御信号が入力される制御信号バッファ２０と、
各種の動作を制御するための制御回路２１と、メモリセ
ルアレイのソースの電位を切換えるアレイソーススイッ
チ２２とを含む。メモリセルアレイ１４には１つのメモ
リセルの構成が代表的に図示されている。メモリセル１
８は１本のビット線１５とワード線１６との交差部に配
置する。メモリセル１８のドレインにはビット線１５が
接続される。メモリセル１８のソースにはソース線１７
が接続され、ソース線１７の他方はアレイソーススイッ
チ２２に接続される。メモリセル１８のフローティング
ゲートにはワード線１６が接続される。

次に、以上のように構成された不揮発性半導体記憶装置
の動作について説明する。

この不揮発性半導体記憶装置の動作は書込、消去、読出
動作の各々に分けられ、書込動作の前には、必ず全アド
レスのメモリセルに含まれている情報の消去を行なう必
要がある。

まず、書込動作について説明する。

書込を行ないたいアドレスのアドレスデータをアドレス
バッファ７を介して入力し、書込を可能とする制御信号
を制御信号バッファ２０を介して入力する。次に高電圧
制御回路１９に高電圧ＶＦＰを与える。入力されたアド
レスデータは、ローデコーダ９によりデコードされて、
１本のワード線が選択される。入力された高電圧ＶＰＰ
は高電圧制御回路１９で制御されて、高電圧スイッチ１
０に印加される。

選択されたワード線の高電圧スイッチ１０は、選択され
たワード線を高電圧にし、他の非選択のワード線の高電
圧スイッチはＯＶを出力する。

方、Ｉ１０バッファ１１を介して入力されたデータは、
書込ドライバ１２においてラッチされる。

書込ドライバ１２は、コラムデコーダ８により選択され
たＹゲート１３を介して、情報“０′を書込むビットを
含むビット線に高電圧を、情報“１”を書込むビットを
含むビット線にＯＶの電位を与える。このとき、ソース
線１７の電位は制御回路２１から出力された信号に基づ
いて、切換えられたアレイソーススイッチ２２によって
その電位は０ｖに維持される。

ここでメモリセル１８の概略構造について、第９図を参
照して説明する。

半導体基板５の主面上に所定間隔を置いて２つの不純物
領域が形成され、その一方がドレイン３となり、その他
方がソース４となる。ドレイン３とソース４との間に挾
まれた半導体基板５の領域上に絶縁膜６が形成され、さ
らにその上にフローティングゲート２が形成される。フ
ローティングゲート２の上に、絶縁体を介して制御電極
１が形成される。このような構成において、情報“０′
が書込みされるメモリセルにおいては、コントロールゲ
ート１すなわちワード線１６に高電圧ＶＰＰ１　ドレイ
ン３すなわちビット線１５に書込み電圧ＶｌｌＩＲ１ソ
ース４すなわちソース線１７に電位Ｏｖが印加されてい
る。したがって、この状態において、メモリセルのドレ
イン３近傍で、アバランシェ降伏が起こり、ホットエレ
クトロンが発生する。コントロールゲート１の高電圧に
よって加速されたホットエレクトロンが酸化膜６による
障壁を飛越えて、フローティングゲート２に注入されそ
こで蓄積される。この書込動作によって、情報“０”を
書込んだメモリトランジスタのしきい値電圧は、書込動
作の前より高くなり、すなわちコントロールゲート１に
電源電圧Ｖｃ　ｃ　　（５Ｖ）を与えてもこのトランジ
スタはＯＮＬなくなる。

一方、情報“１“を書込んだメモリセルでは、ビット線
１５の電位がＯＶであるので、ホットエレクトロンが発
生しないので書込前の状態と変わらない。すなわちこの
状態は消去状態であり、しきい値電圧の低い状態である
。

次に、消去動作について説明する。

消去動作は２つの動作からなっており、１つの動作は全
アドレスに情報“０”の書込みであり、もう１つの動作
は、全アドレスのメモリセルからの一括消去である。

ここで全アドレスに情報“０”の書込みが必要になる理
由を、第１０Ａ図および第１０Ｂ図を用いて説明する。

第１０Ａ図は従来の装置における書込および消去動作を
行なった場合のメモリトランジスタのしきい値電圧の変
化を示した図であり、第１０Ｂ図は従来の装置で消去動
作において全アドレスの情報“０°の書込動作を省いた
場合のメモリトランジスタのしきい値電圧の変化を示し
た図である。

−括消去動作においては、メモリセルのコントロールゲ
ート１には電位がＯｖｌ　ドレイン３はフローティング
状態、ソース４には高電圧がそれぞれ与えられている。

この電圧条件においては、ソース４とフローティングゲ
ート２との間に高電界が発生することになり、この高電
界によって、コントロールゲート２に含まれている電子
がソース４に引抜かれ、結果としてメモリトランジスタ
のしきい値電圧は低くなる。ところがもともとしきい値
電圧の低い状態（情報“１”書込状態）からこの消去動
作を行なうと、第１０Ｂ図に示したように本来情報“１
“状態であったメモリセルのしきい値電圧は負の値にな
ってしまう。これによって、情報の読出において不具合
が生じるものである。

第８図は、第７図のメモリセル１４に配置されているマ
トリックス上のメモリセルの一部を取出してその構成を
示した概略図である。

図において、メモリセルＭＩ、〜Ｍ４４がワード線Ｗ、
〜Ｗ４およびビット線Ｂ、〜Ｂ４の交差点に配置されて
いる。また各々のメモリセルのソースはソース線Ｓ、〜
Ｓ４に接続されている。この第８図の構成に基づいて、
上記の読出時における不具合について説明する。

マス、この装置の読出動作は選択されたメモリセルのワ
ード線すなわちコントロールゲート１に電源電圧ＶＣＣ
を、その他の選択されていないメモリセルのワード線に
電位ＯＶを与え、この状態で選択されたメモリセルのメ
モリトランジスタがＯＮするか否かについて、すなわち
そのビット線に電流が流れるか否かを検知する。たとえ
ば第８図においてメモリセルＭ２□が選択されたメモリ
セルとし、メモリセルＭ４□が上記に示したように一括
消去によって、そのしきい値電圧が通常より低い状態に
なっている場合を想定する。

この場合、ワード線Ｗ２が選択されて電源電圧Ｖｅｃが
印加されるが、ワード線ｗ４は選択されないため、その
電位はＯｖのままである。メモリセルＭ２□にたとえば
情報“０″が書込まれている場合であれば、ワード線Ｗ
２の選択によってもこのメモリトランジスタはＯＮせず
、すなわちビット線Ｂ２に電流は発生しない。しかしメ
モリセ／ｌ／Ｍ４２のしきい値電圧が負の値となってい
る場合、そのワード線Ｗ４が選択されていない状態でも
、このメモリトランジスタはＯＮすることになる。結果
としてメモリトランジスタＭ、２に接続するビット線Ｂ
２に電流が生じ、これはメモリトランジスタＭ２□があ
たかも情報“１”が書込まれているものとして判断され
ることになる。このようにビット線に接続するメモリセ
ルのうち１つでもそのしきい値電圧が負の値となってい
れば、そのメモリセルが非選択の状態であってもそのビ
ット線に電流が流れてしまうため、選択されたメモリセ
ルの正しい情報が読出せないことになる。

以上のような問題を解決するために、第１０Ａ図に示す
ように、メモリセルの一括消去動作の前には、全アドレ
スのメモリセルに対して情報“０”の書込動作を行なう
ものである。すなわち、すべてのメモリセルのしきい値
電圧を一旦高しきい鎖状態にしておいてから、それから
−括消去を行なうものである。これによって、消去され
たメモリセルのしきい値電圧は正の値でかつ電源電位Ｖ
。

。より低い値に統一されることになり、信頼性が向上す
る。この全アドレスのメモリセルに情報“０゛の書込み
を行なう場合の動作は、通常の書込動作と同様であり、
すべてのアドレスに対して、順次情報“０″を書込みす
るものである。

次に一括消去動作について説明する。

−括消去は高電圧制御回路１９に高電圧を与え、−括消
去を可能にする制御信号を制御信号バッファ２２に入力
することによって始まる。入力された高電圧は高電圧制
御回路１９で制御され、アレイソーススイッチ２２に与
えられる。アレイソーススイッチ２２は制御回路２１か
らの制御信号、すなわち消去開始の信号を受けて、ソー
ス線１７に高電圧を出力する。このとき、メモリセルア
レイ１４のワード線１６のすべてはその電位がＯｖであ
り、ビット線１５のすべてはフローティング状態に維持
されている。この状態は第９図であれば、すべてのメモ
リセルのソース４は高電圧、コントロールゲート１はＯ
Ｖｌ　ドレイン３はフローティング状態となっている。

これによってメモリトランジスタのフローティングゲー
ト１とソース４との間に高電界が発生し、フローティン
グゲート２に含まれている電子がソース４にトンネル現
象によって移動し、メモリトランジスタのしきい値電圧
はその消去動作前より低くなる。

最後に読出動作について説明する。

読出動作において、読出したい情報を保持するメモリセ
ルのアドレスを指定するアドレスデータがアドレスバッ
ファ７に書込まれる。モして書込動作と同様の動作によ
ってメモリセルアレイ１４の１本のワード線が選択され
、一方コラムデコーダ８によってデコードされた情報に
基づいてＹゲート１３によって所定のビット線１５が選
択される。選択されたワード線だけが電源電圧ＶＣＣと
なり、他のワード線の電位はＯｖとなっている。

これによって選択されたワード線に接続しているメモリ
セルのメモリトランジスタはＯＮ状態（低しきい値電圧
）か、ＯＦＦ状態（高しきい値電圧）かを選択されたビ
ット線１５に接続したセンスアンプ１２で検出する。Ｏ
Ｎ状態なら情報″１゜ＯＦＦ状態なら情報“０°をＩ１
０バッファ１１を介して外部に出力する。

［発明が解決しようとする課題］ 上記のような従来の不揮発性半導体記憶装置では消去動
作を行なうとき、全アドレスのメモリセルに情報“０“
の書込動作を行なう必要がある。

第１１図はこの消去動作の内容を示すフローチャート図
であり、第１２図は書込動作から読出動作までの各動作
におけるワード線、ビット線およびソース線の電位の変
化を示した図である。

第１１図に示されているように、消去動作が始まると、
ステップＳ１１ですべてのアドレスのメモリセルに格納
されている情報が“０”であるか否かが判別される。情
報がすべて０でないとき、ステップＳ１３で書込むべき
アドレスを１インクリメントし、ステップＳ１５で情報
′０”を書込む。次にステップＳ１７で書込むべきアド
レスがラストアドレスであるか否かが判別される。アド
レスがラストアドレスでない場合、ステップ８１３に戻
り同様に情報“０”の書込動作が繰返され、この動作が
アドレス番号がラストアドレスになるまで続けられる。

アドレスがラストアドレスとなり、すべてのアドレスの
メモリセルに情報“０”が書込まれた後に、ステップＳ
１９ですべてのメモリセルの情報が“１°となる消去動
作が行なわれる。ステップＳ２１ですべてのメモリセル
の情報が“１”となっているか否かが判別され、すべて
のメモリセルの情報が“１″すなわち消去状態になるま
でこの動作が繰返され、すべてのメモリセルの情報が“
１″となった状態で消去動作は終了する。

第１２図においては、まず書込動作が選択されたアドレ
スのメモリセルに対して図のような電位条件で行なわれ
る。次に消去動作に入ると、通常の書込動作と同じ要領
で、すべてのアドレスのメモリセルに情報“０°が書込
まれる。すなわち通常の書込動作と消去動作に入った書
込動作とにおいては、情報“０°の書込動作としてはワ
ード線、ビット線およびソース線の電位の状態は同様と
なっている。−括消去動作においては、ソース線のみが
高電圧ＶＰＰになっており、ワード線およびビット線電
位はＯＶとなっている。読出動作においては、ワード線
が電源電位ＶＣＣ％ビット線が読出電位ＶＢＲおよびソ
ース線がＯＶとなっている。

ところで、記憶装置の８鳳が大容量化してくると、上記
に示した消去動作における全アドレスのメモリセルへの
情報“０″′の書込動作に要する時間が非常に長くなる
。たとえば１メガのＦＬＡＳＨＥＥＰＲＯＭにおいては
全アドレスに“０″の書込動作に要する時間が１ないし
２秒となっている。全アドレス書込動作に要する時間が
長いことは、消去動作に時間を要することを意味し、ユ
ーザにとっては使用勝手が悪いものである。

この発明はかかる課題を解決するためになされたもので
、全アドレスのメモリセルへの情報“０１の書込みに要
する時間を短縮して消去動作を短時間とし、使用勝手の
よい不揮発性半導体記憶装置を提供することを目的とす
る。

［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、フローティ
ングゲートを含む複数のメモリセルと、メモリセルの各
々のフローティングゲートに電子を注入することができ
る注入手段と、メモリセルの各々のフローティングゲー
トから電子を引抜くことができる引抜手段と、消去動作
を指令する消去指令手段と、消去指令手段の指令出力に
応答して引抜手段の引抜動作の前に消去されるべきメモ
リセルのフローティングゲートのすべてに電子を同時に
注入するように注入手段を制御する制御手段とを備えた
ものである。

［作用コ この発明においては、−括消去動作に入る前にすべての
メモリセルのフローティングゲートに同時に電子を注入
する。

［実施例〕 第１図はこの発明の一実施例による不揮発性半導体記憶
装置（ＥＥＦＲＯＭ）のブロック図であり、第２図は第
１図のＥＥＦＲＯＭに対して制御信号を与えるＣＰＵ３
０との接続状態を示した図である。

メモリセルアレイ１４周りの構成については、第７図で
示した従来の不揮発性半導体記憶装置と基本的には同一
であるので、ここでは、第７図と異なる点について主に
説明する。

第７図の従来例と異なるところは、制御信号バッファ２
０からの信号を受ける消去動作制御回路２３と、消去動
作制御回路２３からの制御信号および高電圧ｖＰｒを受
ける高電圧発生回路２４が新たに設けられている点であ
る。消去動作制御回路２３の出力はまたアレイソースス
イッチ２２およびローデコーダ９に対して出力され、高
電圧発生回路２４の出力は高電圧スイッチ１０に出力さ
れている。

次にこの不揮発性半導体記憶装置の動作について説明す
る。

書込動作および読出動作については従来例の動作と同様
であるのでここでの説明は繰返さず、消去動作について
主に説明する。

第３図はこの消去動作の動作の流れを示すフローチャー
ト図であって、外部ＣＰＵ３０から制御信号バッファ２
０に与えられる制御信号によって制御されるものである
。

消去動作に入ると、まずステップＳ１ですべてのアドレ
スメモリセルのデータが“０”となっているかが判別さ
れる。すべてのデータが“０″となっていない場合、ス
テップＳ３ですべてのアドレスのメモリセルに情報“０
”を書込む動作が行なわれる。すなわち、消去動作に入
ると、制御信号バッファ２０から与えられる制御信号に
よって、消去動作制御回路２３はまずローデコーダをす
べて活性化し、メモリセルアレイ１４のワード線をすべ
て選択する。一方、メモリセルアレイ１４のすべてのビ
ット線およびソース線の電位はＯｖとされる。また高電
圧ＶＰＰが入力されている高電圧発生回路２４は、消去
動作制御回路２３の出力に応答して、高電圧を高電圧ス
イッチ１０に与え、そこですべての高電圧スイッチ１０
はワード線１６のすべてに高電圧を出力する。すなわち
第４図の一括書込動作において示されているように、こ
の電圧印加条件では、すべてのメモリセルのコントロー
ルゲートには高電圧（１２ｖ＋α）が、ドレインおよび
ソースにはＯＶの電位が与えられている。この電圧印加
条件において、すべてのメモリセルのフローティングゲ
ートとドレインとの間に高電界が発生し、エレクトロン
が、フローティングゲートにトンネル現象によって注入
される。

この動作によって、すべてのメモリセルのメモリトラン
ジスタのしきい値は高しきい鎖状態となっている。

次に、ステップＳ５において、−括消去動作が行なわれ
る。すなわち、消去動作制御回路２３は、制御信号バッ
ファ２０を介して与えられた信号によって、ローデコー
ダ９をすべて非活性にし、全ワード線を非選択にする。

そして全ビット線を、フローティング状態にし、アレイ
ソーススイッチ２２を活性化する。活性化されたアレイ
ソーススイッチ２２によって、すべてのソース線に高電
圧が与えられ、従来例と同様にすべてのメモリセルに書
込まれた情報“０”は消去され、この実施例における消
去動作は終了する。なお、上記に示した全ワード線を高
電圧にする動作および一括消去の動作における高電圧を
印加する期間は、消去動作制御回路２３に内蔵されたタ
イマによって制御されている。

第５図はこの発明の他の実施例による不揮発性半導体記
憶装置のブロック図である。

先の実施例では、消去動作におけるすべてのメモリセル
に情報“０”を書込む動作を、外部ＣＰＵによって制御
する例を示しているが、この実施例においては、記憶装
置内の内部制御に基づいて、この書込み動作を行なうも
のである。

この実施例が先の実施例と異なっている点として、先の
実施例の消去動作制御回路が自動制御回路２６に、高電
圧発生回路２４が消去パルス発生回路２５に各々変換さ
れていることである。

自動消去制御回路２６は自動消去モードを制御するもの
であり、消去パルス発生回路２５は、自動消去モードに
入ると、決められたパルス幅の消去パルスを出力するも
のである。

この実施例においても、書込動作および読出動作につい
ては従来例と同様であるので、消去動作について主に説
明する。

自動消去モードを可能にする制御信号が制御信号バッフ
ァ２０に入力されると、自動消去制御回路２６がその入
力を検知する。そして、アレイソーススイッチ２２を介
して、メモリセルアレイ１４のソース線１７のすべてを
“Ｌ”レベルにし、ローデコーダ９を介して、すべての
ワード線１６を活性化する。

同時に消去パルス発生回路２５が予め定められたパルス
幅の一括書込パルスを高電圧制御回路１９に与え、これ
を介して高電圧スイッチ１０にこのパルスを与える。こ
れによって、すべてのワード線に高電圧の消去パルスが
印加され、すべてのメモリセルに対して“０°の情報の
書込動作が行なわれ、すべてのメモリトランジスタのし
きい値は高しきい値電圧状態となる。

次に、自動消去制御回路２６は、ローデコーダ９を介し
て、ワード線１６のすべてを“Ｌルベルにし、逆にアレ
イソーススイッチ２２を介してすべてのソース線１７を
活性化する。同時に消去パルス発生回路２５が予め決め
られたパルス幅の消去パルスを高電圧制御回路１９を介
して、アレイソーススイッチ２２に与える。これによっ
て、ソース線１７のすべては高電圧状態となり、すべて
のメモリセルは低しきい鎖状態になる。

第６図はこの発明のさらに他の実施例であって、メモリ
セルアレイがブロック分割されている場合の不揮発性半
導体記憶装置のブロック図である。

図に示すように、メモリセルアレイは複数のブロック（
Ｍ−１〜Ｍ−Ｎ）に分割されている。１つのメモリセル
アレイ１４ａの周辺に備えられている、コラムデコーダ
、ローデコーダ、高電圧スイッチ等は第１１Ｎに示すも
のと同様である。この不揮発性半導体記憶装置において
は、アドレス信号がアドレスバッファ７に入力されると
、その信号はブロックデコーダ２７に与えられ、所定の
ブロックのローデコーダが選択され、そのブロックのメ
モリセルアレイにおける所定のアドレスが選択される。

各ブロックにおける書込動作および読出動作については
、ブロック分割がされていない先の実施例における動作
と同様であるので、ここでの説明は繰返さない。したが
って、この実施例においては、消去動作について主に説
明する。

所定のブロックの消去動作に入ると、高電圧制御回路２
８から出力される高電圧信号を、ブロックデコーダ２７
によってデコードし、その高電圧が、選択されたブロッ
クの高電圧スイッチおよびアレイソーススイッチに与え
られ、そのブロック内におけるメモリセルの消去動作が
行なわれる。

各ブロックにおける消去動作は先の実施例と同様である
。このようにブロックデコーダ２７の制御によって、所
望のブロックの消去動作が行なわれる。

一方、分割されたブロックすべてのメモリセルの一括消
去を行なう場合においては、ブロックデコーダ２７の出
力をすべて活性化し、高電圧制御回路２８から出力され
た高電圧を、すべてのブロックの高電圧スイッチまたは
アレイソーススイッチに与えることによって、すべての
ブロックの一括消去が可能となる。

なおこの実施例においては、第１図の実施例と同様に外
部ＣＰＵの制御によって消去動作を行なっているが、第
５図のような構成を採り、内部制御による自動消去モー
ドによって各ブロックごとのまたは全ブロックにおける
メモリセルの消去動作を行なうことも可能である。

［発明の効果コ この発明は以上説明したとおり、−括消去動作に入る前
に、すべてのメモリセルのフローティングゲートに同時
に電子を注入するので、消去動作に要する時間が短縮さ
れ、かつ消去動作後の各メモリセル間においてそのしき
い値に差が生じず信頼性が向上する。

【図面の簡単な説明】

第１図はこの発明の一実施例による不揮発性半導体記憶
装置のブロック図、第２図は第１図の記憶装置に外部Ｃ
ＰＵが接続された状態を示す図、第３図は第１図の記憶
装置の消去動作の動作を示すフローチャート図、第４図
は第１図の記憶装置の各種動作における、ワード線、ビ
ット線およびソース線の電位の状態を示す図、第５図は
この発明の他の実施例による不揮発性半導体記憶装置の
ブロック図、第６図はこの発明のさらに他の実施例によ
る不揮発性半導体記憶装置のブロック図、第７図は従来
の不揮発性半導体記憶装置のブロック図、第８図は第７
図のメモリセルアレイのメモリセルの具体的配列を示す
図、第９図は第７図のメモリセルの具体的構造を示す図
、第１０Ａ図は第７図のメモリセルの書込動作から消去
動作へ移った場合のメモリトランジスタのしきい値電圧
の変化を示す図、第１０Ｂ図は第７図において書込動作
後に一括消去を行なった場合のメモリトランジスタのし
きい値電圧の変化を示す図、第１１図は第１０Ａ図に対
応する消去動作の動作を示すフローチャート図、第１２
図は第７図における各種動作における、ワード線、ビッ
ト線およびソース線の電位の状態を示す図である。 図において、１はコントロールゲート、２はフローティ
ングゲート、３はドレイン、４はソース、５は半導体基
板、６は絶縁膜、７はアドレスバッファ、８はコラムデ
コーダ、９はローデコーダ、１０は高電圧スイッチ、１
３はＹゲート、１４はメモリセルアレイ、１５はビット
線、１６はワード線、１７はソース線、１８はメモリセ
ル、１９は高電圧制御回路、２０は制御信号バッファ、
２１は制御回路、２２はアレイソーススイッチ、２３は
消去動作制御回路、２４は高電圧発生回路、２５は消去
パルス発生回路、２６は自動消去制御回路、２７はブロ
ックデコーダ、２８は高電圧制御回路、２９は消去動作
制御回路、３０は制御信号バッファである。 なお、各図中同一符号は同一または相当部分を示す。 篤１図 第２図 第Ｓ図 高ｔＦＬ 第３図 第４図 第６図 纂７図 第８図 ８Ｑ図 第１０Ａ図 第１０Ｂ図 動作 第１１図

Claims (1)

1. 【特許請求の範囲】 フローティングゲートを含む複数のメモリセルと、 前記メモリセルの各々のフローティングゲートに電子を
   注入することができる注入手段と、前記メモリセルの各
   々のフローティングゲートから電子を引抜くことができ
   る引抜手段と、消去動作を指令する消去指令手段と、 前記消去指令手段の指令出力に応答して、前記引抜手段
   の引抜動作の前に、消去されるべきメモリセルのフロー
   ティングゲートのすべてに、電子を同時に注入するよう
   に前記注入手段を制御する制御手段とを備えた、不揮発
   性半導体記憶装置。