JPH05290585A - 電気的に書き込み可能な不揮発性メモリ - Google Patents
電気的に書き込み可能な不揮発性メモリInfo
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- JPH05290585A JPH05290585A JP9259892A JP9259892A JPH05290585A JP H05290585 A JPH05290585 A JP H05290585A JP 9259892 A JP9259892 A JP 9259892A JP 9259892 A JP9259892 A JP 9259892A JP H05290585 A JPH05290585 A JP H05290585A
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- JP
- Japan
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- data
- writing
- circuit
- write
- rewrite
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Abstract
(57)【要約】
【目的】本発明の目的は、複数データビットデータ入出
力の電気的に書き込みが可能な不揮発性メモリーにおい
て、再書き込み時、書き込みが完了したメモリセルに対
しては再書き込みをしないことにより、メモリセルへの
書き込み回数を低減でき、高寿命なＥＰＲＯＭを提供す
ることにある。 【構成】メモリセルからの読み出しデータと書き込みデ
ータを比較し、一致している場合は動作を終了し、不一
致の場合は、再書き込みが必要なメモリセルだけを再書
き込みすることでありメモリセルへの書き込み回数を低
減できる。
力の電気的に書き込みが可能な不揮発性メモリーにおい
て、再書き込み時、書き込みが完了したメモリセルに対
しては再書き込みをしないことにより、メモリセルへの
書き込み回数を低減でき、高寿命なＥＰＲＯＭを提供す
ることにある。 【構成】メモリセルからの読み出しデータと書き込みデ
ータを比較し、一致している場合は動作を終了し、不一
致の場合は、再書き込みが必要なメモリセルだけを再書
き込みすることでありメモリセルへの書き込み回数を低
減できる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリに関し、
特に複数ビットデータ入出力の電気的に書き込み可能な
不揮発性メモリに関する。
特に複数ビットデータ入出力の電気的に書き込み可能な
不揮発性メモリに関する。
【０００２】
【従来の技術】従来の電気的に書き込み可能な不揮発性
メモリ（以下、単にＥＰＲＯＭ：Ela-sable and Progra
mmable Read Only Memoryと略す）において、通常記憶
データの読み出し機能、消去機能、書き込み機能の他に
ユーザが書き込みを簡単な動作で行えるように高機能の
書き込み機能が付加されている。この高機能の書き込み
機能は、書き込み後通常行う確認読み出し（ベリファ
イ）をＥＰＲＯＭ内部で行なえることはよく知られてい
る。従来の書き込み動作はＥＰＲＯＭを消去後、書き込
みを行い外部でベリファイ時の確認読み出しデータと書
き込みデータを比較しメモリセル書き込みが完了してい
なければｎ回（メモリ−個々で異なる）この書き込み、
比較という動作を繰り返している。次に具体的なデータ
を使って説明する。４ビットのデータ幅をもつＤ０〜Ｄ
３について書き込みデータＤ０〜Ｄ３が“１”、
“０”、“１”、”０”である場合、初めにＥＰＲＯＭ
メモリセル群の全てを消去する。（仮にこの状態で読み
出し動作を行ったとすると出力Ｄ０〜Ｄ３には全て
“１”が出力される。）次に書き込み動作によりＤ１，
Ｄ３のデータが書き込まれた状態に変化するが、確認読
み出しデータを外部で書き込みデータと比較し、メモリ
セルへの書き込みが完了していなければＤ１，Ｄ３共に
再書き込みを行う。こうしてｎ回（メモリ個々に異な
る）この書き込み、比較という動作を繰返し書換え動作
を完了する。
メモリ（以下、単にＥＰＲＯＭ：Ela-sable and Progra
mmable Read Only Memoryと略す）において、通常記憶
データの読み出し機能、消去機能、書き込み機能の他に
ユーザが書き込みを簡単な動作で行えるように高機能の
書き込み機能が付加されている。この高機能の書き込み
機能は、書き込み後通常行う確認読み出し（ベリファ
イ）をＥＰＲＯＭ内部で行なえることはよく知られてい
る。従来の書き込み動作はＥＰＲＯＭを消去後、書き込
みを行い外部でベリファイ時の確認読み出しデータと書
き込みデータを比較しメモリセル書き込みが完了してい
なければｎ回（メモリ−個々で異なる）この書き込み、
比較という動作を繰り返している。次に具体的なデータ
を使って説明する。４ビットのデータ幅をもつＤ０〜Ｄ
３について書き込みデータＤ０〜Ｄ３が“１”、
“０”、“１”、”０”である場合、初めにＥＰＲＯＭ
メモリセル群の全てを消去する。（仮にこの状態で読み
出し動作を行ったとすると出力Ｄ０〜Ｄ３には全て
“１”が出力される。）次に書き込み動作によりＤ１，
Ｄ３のデータが書き込まれた状態に変化するが、確認読
み出しデータを外部で書き込みデータと比較し、メモリ
セルへの書き込みが完了していなければＤ１，Ｄ３共に
再書き込みを行う。こうしてｎ回（メモリ個々に異な
る）この書き込み、比較という動作を繰返し書換え動作
を完了する。
【０００３】
【発明が解決しようとする課題】上述したように従来の
書き込み動作は充分な書き込み動作が行われる反面、再
書き込み時、書き込みが完了したメモリセルに対しても
過剰な書き込みが行われる。周知のようにＥＰＲＯＭは
書き込み回数に制限があるため、この過剰書き込みによ
りＥＰＲＯＭの寿命が短くなるという欠点がある。
書き込み動作は充分な書き込み動作が行われる反面、再
書き込み時、書き込みが完了したメモリセルに対しても
過剰な書き込みが行われる。周知のようにＥＰＲＯＭは
書き込み回数に制限があるため、この過剰書き込みによ
りＥＰＲＯＭの寿命が短くなるという欠点がある。
【０００４】この主原因として図４を用いて説明する。
図４にＥＰＲＯＭメモリセルの断面構造を示す図であ
り、２層の多結晶シリコンによるコントロールゲート
７、フローティングゲート８を有している。上部ゲート
はコントロールゲート７と呼ばれ、下部をフローティン
グゲート８と呼ばれる。フローティングゲート８はどこ
にも接続されていない。このメモリセルへの書き込みは
基板及びソース１０を接地し、ドレイン１１及びコント
ロールゲート７に高電圧をかける。これによりソース１
０−ドレイン１１間に電圧勾配が生じる。この電圧勾配
により電子が加速され酸化膜９-２の障壁エネルギ−を
越えるいわゆるホットエレクトロンが発生し、このホッ
トエレクトロンがコントロールゲート７の電位にひっぱ
られてフローティングゲート８にとびこむ。フロ−ティ
ングゲート８中に蓄えられた電子は、酸化膜９-１，９-
２の障壁エネルギーに取り囲まれそこで安定に存在す
る。従ってフローティングゲート８を取り囲む酸化膜９
-１，９-２の膜質が記憶データ保持特性に大きな影響を
与える。この酸化膜９-１，９-２のブレークダウン（デ
ータ保持能力の低下）や電子の酸化膜９-１，9-２中へ
のトラップアップ（ＶＴシフト量の低下）により回路の
寿命が短くなる。前記いずれも書換え回数が増加すると
発生率が高くなる。
図４にＥＰＲＯＭメモリセルの断面構造を示す図であ
り、２層の多結晶シリコンによるコントロールゲート
７、フローティングゲート８を有している。上部ゲート
はコントロールゲート７と呼ばれ、下部をフローティン
グゲート８と呼ばれる。フローティングゲート８はどこ
にも接続されていない。このメモリセルへの書き込みは
基板及びソース１０を接地し、ドレイン１１及びコント
ロールゲート７に高電圧をかける。これによりソース１
０−ドレイン１１間に電圧勾配が生じる。この電圧勾配
により電子が加速され酸化膜９-２の障壁エネルギ−を
越えるいわゆるホットエレクトロンが発生し、このホッ
トエレクトロンがコントロールゲート７の電位にひっぱ
られてフローティングゲート８にとびこむ。フロ−ティ
ングゲート８中に蓄えられた電子は、酸化膜９-１，９-
２の障壁エネルギーに取り囲まれそこで安定に存在す
る。従ってフローティングゲート８を取り囲む酸化膜９
-１，９-２の膜質が記憶データ保持特性に大きな影響を
与える。この酸化膜９-１，９-２のブレークダウン（デ
ータ保持能力の低下）や電子の酸化膜９-１，9-２中へ
のトラップアップ（ＶＴシフト量の低下）により回路の
寿命が短くなる。前記いずれも書換え回数が増加すると
発生率が高くなる。
【０００５】本発明の目的は、再書き込み時、書き込み
が完了したメモリセルに対しては再書き込みをしないこ
とにより、メモリセルへの再書き込み回数を低減するこ
とである。これにより高寿命なＥＰＲＯＭを提供するこ
とにある。
が完了したメモリセルに対しては再書き込みをしないこ
とにより、メモリセルへの再書き込み回数を低減するこ
とである。これにより高寿命なＥＰＲＯＭを提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記目的は、過剰書き込
みを抑制する回路を単一チップ内に設けることで達成で
きる。
みを抑制する回路を単一チップ内に設けることで達成で
きる。
【０００７】上記目的は、メモリセルからの読み出しデ
ータと書き込みデータを比較し、一致している場合は動
作を終了し、不一致の場合は、再書き込みが必要なメモ
リセルだけを再書き込みする手段を有する事であり、本
発明の書き込み動作は、再書き込みが必要でないメモリ
セルに対し過剰な再書き込みを排除し、必要なメモリセ
ルだけを再書き込みすることで達成できる。
ータと書き込みデータを比較し、一致している場合は動
作を終了し、不一致の場合は、再書き込みが必要なメモ
リセルだけを再書き込みする手段を有する事であり、本
発明の書き込み動作は、再書き込みが必要でないメモリ
セルに対し過剰な再書き込みを排除し、必要なメモリセ
ルだけを再書き込みすることで達成できる。
【０００８】
【作用】本発明によれば、上述の問題点は、再書き込み
が必要でないメモリセルに対し過剰な再書き込みを排除
し、必要なメモリセルだけを再書き込みすることで解決
できる。これにより、再書き込みが必要なメモリセルの
み再書き込みを行うことで、メモリセルへの過剰な再書
き込みを防止できる。
が必要でないメモリセルに対し過剰な再書き込みを排除
し、必要なメモリセルだけを再書き込みすることで解決
できる。これにより、再書き込みが必要なメモリセルの
み再書き込みを行うことで、メモリセルへの過剰な再書
き込みを防止できる。
【０００９】
【実施例】次に本発明の一実施例を図面を用いて具体的
に説明する。図１は本発明の一実施例を示す書き込み制
御ブロック図、図２は図１の実施例の動作例を示した
図、図３はＥＰＲＯＭへの書き込みフローチャートを示
した図である。
に説明する。図１は本発明の一実施例を示す書き込み制
御ブロック図、図２は図１の実施例の動作例を示した
図、図３はＥＰＲＯＭへの書き込みフローチャートを示
した図である。
【００１０】本発明の実施例において説明をを簡単にす
るためアドレスを１アドレス、ビット数を４ビットとす
るがこれに限るものではない。また、本実施例では書き
込み動作前（消去後）のメモリセルの状態は全て“１”
とし、書き込み時には入力デー“０”のビットのみ電圧
が印加されるものとする。図１において、制御回路５は
書き込み動作を制御する回路であり、メモリ回路１、書
き込みデータレジスタ３、切替回路２を制御している。
切替回路２は入力データと再書き込みデータどちらかを
出力する。書き込みデータレジスタ３は書き込みデータ
Ａを保持しメモリ回路１と演算器６-１，６-２，６-
３，６-４に書き込みデータＡ’を出力する。メモリ回
路１は制御回路５の制御により、書き込みデータＡ’を
メモリセルに書き込み、またメモリセルの読み出しデー
タを演算器６-１，６-２，６-３，６-４に出力する。演
算器６-１，６-２，６-３，６-４は読み出しデータと書
き込みデータＡ’を入力し再書き込みデ−タを出力す
る。検出器４は再書き込みデ−タを入力し、制御回路５
に書き込み終了検出を出力する。次に図１の動作例を説
明する。制御回路５は書き込み動作信号が活性化される
と切替回路２の入力を入力データ側に切り替え、入力デ
ータを書き込みデータＡに出力する。制御回路５はさら
に書き込みデータレジスタ３に取り込み指示を送出し書
き込みデータＡ’を設定し、書き込みデータＡ’をメモ
リ回路１に書き込む。この時書き込みデータＡ’が
“０”のビットにのみ電圧が印加される。次にメモリ回
路１よりデータを読み出す。読み出しデータと書き込み
データＡ’は演算器６-１，６-２，６-３，６-４で演算
され、再書き込みデータが生成される。検出器４は、再
書き込みデータが全て“１”であると書き込み終了検出
を“１”とし、制御回路５に出力する。検出器４の書き
込み終了検出が“０”の場合、制御回路５は切替回路２
の入力を再書き込みデータに側切り替え、書き込みデー
タレジスタ３に再書き込みデータを保持する。以下、上
記と同様に書き込み，読み出しを行い、検出器４の書き
込み終了検出が“０”の場合、再書き込み動作を繰り返
す。制御回路５は再書き込み動作をｎ回（メモリ個々で
異なる）繰り返すか、または検出器４の書き込み終了検
出が“１”の場合、書き込み動作を終了する。
るためアドレスを１アドレス、ビット数を４ビットとす
るがこれに限るものではない。また、本実施例では書き
込み動作前（消去後）のメモリセルの状態は全て“１”
とし、書き込み時には入力デー“０”のビットのみ電圧
が印加されるものとする。図１において、制御回路５は
書き込み動作を制御する回路であり、メモリ回路１、書
き込みデータレジスタ３、切替回路２を制御している。
切替回路２は入力データと再書き込みデータどちらかを
出力する。書き込みデータレジスタ３は書き込みデータ
Ａを保持しメモリ回路１と演算器６-１，６-２，６-
３，６-４に書き込みデータＡ’を出力する。メモリ回
路１は制御回路５の制御により、書き込みデータＡ’を
メモリセルに書き込み、またメモリセルの読み出しデー
タを演算器６-１，６-２，６-３，６-４に出力する。演
算器６-１，６-２，６-３，６-４は読み出しデータと書
き込みデータＡ’を入力し再書き込みデ−タを出力す
る。検出器４は再書き込みデ−タを入力し、制御回路５
に書き込み終了検出を出力する。次に図１の動作例を説
明する。制御回路５は書き込み動作信号が活性化される
と切替回路２の入力を入力データ側に切り替え、入力デ
ータを書き込みデータＡに出力する。制御回路５はさら
に書き込みデータレジスタ３に取り込み指示を送出し書
き込みデータＡ’を設定し、書き込みデータＡ’をメモ
リ回路１に書き込む。この時書き込みデータＡ’が
“０”のビットにのみ電圧が印加される。次にメモリ回
路１よりデータを読み出す。読み出しデータと書き込み
データＡ’は演算器６-１，６-２，６-３，６-４で演算
され、再書き込みデータが生成される。検出器４は、再
書き込みデータが全て“１”であると書き込み終了検出
を“１”とし、制御回路５に出力する。検出器４の書き
込み終了検出が“０”の場合、制御回路５は切替回路２
の入力を再書き込みデータに側切り替え、書き込みデー
タレジスタ３に再書き込みデータを保持する。以下、上
記と同様に書き込み，読み出しを行い、検出器４の書き
込み終了検出が“０”の場合、再書き込み動作を繰り返
す。制御回路５は再書き込み動作をｎ回（メモリ個々で
異なる）繰り返すか、または検出器４の書き込み終了検
出が“１”の場合、書き込み動作を終了する。
【００１１】次に図１の動作例を図２を用いて説明す
る。書き込み動作前（消去後）のメモリセルの状態Ｄ０
〜Ｄ３を（ａ）、入力データを（ｂ）とする。この時、
最初の書き込みデータＡ’は入力データと同じになり書
き込みデータＡ’（ｂ）と読み出しデータ（ｄ）よりメ
モリ回路１は（ｃ）にように電圧が印加される。次にメ
モリ回路１より（ｄ）なるデータを読み出したとする。
この時、再書き込みデータ（ｅ）が演算器６-１，６-
２，６-３，６-４より生成される。検出器４の書き込み
終了検出が“０”（ｆ）であるので制御回路５は再書き
込みデータ（ｅ）をもとに再書き込み動作を行う
（ｇ）。次の読み出しデータが（ｈ）となったとすると
再書き込みデータが（ｉ），であるため、書き込み終了
検出が“１”（ｊ）となり制御回路５は最後の動作を終
了する。
る。書き込み動作前（消去後）のメモリセルの状態Ｄ０
〜Ｄ３を（ａ）、入力データを（ｂ）とする。この時、
最初の書き込みデータＡ’は入力データと同じになり書
き込みデータＡ’（ｂ）と読み出しデータ（ｄ）よりメ
モリ回路１は（ｃ）にように電圧が印加される。次にメ
モリ回路１より（ｄ）なるデータを読み出したとする。
この時、再書き込みデータ（ｅ）が演算器６-１，６-
２，６-３，６-４より生成される。検出器４の書き込み
終了検出が“０”（ｆ）であるので制御回路５は再書き
込みデータ（ｅ）をもとに再書き込み動作を行う
（ｇ）。次の読み出しデータが（ｈ）となったとすると
再書き込みデータが（ｉ），であるため、書き込み終了
検出が“１”（ｊ）となり制御回路５は最後の動作を終
了する。
【００１２】これにより、メモリセルには一度書き込み
が完了すれば動作を終了するため、過剰書き込みをしな
い。過剰書き込みをしないことによりメモリセルへの書
き込み回数を低減できる。さらに、図３はＥＰＲＯＭの
書き込みフローチャートを示した図である。図３に示す
ようにまずＥＰＲＯＭが消去済みであるか確認し、消去
済みであればアドレス，データを設定し書き込み動作を
行う。書き込み動作は前記図１の書き込み制御ブッロク
図を示しているので動作説明は省略する。次にベリファ
イによりＥＰＲＯＭの良品、不良品を判定し一致してい
る場合良品、不一致の場合不良品とする。
が完了すれば動作を終了するため、過剰書き込みをしな
い。過剰書き込みをしないことによりメモリセルへの書
き込み回数を低減できる。さらに、図３はＥＰＲＯＭの
書き込みフローチャートを示した図である。図３に示す
ようにまずＥＰＲＯＭが消去済みであるか確認し、消去
済みであればアドレス，データを設定し書き込み動作を
行う。書き込み動作は前記図１の書き込み制御ブッロク
図を示しているので動作説明は省略する。次にベリファ
イによりＥＰＲＯＭの良品、不良品を判定し一致してい
る場合良品、不一致の場合不良品とする。
【００１３】また従来のＥＰＲＯＭを用い、外部からの
書き込み動作をビット単位に書き込み制御することで同
等の効果を得られる。
書き込み動作をビット単位に書き込み制御することで同
等の効果を得られる。
【００１４】以上、本発明を実施例に基ずき具体的に示
したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とは言うまでもない。
したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とは言うまでもない。
【００１５】
【発明の効果】以上説明したように、本発明によれば書
き込みが必要なメモリセルだけを再書き込みすることに
よりメモリセルあたりの再書き込み回数を低減できる効
果がある。これにより高寿命なＥＰＲＯＭを提供でき
る。
き込みが必要なメモリセルだけを再書き込みすることに
よりメモリセルあたりの再書き込み回数を低減できる効
果がある。これにより高寿命なＥＰＲＯＭを提供でき
る。
【図１】本発明の一実施例を示す書き込み制御ブロック
図である。
図である。
【図２】図１実施例の動作例を示した図である。
【図３】ＥＰＲＯＭへの書き込みフローチャートを示し
た図である。
た図である。
【図４】ＥＰＲＯＭの断面構造を示した図である。
１…メモリ回路、 ２…切替回路、 ３…書き込みデータレジスタ、 ４…コンパレータ、 ５…制御回路、 ６-１，６-２，６-３，６-４…演算器、 ７…コントロールゲート、 ８…フローティングゲート、 ９-１，９-２…酸化膜、 １０…ソース、 １１…ドレイン。
Claims (1)
- 【請求項１】複数ビットデータ入出力の電気的に書き込
みが可能な不揮発性メモリにおいて、あるメモリセルに
データを記憶させる際に該メモリセルの該データを書き
込む手段と、該メモリセルに記憶されている該データを
読み出す手段と、再書き込みを制御する手段とを有し、
書き込みが完了したメモリセルに対し再書き込みを行わ
ないことを特徴とする電気的に書き込み可能な不揮発性
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9259892A JPH05290585A (ja) | 1992-04-13 | 1992-04-13 | 電気的に書き込み可能な不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9259892A JPH05290585A (ja) | 1992-04-13 | 1992-04-13 | 電気的に書き込み可能な不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05290585A true JPH05290585A (ja) | 1993-11-05 |
Family
ID=14058892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9259892A Pending JPH05290585A (ja) | 1992-04-13 | 1992-04-13 | 電気的に書き込み可能な不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05290585A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137717A (en) * | 1997-12-05 | 2000-10-24 | Sharp Kabushiki Kaisha | Nonvolatile memory and writing circuit for same |
| US6320791B1 (en) | 1998-10-26 | 2001-11-20 | Nec Corporation | Writing apparatus for a non-volatile semiconductor memory device |
| JP2002367394A (ja) * | 2001-06-12 | 2002-12-20 | Advantest Corp | 半導体メモリ試験装置 |
| JP2009064494A (ja) * | 2007-09-05 | 2009-03-26 | Nec Electronics Corp | メモリ制御回路、半導体集積回路、不揮発性メモリのベリファイ方法 |
| JP2012511789A (ja) * | 2008-12-09 | 2012-05-24 | ラムバス・インコーポレーテッド | 並行且つパイプライン化されたメモリ動作用の不揮発性メモリデバイス |
-
1992
- 1992-04-13 JP JP9259892A patent/JPH05290585A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137717A (en) * | 1997-12-05 | 2000-10-24 | Sharp Kabushiki Kaisha | Nonvolatile memory and writing circuit for same |
| US6320791B1 (en) | 1998-10-26 | 2001-11-20 | Nec Corporation | Writing apparatus for a non-volatile semiconductor memory device |
| JP2002367394A (ja) * | 2001-06-12 | 2002-12-20 | Advantest Corp | 半導体メモリ試験装置 |
| JP2009064494A (ja) * | 2007-09-05 | 2009-03-26 | Nec Electronics Corp | メモリ制御回路、半導体集積回路、不揮発性メモリのベリファイ方法 |
| JP2012511789A (ja) * | 2008-12-09 | 2012-05-24 | ラムバス・インコーポレーテッド | 並行且つパイプライン化されたメモリ動作用の不揮発性メモリデバイス |
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