JPH02192099A

JPH02192099A - 半導体メモリ

Info

Publication number: JPH02192099A
Application number: JP1218372A
Authority: JP
Inventors: Masamichi Asano; 正通浅野; Sadayuki Yokoyama; 横山　貞幸; Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-28
Filing date: 1989-08-24
Publication date: 1990-07-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、電気的にデータ消去が可能な半導体メモリに
係り、特に信頼性の向上を図るために多数決論理構成を
採用したメモリに関する。

（従来の技術）電気的に記憶内容を消去し、かつ、書換えることが可能
なＲＯＭ　（リード・オンリ・メモリ）は、ＥＥＰＲＯ
Ｍ　（エレクトリカリ・イレーザブル・プログラマブル
ＲＯＭ）として知られている。

このＥＥＰＲＯＭは、紫外線消去型のＥＦＲＯＭ（イレ
ーザブル・プログラマブルＲＯＭ）と比べ、ボード上に
実装した状態で電気信号によりデータの消去が可能であ
るという使い易さから、各種制御用やメモリカード用等
に需要が急増している。

第１６図は、このＥＥＰＲＯＭの代表的なメモリセルの
構成を示すものであり、第１６図（ａ）はパターン平面
図、第１６図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った
断面図であり、第１６図（ｃ）は同図（ａ）のＢ−Ｂ’
線に沿った断面図である。第１６図において、１１は第
１層目の多結晶シリコン層からなる浮遊ゲート、１２は
第２層目の多結晶シリコン層からなる消去ゲート、１３
は第３層目の多結晶シリコン層からなる制御ゲートであ
り、制御ゲート１３はメモリセルのワード線としても使
用される。また、１４はＰ型の基板であり、１５及び１
６はこの基板１４上に形成されたＮ＋型型数散層らなる
ソースおよびドレイン、１７はコンタクトホール、１８
はこのコンタクトホール１７を介して上記ドレイン１６
と接続されるアルミニウム層からなるデータ線である。

さらに、１９は浮遊ゲートトランジスタ部のゲート絶縁
膜、２０は浮遊ゲート１１と消去ゲート１２との間に設
けられたゲート絶縁膜、２１は浮遊ゲート１１と制御ゲ
ート１３との間に設けられたゲート絶縁膜であり、この
ゲート絶縁膜２１は０−Ｎ−０構造（Ｏｘｉｄｅ−Ｎｉ
ｔｒｉｄｅ−Ｏｘｉｄｅ　）の３層構造膜で構成されて
いる。また、２２は消去ゲート１２と制御ゲート１３と
の間に設けられたゲート絶縁膜であり、これも０−Ｎ−
０構造のものにされている。

２３は第３層目の多結晶シリコン層をゲート電極とする
選択トランジスタ部のゲート絶縁膜である。

また、２４はフィールド絶縁膜、２５は層間絶縁膜であ
る。

次に、このような構造のメモリセルの基本的な動作を説
明する。第１７図は、このメモリセルの基本動作をまと
めて示す図である。まず、データ消去は次のようにして
行われる。メモリセルのソース電位ｖ　１　ドレイン電
位Ｖ、及び制御ゲート電位Ｖ。６をそれぞれＯＶにし、
消去ゲート電位ＶＥＧを例えば＋２７Ｖにする。このと
き、ファウラー・ノルドハイムのトンネル効果により、
浮遊ゲート中の電子が電界放出によって消去ゲートに放
出され、浮遊ゲートは正極性に帯電し、このメモリセル
の閾値電圧は低くなる。この状態をデータ“１″とする
。

上記のようにデータ“１”に消去され、浮遊ゲートが正
に帯電しているメモリセルにおいて“０”書込みを行う
場合には、制御ゲート電位Ｖ。０を＋２１Ｖ、　　ドレ
イン電位ＶＤを＋ＩＯＶ、”／−スミ位Ｖ８をｏｖ、消
去ゲート電位ｖＥ６を＋５ｖにそれぞれ設定することに
より行なわれる。これにより、ドレイン近傍にてホット
・エレクトロン効果が起り、インパクト・アイオナイゼ
ーションにより発生した電子が浮遊ゲート中に注入され
、浮遊ゲートが負極性に帯電して、このメモリセルの閾
値電圧は高くなる。この状態をデータ“０”とする。

他方、ドレイン電位Ｖ、を＋１０Ｖにする代わりにＯｖ
にした場合は、ホット争エレクトロン効果が起こらず、
浮遊ゲートには電子が注入されずに“１”データが保た
れる。従って、ドレインに高電位を印加するか否かによ
って書込みを制御することかできる。

また、上記選択トランジスタ部はエンハンスメント型で
あり、データ消去を行った後に過消去により上記浮遊ゲ
ートトランジスタ部がデプレッション化された場合でも
、この選択トランジスタ部によりメモリセルの選択、非
選択を制御することができる。なお、第１６図に示され
るメモリセルの等価回路を第１８図に示す。

上記メモリセルは、その構造上から１ビット分を１個の
トランジスタで構成することができるから、チップ面積
が非常に縮小化されたＥＥＰＲＯＭが実現できる。例え
ば、２μｍのデザインルールを使用した場合、メモリセ
ル１個の占有面積は６４μゴとなり、前記した紫外線消
去型ＥＰＲＯＭと同サイズにすることができる。

第１９図は、上記メモリセルを使用したメモリの一実施
例の構成を示す回路図であり、このメモリは、１ビット
読出し／書込みのＥＥＰＲＯＭである。図において３０
はそれぞれ第１８図のような等価回路で示され、浮遊ゲ
ート、制御ゲート及び消去ゲートを備えた不揮発性トラ
ンジスタで構成されたメモリセルであり、これら複数個
のメモリセル３０が行列状にマトリクス配置されてメモ
リセルアレイ３１が構成されている。そして、同一行に
配置されたメモリセルの制御ゲートは行デコーダ３２で
選択される行線ＷＬＩ〜Ｗ　Ｌ　ｍのいずれか１本に共
通接続されており、同一列に配置されたメモリセルのド
レインは列線としてのデータ線ＤＬ１〜ＤＬｎのいずれ
か１本に共通接続されている。また、各メモリセル３０
の消去ゲートは、この消去ゲートと同じ材料である多結
晶シリコン層で構成されている消去線ＥＬに共通接続さ
れている。

データ線ＤＬ１〜ＤＬｎは、列デコーダ３３で選択され
る列選択線ＣＬＩ〜ＣＬｎがゲートに接続された列選択
トランジスタ３４−１〜３４−ｎを介して共通のバス線
３５に接続されている。この列選択トランジスタ３４−
１〜３４−ｎは、列選択ゲート回路３９を構成している
。バス線３５には、外部から入力される書込み用データ
Ｄ、にｎ応じて設定される高電圧系の“０”もしくは“１”のデ
ータを出力するデータ入力回路３６が接続されている。

さらに、バス線３５には、行デコーダ３２及び列デコー
ダ３３によって選択されるメモリセルの記憶データに応
じて、このバス線３５に出力される“０”、“１”の読
出し電位を検出するセンス増幅回路３７が接続されてい
る。そして、センス増幅回路３７の検出データはデータ
出力回路３８に供給され、読出しデータＤ　　は、この
ｕｔデータ出力回路３８からメモリ外部に出力される。

次に、上記のように構成されたメモリの動作を説明する
。データの書込みは、行デコーダ３２及び列デコーダ３
３によってメモリセルアレイ３１内の１個のメモリセル
を選択して行われる。このとき、行デコーダ３２で選択
された行線ＷＬは＋２１ｖの電位に設定される。さらに
“０”書込みの場合には、データ入力回路３６から＋１
．　ＯＶの高電位が出力され、この電位が列デコーダ３
３の出力により選択的にオン状態にされている列選択ト
ランジスタ３４及び選択されたデータ線ＤＬを介して、
選択されたメモリセル３０のドレインに印加される。こ
のときは、第１７図で説明したようにホット・エレクト
ロン効果により、選択メモリセルの浮遊ゲートに電子が
注入され、“０”書込みが行われる。他方、“１”書込
みの場合には、データ入力回路３６からＯｖの電位が出
力されるので、選択メモリセルにおける電子の移動はな
く、“１”データがそのまま保たれる。

次に、データ消去動作を説明する。このデータ消去時に
は、図示しない昇圧回路で昇圧された高電位、例えば＋
２７Ｖの電位が印加される。また、行デコーダ３２の出
力はいずれもＯｖにされ、かつデータ入力回路３６の出
力もＯＶにされる。これにより、消去線ＥＬが接続され
ている各メモリセルではそれぞれ、ソース電位ＶｓがＯ
Ｖｌ　ドレイン電位Ｖ　がＯＶ１制御ゲート電位Ｖ。Ｇ
がＯｖ１消去ゲート電位ＶＥＧが＋２７Ｖとなる。これ
により、第１７図で説明したように、各メモリセルでフ
ァウラー・ノルドハイムのトンネル効果により、浮遊ゲ
ート中の電子が電界放出によって消去ゲートに放出され
、浮遊ゲートは正極性に帯電し、閾値電圧が低くなって
消去が行われる。尚、このメそりでは、全てのメモリセ
ルが一括して消去される。

このようなメモリは、メモリセルを縮小化できるので、
大容量化に適しており、例えばフロッピーディスクの置
き換え用としても期待されている。ここで、第２１図に
、汎用パーソナルコンピュータ等によく用いられるフロ
ッピーディスクのメモリ空間（領域）を示す。通常、両
面倍密度倍トラツクのフロッピーディスクの場合、最少
単位を１セクタ（５１２バイト）として総セクタ数１２
８０　（６４０にバイト）の記憶容量がある。

そして、このメモリ空間は、システムコントロール用の
メモリ領域、例えば電源投入時にシステムを起動するブ
ートロードプロダラム領域（１セクタ分）Ｂと、領域割
付けのためのメモリ領域であるファイルアロケーション
テーブル（ＦｉｌｅＡｌｌｏｃａｔｉｏｎ　Ｔａｂｌｅ
　）　　（２セクタ分）ＦＡＴと、ファイル名やファイ
ルサイズ等のファイル情報を記憶するためのメモリ領域
であるディレクトリ−エントリー領域（Ｄｉｒｅｃｔｏ
ｒｙ　Ｅｎｔｒｙ　）　　（４セクタ分）ＤＥと、−膜
内なデータを記憶するデータ記憶領域ＤＡＴＡとから構
成される。この中で、ブＷ／Ｅ）する回数も非常に少な
いが、ＦＡＴ領域はＤＡＴＡ領域の使用状態等を記録し
ておくものであり、Ｗ／Ｅの回数も多く、また、不良の
メモリ領域の場所を記憶してこの不良領域を使用しない
ように制御するものであり、非常に重要な領域であり、
高信頼性が要求される。

ところで、第１９図に示すようなメモリは、Ｗ／Ｅ回数
が１０〜１０４回可能であ、るが、このメモリを上記し
たようなフロッピーディスクの置き換え用として使用す
る場合、Ｗ／Ｅ回数が増加すると、偶発的に発生した欠
陥により、消去時に前記酸化膜（第１６図の符号２０）
が破壊したり、また、書込み時に前記ゲート絶縁膜（第
１６図の符号１９）のドレイン１６近傍に電子がトラッ
プされたりして書込み不良が起る等、少数ビット性の不
良がある確率で発生する（殆んどが１ビット程度の不良
であり、不良発生率は１００　ｐｐｍ〜１０００　ｐｐ
ｍのオーダである）。

このような少数ビット性の不良が前記ＤＡＴＡ領域で発
生した場合には、不良となった場所をＦＡＴ領域に記憶
してこの不良場所をしようしないように制御するので、
上記程度の不良発生率に十分対応できる。

しかし、上記したような少数ビット性の不良がＦＡＴ領
域で発生した場合には、上記程度の不良発生率に十分対
応できない。従って、第１９図に示したようなメモリを
上記した様なフロッピーディスクの置き換え用としてそ
のまま使用することはできず、ユーザ側で複雑な不良救
剤システムを作らなければならず、利用し難い面があっ
た。

また、上記したような問題は、第２０図に示すようにメ
モリセルの消去ゲートを列方向に共通接続し、メモリセ
ル領域を行方向に１個のブロックに分割した従来のメモ
リにおいても、同様に発生する。ここで、３０・・・は
メモリセル、３１はメモリセルアレイ、３２は行デコー
ダ、３３は列デコーダ、３４−１〜３４−ｎは列選択ト
ランジスタ、３５は共通のバス線、３６はデータ入力回
路、３７はセンス増幅回路、３８はデータ出力回路、Ｗ
Ｌ１〜ＷＬｍは行線、ＤＬ１〜ＤＬｎはデータ線、ＥＬ
Ｉ〜ＥＬｉは消去ゲート信号の信号線である。

（発明が解決しようとする課題）本発明は、上記した従来のメモリではビット不良がある
確率で発生すると、特に高信頼性が要求される特定のメ
モリ領域を有する例えばフロッピーディスクの置き換え
用メモリとしてそのまま使用することはできないという
問題がある点に鑑みてなされたもので、ビット不良があ
る確率で発生しても、特定のメモリ領域の信頼性を大幅
に改善し得る半導体メモリを提供することを目的とする
。

また、本発明は、特定のメモリ領域の高信頼性が要求さ
れる場合と大きなメモリ容量を必要とする場合とに応じ
て選択的に機能を切換えることが可能になる半導体メモ
リを提供することを目的とする。

［発明の構成］（課題を解決するだめの手段）本発明の半導体メモリは、特定のメモリ領域を３つ以上
設け、この複数の特定のメモリ領域の各出力の多数決論
理をとって出力するようにしてなることを特徴とする。

また、本発明の半導体メモリは、特定のメモリ領域を３
つ以上設け、この複数の特定のメモリ領域の各出力の多
数決論理をとって出力する多数決論理モード、または、
上記複数の特定のメモリ領域のうちの一部を拡張メモリ
領域として使用する拡張メモリモードを切換え選択し得
るようにしてなることを特徴とする。

（作用）特定のメモリ領域にビット不良がある確率で発生しても
、複数の特定のメモリ領域の各出力の多数決論理をとっ
て出力するので、特定のメモリ領域の不良発生率が飛躍
的に減少し、特定のメモリ領域の信頼性が大幅に改善さ
れる。

また、特定のメモリ領域の高信頼性が要求される場合に
は多数決論理モードとし、大きなメモリ容量を必要とす
る場合には拡張メモリモードとすることにより、用途に
応じて選択的に機能を切換えることが可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示す不揮発性半導体メモリは、第１９図を参照
して前述した従来の不揮発性半導体メモリと比べて、次
に述べる各点（１）〜（５）が異なり、その他は同一で
あるので、第１９図中と同一部分には同一符号を付して
その説明を省略する。（１）行デコーダは、行線ＷＬＩ
〜ＷＬｋを出力する行デコーダ３２−１と、行線Ｗ　Ｌ
　ｋ　＋１〜Ｗ　Ｌ　ｍを出力する行デコーダ３２−４
との２つに分けられている。（２）メモリセルアレイは
、行デコーダ３２−１および３２−４に対応して、ｋ行
×ｎ列のセルアレイ３１−１と、ｍ−（ｋ＋１）行×ｎ
列のセルアレイ３１−４との２つに分けられて構成され
ている。このセルアレイ３１−１および３１−４には、
それぞれ独立した消去ゲームが設けられ、それぞれに対
応して消去ゲート信号ＥＬ１およびＥＬ２が供給される
。（３）セルアレイ３１−１および３１−４のうちの一
方のセルアレイ（特定のメモリセル領域）３１−１と同
一の構成を有することで同一の大きさのメモリセル領域
を有する少なくとも２つ以上（本列では２つ）のセルア
レイ３１−２および３１−３が設けられており、これら
に付随して、行デコーダ３２−２および３２−３、列デ
コーダ３３−２および３３−３、データ入力回路３６−
２および３６−３、センス増幅回路３７−２および３７
−３、列選択ゲ−ト３９−２および３９−３が設けられ
ている。

また、セルアレイ３１−２および３１−３の消去ゲート
には、前記特定のメモリ領域であるセルアレイ３１−１
と同一の消去ゲート信号ＥＬＩが共通に供給される。（
４）上記同一の大きさのメモリセル領域を有する３つの
セルアレイ３１−１〜３１−３のそれぞれのセンス増幅
回路３７−１〜３７−３から出力された読出し信号ＳＡ
Ｉ〜ＳＡ３を比較して多数決論理をとり、その出力をデ
ータ出力回路３８へ供給する比較回路４３が設けられて
いる。（５）前記特定のメモリ領域となるセルアレイ３
１−１に対応する行デコーダ３２−１へ入力される行ア
ドレスバッファ４０からのアドレス信号は、セルアレイ
３１−２および３１−３に付随して設けられている行デ
コーダ３２−２および３２−３にも共通に入力されると
共に、マルチ選択制御回路４２へ入力されている。そし
て、このマルチ選択制御回路４２の出力（マルチ選択制
御信号ＭＳおよびその反転信号ＭＳ）は比較回路４３、
セルアレイ３１−２および３１−３に付随して設けられ
ている列デコーダ３３−２および３３−３、データ入力
回路３６−２および３６３に入力されている。

また、前記特定のメモリ領域となるセルアレイ３１−１
に対応する列デコーダ３３−１へ入力される列アドレス
バッファ４１からのアドレス信号は、セルアレイ３１−
２および３１−３に付随して設けられている列デコーダ
３２−２および３２−３にも共通に入力されている。

次に、上記メモリの動作を説明する。行デコーダ３２−
１および列デコーダ３３−１によって選択されるセルア
レイ３１−１は、特に高信頼性が要求される領域である
。このセルアレイ３１−１と同一の大きさのメモリセル
領域を有する２つのセルアレイ３１−２および３１−３
は、セルアレイ３１−１と同一の行アドレス、列アドレ
スにより、メモリセル３１−１に対する選択と同時に選
択され、セルアレイ３１−１と同一のデータの書込み／
読出しが行われる。また、セルアレイ３１−２および３
１−３の消去に際しては、セルアレイ３１−１と共通の
消去ゲート信号ＥＬ１により、セルアレイ３１−１に対
する消去と同時に消去される。

いま、上記した同一の大きさのメモリセル領域を有する
３つのセルアレイ３１−１〜３１−３が選択されている
場合は、この時の行アドレスがマルチ選択制御回路４２
ｋ入力し、これによりマルチ選択制御信号ＭＳおよび反
転信号ＭＳはそれぞれ“１”０”となり、マルチ選択状
態となる。

これにより、比較回路４３は、セルアレイ３１−１〜３
１−３からのそれぞれの読出し信号ＳＡ１〜ＳＡ３の多
数決論理をとる。即ち、読出し信号ＳＡＩ〜ＳＡ３の０
”　　　”１’データについて少なくとも２つの同じデ
ータがあれば、そのデータを出力する。そして、この比
較回路４３の出力はデータ出力回路３８を経て外部へ出
力される。

一方、行デコーダ３２−４によってセルアレイ３１−４
が選択されている場合は、行デコーダ３２−１〜３２−
３は非選択状態になっており、行デコーダ３２−４に入
力する行アドレスと同一の行アドレスがマルチ選択制御
回路４２ｋ入力し、これによりマルチ選択制御信号ＭＳ
およびその反転信号ＭＳはそれぞれ“０”１“となり、
非マルチ選択状態となる。これにより、比較回路４３は
、行デコーダ３２−４によって選択されるセルアレイ３
１−４からの読出し信号のデータのみを出力する。

なお、上記実施例では、非マルチ選択状態のマルチ選択
制御信号ＭＳおよびその反転信号ＭＳにより、セルアレ
イ３１−２および３１−３に付随して設けられている列
デコーダ３３−２および３３−３、データ入力回路３６
−２および３６３を禁止状態とし、書込みストレス等の
軽減を図っているが、この列デコーダ３３−２および３
３３、データ入力回路３６−２および３６−３を必ずし
も禁止状態とするように制御しなくてもよい。

上記実施例の構成によれば、特定のメモリ領域３１−１
を選択した場合、同時に選択されるメモす領域３１−２
および３１−３からの読出し信号ＳＡ２およびＳＡ３と
上記特定のメモリ領域３１−１からの読出し信号ＳＡＩ
との３つの信号の多数決論理をとって出力データを決定
するので、１つのメモリ領域のセルが不良となっても、
他の２つのメモリ領域のセルがそれぞれ良ければ、正し
いデータが出力される。この場合、不特定の１ビツトの
セルが不良となる確率が１００　ｐｐｍであれば、相異
なるメモリ領域における同一アドレスのセルの２ビツト
が同時に不良となる確率は０．Ｏｌｐｐｍ　　（０，０
００００１％）となり、飛躍的な高信頼性が得られる。

第２図は、第１図中の比較回路４３の一具体例を示して
おり、■　は電源電位、■　は接地電位ＣＣＳＳであり、ＭＯＳトランジスタはエンハンスメント型（Ｅ
型）が用いられている。この比較回路４３において、そ
れぞれのソースがＶ　電位に接続さＳＳれているＮチャンネルトランジスタ８０〜８２の各ゲー
トに対応して読出し信号ＳＡＩ〜ＳＡ３がそれぞれ入力
される。このＮチャンネルトランジスタ８０〜８２の各
ドレインに対応してＮチャンネルトランジスタ８３〜８
５の各ソースが接続されている。このトランジスタ８３
〜８５のうち、トランジスタ８４および８５はそれぞれ
ゲートにマルチ選択制御信号ＭＳが入力され、トランジ
スタ８３のゲートにはＶ　電位が与えられている。

Ｃ各トランジスタ８３〜８５の各ドレインは一括接続され
ており、この−括接続点と■　電位とのＣ間にＮチャンネルトランジスタ８７が接続され、このト
ランジスタ８７のソースにＮチャンネルトランジスタ８
８の一端が接続され、トランジスタ８７のソースにフィ
トバック用インバータ８６の入力端が接続され、このイ
ンバータ８６の出力端はトランジスタ８７および８８の
各ゲートに接続されている。このインバータ８６とＮチ
ャンネルトランジスタ８７および８８によりバイアス回
路が構成されている。８９−１〜８９−３はゲート・ド
レイン相互が接続された負荷用のＰチャンネルトランジ
スタ８９−１〜８９−３であり、それぞれのゲート・ド
レイン相互接続点はトランジス夕８８の他端に接続され
ている。そして、トランジスタ８９−１〜８９−３のう
ち、トランジスタ８９−３のソースはＶ　電位に接続さ
れ、トランＣジスタ８９−１〜８９−２のソースは一括接続され、こ
の−括接続点とＶ　電位との間にマルチ選Ｃ択制御用のＰチャンネルトランジスタ９２が接続され、
このトランジスタ９２のゲートにマルチ選択制御信号の
反転信号ＭＳが入力される。以上の各トランジスタ８０
〜８５．８７〜８９−３．９２およびインバータ８６に
より本体側回路が構成されている。

一方、９０は上記本体側回路とほぼ同様の構成を有する
基準電圧発生回路である。この基準電圧発生回路９０は
、Ｎチャンネルトランジスタ８０′〜８５’　　　８７
’　　　８８’　　と、Ｐチャンネルトランジスタ８９
−１’　〜８９−６’　と、インバータ８６′とが、図
示の如く接続されてなり、前記本体側回路と比べて、Ｎ
チャンネルトランジスタ８０′〜８４′の各ゲートにＶ
　電位が与えＣられており、マルチ選択制御用のＰチャンネルトランジ
スタ９２が省略され、負荷用のＰチャンネルトランジス
タ８’ｌｌ’　〜８’１６’が多く（例えば６個）設け
られている点が異なる。なお、本体側回路の各トランジ
スタと基準電圧発生回路９０の各トランジスタとの大き
さ（サイズ）は全て同一である。

９８はカレントミラー型センスアンプであり、入力用の
一対のＰチャンネルトランジスタ９５および９６と、負
荷用の一対のＮチャンネルトランジスタ９３および９４
と、活性化制御信号ＰＤがゲートに入力する活性化制御
用のＰチャンネルトランジスタ９７とからなる。そして
、比較入力用のトランジスタ９５のゲートには前記本体
側回路のトランジスタ８８の他端の電圧（比較電圧出力
）ＣＯＭＰが入力され、基準入力用のトランジスタ９６
のゲートには前記基準電圧発生回路９０の基準電圧出力
ＶＲＥＦが入力されている。

次に、上記比較回路４３の基本動作を説明する。

先ず、マルチ選択状態となっている場合、読出し信号Ｓ
ＡＩ〜ＳＡ３が全て“１”ならば、前記水体側回路では
、トランジスタ８０〜８２が全てオンし、これによりト
ランジスタ８３〜８５もオンし、負荷用のトランジスタ
８９−１〜８９−３を流れる電流とトランジスタ８０〜
８５を流れる電流との比率で決まる比較電圧ＣＯＭＰが
出力する。

この場合の比較電圧出力を、ＣＯＭＰ　（１，１゜１）
と表わす。

同様に、読出し信号ＳＡＩ〜ＳＡ３のうちの２つが“１
“の場合の比較電圧出力を、ＣＯＭＰ（０，１，１）と
表わす。同様に、読出し信号ＳＡ１〜ＳＡ３のうちの１
つのみが“１″の場合の比較電圧出力を、ＣＯＭＰ　（
０，０，１）と表わす。同様に、読出し信号ＳＡＩ〜Ｓ
Ａ３の全てが“０”の場合の比較電圧出力を、ＣＯＭＰ
　（０゜０．０）と表わす。この時の比較電圧出力ＣＯ
ＭＰのＶ　電圧依存性を第３図に示している。ＣＯＣＭＰ　（０，０，０）のレベルが最も高く、ＣＯＭＰ　
Ｃ０，０，１）　、ＣＯＭＰ　（０，１，１）　、ＣＯ
ＭＰ　（１，１，１）の順にレベルが下がってくる。

一方、基準電圧発生回路９０の基準電圧出力ＶＲＥＦは
、負荷用の６つのトランジスタ８９−１’〜８９−６”
を流れる電流とトランジスタ８０′〜８５′を流れる電
流との比率で決まるので、比較電圧出力ＣＯＭＰ　（０
，１，１）およびＣＯＭＰ　（０，０，１）の中間のレ
ベルになる。従って、比較電圧出力ＣＯＭＰと基準電圧
出力ＶＲＥＦとのレベル差をカレントミラー型センスア
ンプ９８で増幅すると、読出し信号ＳＡＩ〜ＳＡ３のう
ちの少なくとも２つが“０“であれば、ＶＲＥＦよりＣ
ＯＭＰの方がレベルが高くなり、センスアンプ９８の出
力は“０”となる。これに対して、読出し信号ＳＡＩ〜
ＳＡ３のうちの少なくとも２つが“１″であれば、ＶＲ
ＥＦよりＣＯＭＰの方がレベルが低くなり、センスアン
プ９８の出力は１″となる。

第４図は、第１図中のマルチ選択制御回路４２の一具体
例を示しており、■　は電源電位、ＶＳＳＣは接地電位であり、ＭＯＳ）ランジスタはエンハンスメ
ント型（Ｅ型）が用いられている。この７ルチ選択制御
回路４２は、第１図中の行アドレスバッファ４０からの
行アドレス信号の各ビットＲＡＩ〜ＲＡρが入力するナ
ントゲート（９個のＰチャンネルトランジスタ７１−１
〜７１−ｇと９個のＮチャンネルトランジスタ７２−１
〜７２−ｇとからなる）７０と、このナントゲート７０
の出力である反転信号ＭＳが入力してマルチ選択制御信
号ＭＳを出力するインバータ７３とからなる。従って、
マルチ選択状態では、各ビットＲＡＩ〜ＲＡΩが“１“
となり、反転信号ＭＳが“０”、マルチ選択制御信号Ｍ
Ｓが“１“となり、非マルチ選択状態では、反転信号Ｍ
Ｓが“１”マルチ選択制御信号ＭＳが“０”となる。

第５図は、本発明の他の実施例に係る不揮発性半導体メ
モリを示しており、これは、第１図に示した実施例の不
揮発性半導体メモリと比べて、特定のメモリセル領域３
１−１と同一の大きさのメモリセル領域を有する２つの
セルアレイ３１−５および３１−６の構成が主として異
なり、その他は同一であるので、第１図中と同一部分に
は同一符号を付してその説明を省略する。即ち、前記実
施例では２つのセルアレイ３１−２および３１３の構成
がｋ×ｎ列であったが、実際にチップ上に配置する場合
には、セルアレイ３１−２および３１−３のうちで比較
回路４３から遠い位置に配置されるセルアレイ３１−３
からの読出し信号ＳＡ３の信号線が長くなってしまい、
セルアレイの配置が困難になる。

そこで、第５図では、セルアレイ３１−５および３１−
６の構成が２ｋ行×ｎ／２列（それぞれ特定のメモリセ
ル領域３１−４と同一の大きさのメモリセル領域を有す
る）として行方向に並べて配置し、これらを行デコーダ
３２−５により共通に選択し、セルアレイ３１−５およ
び３１−６に対応する２つの列選択ゲート３９−４およ
び３９５を列デコーダ３３−４により共通に選択し、こ
の列選択ゲート３９−４および３９−５に対応してデー
タ入力回路３６−２および３６−３、センス増幅回路３
７−２および３７−３を接続するように構成している。

これにより、セルアレイ３１−５および３１−６の行方
向長さが前記特定のメモリセル領域となるセルアレイ３
１−１のほぼ列方向ピッチ内に入り、セルアレイ３１−
５および３１−６のセンス増幅回路３７−２および３７
−３からの読出し信号ＳＡ２およびＳＡ３の信号線を同
一方向へ出力し易くなるので、セルアレイの配置が、容
易になる。なお、特定のメモリセル領域となるセルアレ
イ３１−１に対応する列デコーダ３３−１に入力する列
アドレス信号の一部を、行デコーダ３２−５に入力する
必要がある。

同様に、列アドレス信号の一部を、マルチ選択制御回路
４２−１に入力する必要がある。

第６図は、本発明のさらに他の実施例に係る不揮発性半
導体メモリを示しており、これは、第５図の不揮発性半
導体メモリと比べて、次の点が異なり、その他は同一で
あるので、第５図中と同一部分には同一符号を付してそ
の説明を省略する。

即ち、セルアレイ３１−４およびこれに対応する行デコ
ーダ３２−４を、それぞれ行方向に複数個（ｉ−１）の
セルアレイ３１−４２〜３ｌ−４ｉおよび行デコーダ３
２−４２〜３２−４ｉにブロック分けし、セルアレイ３
１−４２〜３ｌ−４ｉにそれぞれ独立した消去ゲートを
設け、それぞれに対応して消去ゲート信号ＥＬ２〜ＥＬ
ｉを供給している。従って、セルアレイ３１−４２〜３
１４１および前記特定領域のセルアレイ（３１１，３１
−５，３ｌ−６）をブロック毎に消去可能になっている
。なお、消去ゲート信号ＥＬＩ〜ＥＬｉは、図示しない
消去電圧昇圧回路および消去電圧選択出力回路（デコー
ダ）により、行デコーダ（３２−１，３２−５，３２−
６，３２４２〜３２−４ｉ）の中で選択されたデコーダ
と同じブロックに対応するものが供給される。

例えば１Ｍビット（１２８にワード×８ビット構成）の
メモリの場合、上記第６図では１ビツト出力分のみを図
示しているが、実際には８ビツト出力分あり、ｋ−３２
、ｍ＝　１０２４、ｎ＝１２８．１−２４８とする。こ
の場合、ｋ＝３２であるので、高信頼性となる特定のメ
モリセル領域は、ｋ×ｎ−３２Ｘ１２８＝４０９６バイトであり、１＝２
４８で在るので、行線は４本毎にブロック化され、１つ
のブロックのメモリ領域は、４×ｎ＝４Ｘ１２８＝５１
２バイトとなる。この構成であれば、前述したフロッピーディス
クと容易に置換えることが可能になる。勿論、高信頼性
領域の配分や１つのブロックのメモリ領域の容量等は用
途に応じたメモリ容量に分割するのは容易である。

なお、上記した第６図のようにブロック毎に消去可能と
する構成は、第１図の不揮発性半導体メモリにも適用し
てもよい。

第７図は、本発明のさらに他の実施例に係る不揮発性半
導体メモリを示しており、これは、メモリセルの消去ゲ
ートを列方向に共通接続し、メモリセル領域を列方向に
ｉ個のブロックに分割したメモリに対して本発明を適用
したものである。即ち、メモリセル領域は、それぞれ消
去ゲートが列方向に共通接続され、列方向にｉ個のブロ
ックに分割されたセルアレイ３１−１．３１−４２〜３
１−４１と、このセルアレイ３１−１．３１４２〜３ｌ
−４ｉのうちの高信頼性を保証するためのメモリ領域を
有するセルアレイ３１−１に対して、同一の構成を有す
ることで同一の大きさのメモリセル領域を有する少なく
とも２つ以上（車列では２つ）のセルアレイ３１−７お
よび３１−８とが設けられている。３２は各セルアレイ
３１−１．３１−７．３１−８．３１−４２〜３１４１
に共通の行線ＷＬ１〜Ｗ　Ｌ　ｍを選択する行デコーダ
、３９−１はセルアレイ３１−１．３１４２〜３ｌ−４
ｉに対応して設けられた列選択ゲート、３９−２および
３９−３はセルアレイ３１−７および３１−８に対応し
て設けられた列選択ゲートである。

列選択ゲート３９−１は、列デコーダ３３により選択制
御され、列選択ゲート３９−２および３９−３は列デコ
ーダ３３の出力の一部により選択制御される。３７−１
〜３７−３は各列選択ゲ−）３９−１〜３９−３に対応
して設けられたセンス増幅回路、４０は行アドレスバッ
ファ、４１は列アドレスバッファ、４２−２はマルチ選
択制御回路、４３は比較回路、３８はデータ出力回路で
あり、各列選択ゲート３９−１〜３９−３に対応してデ
ータ入力回路（図示せず）が設けられている。

第７図のメモリ構成によれば、各セルアレイが行方向に
並んでいるので、その配置が容易になる。

なお、第６図および第７図では、ブロック毎に消去可能
なメモリを示たが、例えばシステムコントロール用のプ
ログラム領域等は最も重要な領域であり、また、このプ
ログラム領域等は、データを一旦書込めば、殆ど書換え
を行うことはない。

そこで、このようなプログラム領域等に対応する一部の
ブロックについては消去不可能な領域として設定しても
よい。この場合には、この消去不可能とするブロックの
消去ゲートを削除しておく、あるいは、−旦書込みをし
た後にそのブロックを書込み禁止にするような機能（例
えばＥＥＦＲＯＭに情報を書込んで消去禁止モードにす
る、あるいは、フェーズ等によるプログラムを行って消
去禁止状態にする）を設けてもよい。

以上の各実施例は、−括消去、あるいは、ブロック消去
の方式のメモリを示したが、本発明は、これに限らず、
ビット毎、あるいは、バイト毎に書き込み、消去を行う
方式のメモリに適用してもよい。

第８図は、ビット毎、あるいは、バイト毎に消去、書込
みを行う方式のＥＥＰＲＯＭの代表的なメモリセルの素
子構造を示す断面図であり、第９図はその等価回路図で
ある。第８図において、例えばＰ型の基板５１上にはＮ
型拡散領域５２゜５３及び５４が設けられている。Ｎ型
拡散領域５２．５３相互間の基板上には、絶縁膜５５を
介して第１層目の多結晶シリコン層で構成された浮遊ゲ
ート５６が設けられている。また、この浮遊ゲート５６
は絶縁膜５５の薄膜部５５Ａを介してＮ型拡散領域５３
と重なっている。浮遊ゲート５６上には、絶縁膜５７を
介して第２番目の多結晶シリコン層で構成された制御ゲ
ート５８が設けられている。また、Ｎ型拡散領域５３．
５４相互間の基板上には、絶縁膜５９を介して第１番目
の多結晶シリコン層で構成された制御ゲート６０が設け
られている。

第８図の素子は第９図の等価回路に示すように、Ｎ型拡
散領域５２をソースＳＳＮ型拡散領域５３をドレインＤ
１浮遊ゲート５７を浮遊ゲートＦＧ。

制御ゲート５８を制御ゲートＣＧとする浮遊ゲートトラ
ンジスタ６１と、Ｎ型拡散領域５３をソースＳＳＮ型拡
散領域５４をデータ線ＤＬ、制御ゲート６０をワード線
ＷＬとするエンハンスメント型の選択トランジスタ６２
を直列接続した構成にされている。

第１０図は第９図の等価回路で示されるメモリセルの動
作モードをまとめて示す図である。このメモリセルでは
データ消去、“０”書込み、“１″書込み、読出しの４
つの動作モードがあり、以下、これらのモードについて
説明する。

消去モードでは、ワード線ＷＬ及び制御ゲートＣＧが選
択状態になり、ワード線電位ｖｖＬ及び制御ゲート電位
Ｖ。０としてそれぞれ高電位Ｈ１例えば＋２０Ｖが印加
され、データ線電位ｖＤＬとしてＯＶが印加される。こ
のとき、浮遊ゲート電位ＶＰ６は制御ゲートＣＧとの間
の容量結合により高電位Ｈ１例えば＋１２Ｖ程度になる
。また、選択トランジスタ６２がオンしており、浮遊ゲ
ートトランジスタ６１のドレイン電位がＯＶになってい
るので、第８図中の薄膜部５５Ａを介して、ｒｏｗ　１
ｅｒ−ＮｏｌｄｈｅｉＩｌｌ（ファウラーｅノルドハイ
ム）のトンネル効果により浮遊ゲートトランジスタ６１
のドレインから浮遊ゲートＦＧに電子が注入される。

この動作を消去動作と称しており、消去後のデータを“
１″としている。

データの書込みモードは２つあり、両モードともワード
線電位ＶＷＬは高電位Ｈに、制御ゲート電位ｖｃＧはＯ
ｖにそれぞれされ、ソース電位ｖｓは高電位Ｈ１例えば
＋５ｖにされる。この状態で、一方の書込みモードのと
きにはデータ線電位ＶＤ＋、が高電位（書込みデータ“
０″）にされ、浮遊ゲートＦＧは制御ゲートＣＧとの間
の容量結合によって低電位りにされる。このとき、前記
のファウラー・ノルドハイムのトンネル効果により、薄
膜部５５Ａを介して、浮遊ゲートトランジスタ６］の浮
遊ゲートＦＧからドレインに電子が放出される。この動
作を“０”書込みと称している。

他方の書込みモードのときには、データ線電位ｖＤＬが
ＯＶ（書込みデータ“１”）にされ、浮遊ゲートＦＧと
制御ゲートＣＧとの間の電位差がほとんど「０」にされ
る。この場合には電子の移動がなく、以前に消去された
データ“１”を保っている。この動作を“１”書込みと
称している。

データの読出しモードでは、ワード線ＷＬが選択されて
その電位ｖｗＬが高電位Ｈ１例えば＋５Ｖにされ、かつ
データ線電位ＶＤＬが＋１Ｖ程度にされる。このとき、
制御ゲート電位Ｖ。０をＯＶにしておけば、浮遊ゲート
ＦＧにおける蓄積電荷の種類、すなわち電子もしくは正
孔の区別に応じて浮遊ゲートトランジスタ６１のオン、
オフが決定される。例えば、記憶データが“１”であり
、浮遊ゲートＦＧに電子が蓄積されている状態では、浮
遊ゲートＦＧが負に帯電しているためにトラツプスタ６
１はオフ状態になる。このとき、セル電流は流れない。

他方、記憶データが“０”であり、浮遊ゲートＦＧに正
孔が蓄積されている状態では、浮遊ゲートＦＧが正に帯
電している。このときは、トランジスタ６１がオンして
セル電流が流される。

このデータ読出し時に、セル電流の有無に応じてデータ
の検出が図示しないセンス増・幅回路で行われる。

また、上記各実施例では、不揮発性メモリについて説明
したが、本発明は、ダイナミックＲＡＭ（ランダム争ア
クセスφメモリ）やスタティックＲＡＭにも適用するこ
とができる。従来、例えばダイナミックＲＡＭや高抵抗
負荷型メモリセルを用いたスタティックＲＡＭでは、微
少なリーク電流でメモリセルのデータが破壊してしまい
、またα線照射等によるランダムなビット不良等が発生
することもよく知られており、また、連続使用に際して
、通常は１０００〜１００　Ｆｆｔ程度のエラ（ビット
不良）が発生する。このような場合にも、本発明を適応
すれば、高信頼性が得られる。

なお、本実施例では、行デコーダ３２（３２−１〜３２
−４．３２−４ｉ等）は１つにまとめて示しているが、
高速化を達成する目的で、これらの行デコーダをそれぞ
れ複数個設け、行線を分割して通常ポリシリコンから成
る行線の抵抗を小さくして、Ｃ−Ｈによる遅延時間を小
さくすることは、当然、本発明に含まれるものである。

以上の各実施例では、多数決論理をとるために第２のセ
ルアレイ３１−２．３１−３を用いたメモリを示したが
、第２のセルアレイ３１−２．３１−３を、多数決論理
用と、メモリ領域拡張用とに役割を切換えるようにして
もよい。

以下、多数決論理モードと拡張メモリモードとの２つの
機能の切換えが可能なＥＥＰＲＯＭの一例について説明
する。第１１図に示すＥＥＦＲＯＭは、第１図を参照し
て前述したＥＥＰＲＯＭと比べて、以下の各点が異なり
、その他は同じであるので第１図中と同一符号を付して
その説明を省略する。

即ち、（１）特定のメモリ領域３１−１および第１のセ
ルアレイ３１−４を選択するためのアドレス領域を越え
る拡張されたアドレス領域を指定するための付加行アド
レスバッファ４０−２が付加されており、この付加行ア
ドレスバッファ４〇−２のアドレス信号出力は第２のセ
ルアレイ３１−２．３１−３を選択するために使用され
る。

（２）多数決論理モードまたは拡張メモリモードの指定
信号を出力する拡張メモリ切換回路（モード切換回路）
５０が付加されている。このモード切換回路５０のモー
ド指定信号出力ＥＸＭは、例えば多数決論理モード／拡
張メモリモードの指定時に対応して“０”／″１”にな
る。（３）このモード切換回路５０からのモード指定信
号ＥＸＭに応じて、行アドレスバッファ４０の出力また
は付加行アドレスバッファ４０−２の出力を切換え選択
して第２の行デコーダ３２−２．３２−３に各対応して
入力するアドレス切換回路５１−１および５１−２が付
加されている。（４）マルチ選択制御回路４２′は、モ
ード切換回路５０からのモード指定信号ＥＸＭ、行アド
レスバッファ４０からのアドレス信号出力、および付加
行アドレスバッファ４０−２からのアドレス信号出力に
応じて、複数のマルチ選択制御信号ＭＳＩ〜ＭＳ３を同
時または選択的に出力する。（５）　第２のセルアレイ
３１−２．３１−３の列線を選択するための第２の列デ
コーダ３３−２．３３−３は、マルチ選択制御回路４２
′から各対応してマルチ選択制御信号ＭＳ２、ＭＳ３が
活性化制御信号として与えられる。（６）比較回路４３
′は、マルチ選択制御回路４２′からのマルチ選択制御
信号ＭＳＩ〜ＭＳ３に基ずいて、多数決論理モードの時
には、第１図を参照して前述したＥＥＰＲＯＭと同様に
、特定のメモリ領域３１−１および第２のセルアレイ３
１−２．３１−３の各出力の多数決論理をとって出力し
、または、第１のセルアレイ３１−４の出力を出力し、
拡張メモリモードの時には、特定のメモリ領域３１−１
あるいは第１のセルアレイ３１−４からの読出し出力ま
たは第２のセルアレイ３１−２からの読出し出力または
３１−３からの読出し出力を出力する。

以下、アドレス切換回路５１−１および５１−２、モー
ド切換回路５０、マルチ選択制御回路４２′、比較回路
４３′について具体的に説明する。

第１２図は、アドレス切換回路５１−１および５１−２
の１ビット分を取出して一具体例を示しており、行アド
レスバッファ４０の出力ＲＡ、ｌ／が入力する第１のト
ランスファゲート１０１と、付加行アドレスバッファ４
０−２の出力ＲＡｋが入力する第２のトランスファゲー
ト１０２と、モード切換回路５０からの指定信号出力Ｅ
ＸＭの“０”１″レベルに応じて第１のトランスファゲ
ート１０１または第２のトランスファゲート１０２をオ
ン状態に制御する第１のインバータ１０３および第２の
インバータ１０４とからなる。

第１３図（ａ）および（ｂ）は、それぞれモード切換回
路５０の具体例を示している。即ち、第１３図（ａ）の
モード切換回路は、パッド１１１に外部から入力するモ
ード指定制御信号を二段のインバータ１１２．１１３で
受けてモード指定信号ＥＸＭを作るものである。従って
、外部入力によるメモリの機能選択が可能になる。

また、第１３図（ｂ）のモード切換回路は、Ｖｃｃ電位
とＶｓｓ電位との間にＰチャネルトランジスタ１２１お
よびフユーズ素子１２２が直列に接続され、この直列接
続点とＶｃｃ電位との間に容量１２３が接続され、上記
直列接続点の電位がインバータ１２４に入力し、このイ
ンバータ１２４の出力がＰチャネルトランジスタ１２１
のゲートに与えられている。従って、フユーズ素子１２
２がオン状態の時には、インバータ１２４の入力は低レ
ベル、インバータ１２４の出力は１″になる。逆に、フ
ユーズ素子１２２がオフ状態の時には、インバータ１２
４の入力は高レベル、インバータ１２４の出力は“０１
になる。

なお、容量１２３は、フユーズ素子１２２がオフされて
いる状態の場合にＶｃｃ電源がオンになった時にインバ
ータ１２４の入力を高レベルに初期設定するために設け
られている。

また、フユーズ素子１２３としてポリシリコン配線を用
いる場合には、そのオフ状態の設定に際してレーザー光
線で溶断すればよく、フユーズ素子としてＥＰＲＯＭ等
の不揮発性セルを用いる場合には、セルに対する書込み
データに応じてオン、オフ状態を設定すればよく、フユ
ーズ素子１２２として各種の素子を利用できる。これに
より、プログラムによるメモリの機能選択が可能になる
。

第１４図は、マルチ選択制御回路４２′の出力信号ＭＳ
１〜ＭＳ３およびＡの波形例を示しており、換言すれば
、マルチ選択制御回路４２′は、行アドレスバッファ４
０からのアドレス信号と付加行アドレスバッファ４０−
２からのアドレス信号とモード切換回路５０からのモー
ド指定信号ＥＸＭとに応じて、第１４図に示すように信
号ＭＳＩ〜ＭＳ３、Ａ（＝ＭＳ２・ＭＳ　３）を発生す
るように論理回路が組まれている。

即ち、モード指定信号ＥＸＭとして“０“が与えられる
多数決論理モードの期間中は、第１のマルチ選択信号Ｍ
ＳＩを“１”にし、この多数決論理モードの期間で特定
のメモリ領域３１−１に対する選択時には、第２のマル
チ選択信号ＭＳ２および第３のマルチ選択信号ＭＳ３も
それぞれ“１”にすると共に信号Ａを“０”にし、この
多数決論理モードの期間で第１のセルアレイ３１−４に
対する選択時には、第２のマルチ選択信号ＭＳ２および
第３のマルチ選択信号ＭＳ３をそれぞれ“０”にすると
共に信号Ａを“１”にする。

これに対して、モード指定信号ＥＸＭとして“１”が与
えられる拡張メモリモードの期間中は、特定のメモリ領
域３１−１および第１のセルアレイ３１−４に対する選
択時には、第１のマルチ選択信号ＭＳＩのみを“１″に
し、第２のセルアレイ３１−２ｋ対する選択時には、第
２のマルチ選択信号ＭＳ２のみを“１″にし、第２のセ
ルアレイ３１−３に対する選択時には、第３のマルチ選
択信号ＭＳ３のみを“１”にする。なお、拡張メモリモ
ードの期間中は、信号Ａを“１“にする。

第１５図は、比較回路４３′の一具体例を示しており、
第２図を参照して前述した比較回路４３と比べて、（１
）トランジスタ８３〜８５の各ゲ一トに対応して第１の
マルチ選択信号ＭＳ１〜第３のマルチ選択信号ＭＳ３が
入力する点、（２）トランジスタ９２のゲートに信号Ａ
が入力する点が異なり、その他は同じであるので第２図
中と同一符号を付してその説明を省略する。

この比較回路４３′においては、多数決論理モードの期
間中に特定のメモリ領域３１−１および第２のセルアレ
イ３１−２．３１−３を選択する時には、第１のマルチ
選択信号ＭＳ１〜第３のマルチ選択信号ＭＳ３がそれぞ
れ“１”、信号Ａが“０”であるので、トランジスタ８
３〜８５．９２がそれぞれオンになり、特定のメモリ領
域３１−１および第２のセルアレイ３１−２．３１−３
からの読出し出力を基準電圧と比較することにより多数
決論理をとって出力する。また、多数決論理モードの期
間中に第１のセルアレイ３１４を選択する時には、第１
のマルチ選択信号ＭＳ１が“１”、第２のマルチ選択信
号ＭＳ２および第３のマルチ選択信号ＭＳ３がそれぞれ
“０“信号Ａが“１”であるので、トランジスタ８３が
オン、トランジスタ８４および８゛５および９２がそれ
ぞれオフになり、第１のセルアレイ３１−４からの読出
し出力ＳＡＩを基準電圧と比較して出力する。

これに対して、拡張メモリモードの期間中に、特定のメ
モリ領域３１−１および第１のセルアレイ３１−４を選
択する時には、第１のマルチ選択信号ＭＳ１が“１″、
第２のマルチ選択信号ＭＳ２および第３のマルチ選択信
号ＭＳ３がそれぞれ“０″、信号Ａが“１′であるので
、トランジスタ８３がオン、トランジスタ８４および８
５および９２がそれぞれオフになり、特定のメモリ領域
３１−１あるいは第１のセルアレイ３１−４からの読出
し出力ＳＡＩを基準電圧と比較して出力する。

また、拡張メモリモードの期間中に、第２のセルアレイ
３１−２を選択する時には、第２のマルチ選択信号ＭＳ
２が“１”、第１のマルチ選択信号ＭＳＩおよび第３の
マルチ選択信号ＭＳ３がそれぞれ“０″、信号Ａが“１
”になるので、トランジスタ８４がオン、トランジスタ
８３および８５および９２がそれぞれオフになり、第２
のセルアレイ３１−２からの読出し出力ＳＡ２のみを基
準電圧と比較して出力する。

また、拡張メモリモードの期間中に、第２のセルアレイ
３１−３を選択する時には、第３のマルチ選択信号ＭＳ
３が“１”、第１のマルチ選択信号ＭＳＩおよび第２の
マルチ選択信号ＭＳ２がそれぞれ“０”、信号Ａが“１
”になるので、トランジスタ８５がオン、トランジスタ
８３および８４および９２がそれぞれオフになり、第２
のセルアレイ３１−３からの読出し出力ＳＡ３のみを基
準電圧と比較して出力する。

なお、信号Ａが“１′であってトランジスタ９２がオフ
の時に読出し出力ＳＡＩ、ＳＡ２、ＳＡ３のうちのいず
れか１つが比較回路４３′に入力した場合、この読出し
出力が“１″であれば、トランジスタ８０〜８２のうち
の対応する１つがオンになり、負荷用のトランジスタ８
９−３とトランジスタ（８３，８０）または（８４，８
１）または（８５，８２）を流れる電流との比率で決ま
る比較出力が得られるようになり、この比較出力は第３
図中のＣＯＭＰ　（１，１，１）に相当する。逆に、上
記読出し出力が“０”であれば、トランジスタ８０〜８
２がオフになり、第３図中のＣＯＭＰ　（０，０，０）
に相当する比較出力が得られるようになる。

次に、上記第１１図のＥＥＦＲＯＭの動作を説明する。

（Ａ）多数決論理モードの時には、アドレス切換回路５
１−１および５１−２は行アドレスバッファ４０の出力
を選択する。そして、特定のメモリ領域３１−１に対す
る選択時には、この特定のメモリ領域３１−１に対する
選択と同様に、第２の行デコーダ３２−２．３２−３お
よび第２の列デコーダ３３−２．３３−３が第２のセル
アレイ３１−２．３１−３の選択を行い、比較回路４３
−が上記特定のメモリ領域３１−１およびセルアレイ３
１−２．３１−３のそれぞれの読出し出力の多数決論理
をとって出力する。なお、第１のセルアレイ３１−４に
対する選択時には、比較回路４３′が第１のセルアレイ
３１−４の読出し出力ＳＡＩを基準電圧と比較して出力
する。

（Ｂ）拡張メモリモードの時には、アドレス切換回路５
１−１および５１−２は付加行アドレスバッファ４０−
２の出力（拡張アドレス）を選択する。そして、第２の
セルアレイ３１−２ｋ対する選択時には、比較回路４３
′が第２のセルアレイ３１−２の読出し出力ＳＡ２を基
準電圧と比較して出力する。また、第２のセルアレイ３
１−３に対する選択時には、比較回路４３′が第２のセ
ルアレイ３１−３の読出し出力ＳＡ３を基準電圧と比較
して出力する。なお、特定のメモリ領域３１−１あるい
は第１のセルアレイ３１−４に対する選択時には、比較
回路４３′が第１のセルアレイ３１−４の読出し出力Ｓ
ＡＩを基準電圧と比較して出力する。

即ち、第１１図のＥＥＰＲＯＭによれば、モード切換手
段を有しており、多数決論理モードの場合は、特定のメ
モリ領域３１−１に対する選択時にこの特定のメモリ領
域３１−１に対すると同様に第２のセルアレイ３１−２
．３１−３を選択するように制御すると共に、比較回路
４３′で多数決論理をとるように制御し、拡張メモリモ
ードの場合は、付加行アドレスバッファ４０−２かう指
定される拡張アドレスにより第２のセルアレイ３１−２
または３１−３を選択するように制御することが可能に
なっている。従って、高信頼性が要求される場合は多数
決論理モードに設定でき、また、大きなメモリ容量を必
要とする場合は拡張メモリモードに設定できるようにな
り、用途に応じて機能選択が可能なメモリを実現できる
。

なお、上記したような多数決論理モードと拡張メモリモ
ードとの切換選択を可能とする手法は、第１図に示した
メモリに限らず、第５図乃至第７図に示したようなメモ
リにも適用可能である。

［発明の効果コ上述したように本発明の半導体メモリによれば、特定の
メモリ領域にビット不良がある確率で発生しても、複数
の特定のメモリ領域の各出力の多数決論理をとって出力
するので、特定のメモリ領域の不良発生率を飛躍的に減
少でき、特定のメモリ領域の信頼性を大幅に改善するこ
とができる。

また、本発明の半導体メモリによれば、高信頼性が要求
される場合は多数決論理モードに設定でき、また、大き
なメモリ容量を必要とする場合は拡張メモリモードに設
定できるので、用途に応じて機能選択が可能なメモリを
実現できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一実施例に係るＥＥＰ
ＲＯＭを示す構成説明図、第２図は第１図中の比較回路
の一具体例を示す回路図、第３図は第２図の比較回路の
動作特性を示す図、第４図は第１図中のマルチ選択制御
回路の一興体例を示す回路図、第５図乃至第７図はそれ
ぞれ本発明の他の実施例に係るＥＥＰＲＯＭを示す構成
説明図、第８図は本発明のさらに他の実施例に係るＥＥ
ＰＲＯＭのメモリセルの構造の一例を示す断面図、第９
図は第８図のメモリセルの等価回路を示す回路図、第１
０図は第８図のメモリセルの動作モードを示す図、第１
１図は多数決論理モードと拡張メモリモードとの２つの
機能の切換えが可能な本発明のさらに他の実施例に係る
ＥＥＰＲＯＭを示す構成説明図、第１２図は第１１図中
のアドレス切換回路の１ビット分を取り出して一興体例
を示す回路図、第１３図（ａ）および（ｂ）はそれぞれ
第１１図中のモード切換回路の具体例を示す回路図、第
１４図は第１１図中のマルチ選択制御回路の出力信号の
波形例を示す図、第１５図は第１１図中の比較回路の一
具体例を示す回路図、第１６図（ａ）は従来のＥＥＰＲ
ＯＭのメモリセルの構造を示すパターン平面図、第１６
図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った断面図、第
１６図（ｃ）は同図（ａ）のＢ−Ｂ’線に沿った断面図
、第１７図は第１６図のメモリセルの動作モードを示す
図、第１８図は第１６図のメモリセルの等価回路を示す
回路図、第１９図は第１６図のメモリセルを用いた従来
の一括消去方式のＥＥＰＲＯＭを示す構成説明図、第２
０図は従来のブロック消去方式のＥＥＰＲＯＭを示す構
成説明図、第２１図はフロッピーディスクのメモリ空間
（領域）を示す図である。ＷＬ　１〜ＷＬ　ｋ、　ＷＬ　ｋ　＋１〜ＷＬｍ、　Ｗ
Ｌ　１〜ＷＬ２ｋ・・・・・・行線、ＣＬ１〜ＣＬｎ・
・・・・・列選択線、ＤＬｌ　〜ＤＬｎ、ＤＬ１〜ＤＬ
ｎ／２−−デタ線、ＭＳ、ＭＳＩ〜ＭＳ３．ＭＳ・・・
・・・マルチ選択制御信号およびその反転信号、ＳＡＩ
〜ＳＡ３・・・・・・読出し信号、ＥＬＩ〜ＥＬｉ・・
・・・・消去ゲート信号、３１−１〜３１−６．３１−
４２〜３ｌ−４ｉ・・・・・・セルアレイ、３２．３２
−１〜３２−５．３２−４１〜３２−４ｉ・・・・・・
行デコーダ、３３．３３−１〜３３−４・・・・・・列
デコーダ、３６−１〜３６−３・・・・・・データ入力
回路、３７−１〜３７−３・・・・・・センス増幅回路
、３８・・・・・・データ出力回路、３９−１〜３９−
５・・・・・・列選択ゲート、４０・・・・・・行アド
レスバッファ、４０−２・・・・・・付加行アドレスバ
ッファ、４１・・・・・・列アドレスバッファ、４２．
４２’　、４２−１．４２−２・・・・・・マルチ選択
制御回路、４３．４３’・・・・・・比較回路、５１−
１．５１−２・・・・・・アドレス切換回路。第１図嬌−一石Ｒ替田Ｊ〜す α

Claims

【特許請求の範囲】

（１）電気的に書換えが可能なメモリセルが配列された
第１のセルアレイと、この第１のセルアレイの行線および列線をそれぞれ選択
する第１の行デコーダおよび第１の列デコーダと、前記第１のセルアレイのうちの特定のメモリ領域を有す
るセルアレイと同一の大きさのメモリ領域を有する少な
くとも２つ以上の第２のセルアレイと、この第２のセルアレイのメモリセルを前記特定のメモリ
領域を有するセルアレイのメモリセルに対する選択と同
時に選択する第２の行デコーダおよび第２の列デコーダ
と、前記特定のメモリ領域を有するセルアレイおよび上記第
２のセルアレイからのそれぞれの読出し出力を比較し、
多数結決論理をとる比較手段とを具備することを特徴と
する半導体メモリ。
（２）前記特定のメモリ領域を有するセルアレイの構成
は、ｋ行×ｎ列であり、前記第２のセルアレイは２つ有り、それぞれの構成は２
ｋ行×ｎ／２列であって行方向に並べられて配置されて
おり、前記２つの第２のセルアレイの行線は共通の第２の行デ
コーダにより選択され、前記２つの第２のセルアレイの列線は共通の第２の列デ
コーダにより選択されるように構成されてなることを特
徴とする請求項１記載の半導体メモリ。
（３）前記第１のセルアレイは行方向に複数個のセルア
レイにブロック分けされ、これに対応して前記第１の行
デコーダも行方向に複数個にブロック分けされ、前記複
数個のセルアレイにはそれぞれ独立した消去ゲートが設
けられ、それぞれ独立した消去ゲート信号が供給される
ように構成されてなることを特徴とする請求項１または
２記載の半導体メモリ。
（４）電気的に書換えが可能なメモリセルが配列されて
なる第１のセルアレイが、列方向に複数個のセルアレイ
にブロック分けされ、この複数個のセルアレイはそれぞ
れ独立した消去ゲートが設けられていてそれぞれ独立し
た消去ゲート信号が供給され、この第１のセルアレイのうちの特定のメモリ領域を有す
るセルアレイと同一の大きさのメモリ領域を有する少な
くとも２つ以上の第２のセルアレイが前記第１のセルア
レイと行方向に並べられて配置され、前記第１のセルアレイの打線および第２のセルアレイの
行線が１つの行デコーダにより共通に選択され、列デコーダにより前記第１のセルアレイのうちの特定の
メモリ領域を有するセルアレイの列線および第２のセル
アレイの列線が同時に選択され、または、その他のセル
アレイの列線が選択され、前記特定のメモリ領域を有す
るセルアレイおよび前記第２のセルアレイからのそれぞ
れの読出し出力が比較手段により比較されて多数決論理
がとられるように構成されてなることを特徴とする半導
体メモリ。
（５）電気的に書換えが可能なメモリセルが配列された
第１のセルアレイと、この第１のセルアレイの行線および列線をそれぞれ選択
する第１の行デコーダおよび第１の列デコーダと、前記第１のセルアレイのうちの特定のメモリ領域を有す
るセルアレイと同一の大きさのメモリ領域を有する少な
くとも２つ以上の第２のセルアレイと、この第２のセルアレイの行線および列線をそれぞれ選択
する第２の行デコーダおよび第２の列デコーダと、前記特定のメモリ領域を有するセルアレイおよび前記第
２のセルアレイからのそれぞれの読出し出力を比較し、
多数決論理をとる比較手段と、前記第１のセルアレイを
選択するためのアドレス領域を越える拡張されたアドレ
ス領域を指定するための付加アドレスバッファと、前記特定のメモリ領域のメモリセルに対する選択時にこ
の特定のメモリ領域に対すると同様に前記第２のセルア
レイのメモリセルを選択するように制御すると共に前記
比較手段による多数決論理をとるように制御する多数決
論理モードと、前記付加アドレスバッファから指定され
る拡張アドレスにより前記第２のセルアレイのメモリセ
ルを選択するように制御する拡張メモリモードとを切換
選択するモード切換手段とを具備することを特徴とする半導体メモリ。