JP4595225B2 - 物理量センサのトリミング回路 - Google Patents
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【発明の属する技術分野】
本発明は、特性調整用メモリの誤り訂正を行う物理量センサのトリミング回路に関するもので、圧力センサや加速度センサに用いて好適である。
【0002】
【従来の技術】
物理量センサのトリミング回路には、トリミングの設定を記憶するためのメモリ、つまり特性調整用メモリが備えられている。このメモリには、揮発性メモリとなるラッチと不揮発性メモリとなるPROMとが備えられており、トリミング時には、一旦、ラッチに対して仮書き込みを行った後、PROMに対して本書き込みを行うことで、トリミングの設定に応じたデータがメモリに記憶されるようになっている。
【0003】
従来では、トリミング回路のメモリに記憶するデータの誤りを訂正するために、多数決方式が採用されている。この多数決方式の誤り訂正について図7を参照して説明する。
【0004】
図7(a)は、多数決方式の誤り訂正の概念図、(b)は、入力と出力との対応関係を示した図表を示している。図7(a)に示すように、誤り訂正は、任意の3つのメモリに記憶されたデータを多数決判定部101に入力し、その3つのデータから多数決を採って、その結果を出力するという方法で行われる。このとき、トリミング設定時に同じデータが記憶される3つのメモリを選択し、多数決方式による誤り訂正が、基本的には、すべて同じデータが記憶されているという前提の下に行われるようになっている。このため、図7(a)に示すようにA1、A2、A3という3つのデータ入力に対して、出力Zは図7(b)に示されるような結果となる。
【0005】
そして、このような誤り訂正が図8で示されるようにトリミング回路に備えられたすべてのメモリに対して行われ、各多数決判定部101の出力がD/Aコンバータ102に入力されたのち、D/Aコンバータ102から入力データに応じたトリミング電圧が出力され、センサ素子への印加電圧やセンサ素子の出力電圧の調整が行われて、感度補償、オフセット補償およびオフセット温度特性補償が行われるようになっている。
【0006】
このような多数決方式の誤り判定によると、メモリのビット誤り率を10ppmとすれば、誤り訂正後における誤り率を0.0003ppmとすることができ、メモリに記憶されたデータの誤りを非常に小さくすることが可能となり、高信頼性を得ることができる。
【0007】
【発明が解決しようとする課題】
しかしながら、上記従来の方式では、すべてのメモリに対して多数決方式による誤り訂正を行っていることから、数多くの多数決判定部101が必要とされ、ビット効率(1ビット出力当りに必要な入力ビット数)が悪くなり、コスト高になるという問題がある。
【0008】
本発明は上記点に鑑みて、誤り判定の信頼性を確保しつつ、誤り判定におけるビット効率の向上を図ることを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、トリミング調整に関するデータを記憶するメモリを備えた複数のメモリブロック(9a)と、複数のメモリブロックそれぞれのメモリに記憶されたデータのうちの複数が入力され、該入力された複数のデータに対して多数決方式に基づいた誤り訂正を行う多数決判定部(91)と、複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、多数決判定部に入力されるデータとは異なる複数のデータが入力され、該入力された複数のデータに対してSEC方式に基づいた誤り判定を行うSEC判定部(92)とを有し、多数決判定部の出力とSEC判定部の出力とに対して重み付けを行い、多数決判定部の出力の方がSEC判定部の出力よりも高い重み付けとされていることを特徴としている。
【0010】
このように、多数決方式による誤り訂正とSEC方式による誤り訂正とを用い、これら各方式からの出力、つまり各方式からのデータ毎に重み付けを設けている。このため、全て高信頼性の多数決方式による誤り訂正を行わなくても、データの重要度に応じて物理量センサの障害を防止でき、誤り判定の信頼性を確保しつつ、ビット効率を向上させることができる。
【0011】
さらに、請求項2又は3に示すように、複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、多数決判定部に入力されるデータおよびSEC判定部に入力されるデータとは異なるデータが入力され、該入力されたデータをそのまま出力する無訂正部(93)を備え、無訂正部からの出力に対しても重み付けを行い、無訂正部の出力がSEC判定部の出力よりも重み付けが低くなるようにしてもよい。
【0012】
そして、請求項4に示すように、複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、重要度が最も高いものについては多数決判定部で誤り訂正を行い、次に重要度が高いものについてはSEC判定部で誤り判定を行い、残りについては無訂正部を介してそのまま出力するようにすればよい。
【0013】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0014】
【発明の実施の形態】
(第1実施形態)
図1に、本発明の一実施形態を適用した物理量センサのトリミング回路1を示す。また、図2に、図1に示すトリミング回路1の概略ブロック図を示す。以下、図1、図2に基づて、トリミング回路1の構成の説明を行う。
【0015】
物理量センサのトリミング回路1は、図1に示すように例えばピエゾ素子をブリッジ状に配置することで構成されたセンサ素子2における感度調整、オフセット調整、オフセット温度特性調整をトリミング調整によって行うものである。このトリミング回路1には、Vcc端子3、GND(接地)端子4、Vout端子5、およびTRIM端子6が備えられていると共に、制御信号分離回路部7、ロジック回路部8、トリミング電圧制御回路部9およびアナログ回路部10が備えられている。
【0016】
Vcc端子3およびGND端子4は、センサ駆動用およびトリミング調整用の電圧供給に用いられる端子で、Vout端子5は、センサ素子2からの出力に応じた電圧をセンサ出力として発生させる端子で、TRIM端子6は、トリミング調整用のTRIM信号を入力するための端子である。このTRIM端子6から入力されるTRIM信号が、クロック及びリセット用のClock/Reset信号、クロックに同期したHi(=VDD)レベル又はLow(=GND)レベルのデータを示すDATA信号、後述するようにトリミング電圧制御回路部9に備えられるEPROM等のメモリに印加するための高電圧VPPの入力のすべてを包含する信号となる。
【0017】
制御信号分離回路部7は、TRIM信号が入力されると、入力されたTRIM信号をClock信号とReset信号とDataIN信号とに分離する役割を果たす。この制御信号分離回路部7を介してロジック回路部8に各種信号が入力されるようになっている。この制御信号分離回路部7は、具体的には、図1に示すように直列接続された4つの分圧抵抗R1〜R4と、複数の分圧抵抗R1〜R4の各接続部A〜Cの電位とTRIM信号の電位とを大小比較する3つのコンパレータ11〜13とを有して構成され、コンパレータ11ではReset信号、コンパレータ12ではClock信号、コンパレータ13ではDataIN信号が取り出されるようになっている。
【0018】
ロジック回路部8は、制御信号分離回路部7によって分離された各種入力信号に基づき、トリミング電圧制御回路部9の各種制御を行うものである。具体的には、ロジック回路部8は、トリミング電圧制御回路部9に対してアドレスバス、モード制御信号を発生させると共に、トリミング電圧制御回路部9とのデータの収受を行い、トリミング電圧制御回路部9から受け取ったデータをDataOUT信号としてアナログ回路部10へ出力するようになっている。
【0019】
トリミング電圧制御回路部9はトリミング値制御回路部に相当する。このトリミング電圧制御回路部9では、ロジック回路部8からの各種制御信号に基づいてトリミング調整に関するデータを記憶し、記憶されたデータに基づいてセンサ出力をトリミング調整するためのトリミング電圧(トリミング値)を発生させる。図3に、このトリミング電圧制御回路9の詳細を示し、この図に基づいてトリミング電圧制御回路9についての説明を行う。
【0020】
トリミング電圧制御回路部9は、図3に示すように複数のメモリブロック9a、誤り訂正部9b、D/Aコンバータ9cによって構成されている。メモリブロック9aは、アドレスデコーダ、入出力コントローラ、ラッチ(揮発性メモリ)とPROM(不揮発性メモリ)とを備えたメモリを備えて構成されている。誤り訂正部9bは、少なくとも1つの多数決判定部91と、少なくとも1つのSEC(Single Error Correct)判定部92と、無訂正部93を備えて構成され、メモリに記憶されたデータの誤りを訂正する役割を果たしている。D/Aコンバータ9cは、誤り訂正後の出力をアナログ信号に変換するもので、このD/Aコンバータ9cの出力がトリミング電圧としてアナログ回路10に印加されるようになっている。
【0021】
このトリミング電圧制御回路部9では、まず、ロジック回路部8からのアドレスバスに基づいてメモリブロック9aのアドレスが選択されると共に、モード制御信号に基づいてラッチとPROMのいずれのメモリを制御するかが選択される。そして、データに基づいてメモリに対する書き込み、又は、読み出しの動作モードが設定される。この後、誤り訂正部9bにおいて、各メモリブロックのメモリに記憶されたデータの誤り判定が行われたのち、D/Aコンバータ9cにおいて、誤り訂正部9bからの入力に応じたトリミング電圧が出力されるようになっている。
【0022】
このトリミング電圧設定動作において、本実施形態では、誤り訂正部9bを上記構成としていることから、以下の効果を得ることができる。この効果について、誤り訂正部9bの詳細と共に説明する。
【0023】
上述したように、本実施形態における誤り訂正部9bは、少なくとも1つの多数決判定部91と少なくとも1つのSEC判定部92と、無訂正部93とを備えた構成としている。そして、このような構成に対して、メモリブロック9aに記憶されたデータをバイナリ値として使用することでデータの重み付けを行い、重みの高い方から順に多数決、SEC、無訂正の訂正方式を採用するようにしている。
【0024】
多数決判定部91は、上述した多数決方式による誤り訂正を行うもので、最も重み付けの高いデータ、例えば、物理量センサのシステム停止等の障害を引き起こす可能性がある最重要のデータにおける誤り判定を行う。この多数決判定部91からD/Aコンバータ9aへ送られるデータbn、bn-1は、SEC判定部92や無訂正部93よりも信頼性が高いものとなる。
【0025】
SEC判定部92は、SEC方式による誤り訂正を行うもので、例えば、物理量センサのシステムの性能低下を引き起こす可能性がある重要なデータにおける誤り判定を行う。このSEC方式は、DRAM等のメモリの誤り訂正として一般的に用いられているものである。
【0026】
図4にSEC判定部92の概略を示し、この図に基づきSEC方式について説明する。図4に示すように、nビットのデータ列(A1〜An)に対して、2m>n+mを満たすmビットのパリティビット(An+1〜An+m)を付加して誤り訂正を行うものである。すなわち、データ列に対して適切なパリティビットを与えれば、A1=Z1,…,An=Znとなる。このとき、A1〜An+mの中の1ビットが誤っていても、出力Zは変化しないようになっており、1ビットの誤りが訂正できるようになっている。
【0027】
このSEC方式での誤り訂正に関しては、さまざまな設計法があるが、ここでは、その一例として、n=15、m=5の最小重み符号、偶数重み符号、巡回性符号といった分類に属する回路形式を使っている。この場合、メモリビットの誤り率を10ppmとすれば、誤り訂正後の誤り率が0.019ppmとなる。従って、このSEC判定部92からD/Aコンバータ9bへ送られるデータbn−2〜b2は、多数決判定部91よりも信頼性が低いが、無訂正部93よりも信頼性が高いものとなる。
【0028】
また、無訂正部93は、メモリブロック9a内のメモリに記憶されたデータをそのままD/Aコンバータ9cに入力するものであり、例えば、物理量センサのシステムへの影響をほとんど引き起こさないような比較的重要でないデータが無訂正とされる。この無訂正部93からD/Aコンバータ9aへ送られるデータb1、b0は、多数決判定部91やSEC判定部92よりも信頼性の低いものとなる。
【0029】
そして、このように構成された誤り訂正部9cからD/Cコンバータ9cへの各入力をbn,bn-1,…,b2,b1,b0とすると、これらがバイナリ値として用いられ、データ毎に異なった重み付けが行われる。すなわち、D/Aコンバータ9cが出力するトリミング電圧Vが次式となる。
【0030】
【数1】
V=k1×(b0×20+b1×21+…+bn-1×2n-1)+k2
ただし、k1、k2は定数である。
【0031】
このように、データ毎に重み付けを行えば、D/Aコンバータ9cからの出力の影響がデータ毎に異なるようにできる。従って、データの重要度に応じて重み付けを行うことで、全て高信頼性の多数決方式による誤り訂正を行わなくても、データの重要度に応じて物理量センサの障害を防止することができる。これにより、誤り判定の信頼性を確保しつつ、ビット効率を向上させることができる。
【0032】
一方、トリミング電圧制御回路部9には、メモリに書き込みを行う際に、TRIM端子6を介して高電圧VPPが印加されるようになっている。この高電圧VPPを印加する際には大電流が流れる上、非印加時にはトリミング電圧制御回路部9に電源電圧を印加する必要があることから、TRIM端子6とトリミング電圧制御回路部9との間にダイオード14を設けると共に、電圧源(図1においては電圧VDDを供給する電源供給ライン)からの電圧VDDがダイオード15を介してトリミング電圧制御回路部9に印加されるようになっている。これにより、メモリへの書き込み時には高電圧VPPがトリミング電圧制御回路部9に印加され、書き込み時以外の時には定電圧源から電圧VDDがトリミング電圧制御回路部9に印加されるようになっている。
【0033】
アナログ回路部10は、物理量センサの外部に接続される3つの端子、すなわちVcc端子3とGND(接地)端子4とVout端子5に接続されている。このアナログ回路部10は、トリミング電圧制御回路部9からのトリミング電圧に基づいて、センサ素子2に印加する電圧を調整したり、センサ素子2からの出力を調整するものである。これらの調整により、最終的な感度調整、オフセット調整、オフセット温度特性調整が行われるようになっている。また、このアナログ回路部10には、ロジック回路部8から、DataOUT信号を受けて、Vout端子5からトリミング電圧制御回路部9のメモリに記憶されたデータの内容に応じた出力を発生させるようになっている。
【0034】
なお、TRIM端子6とGNDラインとの間に備えられたツェナーダイオード16は静電気保護のためのものであり、TRIM端子6とGNDラインとの間に備えられた抵抗17とMOSFET18のうち、抵抗17は入力保護のためであり、MOSFET18はプルダウン抵抗に相当するものである。また、ツェナーダイオード19は、TRIM端子6等からのノイズ等による過電圧をクランプするためのものであり、抵抗20は、クランプ時の電流制御のためのものである。
【0035】
続いて、このようなトリミング回路1を備えた物理量センサにおけるトリミング調整時のタイムチャートの一例を図5、図6に示し、この図に基づいて実際のトリミング調整についての説明を行う。
【0036】
図5に示すように、TRIM信号は、電圧VDDを4段階の電圧レベルに構成したものと、高電圧VPPとによって構成される。具体的には、GNDレベルによりロジックReset、VDD×1/3レベルによりロジックReset解除およびClockのLow、VDD×2/3レベルによりロジックReset解除およびClockのHiおよびデータのLow、VDDレベルによりロジックReset解除およびClockのHiおよびデータのHiの動作が行われ、高電圧VPPによってトリミング電圧制御回路部9におけるメモリへの書き込み動作が行われるようになっている。
【0037】
このため、TRIM信号がGNDレベルからVDD×1/3レベルに上げられると、Reset信号が解除(Low)となり、その後は、VDD×1/3レベルよりも高いレベルに上げられるとClock信号がHiになる。そして、このClock信号と同期して、VDD×2/3の時にはDataIN信号がLow、VDDレベルの時にはDataIN信号がHiとなる。
【0038】
このようにしてTRIM信号からDataIN信号が取り出されると、図中に示したように、DataIN信号に基づいて、例えば最初に動作モードがセットされた後、各アドレス毎、つまり各メモリブロック9a毎に順に、そのメモリブロック9a内のメモリに対して、その動作モードを行うか否かが決定される。そして、メモリに対して書き込みを行う時には、図6に示されるように、TRIM信号として電源電圧VDDよりも高い高電圧VPPが用いられ、トリミング電圧制御回路部9に備えられたメモリに高電圧VPPが印加されるようになっている。
【0039】
このようなトリミング調整中において、ロジック回路部8とトリミング電圧制御回路部9とのデータの収受が行われると、ロジック回路部8からDataOUT信号として出力され、アナログ回路部10を介してVout端子5から出力される。
【0040】
以上説明したように、本実施形態に示す物理量センサのトリミング回路においては、誤り訂正部9bを多数決判定部91とSEC判定部92と無訂正部93とによって構成し、データ毎に重み付けを設けるようにしている。このため、全て高信頼性の多数決方式による誤り訂正を行わなくても、データの重要度に応じて物理量センサの障害を防止でき、誤り判定の信頼性を確保しつつ、ビット効率を向上させることができる。
【0041】
(他の実施形態)
上記実施形態では、誤り訂正部9bを多数決判定部91とSEC判定部92と無訂正部93とによって構成しているが、多数決判定部91とSEC判定部92とによって構成しても構わない。
【図面の簡単な説明】
【図1】本発明の第1実施形態における物理量センサのトリミング回路1の全体構成を示す図である。
【図2】図1に示すトリミング回路1の概略ブロック図を示す図である。
【図3】図1に示すトリミング回路1のトリミング電圧制御回路部9の詳細を示した図である。
【図4】SEC方式の概略を示した図である。
【図5】図1、図2に示すトリミング回路1におけるトリミング調整時の各信号のタイムチャートを示した図である。
【図6】図1、図2に示すトリミング回路1におけるトリミング調整時の各信号のタイムチャートを示した図である。
【図7】(a)は、従来の誤り訂正に用いられる多数決方式の概略を示した図であり、(b)は、入力と出力との対応関係を示した図表である。
【図8】従来の物理量センサにおける誤り訂正部のブロック構成を示した図である。
【符号の説明】
1…トリミング回路、2…センサ素子、7…信号分離回路部、
8…ロジック回路部、9…トリミング電圧制御回路部、9a…メモリブロック、
9b…誤り訂正部、9c…D/Aコンバータ、10…アナログ回路部、
91…多数決判定部、92…SEC判定部、93…無訂正部。
Claims (4)
- 物理量センサの特性をトリミング調整するトリミング回路において、
前記トリミング調整に関するデータを記憶するメモリを備えた複数のメモリブロック(9a)と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうちの複数が入力され、該入力された複数のデータに対して多数決方式に基づいた誤り訂正を行う多数決判定部(91)と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、前記多数決判定部に入力されるデータとは異なる複数のデータが入力され、該入力された複数のデータに対してSEC方式に基づいた誤り判定を行うSEC判定部(92)とを有し、
前記多数決判定部の出力と前記SEC判定部の出力とに対して重み付けを行い、前記多数決判定部の出力の方が前記SEC判定部の出力よりも高い重み付けとされていることを特徴とする物理量センサのトリミング回路。 - 前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、前記多数決判定部に入力されるデータおよび前記SEC判定部に入力されるデータとは異なるデータが入力され、該入力されたデータをそのまま出力する無訂正部(93)を有し、
前記無訂正部からの出力に対しても重み付けが行われており、該無訂正部の出力が前記SEC判定部の出力よりも重み付けが低くされていることを特徴とする請求項1に記載の物理量センサのトリミング回路。 - センサ素子(2)への供給電圧の調整、若しくは前記センサ素子の出力電圧の調整の少なくとも一方を行うアナログ回路部(10)と、
前記アナログ回路部によって行われる前記センサ素子への供給電圧の調整、若しくは前記センサ素子の出力電圧の調整の調整量の設定を行うトリミング値を発生し、該トリミング値に関するデータをメモリに記憶するように構成されたトリミング値制御回路部(9)と、
前記トリミング値制御回路部に対して、前記トリミング値に関するデータの収受を行うロジック回路部(8)とを備えてなる物理量センサのトリミング回路であって、
前記トリミング値制御回路部は、
前記トリミング値に関するデータを記憶するメモリを備えた複数のメモリブロック(9a)と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうちの複数が入力され、該入力された複数のデータに対して多数決方式に基づいた誤り訂正を行う多数決判定部(91)と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、前記多数決判定部に入力されるデータとは異なる複数のデータが入力され、該入力された複数のデータに対してSEC方式に基づいた誤り判定を行うSEC判定部(92)と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、前記多数決判定部に入力されるデータおよび前記SEC判定部に入力されるデータとは異なるデータが入力され、該入力されたデータをそのまま出力する無訂正部(93)とを有し、
前記多数決判定部の出力、前記SEC判定部の出力、および前記無訂正部の出力に対して重み付けを行い、前記多数決判定部の出力の方が前記SEC判定部の出力よりも高い重み付けとされ、かつ前記SEC判定部の出力の方が前記無訂正判定部の出力よりも高い重み付けとされていることを特徴とする物理量センサのトリミング回路。 - 前記複数のメモリブロックそれぞれのメモリに記憶されたデータは、重要度が最も高いものは前記多数決判定部で誤り訂正が行われ、次に重要度が高いものは前記SEC判定部で誤り判定が行われ、残りが前記無訂正部を介してそのまま出力されるようになっていることを特徴とする請求項2又は3に記載の物理量センサのトリミング回路。
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