JP2002288046A - 物理量センサのトリミング回路 - Google Patents
物理量センサのトリミング回路Info
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- JP2002288046A JP2002288046A JP2001090985A JP2001090985A JP2002288046A JP 2002288046 A JP2002288046 A JP 2002288046A JP 2001090985 A JP2001090985 A JP 2001090985A JP 2001090985 A JP2001090985 A JP 2001090985A JP 2002288046 A JP2002288046 A JP 2002288046A
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Abstract
(57)【要約】
【課題】 誤り判定の信頼性を確保しつつ、誤り判定に
おけるビット効率の向上を図る。 【解決手段】 最重要なデータに対して多数決方式に基
づいた誤り訂正を行う多数決判定部９１と、重要なデー
タに対してＳＥＣ方式に基づいた誤り判定を行うＳＥＣ
判定部９２と、残りのデータをそのまま出力する無訂正
部９３とを備える。そして、多数決判定部９１の出力、
ＳＥＣ判定部９２の出力、および無訂正部９３の出力に
対して重み付けを行い、多数決判定部９１の出力の方が
ＳＥＣ判定部９２の出力よりも高い重み付けとされるよ
うにすると共に、ＳＥＣ判定部９２の出力の方が無訂正
部９３の出力よりも高い重み付けとされるようにする。
おけるビット効率の向上を図る。 【解決手段】 最重要なデータに対して多数決方式に基
づいた誤り訂正を行う多数決判定部９１と、重要なデー
タに対してＳＥＣ方式に基づいた誤り判定を行うＳＥＣ
判定部９２と、残りのデータをそのまま出力する無訂正
部９３とを備える。そして、多数決判定部９１の出力、
ＳＥＣ判定部９２の出力、および無訂正部９３の出力に
対して重み付けを行い、多数決判定部９１の出力の方が
ＳＥＣ判定部９２の出力よりも高い重み付けとされるよ
うにすると共に、ＳＥＣ判定部９２の出力の方が無訂正
部９３の出力よりも高い重み付けとされるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、特性調整用メモリ
の誤り訂正を行う物理量センサのトリミング回路に関す
るもので、圧力センサや加速度センサに用いて好適であ
る。
の誤り訂正を行う物理量センサのトリミング回路に関す
るもので、圧力センサや加速度センサに用いて好適であ
る。
【０００２】
【従来の技術】物理量センサのトリミング回路には、ト
リミングの設定を記憶するためのメモリ、つまり特性調
整用メモリが備えられている。このメモリには、揮発性
メモリとなるラッチと不揮発性メモリとなるＰＲＯＭと
が備えられており、トリミング時には、一旦、ラッチに
対して仮書き込みを行った後、ＰＲＯＭに対して本書き
込みを行うことで、トリミングの設定に応じたデータが
メモリに記憶されるようになっている。
リミングの設定を記憶するためのメモリ、つまり特性調
整用メモリが備えられている。このメモリには、揮発性
メモリとなるラッチと不揮発性メモリとなるＰＲＯＭと
が備えられており、トリミング時には、一旦、ラッチに
対して仮書き込みを行った後、ＰＲＯＭに対して本書き
込みを行うことで、トリミングの設定に応じたデータが
メモリに記憶されるようになっている。
【０００３】従来では、トリミング回路のメモリに記憶
するデータの誤りを訂正するために、多数決方式が採用
されている。この多数決方式の誤り訂正について図７を
参照して説明する。
するデータの誤りを訂正するために、多数決方式が採用
されている。この多数決方式の誤り訂正について図７を
参照して説明する。
【０００４】図７（ａ）は、多数決方式の誤り訂正の概
念図、（ｂ）は、入力と出力との対応関係を示した図表
を示している。図７（ａ）に示すように、誤り訂正は、
任意の３つのメモリに記憶されたデータを多数決判定部
１０１に入力し、その３つのデータから多数決を採っ
て、その結果を出力するという方法で行われる。このと
き、トリミング設定時に同じデータが記憶される３つの
メモリを選択し、多数決方式による誤り訂正が、基本的
には、すべて同じデータが記憶されているという前提の
下に行われるようになっている。このため、図７（ａ）
に示すようにＡ１、Ａ２、Ａ３という３つのデータ入力
に対して、出力Ｚは図７（ｂ）に示されるような結果と
なる。
念図、（ｂ）は、入力と出力との対応関係を示した図表
を示している。図７（ａ）に示すように、誤り訂正は、
任意の３つのメモリに記憶されたデータを多数決判定部
１０１に入力し、その３つのデータから多数決を採っ
て、その結果を出力するという方法で行われる。このと
き、トリミング設定時に同じデータが記憶される３つの
メモリを選択し、多数決方式による誤り訂正が、基本的
には、すべて同じデータが記憶されているという前提の
下に行われるようになっている。このため、図７（ａ）
に示すようにＡ１、Ａ２、Ａ３という３つのデータ入力
に対して、出力Ｚは図７（ｂ）に示されるような結果と
なる。
【０００５】そして、このような誤り訂正が図８で示さ
れるようにトリミング回路に備えられたすべてのメモリ
に対して行われ、各多数決判定部１０１の出力がＤ／Ａ
コンバータ１０２に入力されたのち、Ｄ／Ａコンバータ
１０２から入力データに応じたトリミング電圧が出力さ
れ、センサ素子への印加電圧やセンサ素子の出力電圧の
調整が行われて、感度補償、オフセット補償およびオフ
セット温度特性補償が行われるようになっている。
れるようにトリミング回路に備えられたすべてのメモリ
に対して行われ、各多数決判定部１０１の出力がＤ／Ａ
コンバータ１０２に入力されたのち、Ｄ／Ａコンバータ
１０２から入力データに応じたトリミング電圧が出力さ
れ、センサ素子への印加電圧やセンサ素子の出力電圧の
調整が行われて、感度補償、オフセット補償およびオフ
セット温度特性補償が行われるようになっている。
【０００６】このような多数決方式の誤り判定による
と、メモリのビット誤り率を１０ｐｐｍとすれば、誤り
訂正後における誤り率を０．０００３ｐｐｍとすること
ができ、メモリに記憶されたデータの誤りを非常に小さ
くすることが可能となり、高信頼性を得ることができ
る。
と、メモリのビット誤り率を１０ｐｐｍとすれば、誤り
訂正後における誤り率を０．０００３ｐｐｍとすること
ができ、メモリに記憶されたデータの誤りを非常に小さ
くすることが可能となり、高信頼性を得ることができ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の方式では、すべてのメモリに対して多数決方式によ
る誤り訂正を行っていることから、数多くの多数決判定
部１０１が必要とされ、ビット効率（１ビット出力当り
に必要な入力ビット数）が悪くなり、コスト高になると
いう問題がある。
来の方式では、すべてのメモリに対して多数決方式によ
る誤り訂正を行っていることから、数多くの多数決判定
部１０１が必要とされ、ビット効率（１ビット出力当り
に必要な入力ビット数）が悪くなり、コスト高になると
いう問題がある。
【０００８】本発明は上記点に鑑みて、誤り判定の信頼
性を確保しつつ、誤り判定におけるビット効率の向上を
図ることを目的とする。
性を確保しつつ、誤り判定におけるビット効率の向上を
図ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、トリミング調整に関す
るデータを記憶するメモリを備えた複数のメモリブロッ
ク（９ａ）と、複数のメモリブロックそれぞれのメモリ
に記憶されたデータのうちの複数が入力され、該入力さ
れた複数のデータに対して多数決方式に基づいた誤り訂
正を行う多数決判定部（９１）と、複数のメモリブロッ
クそれぞれのメモリに記憶されたデータのうち、多数決
判定部に入力されるデータとは異なる複数のデータが入
力され、該入力された複数のデータに対してＳＥＣ方式
に基づいた誤り判定を行うＳＥＣ判定部（９２）とを有
し、多数決判定部の出力とＳＥＣ判定部の出力とに対し
て重み付けを行い、多数決判定部の出力の方がＳＥＣ判
定部の出力よりも高い重み付けとされていることを特徴
としている。
め、請求項１に記載の発明では、トリミング調整に関す
るデータを記憶するメモリを備えた複数のメモリブロッ
ク（９ａ）と、複数のメモリブロックそれぞれのメモリ
に記憶されたデータのうちの複数が入力され、該入力さ
れた複数のデータに対して多数決方式に基づいた誤り訂
正を行う多数決判定部（９１）と、複数のメモリブロッ
クそれぞれのメモリに記憶されたデータのうち、多数決
判定部に入力されるデータとは異なる複数のデータが入
力され、該入力された複数のデータに対してＳＥＣ方式
に基づいた誤り判定を行うＳＥＣ判定部（９２）とを有
し、多数決判定部の出力とＳＥＣ判定部の出力とに対し
て重み付けを行い、多数決判定部の出力の方がＳＥＣ判
定部の出力よりも高い重み付けとされていることを特徴
としている。
【００１０】このように、多数決方式による誤り訂正と
ＳＥＣ方式による誤り訂正とを用い、これら各方式から
の出力、つまり各方式からのデータ毎に重み付けを設け
ている。このため、全て高信頼性の多数決方式による誤
り訂正を行わなくても、データの重要度に応じて物理量
センサの障害を防止でき、誤り判定の信頼性を確保しつ
つ、ビット効率を向上させることができる。
ＳＥＣ方式による誤り訂正とを用い、これら各方式から
の出力、つまり各方式からのデータ毎に重み付けを設け
ている。このため、全て高信頼性の多数決方式による誤
り訂正を行わなくても、データの重要度に応じて物理量
センサの障害を防止でき、誤り判定の信頼性を確保しつ
つ、ビット効率を向上させることができる。
【００１１】さらに、請求項２又は３に示すように、複
数のメモリブロックそれぞれのメモリに記憶されたデー
タのうち、多数決判定部に入力されるデータおよびＳＥ
Ｃ判定部に入力されるデータとは異なるデータが入力さ
れ、該入力されたデータをそのまま出力する無訂正部
（９３）を備え、無訂正部からの出力に対しても重み付
けを行い、無訂正部の出力がＳＥＣ判定部の出力よりも
重み付けが低くなるようにしてもよい。
数のメモリブロックそれぞれのメモリに記憶されたデー
タのうち、多数決判定部に入力されるデータおよびＳＥ
Ｃ判定部に入力されるデータとは異なるデータが入力さ
れ、該入力されたデータをそのまま出力する無訂正部
（９３）を備え、無訂正部からの出力に対しても重み付
けを行い、無訂正部の出力がＳＥＣ判定部の出力よりも
重み付けが低くなるようにしてもよい。
【００１２】そして、請求項４に示すように、複数のメ
モリブロックそれぞれのメモリに記憶されたデータのう
ち、重要度が最も高いものについては多数決判定部で誤
り訂正を行い、次に重要度が高いものについてはＳＥＣ
判定部で誤り判定を行い、残りについては無訂正部を介
してそのまま出力するようにすればよい。
モリブロックそれぞれのメモリに記憶されたデータのう
ち、重要度が最も高いものについては多数決判定部で誤
り訂正を行い、次に重要度が高いものについてはＳＥＣ
判定部で誤り判定を行い、残りについては無訂正部を介
してそのまま出力するようにすればよい。
【００１３】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１４】
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態を適用した物理量センサのトリミング回路
１を示す。また、図２に、図１に示すトリミング回路１
の概略ブロック図を示す。以下、図１、図２に基づて、
トリミング回路１の構成の説明を行う。
の一実施形態を適用した物理量センサのトリミング回路
１を示す。また、図２に、図１に示すトリミング回路１
の概略ブロック図を示す。以下、図１、図２に基づて、
トリミング回路１の構成の説明を行う。
【００１５】物理量センサのトリミング回路１は、図１
に示すように例えばピエゾ素子をブリッジ状に配置する
ことで構成されたセンサ素子２における感度調整、オフ
セット調整、オフセット温度特性調整をトリミング調整
によって行うものである。このトリミング回路１には、
Ｖｃｃ端子３、ＧＮＤ（接地）端子４、Ｖｏｕｔ端子
５、およびＴＲＩＭ端子６が備えられていると共に、制
御信号分離回路部７、ロジック回路部８、トリミング電
圧制御回路部９およびアナログ回路部１０が備えられて
いる。
に示すように例えばピエゾ素子をブリッジ状に配置する
ことで構成されたセンサ素子２における感度調整、オフ
セット調整、オフセット温度特性調整をトリミング調整
によって行うものである。このトリミング回路１には、
Ｖｃｃ端子３、ＧＮＤ（接地）端子４、Ｖｏｕｔ端子
５、およびＴＲＩＭ端子６が備えられていると共に、制
御信号分離回路部７、ロジック回路部８、トリミング電
圧制御回路部９およびアナログ回路部１０が備えられて
いる。
【００１６】Ｖｃｃ端子３およびＧＮＤ端子４は、セン
サ駆動用およびトリミング調整用の電圧供給に用いられ
る端子で、Ｖｏｕｔ端子５は、センサ素子２からの出力
に応じた電圧をセンサ出力として発生させる端子で、Ｔ
ＲＩＭ端子６は、トリミング調整用のＴＲＩＭ信号を入
力するための端子である。このＴＲＩＭ端子６から入力
されるＴＲＩＭ信号が、クロック及びリセット用のＣｌ
ｏｃｋ／Ｒｅｓｅｔ信号、クロックに同期したＨｉ（＝
ＶＤＤ）レベル又はＬｏｗ（＝ＧＮＤ）レベルのデータ
を示すＤＡＴＡ信号、後述するようにトリミング電圧制
御回路部９に備えられるＥＰＲＯＭ等のメモリに印加す
るための高電圧ＶＰＰの入力のすべてを包含する信号と
なる。
サ駆動用およびトリミング調整用の電圧供給に用いられ
る端子で、Ｖｏｕｔ端子５は、センサ素子２からの出力
に応じた電圧をセンサ出力として発生させる端子で、Ｔ
ＲＩＭ端子６は、トリミング調整用のＴＲＩＭ信号を入
力するための端子である。このＴＲＩＭ端子６から入力
されるＴＲＩＭ信号が、クロック及びリセット用のＣｌ
ｏｃｋ／Ｒｅｓｅｔ信号、クロックに同期したＨｉ（＝
ＶＤＤ）レベル又はＬｏｗ（＝ＧＮＤ）レベルのデータ
を示すＤＡＴＡ信号、後述するようにトリミング電圧制
御回路部９に備えられるＥＰＲＯＭ等のメモリに印加す
るための高電圧ＶＰＰの入力のすべてを包含する信号と
なる。
【００１７】制御信号分離回路部７は、ＴＲＩＭ信号が
入力されると、入力されたＴＲＩＭ信号をＣｌｏｃｋ信
号とＲｅｓｅｔ信号とＤａｔａＩＮ信号とに分離する役
割を果たす。この制御信号分離回路部７を介してロジッ
ク回路部８に各種信号が入力されるようになっている。
この制御信号分離回路部７は、具体的には、図１に示す
ように直列接続された４つの分圧抵抗Ｒ１〜Ｒ４と、複
数の分圧抵抗Ｒ１〜Ｒ４の各接続部Ａ〜Ｃの電位とＴＲ
ＩＭ信号の電位とを大小比較する３つのコンパレータ１
１〜１３とを有して構成され、コンパレータ１１ではＲ
ｅｓｅｔ信号、コンパレータ１２ではＣｌｏｃｋ信号、
コンパレータ１３ではＤａｔａＩＮ信号が取り出される
ようになっている。
入力されると、入力されたＴＲＩＭ信号をＣｌｏｃｋ信
号とＲｅｓｅｔ信号とＤａｔａＩＮ信号とに分離する役
割を果たす。この制御信号分離回路部７を介してロジッ
ク回路部８に各種信号が入力されるようになっている。
この制御信号分離回路部７は、具体的には、図１に示す
ように直列接続された４つの分圧抵抗Ｒ１〜Ｒ４と、複
数の分圧抵抗Ｒ１〜Ｒ４の各接続部Ａ〜Ｃの電位とＴＲ
ＩＭ信号の電位とを大小比較する３つのコンパレータ１
１〜１３とを有して構成され、コンパレータ１１ではＲ
ｅｓｅｔ信号、コンパレータ１２ではＣｌｏｃｋ信号、
コンパレータ１３ではＤａｔａＩＮ信号が取り出される
ようになっている。
【００１８】ロジック回路部８は、制御信号分離回路部
７によって分離された各種入力信号に基づき、トリミン
グ電圧制御回路部９の各種制御を行うものである。具体
的には、ロジック回路部８は、トリミング電圧制御回路
部９に対してアドレスバス、モード制御信号を発生させ
ると共に、トリミング電圧制御回路部９とのデータの収
受を行い、トリミング電圧制御回路部９から受け取った
データをＤａｔａＯＵＴ信号としてアナログ回路部１０
へ出力するようになっている。
７によって分離された各種入力信号に基づき、トリミン
グ電圧制御回路部９の各種制御を行うものである。具体
的には、ロジック回路部８は、トリミング電圧制御回路
部９に対してアドレスバス、モード制御信号を発生させ
ると共に、トリミング電圧制御回路部９とのデータの収
受を行い、トリミング電圧制御回路部９から受け取った
データをＤａｔａＯＵＴ信号としてアナログ回路部１０
へ出力するようになっている。
【００１９】トリミング電圧制御回路部９はトリミング
値制御回路部に相当する。このトリミング電圧制御回路
部９では、ロジック回路部８からの各種制御信号に基づ
いてトリミング調整に関するデータを記憶し、記憶され
たデータに基づいてセンサ出力をトリミング調整するた
めのトリミング電圧（トリミング値）を発生させる。図
３に、このトリミング電圧制御回路９の詳細を示し、こ
の図に基づいてトリミング電圧制御回路９についての説
明を行う。
値制御回路部に相当する。このトリミング電圧制御回路
部９では、ロジック回路部８からの各種制御信号に基づ
いてトリミング調整に関するデータを記憶し、記憶され
たデータに基づいてセンサ出力をトリミング調整するた
めのトリミング電圧（トリミング値）を発生させる。図
３に、このトリミング電圧制御回路９の詳細を示し、こ
の図に基づいてトリミング電圧制御回路９についての説
明を行う。
【００２０】トリミング電圧制御回路部９は、図３に示
すように複数のメモリブロック９ａ、誤り訂正部９ｂ、
Ｄ／Ａコンバータ９ｃによって構成されている。メモリ
ブロック９ａは、アドレスデコーダ、入出力コントロー
ラ、ラッチ（揮発性メモリ）とＰＲＯＭ（不揮発性メモ
リ）とを備えたメモリを備えて構成されている。誤り訂
正部９ｂは、少なくとも１つの多数決判定部９１と、少
なくとも１つのＳＥＣ（Single Error Correct）判定
部９２と、無訂正部９３を備えて構成され、メモリに記
憶されたデータの誤りを訂正する役割を果たしている。
Ｄ／Ａコンバータ９ｃは、誤り訂正後の出力をアナログ
信号に変換するもので、このＤ／Ａコンバータ９ｃの出
力がトリミング電圧としてアナログ回路１０に印加され
るようになっている。
すように複数のメモリブロック９ａ、誤り訂正部９ｂ、
Ｄ／Ａコンバータ９ｃによって構成されている。メモリ
ブロック９ａは、アドレスデコーダ、入出力コントロー
ラ、ラッチ（揮発性メモリ）とＰＲＯＭ（不揮発性メモ
リ）とを備えたメモリを備えて構成されている。誤り訂
正部９ｂは、少なくとも１つの多数決判定部９１と、少
なくとも１つのＳＥＣ（Single Error Correct）判定
部９２と、無訂正部９３を備えて構成され、メモリに記
憶されたデータの誤りを訂正する役割を果たしている。
Ｄ／Ａコンバータ９ｃは、誤り訂正後の出力をアナログ
信号に変換するもので、このＤ／Ａコンバータ９ｃの出
力がトリミング電圧としてアナログ回路１０に印加され
るようになっている。
【００２１】このトリミング電圧制御回路部９では、ま
ず、ロジック回路部８からのアドレスバスに基づいてメ
モリブロック９ａのアドレスが選択されると共に、モー
ド制御信号に基づいてラッチとＰＲＯＭのいずれのメモ
リを制御するかが選択される。そして、データに基づい
てメモリに対する書き込み、又は、読み出しの動作モー
ドが設定される。この後、誤り訂正部９ｂにおいて、各
メモリブロックのメモリに記憶されたデータの誤り判定
が行われたのち、Ｄ／Ａコンバータ９ｃにおいて、誤り
訂正部９ｂからの入力に応じたトリミング電圧が出力さ
れるようになっている。
ず、ロジック回路部８からのアドレスバスに基づいてメ
モリブロック９ａのアドレスが選択されると共に、モー
ド制御信号に基づいてラッチとＰＲＯＭのいずれのメモ
リを制御するかが選択される。そして、データに基づい
てメモリに対する書き込み、又は、読み出しの動作モー
ドが設定される。この後、誤り訂正部９ｂにおいて、各
メモリブロックのメモリに記憶されたデータの誤り判定
が行われたのち、Ｄ／Ａコンバータ９ｃにおいて、誤り
訂正部９ｂからの入力に応じたトリミング電圧が出力さ
れるようになっている。
【００２２】このトリミング電圧設定動作において、本
実施形態では、誤り訂正部９ｂを上記構成としているこ
とから、以下の効果を得ることができる。この効果につ
いて、誤り訂正部９ｂの詳細と共に説明する。
実施形態では、誤り訂正部９ｂを上記構成としているこ
とから、以下の効果を得ることができる。この効果につ
いて、誤り訂正部９ｂの詳細と共に説明する。
【００２３】上述したように、本実施形態における誤り
訂正部９ｂは、少なくとも１つの多数決判定部９１と少
なくとも１つのＳＥＣ判定部９２と、無訂正部９３とを
備えた構成としている。そして、このような構成に対し
て、メモリブロック９ａに記憶されたデータをバイナリ
値として使用することでデータの重み付けを行い、重み
の高い方から順に多数決、ＳＥＣ、無訂正の訂正方式を
採用するようにしている。
訂正部９ｂは、少なくとも１つの多数決判定部９１と少
なくとも１つのＳＥＣ判定部９２と、無訂正部９３とを
備えた構成としている。そして、このような構成に対し
て、メモリブロック９ａに記憶されたデータをバイナリ
値として使用することでデータの重み付けを行い、重み
の高い方から順に多数決、ＳＥＣ、無訂正の訂正方式を
採用するようにしている。
【００２４】多数決判定部９１は、上述した多数決方式
による誤り訂正を行うもので、最も重み付けの高いデー
タ、例えば、物理量センサのシステム停止等の障害を引
き起こす可能性がある最重要のデータにおける誤り判定
を行う。この多数決判定部９１からＤ／Ａコンバータ９
ａへ送られるデータｂn、ｂn-1は、ＳＥＣ判定部９２や
無訂正部９３よりも信頼性が高いものとなる。
による誤り訂正を行うもので、最も重み付けの高いデー
タ、例えば、物理量センサのシステム停止等の障害を引
き起こす可能性がある最重要のデータにおける誤り判定
を行う。この多数決判定部９１からＤ／Ａコンバータ９
ａへ送られるデータｂn、ｂn-1は、ＳＥＣ判定部９２や
無訂正部９３よりも信頼性が高いものとなる。
【００２５】ＳＥＣ判定部９２は、ＳＥＣ方式による誤
り訂正を行うもので、例えば、物理量センサのシステム
の性能低下を引き起こす可能性がある重要なデータにお
ける誤り判定を行う。このＳＥＣ方式は、ＤＲＡＭ等の
メモリの誤り訂正として一般的に用いられているもので
ある。
り訂正を行うもので、例えば、物理量センサのシステム
の性能低下を引き起こす可能性がある重要なデータにお
ける誤り判定を行う。このＳＥＣ方式は、ＤＲＡＭ等の
メモリの誤り訂正として一般的に用いられているもので
ある。
【００２６】図４にＳＥＣ判定部９２の概略を示し、こ
の図に基づきＳＥＣ方式について説明する。図４に示す
ように、ｎビットのデータ列（Ａ1〜Ａn）に対して、２
ｍ＞ｎ＋ｍを満たすｍビットのパリティビット（Ａn+1
〜Ａn+m）を付加して誤り訂正を行うものである。すな
わち、データ列に対して適切なパリティビットを与えれ
ば、Ａ1＝Ｚ1，…，Ａn＝Ｚnとなる。このとき、Ａ1〜
Ａn+mの中の１ビットが誤っていても、出力Ｚは変化し
ないようになっており、１ビットの誤りが訂正できるよ
うになっている。
の図に基づきＳＥＣ方式について説明する。図４に示す
ように、ｎビットのデータ列（Ａ1〜Ａn）に対して、２
ｍ＞ｎ＋ｍを満たすｍビットのパリティビット（Ａn+1
〜Ａn+m）を付加して誤り訂正を行うものである。すな
わち、データ列に対して適切なパリティビットを与えれ
ば、Ａ1＝Ｚ1，…，Ａn＝Ｚnとなる。このとき、Ａ1〜
Ａn+mの中の１ビットが誤っていても、出力Ｚは変化し
ないようになっており、１ビットの誤りが訂正できるよ
うになっている。
【００２７】このＳＥＣ方式での誤り訂正に関しては、
さまざまな設計法があるが、ここでは、その一例とし
て、ｎ＝１５、ｍ＝５の最小重み符号、偶数重み符号、
巡回性符号といった分類に属する回路形式を使ってい
る。この場合、メモリビットの誤り率を１０ｐｐｍとす
れば、誤り訂正後の誤り率が０．０１９ｐｐｍとなる。
従って、このＳＥＣ判定部９２からＤ／Ａコンバータ９
ｂへ送られるデータｂｎ−２〜ｂ２は、多数決判定部９
１よりも信頼性が低いが、無訂正部９３よりも信頼性が
高いものとなる。
さまざまな設計法があるが、ここでは、その一例とし
て、ｎ＝１５、ｍ＝５の最小重み符号、偶数重み符号、
巡回性符号といった分類に属する回路形式を使ってい
る。この場合、メモリビットの誤り率を１０ｐｐｍとす
れば、誤り訂正後の誤り率が０．０１９ｐｐｍとなる。
従って、このＳＥＣ判定部９２からＤ／Ａコンバータ９
ｂへ送られるデータｂｎ−２〜ｂ２は、多数決判定部９
１よりも信頼性が低いが、無訂正部９３よりも信頼性が
高いものとなる。
【００２８】また、無訂正部９３は、メモリブロック９
ａ内のメモリに記憶されたデータをそのままＤ／Ａコン
バータ９ｃに入力するものであり、例えば、物理量セン
サのシステムへの影響をほとんど引き起こさないような
比較的重要でないデータが無訂正とされる。この無訂正
部９３からＤ／Ａコンバータ９ａへ送られるデータｂ
１、ｂ０は、多数決判定部９１やＳＥＣ判定部９２より
も信頼性の低いものとなる。
ａ内のメモリに記憶されたデータをそのままＤ／Ａコン
バータ９ｃに入力するものであり、例えば、物理量セン
サのシステムへの影響をほとんど引き起こさないような
比較的重要でないデータが無訂正とされる。この無訂正
部９３からＤ／Ａコンバータ９ａへ送られるデータｂ
１、ｂ０は、多数決判定部９１やＳＥＣ判定部９２より
も信頼性の低いものとなる。
【００２９】そして、このように構成された誤り訂正部
９ｃからＤ／Ｃコンバータ９ｃへの各入力をｂn，
ｂn-1，…，ｂ2，ｂ1，ｂ0とすると、これらがバイナリ
値として用いられ、データ毎に異なった重み付けが行わ
れる。すなわち、Ｄ／Ａコンバータ９ｃが出力するトリ
ミング電圧Ｖが次式となる。
９ｃからＤ／Ｃコンバータ９ｃへの各入力をｂn，
ｂn-1，…，ｂ2，ｂ1，ｂ0とすると、これらがバイナリ
値として用いられ、データ毎に異なった重み付けが行わ
れる。すなわち、Ｄ／Ａコンバータ９ｃが出力するトリ
ミング電圧Ｖが次式となる。
【００３０】
【数１】Ｖ＝ｋ1×（ｂ0×２0＋ｂ1×２1＋…＋ｂn-1×
２n-1）＋ｋ2 ただし、ｋ1、ｋ2は定数である。
２n-1）＋ｋ2 ただし、ｋ1、ｋ2は定数である。
【００３１】このように、データ毎に重み付けを行え
ば、Ｄ／Ａコンバータ９ｃからの出力の影響がデータ毎
に異なるようにできる。従って、データの重要度に応じ
て重み付けを行うことで、全て高信頼性の多数決方式に
よる誤り訂正を行わなくても、データの重要度に応じて
物理量センサの障害を防止することができる。これによ
り、誤り判定の信頼性を確保しつつ、ビット効率を向上
させることができる。
ば、Ｄ／Ａコンバータ９ｃからの出力の影響がデータ毎
に異なるようにできる。従って、データの重要度に応じ
て重み付けを行うことで、全て高信頼性の多数決方式に
よる誤り訂正を行わなくても、データの重要度に応じて
物理量センサの障害を防止することができる。これによ
り、誤り判定の信頼性を確保しつつ、ビット効率を向上
させることができる。
【００３２】一方、トリミング電圧制御回路部９には、
メモリに書き込みを行う際に、ＴＲＩＭ端子６を介して
高電圧ＶＰＰが印加されるようになっている。この高電
圧ＶＰＰを印加する際には大電流が流れる上、非印加時
にはトリミング電圧制御回路部９に電源電圧を印加する
必要があることから、ＴＲＩＭ端子６とトリミング電圧
制御回路部９との間にダイオード１４を設けると共に、
電圧源（図１においては電圧ＶＤＤを供給する電源供給
ライン）からの電圧ＶＤＤがダイオード１５を介してト
リミング電圧制御回路部９に印加されるようになってい
る。これにより、メモリへの書き込み時には高電圧ＶＰ
Ｐがトリミング電圧制御回路部９に印加され、書き込み
時以外の時には定電圧源から電圧ＶＤＤがトリミング電
圧制御回路部９に印加されるようになっている。
メモリに書き込みを行う際に、ＴＲＩＭ端子６を介して
高電圧ＶＰＰが印加されるようになっている。この高電
圧ＶＰＰを印加する際には大電流が流れる上、非印加時
にはトリミング電圧制御回路部９に電源電圧を印加する
必要があることから、ＴＲＩＭ端子６とトリミング電圧
制御回路部９との間にダイオード１４を設けると共に、
電圧源（図１においては電圧ＶＤＤを供給する電源供給
ライン）からの電圧ＶＤＤがダイオード１５を介してト
リミング電圧制御回路部９に印加されるようになってい
る。これにより、メモリへの書き込み時には高電圧ＶＰ
Ｐがトリミング電圧制御回路部９に印加され、書き込み
時以外の時には定電圧源から電圧ＶＤＤがトリミング電
圧制御回路部９に印加されるようになっている。
【００３３】アナログ回路部１０は、物理量センサの外
部に接続される３つの端子、すなわちＶｃｃ端子３とＧ
ＮＤ（接地）端子４とＶｏｕｔ端子５に接続されてい
る。このアナログ回路部１０は、トリミング電圧制御回
路部９からのトリミング電圧に基づいて、センサ素子２
に印加する電圧を調整したり、センサ素子２からの出力
を調整するものである。これらの調整により、最終的な
感度調整、オフセット調整、オフセット温度特性調整が
行われるようになっている。また、このアナログ回路部
１０には、ロジック回路部８から、ＤａｔａＯＵＴ信号
を受けて、Ｖｏｕｔ端子５からトリミング電圧制御回路
部９のメモリに記憶されたデータの内容に応じた出力を
発生させるようになっている。
部に接続される３つの端子、すなわちＶｃｃ端子３とＧ
ＮＤ（接地）端子４とＶｏｕｔ端子５に接続されてい
る。このアナログ回路部１０は、トリミング電圧制御回
路部９からのトリミング電圧に基づいて、センサ素子２
に印加する電圧を調整したり、センサ素子２からの出力
を調整するものである。これらの調整により、最終的な
感度調整、オフセット調整、オフセット温度特性調整が
行われるようになっている。また、このアナログ回路部
１０には、ロジック回路部８から、ＤａｔａＯＵＴ信号
を受けて、Ｖｏｕｔ端子５からトリミング電圧制御回路
部９のメモリに記憶されたデータの内容に応じた出力を
発生させるようになっている。
【００３４】なお、ＴＲＩＭ端子６とＧＮＤラインとの
間に備えられたツェナーダイオード１６は静電気保護の
ためのものであり、ＴＲＩＭ端子６とＧＮＤラインとの
間に備えられた抵抗１７とＭＯＳＦＥＴ１８のうち、抵
抗１７は入力保護のためであり、ＭＯＳＦＥＴ１８はプ
ルダウン抵抗に相当するものである。また、ツェナーダ
イオード１９は、ＴＲＩＭ端子６等からのノイズ等によ
る過電圧をクランプするためのものであり、抵抗２０
は、クランプ時の電流制御のためのものである。
間に備えられたツェナーダイオード１６は静電気保護の
ためのものであり、ＴＲＩＭ端子６とＧＮＤラインとの
間に備えられた抵抗１７とＭＯＳＦＥＴ１８のうち、抵
抗１７は入力保護のためであり、ＭＯＳＦＥＴ１８はプ
ルダウン抵抗に相当するものである。また、ツェナーダ
イオード１９は、ＴＲＩＭ端子６等からのノイズ等によ
る過電圧をクランプするためのものであり、抵抗２０
は、クランプ時の電流制御のためのものである。
【００３５】続いて、このようなトリミング回路１を備
えた物理量センサにおけるトリミング調整時のタイムチ
ャートの一例を図５、図６に示し、この図に基づいて実
際のトリミング調整についての説明を行う。
えた物理量センサにおけるトリミング調整時のタイムチ
ャートの一例を図５、図６に示し、この図に基づいて実
際のトリミング調整についての説明を行う。
【００３６】図５に示すように、ＴＲＩＭ信号は、電圧
ＶＤＤを４段階の電圧レベルに構成したものと、高電圧
ＶＰＰとによって構成される。具体的には、ＧＮＤレベ
ルによりロジックＲｅｓｅｔ、ＶＤＤ×１／３レベルに
よりロジックＲｅｓｅｔ解除およびＣｌｏｃｋのＬｏ
ｗ、ＶＤＤ×２／３レベルによりロジックＲｅｓｅｔ解
除およびＣｌｏｃｋのＨｉおよびデータのＬｏｗ、ＶＤ
ＤレベルによりロジックＲｅｓｅｔ解除およびＣｌｏｃ
ｋのＨｉおよびデータのＨｉの動作が行われ、高電圧Ｖ
ＰＰによってトリミング電圧制御回路部９におけるメモ
リへの書き込み動作が行われるようになっている。
ＶＤＤを４段階の電圧レベルに構成したものと、高電圧
ＶＰＰとによって構成される。具体的には、ＧＮＤレベ
ルによりロジックＲｅｓｅｔ、ＶＤＤ×１／３レベルに
よりロジックＲｅｓｅｔ解除およびＣｌｏｃｋのＬｏ
ｗ、ＶＤＤ×２／３レベルによりロジックＲｅｓｅｔ解
除およびＣｌｏｃｋのＨｉおよびデータのＬｏｗ、ＶＤ
ＤレベルによりロジックＲｅｓｅｔ解除およびＣｌｏｃ
ｋのＨｉおよびデータのＨｉの動作が行われ、高電圧Ｖ
ＰＰによってトリミング電圧制御回路部９におけるメモ
リへの書き込み動作が行われるようになっている。
【００３７】このため、ＴＲＩＭ信号がＧＮＤレベルか
らＶＤＤ×１／３レベルに上げられると、Ｒｅｓｅｔ信
号が解除（Ｌｏｗ）となり、その後は、ＶＤＤ×１／３
レベルよりも高いレベルに上げられるとＣｌｏｃｋ信号
がＨｉになる。そして、このＣｌｏｃｋ信号と同期し
て、ＶＤＤ×２／３の時にはＤａｔａＩＮ信号がＬｏ
ｗ、ＶＤＤレベルの時にはＤａｔａＩＮ信号がＨｉとな
る。
らＶＤＤ×１／３レベルに上げられると、Ｒｅｓｅｔ信
号が解除（Ｌｏｗ）となり、その後は、ＶＤＤ×１／３
レベルよりも高いレベルに上げられるとＣｌｏｃｋ信号
がＨｉになる。そして、このＣｌｏｃｋ信号と同期し
て、ＶＤＤ×２／３の時にはＤａｔａＩＮ信号がＬｏ
ｗ、ＶＤＤレベルの時にはＤａｔａＩＮ信号がＨｉとな
る。
【００３８】このようにしてＴＲＩＭ信号からＤａｔａ
ＩＮ信号が取り出されると、図中に示したように、Ｄａ
ｔａＩＮ信号に基づいて、例えば最初に動作モードがセ
ットされた後、各アドレス毎、つまり各メモリブロック
９ａ毎に順に、そのメモリブロック９ａ内のメモリに対
して、その動作モードを行うか否かが決定される。そし
て、メモリに対して書き込みを行う時には、図６に示さ
れるように、ＴＲＩＭ信号として電源電圧ＶＤＤよりも
高い高電圧ＶＰＰが用いられ、トリミング電圧制御回路
部９に備えられたメモリに高電圧ＶＰＰが印加されるよ
うになっている。
ＩＮ信号が取り出されると、図中に示したように、Ｄａ
ｔａＩＮ信号に基づいて、例えば最初に動作モードがセ
ットされた後、各アドレス毎、つまり各メモリブロック
９ａ毎に順に、そのメモリブロック９ａ内のメモリに対
して、その動作モードを行うか否かが決定される。そし
て、メモリに対して書き込みを行う時には、図６に示さ
れるように、ＴＲＩＭ信号として電源電圧ＶＤＤよりも
高い高電圧ＶＰＰが用いられ、トリミング電圧制御回路
部９に備えられたメモリに高電圧ＶＰＰが印加されるよ
うになっている。
【００３９】このようなトリミング調整中において、ロ
ジック回路部８とトリミング電圧制御回路部９とのデー
タの収受が行われると、ロジック回路部８からＤａｔａ
ＯＵＴ信号として出力され、アナログ回路部１０を介し
てＶｏｕｔ端子５から出力される。
ジック回路部８とトリミング電圧制御回路部９とのデー
タの収受が行われると、ロジック回路部８からＤａｔａ
ＯＵＴ信号として出力され、アナログ回路部１０を介し
てＶｏｕｔ端子５から出力される。
【００４０】以上説明したように、本実施形態に示す物
理量センサのトリミング回路においては、誤り訂正部９
ｂを多数決判定部９１とＳＥＣ判定部９２と無訂正部９
３とによって構成し、データ毎に重み付けを設けるよう
にしている。このため、全て高信頼性の多数決方式によ
る誤り訂正を行わなくても、データの重要度に応じて物
理量センサの障害を防止でき、誤り判定の信頼性を確保
しつつ、ビット効率を向上させることができる。
理量センサのトリミング回路においては、誤り訂正部９
ｂを多数決判定部９１とＳＥＣ判定部９２と無訂正部９
３とによって構成し、データ毎に重み付けを設けるよう
にしている。このため、全て高信頼性の多数決方式によ
る誤り訂正を行わなくても、データの重要度に応じて物
理量センサの障害を防止でき、誤り判定の信頼性を確保
しつつ、ビット効率を向上させることができる。
【００４１】（他の実施形態）上記実施形態では、誤り
訂正部９ｂを多数決判定部９１とＳＥＣ判定部９２と無
訂正部９３とによって構成しているが、多数決判定部９
１とＳＥＣ判定部９２とによって構成しても構わない。
訂正部９ｂを多数決判定部９１とＳＥＣ判定部９２と無
訂正部９３とによって構成しているが、多数決判定部９
１とＳＥＣ判定部９２とによって構成しても構わない。
【図１】本発明の第１実施形態における物理量センサの
トリミング回路１の全体構成を示す図である。
トリミング回路１の全体構成を示す図である。
【図２】図１に示すトリミング回路１の概略ブロック図
を示す図である。
を示す図である。
【図３】図１に示すトリミング回路１のトリミング電圧
制御回路部９の詳細を示した図である。
制御回路部９の詳細を示した図である。
【図４】ＳＥＣ方式の概略を示した図である。
【図５】図１、図２に示すトリミング回路１におけるト
リミング調整時の各信号のタイムチャートを示した図で
ある。
リミング調整時の各信号のタイムチャートを示した図で
ある。
【図６】図１、図２に示すトリミング回路１におけるト
リミング調整時の各信号のタイムチャートを示した図で
ある。
リミング調整時の各信号のタイムチャートを示した図で
ある。
【図７】（ａ）は、従来の誤り訂正に用いられる多数決
方式の概略を示した図であり、（ｂ）は、入力と出力と
の対応関係を示した図表である。
方式の概略を示した図であり、（ｂ）は、入力と出力と
の対応関係を示した図表である。
【図８】従来の物理量センサにおける誤り訂正部のブロ
ック構成を示した図である。
ック構成を示した図である。
１…トリミング回路、２…センサ素子、７…信号分離回
路部、８…ロジック回路部、９…トリミング電圧制御回
路部、９ａ…メモリブロック、９ｂ…誤り訂正部、９ｃ
…Ｄ／Ａコンバータ、１０…アナログ回路部、９１…多
数決判定部、９２…ＳＥＣ判定部、９３…無訂正部。
路部、８…ロジック回路部、９…トリミング電圧制御回
路部、９ａ…メモリブロック、９ｂ…誤り訂正部、９ｃ
…Ｄ／Ａコンバータ、１０…アナログ回路部、９１…多
数決判定部、９２…ＳＥＣ判定部、９３…無訂正部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 13/37 Ｇ０１Ｄ 3/02 Ｎ Ｆターム(参考） 2F055 AA40 BB20 CC60 DD20 EE11 FF02 FF13 FF18 GG32 GG33 GG34 2F075 AA02 AA08 BB04 BB05 5B018 GA02 HA06 HA15 NA05 QA14 5J065 AC03 AE02 AH06 AH11 AH15 AH16
Claims (4)
- 【請求項１】 物理量センサの特性をトリミング調整す
るトリミング回路において、 前記トリミング調整に関するデータを記憶するメモリを
備えた複数のメモリブロック（９ａ）と、 前記複数のメモリブロックそれぞれのメモリに記憶され
たデータのうちの複数が入力され、該入力された複数の
データに対して多数決方式に基づいた誤り訂正を行う多
数決判定部（９１）と、 前記複数のメモリブロックそれぞれのメモリに記憶され
たデータのうち、前記多数決判定部に入力されるデータ
とは異なる複数のデータが入力され、該入力された複数
のデータに対してＳＥＣ方式に基づいた誤り判定を行う
ＳＥＣ判定部（９２）とを有し、 前記多数決判定部の出力と前記ＳＥＣ判定部の出力とに
対して重み付けを行い、前記多数決判定部の出力の方が
前記ＳＥＣ判定部の出力よりも高い重み付けとされてい
ることを特徴とする物理量センサのトリミング回路。 - 【請求項２】 前記複数のメモリブロックそれぞれのメ
モリに記憶されたデータのうち、前記多数決判定部に入
力されるデータおよび前記ＳＥＣ判定部に入力されるデ
ータとは異なるデータが入力され、該入力されたデータ
をそのまま出力する無訂正部（９３）を有し、 前記無訂正部からの出力に対しても重み付けが行われて
おり、該無訂正部の出力が前記ＳＥＣ判定部の出力より
も重み付けが低くされていることを特徴とする請求項１
に記載の物理量センサのトリミング回路。 - 【請求項３】 センサ素子（２）への供給電圧の調整、
若しくは前記センサ素子の出力電圧の調整の少なくとも
一方を行うアナログ回路部（１０）と、 前記アナログ回路部によって行われる前記センサ素子へ
の供給電圧の調整、若しくは前記センサ素子の出力電圧
の調整の調整量の設定を行うトリミング値を発生し、該
トリミング値に関するデータをメモリに記憶するように
構成されたトリミング値制御回路部（９）と、 前記トリミング値制御回路部に対して、前記トリミング
値に関するデータの収受を行うロジック回路部（８）と
を備えてなる物理量センサのトリミング回路であって、 前記トリミング値制御回路部は、 前記トリミング値に関するデータを記憶するメモリを備
えた複数のメモリブロック（９ａ）と、 前記複数のメモリブロックそれぞれのメモリに記憶され
たデータのうちの複数が入力され、該入力された複数の
データに対して多数決方式に基づいた誤り訂正を行う多
数決判定部（９１）と、 前記複数のメモリブロックそれぞれのメモリに記憶され
たデータのうち、前記多数決判定部に入力されるデータ
とは異なる複数のデータが入力され、該入力された複数
のデータに対してＳＥＣ方式に基づいた誤り判定を行う
ＳＥＣ判定部（９２）と、 前記複数のメモリブロックそれぞれのメモリに記憶され
たデータのうち、前記多数決判定部に入力されるデータ
および前記ＳＥＣ判定部に入力されるデータとは異なる
データが入力され、該入力されたデータをそのまま出力
する無訂正部（９３）とを有し、 前記多数決判定部の出力、前記ＳＥＣ判定部の出力、お
よび前記無訂正部の出力に対して重み付けを行い、前記
多数決判定部の出力の方が前記ＳＥＣ判定部の出力より
も高い重み付けとされ、かつ前記ＳＥＣ判定部の出力の
方が前記無訂正判定部の出力よりも高い重み付けとされ
ていることを特徴とする物理量センサのトリミング回
路。 - 【請求項４】 前記複数のメモリブロックそれぞれのメ
モリに記憶されたデータは、重要度が最も高いものは前
記多数決判定部で誤り訂正が行われ、次に重要度が高い
ものは前記ＳＥＣ判定部で誤り判定が行われ、残りが前
記無訂正部を介してそのまま出力されるようになってい
ることを特徴とする請求項２又は３に記載の物理量セン
サのトリミング回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090985A JP4595225B2 (ja) | 2001-03-27 | 2001-03-27 | 物理量センサのトリミング回路 |
| US10/095,081 US6718275B2 (en) | 2001-03-19 | 2002-03-12 | Trimming circuit for a physical quantity sensor |
| DE10211596A DE10211596B4 (de) | 2001-03-19 | 2002-03-15 | Abstimmschaltung für einen Sensor für eine physikalische Grösse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090985A JP4595225B2 (ja) | 2001-03-27 | 2001-03-27 | 物理量センサのトリミング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002288046A true JP2002288046A (ja) | 2002-10-04 |
| JP4595225B2 JP4595225B2 (ja) | 2010-12-08 |
Family
ID=18945687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001090985A Expired - Fee Related JP4595225B2 (ja) | 2001-03-19 | 2001-03-27 | 物理量センサのトリミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4595225B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2017208698A1 (ja) * | 2016-06-03 | 2018-10-04 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192099A (ja) * | 1988-10-28 | 1990-07-27 | Toshiba Corp | 半導体メモリ |
| JPH07262795A (ja) * | 1994-03-23 | 1995-10-13 | Toshiba Corp | 不揮発性半導体メモリ |
-
2001
- 2001-03-27 JP JP2001090985A patent/JP4595225B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2017208698A1 (ja) * | 2016-06-03 | 2018-10-04 | 富士電機株式会社 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP4595225B2 (ja) | 2010-12-08 |
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