KR101175230B1 - 아날로그 디지탈 변환 장치 - Google Patents

Abstract

본 발명은 아날로그 디지탈 변환 장치에 관한 것으로, 특히 EPROM(Erasable Programmable Read Only Memory)과 아날로그 디지탈 변환기(Analog to Digital Converter; 이하 ADC)가 함께 내장된 시스템 온 칩에서 특정 오프셋 보정 회로를 별도로 구비하지 않고 오프셋 전압을 보정할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 테스트 시에 ADC의 오프셋 전압을 측정하여 EPROM의 특정 영역에 저장하고 아날로그 신호를 디지탈 신호로 변환한 이후에 그 디지탈 신호에서 EPROM에 저장된 오프셋 전압을 가감하여 오프셋 전압을 보정하기 때문에 큰 면적을 차지하는 보정회로를 사용하지 않으면서도 AD 변환 시간을 줄일 수 있도록 한다.

Description

아날로그 디지탈 변환 장치{Analog to digital converter}

도 1은 종래 기술에 따른 아날로그 디지탈 변환 장치를 나타낸 블록도.

도 2는 본 발명에 따른 아날로그 디지탈 변환 장치를 나타낸 블록도.

도 3은 도 2에 도시된 아날로그 디지탈 변환 장치에서 오프셋 전압 보정부의 상세 구성도.

도 4는 도 2에 도시된 아날로그 디지탈 변환 장치에서 오프셋 전압을 측정하기 위한 테스트 동작을 나타낸 순서도.

본 발명은 오프셋 전압(off-set voltage)을 보정하는 아날로그 디지탈 변환장치(analog to digital converter; 이하 ADC)에 관한 것으로, 보다 상세하게는 EPROM(Erasable Programmable Read Only Memory)과 아날로그 디지탈 변환기(Analog to Digital Converter; 이하 ADC)가 함께 내장된 시스템 온 칩에서 특정 오프셋 보정 회로를 별도로 구비하지 않고 오프셋 전압을 보정할 수 있도록 하는 기술이다.

아날로그-디지탈 변환은, 계속해서 변화하는 신호(아날로그)가 그것의 본질적인 내용은 달라지지 않은 채, 여러 수준의 신호(디지탈)로 바뀌어지는 전자적 처 리과정이다.

아날로그 디지탈 변환기(Analog to Digital Converter)는 보통 ADC 또는 A/D Converter로 불리는 장치이다. ADC는 아날로그 신호를 디지탈 신호로 바꾸는 변환 장치 즉, 연속적인 값을 표현하는 아날로그 형태로 구성된 신호를 입력받아서 이산적인 양의 값을 표현하는 디지탈 형태의 신호로 변환하여 주는 장치를 말한다.

이와 반대로 디지탈 신호를 아날로그 신호로 변환하는 장치를 DAC(Digital to Analog Converter)라고 한다.

도 1은 종래 기술에 따른 ADC를 나타낸 블록도이다.

종래 기술에 따른 ADC는 차동증폭기(1), 디지탈 아날로그 변환부(Digital to Analog Converter; 이하 DAC)(2), SAR(Successive Approximate Register)(3), 및 보정부(Calibration)(4)를 포함한다.

먼저, 입력 아날로그 신호 IAN가 인가되면, SAR(3)은 디지탈 신호의 최상위 비트(이하 MSB;Most Significant bit)를 '1'로 설정하고 나머지 비트는 '0'으로 설정한다. DAC(2)는 SAR(3)로부터 인가되는 디지탈 신호를 아날로그 신호 AN로 변환하여 차동증폭기(1)에 출력한다.

그리고, 차동증폭기(1)는 DAC(2)로부터 출력된 아날로그 신호 AN와 입력된 아날로그 신호 IAN를 비교한다. 이때, 차동증폭기(1)의 비교 결과 DAC(2)로부터 출력된 아날로그 신호 AN가 입력된 아날로그 신호 IAN보다 크면 디지탈 신호의 MSB를 '0'으로 설정하고, 작으면 '1'의 상태를 유지한다.

이어서, SAR(3)은 디지탈 신호의 MSB 다음 비트의 값을 '1'로 설정한다. 그 리고, DAC(2)는 SAR(3)로부터 인가되는 디지탈 신호를 아날로그 신호 AN로 변환하여 차동증폭기(1)에 출력한다. 또한, 차동증폭기(1)는 DAC(2)로부터 출력된 아날로그 신호 AN와 입력된 아날로그 신호 IAN를 비교한다.

이때, 차동증폭기(1)의 비교 결과 DAC(2)로부터 출력된 아날로그 신호 AN가 입력된 아날로그 신호 IAN 보다 크면 디지탈 신호의 MSB 다음 비트를 '0'으로 설정하고, 작으면 '1'의 상태를 유지한다.

이와 같은 방법으로 디지탈 신호의 최하위 비트(이하 LSB;Least Significant Bit)까지 값이 결정되면, 부수적인 변환과정을 거쳐 보정부(4)를 통해 오프셋 전압이 제거된다.

이와 같이 종래 기술에 따른 ADC는 오프셋 전압을 보정 회로를 통해서 보정한다. 그런데, 이러한 보정 회로는 면적이 매우 큰 소자로써, ADC의 면적을 증가시키는 주요 원인이 된다.

또한, 보정 회로를 이용하여 오프셋 전압을 보정하기 위해서는 부수적인 클럭을 사용하여 변환 동작과는 별도의 추가적인 보정 동작을 진행하여야 하기 때문에 변환 시간이 증가되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히 별도의 보정 회로를 사용하지 않고 테스트 시에 오프셋 전압을 측정하여 EPROM에 저장하고 아날로그 신호를 디지탈 신호로 변환한 후 EPROM에 저장된 오프셋 전압을 반영하여 오프셋 전압을 보정하도록 하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 오프셋 전압을 보정하는 ADC는, 입력된 제 1 아날로그 신호의 전압 레벨을 제어하는 전압 제어부; 제 1 아날로그 신호와 제 2 아날로그 신호를 비교하는 차동증폭기; 차동증폭기로부터 출력된 아날로그 신호를 해당하는 디지탈 값으로 변환하여 순차적으로 공급하는 SAR(Successive Approximate Register); SAR에 의해 공급된 디지탈 값을 변환하여 제 2 아날로그 신호를 발생하는 디지탈/아날로그 변환부; 및 테스트시 측정된 오프셋전압을 저장하고, 제 1 아날로그 신호에 해당하는 디지탈 값에 오프셋전압을 반영하여 디지탈 신호를 출력하는 오프셋전압 보정부를 구비함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 아날로그 디지탈 변환 장치(Analog to Digital Converter; 이하 ADC)를 나타낸 블록도이다.

본 발명에 따른 ADC는 전압 제어부(10), 차동증폭기(20), 디지탈 아날로그 변환부(Digital to Analog Converter; 이하 DAC)(30), SAR(Successive Approximate Register)(40), 및 오프셋 전압 보정부(COM;Contented off-set memory)(50)를 포함한다.

여기서, 전압 제어부(10)는 풀업 구동소자인 PMOS트랜지스터 P1와, 풀다운 구동소자인 NMOS트랜지스터 N1을 구비한다. PMOS트랜지스터 P1는 전원전압 VDD 인가단과 입력 아날로그 신호 IAN의 입력단 사이에 연결되어 게이트 단자를 통해 오프셋 인에이블 신호 TOENb(Top Off-set Enable bar)가 인가된다. 이러한 PMOS트랜지스터 P1는 탑 오프셋(Top Off-set) 전압을 측정하기 위해 사용된다.

그리고, NMOS트랜지스터 N1는 입력 아날로그 신호 IAN의 입력단과 접지전압단 사이에 연결되어 게이트 단자를 통해 오프셋 인에이블 신호 BOEN(Bottom Off-set Enable)가 인가된다. 이러한 NMOS트랜지스터 N1는 버텀 오프셋(Bottom Off-set) 전압을 측정하기 위해 사용된다.

도 3은 도 2에 도시된 ADC에서 오프셋 전압 보정부(50)를 나타낸 상세 블록도이다.

오프셋 전압 보정부(50)는 테스트 시에 기준 디지탈 값과 실제 변환된 디지탈 값을 비교하는 비교부(51), 비교부(51)에 의해 결정된 오프셋 전압을 저장하는 EPROM 오프셋 전압 보정부(COM;Contented off-set memory)(52), 변환된 디지탈 값에 오프셋전압을 반영하기 위한 설정수단(53,54), 변환된 디지탈 값을 저장하는 ADC 레지스터(55)를 포함한다.

여기서, 설정수단은 오프셋전압 값이 양의 값을 갖는 경우 변환된 디지탈 값에서 오프셋전압을 감산하는 감산기(53)와, 오프셋전압 값이 음의 값을 갖는 경우 변환된 디지탈 값에서 오프셋전압을 가산하는 가산기(54)를 포함한다.

이와 같이 구성된 본 발명에 따른 ADC의 동작을 도 2 및 도 3을 참조하여 설명하면 다음과 같다.

먼저, 리셋신호 RESET의 인가시 테스트 시에 측정되어 오프셋전압 보정부(40)의 EPROM 오프셋 전압 보정부(52)에 저장된 오프셋전압을 리드한다. 이때, 오프셋 전압이 양의 방향인지 음의 방향인지에 따라 감산기(53) 또는 가산기(54) 중 어느 하나를 선택한다.

그리고, SAR(40)은 차동증폭기(20)로부터 인가되는 아날로그 신호를 변환하여 순차적인 디지탈 신호를 생성한다. 즉, SAR(40)는 차동증폭기(20)를 통해 아날로그 신호 IAN가 입력되면 디지탈 값 AD<(N-1):0>의 최상위 비트(MSB)를 '1'로 설정하고 나머지 모든 비트는 '0'으로 설정한다.

또한, DAC(30)는 디지탈 값 AD<(N-1):0>에 해당하는 아날로그 신호 AN를 생성한다. 차동증폭기(20)는 DAC(30)로부터 출력된 아날로그 신호 AN와 입력된 아날로그 신호 IAN를 비교한다.

이때, SAR(40)은 DAC(30)로부터 출력된 아날로그 신호 AN가 입력된 아날로그 신호 IAN 보다 크면 디지탈 값 AD<(N-1):0>의 MSB를 '0'으로 설정하고, 작으면 '1'의 상태를 유지한다.

이어서, SAR(40)은 디지탈 값 AD<(N-1):0>의 MSB 다음 비트의 값을 '1'로 설정한다. 그리고, 차동증폭기(20)는 DAC(30)로부터 출력된 아날로그 신호 AN와 입력된 아날로그 신호 IAN를 비교한다.

이때, SAR(40)은 DAC(30)로부터 출력된 아날로그 신호 AN가 입력된 아날로그 신호 IAN 보다 크면 디지탈 값 AD<(N-1):0>의 MSB 다음 비트를 '0'으로 설정하고, 작으면 '1'의 상태를 유지한다.

이와 같은 방법으로 디지탈 값 AD<(N-1):0>의 LSB까지 값이 결정되면, 오프셋 전압 보정부(50)는 입력 아날로그 신호 IAN에 대한 디지탈 값을 결정하여 ADC 레지스터(55)에 저장한다.

이어서, ADC 레지스터(55)에 저장된 변환된 디지탈 값은 미리 선택된 감산기(53) 또는 가산기(54)에 의해 EPROM 오프셋 전압 보정부(52)에 미리 저장된 오프셋 전압을 반영하여 최종적인 디지탈 신호를 출력한다.

한편, 오프셋 전압은 테스트에 의해 측정되는데 그 측정 방법을 설명하면 다음과 같다.

도 4는 도 2에 도시된 ADC에서 오프셋전압을 측정하기 위한 테스트 동작을 나타낸 순서도이다.

먼저, 최초 ADC의 테스트시 오프셋 인에이블 신호 TOENb가 로우가 되면 PMOS트랜지스터 P1가 턴온되어 입력 아날로그 신호 IAN의 값이 전원전압 VDD 값으로 입력된다.(단계 S1).

그리고, SAR(40)는 디지탈 값 AD<(N-1):0>의 MSB를 '1'로 설정하고 나머지 비트는 '0'으로 설정한다. DAC(30)는 디지탈 값 AD<(N-1):0>에 해당하는 아날로그 신호 AN를 생성하여 차동증폭기(20)에 출력한다.

차동증폭기(20)는 DAC(30)로부터 출력된 아날로그 신호 AN와 입력된 아날로그 신호 IAN를 비교한다. 이때, DAC(30)로부터 출력된 아날로그 신호 AN가 입력된 아날로그 신호 IAN 보다 크면 디지탈 값 AD<(N-1):0>의 MSB를 '0'으로 설정하고, 작으면 '1'의 상태를 유지한다.

이어서, SAR(40)은 디지탈 값 AD<(N-1):0>의 MSB 다음 비트의 값을 '1'로 설정한다. 그리고, 차동증폭기(20)는 DAC(30)로부터 출력된 아날로그 신호 AN와 입력된 아날로그 신호 IAN를 비교한다.

이때, SAR(40)은 DAC(30)로부터 출력된 아날로그 신호 AN가 입력된 아날로그 신호 IAN 보다 크면 디지탈 값 AD<(N-1):0>의 MSB 다음 비트를 '0'으로 설정하고, 작으면 '1'의 상태를 유지한다.

이와 같은 방법으로 디지탈 값 AD<(N-1):0>의 LSB까지 값이 결정되면, 입력 아날로그 신호 IAN에 대한 디지탈 값을 결정하여 오프셋 전압 보정부(50)의 ADC 레지스터(55)에 저장한다.(단계 S2)

비교부(51)는 ADC 레지스터(55)에 저장된 값과 입력된 아날로그 신호 IAN에 대한 값(VDD)을 비교하여 그 차이에 해당하는 탑(Top) 오프셋 전압을 결정한다(단계 S3).

이어서, 오프셋 인에이블 신호 BOEN가 하이가 되면 NMOS트랜지스터 N1가 턴온되어 입력 아날로그 신호 IAN의 값이 접지전압 VSS 값으로 입력된다.(단계 S4).

그리고, SAR(40)는 디지탈 값 AD<(N-1):0>의 MSB를 '1'로 설정하고 나머지 비트는 '0'으로 설정한다. DAC(30)는 디지탈 값 AD<(N-1):0>에 해당하는 아날로그 신호 AN를 생성하여 차동증폭기(20)에 출력한다.

차동증폭기(20)는 DAC(30)로부터 출력된 아날로그 신호 AN와 입력된 아날로그 신호 IAN를 비교한다. 그리고, 상술된 방법으로 디지탈 값 AD<(N-1):0>의 LSB까지 값이 결정되면, 입력 아날로그 신호 IAN에 대한 디지탈 값을 결정하여 오프셋 전압 보정부(50)의 ADC 레지스터(55)에 저장한다.(단계 S5)

그리고, 비교부(51)는 ADC 레지스터(55)에 저장된 값과 입력된 아날로그 신호 IAN에 대한 값(VSS)을 비교하여 그 차이에 해당하는 버텀(Bottom) 오프셋 전압을 결정한다(단계 S6).

이후에, 비교부(51)에 의해 결정된 탑 오프셋 전압과 버텀 오프셋 전압 중 큰 오프셋 전압에 해당하는 디지탈 값을 EPROM 오프셋 전압 보정부(52)에 저장한다.(단계 S7).

그리고, EPROM 오프셋 전압 보정부(52)에 저장된 오프셋전압을 리드한다(단계 S8). 그리고, EPROM 오프셋 전압 보정부(52)에 오프셋전압이 정상적으로 저장되었는지 확인하여(단계 S9) 패일(fail)인 경우 특정 횟수(Max1) 동안 결정된 오프셋전압을 다시 저장한다(단계 S10,S11). 이때, 특정 횟수(Max1) 동안 정상적으로 저장되지 않은 경우는 패일 칩으로 결정한다(단계 S17).

반면에, 오프셋전압이 EPROM 오프셋 전압 보정부(52)에 정상적으로 저장된 경우 리셋신호 RESET가 인가되어 EPROM 오프셋 전압 보정부(52)에 저장된 오프셋전압을 리드한다.(단계 S12).

이후에, 입력 아날로그 신호 IAN의 값을 반전압(1/2VDD)으로 설정하여 다시 입력한다(단계 S13). 여기서, 반전압(1/2VDD)의 이상적인 디지탈 값은 MSB만 '1'이고 나머지 비트는 모두 '0'인 값이다.

그리고, EPROM 오프셋 전압 보정부(52)에 저장된 오프셋전압을 반영하여 정상적인 아날로그 디지탈 변환을 수행한다.(단계 S14)

여기서, AD 변환이 정상적으로 수행되었는지의 여부를 판단하여(단계 S15) 정상적으로 수행된 경우 정상 칩으로 분류하고(단계 S16), 정상적으로 수행되지 않을 경우 패일 칩으로 패일 칩으로 분류한다(단계 S17).

이와 같이 본원발명은 오프셋전압을 보정회로를 사용하여 보정하는 것이 아니라 테스트시에 오프셋전압을 측정하여 오프셋전압을 EPROM 오프셋 전압 보정부(52)에 저장하고 아날로그 신호를 디지탈 신호로 변환한 후 변환된 디지탈 값에 EPROM 오프셋 전압 보정부(52)에 저장된 오프셋전압을 반영하여 오프셋전압을 보정한 디지탈 신호를 출력할 수 있도록 한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이상에서 살펴본 바와 같이, 본 발명에 따른 오프셋전압을 보정하는 아날로그 디지탈 변환기(ADC)는 보정 회로를 사용하지 않기 때문에 칩 면적을 줄이고, 오프셋 전압을 보정하기 위한 추가적인 시간을 줄일 수 있도록 한다.

또한, 본 발명은 공정에 따라 상이한 오프셋 전압을 칩의 특성별로 산출하여 저장함으로서 칩의 정밀도를 증가시킬 수 있으며, 펌웨어로 오프셋 전압의 보정시 아날로그 입력 채널의 수를 증가시킬 수 있도록 하는 효과가 있다.

Claims (8)

1. 탑 오프셋(Top Off-set) 전압을 측정하기 위해 이용되는 제1오프셋 인에이블 신호 또는 버텀 오프셋(Bottom off-set) 전압을 측정하기 위해 이용되는 제2오프셋 인에이블 신호에 의해 선택된 임의 레벨의 전압을 제 1 아날로그 신호에 대한 전압으로서 제공하는 전압 제어부;

   상기 전압 제어부로부터 상기 선택된 임의 레벨의 전압을 상기 제1 아날로그 신호로서 제공받아 상기 제 1 아날로그 신호와 제 2 아날로그 신호를 비교하여 비교 결과를 출력하는 차동증폭기;

   상기 차동증폭기로부터 출력된 상기 비교 결과에 따라 디지탈 값을 변환하여 공급하는 SAR(Successive Approximate Register);

   상기 SAR에서 공급한 상기 변환한 디지탈 값을 상기 제 2 아날로그 신호로 변환하여 상기 차동증폭기에 제공하는 디지탈/아날로그 변환부; 및

   테스트시 측정된 오프셋전압을 저장하고, 상기 제 1 아날로그 신호에 해당하는 상기 디지탈 값에 상기 오프셋전압을 반영하여 디지탈 신호를 출력하는 오프셋 전압 보정부를 포함하고,

   상기 오프셋 전압 보정부는,

   테스트 시에 상기 전압 제어부에 의해 생성된 상기 선택된 임의 레벨의 전압에 대한 기준 디지탈 값과 실제 변환된 디지탈 값을 비교하여 상기 탑 오프셋 전압과 상기 버텀 오프셋 전압을 각각 생성하고, 상기 탑 오프셋 전압과 상기 버텀 오프셋 전압 중 큰 오프셋전압을 출력하는 비교부; 및

   상기 비교부에서 인가되는 상기 탑 오프셋 전압과 상기 버텀 오프셋 전압 중 큰 오프셋전압을 저장하는 메모리 수단;을 포함하는 것을 특징으로 하는 아날로그 디지탈 변환 장치.
2. 제 1 항에 있어서, 상기 전압 제어부는

   상기 제 1아날로그 신호를 전원전압 레벨로 제어하는 풀업 구동수단; 및

   상기 제 1아날로그 신호를 접지전압 레벨로 제어하는 풀다운 구동수단을 구비함을 특징으로 하는 아날로그 디지탈 변환 장치.
3. 제 2항에 있어서, 상기 풀업 구동수단은 전원전압단과 상기 제 1아날로그 신호의 입력단 사이에 연결되어 게이트 단자를 통해 탑 오프셋 전압을 추출하기 위한 제 1오프셋 인에이블 신호가 인가되는 PMOS트랜지스터를 구비함을 특징으로 하는 아날로그 디지탈 변환 장치.
4. 제 2항에 있어서, 상기 풀다운 구동수단은 접지전압단과 상기 제 1아날로그 신호의 입력단 사이에 연결되어 게이트 단자를 통해 버텀 오프셋 전압을 추출하기 위한 제 2오프셋 인에이블 신호가 인가되는 NMOS트랜지스터를 구비함을 특징으로 하는 아날로그 디지탈 변환 장치.
5. 제 1 항 또는 제 2 항에 있어서, 상기 오프셋전압 보정부는

   상기 변환된 디지탈 값에 상기 오프셋전압을 반영하는 설정 수단; 및

   상기 변환된 디지탈 값을 저장하는 ADC 레지스터를 포함하는 것을 특징으로 하는 아날로그 디지탈 변환 장치.
6. 제 5 항에 있어서, 상기 메모리 수단은 EPROM을 구비함을 특징으로 하는 아날로그 디지탈 변환 장치.
7. 제 5 항에 있어서, 상기 설정 수단은

   상기 오프셋전압 값이 양의 값을 갖는 경우 상기 변환된 디지탈 값에서 오프셋전압을 감산하는 감산기; 및

   상기 오프셋전압 값이 음의 값을 갖는 경우 상기 변환된 디지탈 값에서 오프셋전압을 가산하는 가산기를 구비함을 특징으로 하는 아날로그 디지탈 변환 장치.
8. 제 1 항에 있어서, 상기 제 1 아날로그 신호의 값은 반전압(1/2VDD)으로 설정되는 것을 특징으로 하는 아날로그 디지탈 변환 장치.

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