JPH118557A - A/d変換器 - Google Patents
A/d変換器Info
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- JPH118557A JPH118557A JP17530797A JP17530797A JPH118557A JP H118557 A JPH118557 A JP H118557A JP 17530797 A JP17530797 A JP 17530797A JP 17530797 A JP17530797 A JP 17530797A JP H118557 A JPH118557 A JP H118557A
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Abstract
(57)【要約】
【課題】特別なハードウェアを必要とせず、簡単な構成
でA/D変換器のオフセットが補正できるようにする。 【解決手段】アナログ入力端子Ainから任意の電圧を
入力し、このときの変換結果レジスタ70の値からオフ
セットをCPU100で計算し、オフセットレジスタ8
0に補正値を設定する。基準電圧セレクタ90は、D/
A変換器60から基準電圧を選択出力し、比較器40に
V−としてあらかじめ逆方向のオフセットを与える。こ
れにより、以降のA/D変換ではオフセットの補正され
た変換結果が得られる。
でA/D変換器のオフセットが補正できるようにする。 【解決手段】アナログ入力端子Ainから任意の電圧を
入力し、このときの変換結果レジスタ70の値からオフ
セットをCPU100で計算し、オフセットレジスタ8
0に補正値を設定する。基準電圧セレクタ90は、D/
A変換器60から基準電圧を選択出力し、比較器40に
V−としてあらかじめ逆方向のオフセットを与える。こ
れにより、以降のA/D変換ではオフセットの補正され
た変換結果が得られる。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換するアナログ/デジタル変換器(「A
/D変換器」という)に関し、特に逐次比較型のA/D
変換器のオフセット調整技術に関する。
ジタル信号に変換するアナログ/デジタル変換器(「A
/D変換器」という)に関し、特に逐次比較型のA/D
変換器のオフセット調整技術に関する。
【0002】
【従来の技術】A/D変換器の精度を決める重要な特性
の一つとして、オフセットがある。例えば、A/D変換
器に内蔵する電圧比較器にオフセットがあると、アナロ
グ入力電圧が0Vであるにもかかわらず、ある程度のデ
ジタル出力が発生する。このオフセットを小さくするこ
とが、高精度のA/D変換器を実現するための課題とな
る。
の一つとして、オフセットがある。例えば、A/D変換
器に内蔵する電圧比較器にオフセットがあると、アナロ
グ入力電圧が0Vであるにもかかわらず、ある程度のデ
ジタル出力が発生する。このオフセットを小さくするこ
とが、高精度のA/D変換器を実現するための課題とな
る。
【0003】オフセットを補正するA/D変換器の従来
技術として、例えば特開平8−147109号公報に
は、図5に示すような構成が提案されている。図5を参
照すると、まず、入力電圧切換制御回路4からの制御信
号6により、入力電圧回路5は最小アナログ入力電圧1
を入力しアナログ/ディジタル変換器7によりA/D変
換し、この変換結果をオフセット調整回路8内のラッチ
回路に保持する。
技術として、例えば特開平8−147109号公報に
は、図5に示すような構成が提案されている。図5を参
照すると、まず、入力電圧切換制御回路4からの制御信
号6により、入力電圧回路5は最小アナログ入力電圧1
を入力しアナログ/ディジタル変換器7によりA/D変
換し、この変換結果をオフセット調整回路8内のラッチ
回路に保持する。
【0004】次に入力電圧切換制御回路4からの制御信
号6により入力電圧回路5は、被測定アナログ入力電圧
2を入力し、アナログ/ディジタル変換器7によりA/
D変換し、この変換結果から、最小アナログ入力電圧の
変換結果をオフセット調整回路8内に設けられている減
算器で減算し、オフセット成分をキャンセルして出力信
号10を得ている。
号6により入力電圧回路5は、被測定アナログ入力電圧
2を入力し、アナログ/ディジタル変換器7によりA/
D変換し、この変換結果から、最小アナログ入力電圧の
変換結果をオフセット調整回路8内に設けられている減
算器で減算し、オフセット成分をキャンセルして出力信
号10を得ている。
【0005】最小アナログ電圧の変換結果と被測定アナ
ログ入力電圧の変換結果は、双方とも同一のオフセット
を含んだ値であるから、両者の差を演算すれば、オフセ
ットが相殺されて真の値が得られるというものである。
ログ入力電圧の変換結果は、双方とも同一のオフセット
を含んだ値であるから、両者の差を演算すれば、オフセ
ットが相殺されて真の値が得られるというものである。
【0006】
【発明が解決しようとする課題】上記した特開平8−1
47109号公報に記載のA/D変換器においては、A
/D変換器のオフセットを、デジタル変換後に演算によ
って補正する構成としたものであるが、このために、専
用の減算器が必要である。この減算器を構成するため
に、チップ上の素子占有面積を余分に必要とし、結果的
に、LSI全体の面積が大きくなって安価なA/D変換
器を提供できないという問題点を有している。
47109号公報に記載のA/D変換器においては、A
/D変換器のオフセットを、デジタル変換後に演算によ
って補正する構成としたものであるが、このために、専
用の減算器が必要である。この減算器を構成するため
に、チップ上の素子占有面積を余分に必要とし、結果的
に、LSI全体の面積が大きくなって安価なA/D変換
器を提供できないという問題点を有している。
【0007】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたものであって、その目的は、減算
器等の特別なハードウェアを必要とせず、簡易な構成で
A/D変換器のオフセットが補正できるようしたA/D
変換器を提供することにある。
題点に鑑みてなされたものであって、その目的は、減算
器等の特別なハードウェアを必要とせず、簡易な構成で
A/D変換器のオフセットが補正できるようしたA/D
変換器を提供することにある。
【0008】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係るA/D変換器は、逐次比較型のA/D
変換手段と、前記A/D変換手段によりアナログ基準値
に対応した変換結果を保持する第1の保持手段と、前記
第1の保持手段に保持された変換値に対応したオフセッ
ト補正値を保持する第2の保持手段と、リファレンス電
源端子に供給されるリファレンス電圧から前記リファレ
ンス電圧を最大値とする複数の基準電圧を生成する手段
と、前記第2の保持手段の設定値に応じて前記複数の基
準電圧のうちいずれかを選択的に比較器の第1の入力部
と第2の入力部に独立して供給する手段を有することを
特徴とする。
に、本発明に係るA/D変換器は、逐次比較型のA/D
変換手段と、前記A/D変換手段によりアナログ基準値
に対応した変換結果を保持する第1の保持手段と、前記
第1の保持手段に保持された変換値に対応したオフセッ
ト補正値を保持する第2の保持手段と、リファレンス電
源端子に供給されるリファレンス電圧から前記リファレ
ンス電圧を最大値とする複数の基準電圧を生成する手段
と、前記第2の保持手段の設定値に応じて前記複数の基
準電圧のうちいずれかを選択的に比較器の第1の入力部
と第2の入力部に独立して供給する手段を有することを
特徴とする。
【0009】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のA/D変換器は、その好ましい実
施の形態において、比較器、逐次比較レジスタ、及びD
/A変換器を備えてなる逐次比較型のA/D変換器にお
いて、アナログ入力端子から任意のアナログ入力信号電
圧を入力し、このときの変換結果レジスタ(図1の7
0)の値からオフセットをCPU(図1の100)で計
算し、CPUはオフセットレジスタ(図1の80)に補
正値を設定する。基準電圧セレクタ(図1の90)は、
D/A変換器(図1の60)の高位側基準電圧と低位側
基準電圧との間に接続された抵抗群から基準電圧を、オ
フセットレジスタ(図1の80)の値に基づいて選択
し、基準電圧(V−)として出力し、比較器(図1の4
0)の信号入力端に、基準電圧(V−)として、予め逆
方向のオフセットを与え、これにより、以降のA/D変
換では、オフセットの補正された変換結果が得られるよ
うにしたものである。
に説明する。本発明のA/D変換器は、その好ましい実
施の形態において、比較器、逐次比較レジスタ、及びD
/A変換器を備えてなる逐次比較型のA/D変換器にお
いて、アナログ入力端子から任意のアナログ入力信号電
圧を入力し、このときの変換結果レジスタ(図1の7
0)の値からオフセットをCPU(図1の100)で計
算し、CPUはオフセットレジスタ(図1の80)に補
正値を設定する。基準電圧セレクタ(図1の90)は、
D/A変換器(図1の60)の高位側基準電圧と低位側
基準電圧との間に接続された抵抗群から基準電圧を、オ
フセットレジスタ(図1の80)の値に基づいて選択
し、基準電圧(V−)として出力し、比較器(図1の4
0)の信号入力端に、基準電圧(V−)として、予め逆
方向のオフセットを与え、これにより、以降のA/D変
換では、オフセットの補正された変換結果が得られるよ
うにしたものである。
【0010】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【0011】図1は、本発明のA/D変換器の第1の実
施例の構成を示すブロック図である。図1を参照する
と、本実施例においては、アナログ入力端子10と、ア
ナログ入力端子10とコンデンサ31の一端の間に接続
されサンプリング信号SAMPを制御端子に入力とする
トランスファゲート21と、コンデンサ31と、基準電
圧(V+)を一端に入力とするコンデンサ32と、コン
デンサ32の他端と基準電圧(V+)との間に挿入され
サンプリング信号SAMPを制御端子に入力とするトラ
ンスファゲート23と、コンデンサ31の他端と基準電
圧(V−)との間に挿入されサンプリング信号SAMP
を制御端子に入力とするトランスファゲート22と、コ
ンデンサ31、32の他端に反転入力端(−)及び非反
転入力端(+)をそれぞれ接続した比較器40と、逐次
比較レジスタ50と、D/A変換器60と、変換結果レ
ジスタ70と、オフセットレジスタ80と、D/A変換
器60の出力とコンデンサ31の一端(コンデンサ31
とトランスファゲート21の接続点)との間に接続され
比較指示信号COMPを制御端子に入力するトランスフ
ァゲート25と、を備え、変換結果レジスタ70、及び
オフセットレジスタ80はバス200を介してCPU1
00から読み出し、及び書き込みが行われる。
施例の構成を示すブロック図である。図1を参照する
と、本実施例においては、アナログ入力端子10と、ア
ナログ入力端子10とコンデンサ31の一端の間に接続
されサンプリング信号SAMPを制御端子に入力とする
トランスファゲート21と、コンデンサ31と、基準電
圧(V+)を一端に入力とするコンデンサ32と、コン
デンサ32の他端と基準電圧(V+)との間に挿入され
サンプリング信号SAMPを制御端子に入力とするトラ
ンスファゲート23と、コンデンサ31の他端と基準電
圧(V−)との間に挿入されサンプリング信号SAMP
を制御端子に入力とするトランスファゲート22と、コ
ンデンサ31、32の他端に反転入力端(−)及び非反
転入力端(+)をそれぞれ接続した比較器40と、逐次
比較レジスタ50と、D/A変換器60と、変換結果レ
ジスタ70と、オフセットレジスタ80と、D/A変換
器60の出力とコンデンサ31の一端(コンデンサ31
とトランスファゲート21の接続点)との間に接続され
比較指示信号COMPを制御端子に入力するトランスフ
ァゲート25と、を備え、変換結果レジスタ70、及び
オフセットレジスタ80はバス200を介してCPU1
00から読み出し、及び書き込みが行われる。
【0012】本発明の第1の実施例においては、まず、
オフセット調整せずにA/D変換を行い、変換結果レジ
スタ70を読み出すことによりオフセットをCPU10
0により計算して、オフセットレジスタ80にオフセッ
ト値を設定する。次に基準電圧セレクタ90の作用によ
り、比較器40の入力に、予め逆方向のオフセットを与
えた状態でA/D変換することで、見かけ上オフセット
のない変換結果を得ようとするものである。
オフセット調整せずにA/D変換を行い、変換結果レジ
スタ70を読み出すことによりオフセットをCPU10
0により計算して、オフセットレジスタ80にオフセッ
ト値を設定する。次に基準電圧セレクタ90の作用によ
り、比較器40の入力に、予め逆方向のオフセットを与
えた状態でA/D変換することで、見かけ上オフセット
のない変換結果を得ようとするものである。
【0013】図1を参照すると、本発明の第1の実施例
においては、オフセット調整のために、オフセットレジ
スタ80と基準電圧セレクタ90を有している。
においては、オフセット調整のために、オフセットレジ
スタ80と基準電圧セレクタ90を有している。
【0014】図2に、基準電圧セレクタ90とD/A変
換器60の内部回路の構成を示す。D/A変換器60
は、リファレンス電圧Vref(アナログ入力最大値)
とVss(アナログ入力最小値)の間に直列接続された
抵抗群63を有し、逐次比較レジスタ50の出力を入力
とするデコーダ61で指示されて導通状態となるトラン
スファゲート群62のうちのいずれか一つのトランスフ
ァゲートを介して、逐次比較レジスタ50に保持された
デジタル値に対応したアナログ電圧を、出力線64に出
力する構成となっている。
換器60の内部回路の構成を示す。D/A変換器60
は、リファレンス電圧Vref(アナログ入力最大値)
とVss(アナログ入力最小値)の間に直列接続された
抵抗群63を有し、逐次比較レジスタ50の出力を入力
とするデコーダ61で指示されて導通状態となるトラン
スファゲート群62のうちのいずれか一つのトランスフ
ァゲートを介して、逐次比較レジスタ50に保持された
デジタル値に対応したアナログ電圧を、出力線64に出
力する構成となっている。
【0015】基準電圧(V+)は、D/A変換器60の
この抵抗群63(図2参照)から供給される。
この抵抗群63(図2参照)から供給される。
【0016】基準電圧セレクタ90は、図2を参照する
と、この抵抗群63の一部に別途接続されたトランスフ
ァゲート群92のうち、オフセットレジスタ80の出力
を入力とするデコーダ91で指示されて導通状態となる
いずれか一つのトランスファゲートを介して、オフセッ
トレジスタ80に保持された値に対応した基準電圧(V
−)を出力する構成となっている。
と、この抵抗群63の一部に別途接続されたトランスフ
ァゲート群92のうち、オフセットレジスタ80の出力
を入力とするデコーダ91で指示されて導通状態となる
いずれか一つのトランスファゲートを介して、オフセッ
トレジスタ80に保持された値に対応した基準電圧(V
−)を出力する構成となっている。
【0017】かかる構成において、アナログ信号サンプ
リング時には、サンプリング指示信号SAMPが
“1”、比較指示信号COMPが“0”となって、アナ
ログ入力端子10から入力したアナログ信号Ainは、
サンプリング指示信号SAMPが“1”となることで、
導通状態になったトランスファゲート21を介して、コ
ンデンサ31の一方の端子側に蓄積される。また、導通
状態のトランスファゲート22の作用により、オペアン
プ(差動演算増幅器)で構成された比較器40のマイナ
ス(−)側入力(反転入力)には、基準電圧(V−)
(オフセット基準電圧セレクタ90に出力)が入力す
る。
リング時には、サンプリング指示信号SAMPが
“1”、比較指示信号COMPが“0”となって、アナ
ログ入力端子10から入力したアナログ信号Ainは、
サンプリング指示信号SAMPが“1”となることで、
導通状態になったトランスファゲート21を介して、コ
ンデンサ31の一方の端子側に蓄積される。また、導通
状態のトランスファゲート22の作用により、オペアン
プ(差動演算増幅器)で構成された比較器40のマイナ
ス(−)側入力(反転入力)には、基準電圧(V−)
(オフセット基準電圧セレクタ90に出力)が入力す
る。
【0018】一方、コンデンサ32の両端は、導通状態
のトランスファゲート23の作用により基準電圧(V
+)の電位となる。
のトランスファゲート23の作用により基準電圧(V
+)の電位となる。
【0019】すなわち、比較器40のプラス(+)側入
力(非反転入力)には、基準電圧(V+)が入力する。
力(非反転入力)には、基準電圧(V+)が入力する。
【0020】従って、サンプリング時に、コンデンサ3
1には、{Ain−(V−)}の電圧が蓄えられる。
1には、{Ain−(V−)}の電圧が蓄えられる。
【0021】サンプリング後の比較動作においては、サ
ンプリング指示信号SAMPが“0”、比較指示信号C
OMPが“1”となって、コンデンサ31の一端には、
導通状態のトランスファゲート25を介してD/A変換
器60の出力64が入力する。なお、比較動作時、サン
プリング信号SAMPは“0”であるため、トランスフ
ァゲート21、22、23は非導通状態とされる。
ンプリング指示信号SAMPが“0”、比較指示信号C
OMPが“1”となって、コンデンサ31の一端には、
導通状態のトランスファゲート25を介してD/A変換
器60の出力64が入力する。なお、比較動作時、サン
プリング信号SAMPは“0”であるため、トランスフ
ァゲート21、22、23は非導通状態とされる。
【0022】比較動作は、まず逐次比較レジスタ50の
設定値をデジタル出力範囲のほぼ中央(例えば8ビット
A/Dであれば、00h〜FFhのほぼ中央である7F
hなど)に設定し、このデジタル値をD/A変換器60
でアナログ変換した結果64を、トランスファゲート2
5を介してコンデンサ31の一端に入力する。
設定値をデジタル出力範囲のほぼ中央(例えば8ビット
A/Dであれば、00h〜FFhのほぼ中央である7F
hなど)に設定し、このデジタル値をD/A変換器60
でアナログ変換した結果64を、トランスファゲート2
5を介してコンデンサ31の一端に入力する。
【0023】コンデンサ31の両端の電位差{Ain−
(V−)}は固定されたままであるから、D/A変換器
の出力64の電圧から、{Ain−(V−)}の電圧分
を引いた電圧が、比較器40のマイナス(−)側入力と
なる。
(V−)}は固定されたままであるから、D/A変換器
の出力64の電圧から、{Ain−(V−)}の電圧分
を引いた電圧が、比較器40のマイナス(−)側入力と
なる。
【0024】これによって、まずデジタル出力範囲のほ
ぼ中央(例えば7Fhなど)に対するアナログ入力値A
inの大小関係が判定される。
ぼ中央(例えば7Fhなど)に対するアナログ入力値A
inの大小関係が判定される。
【0025】仮に、基準電圧(V−)と(V+)の電圧
が等しく、比較器40にオフセットが存在しない理想的
な状態を考えると、アナログ入力電圧Ainがデジタル
出力範囲の中央より大きければ、比較器40のマイナス
(−)側入力は、プラス(+)側入力の電圧(V+すな
わちV−)以下となって、出力は“1”となり、アナロ
グ入力電圧Ainがデジタル出力範囲の中央より小さけ
れば、比較器40のマイナス(−)側入力は、プラス
(+)側入力の電圧(V+すなわちV−)以上となっ
て、出力は“0”となる。
が等しく、比較器40にオフセットが存在しない理想的
な状態を考えると、アナログ入力電圧Ainがデジタル
出力範囲の中央より大きければ、比較器40のマイナス
(−)側入力は、プラス(+)側入力の電圧(V+すな
わちV−)以下となって、出力は“1”となり、アナロ
グ入力電圧Ainがデジタル出力範囲の中央より小さけ
れば、比較器40のマイナス(−)側入力は、プラス
(+)側入力の電圧(V+すなわちV−)以上となっ
て、出力は“0”となる。
【0026】この“1”、“0”が逐次比較レジスタ5
0に入力し、デジタル出力のMSB(最上位ビット)が
決定される。
0に入力し、デジタル出力のMSB(最上位ビット)が
決定される。
【0027】次に、MSBが“1”の場合は、逐次比較
レジスタ50の設定値をデジタル出力範囲の約3/4
に、MSBが“0”の場合には逐次比較レジスタ50の
設定値をデジタル出力範囲の約1/4に設定し、これに
相当するD/A変換器の出力電圧64がインバータ25
を介してコンデンサ31の一端に入力され、比較器40
で大小関係を判定し、上位から2ビット目が確定する。
レジスタ50の設定値をデジタル出力範囲の約3/4
に、MSBが“0”の場合には逐次比較レジスタ50の
設定値をデジタル出力範囲の約1/4に設定し、これに
相当するD/A変換器の出力電圧64がインバータ25
を介してコンデンサ31の一端に入力され、比較器40
で大小関係を判定し、上位から2ビット目が確定する。
【0028】以下同様に、上位ビットから下位ビットに
向けてデジタル出力を1ビットずつ確定していく。
向けてデジタル出力を1ビットずつ確定していく。
【0029】最終的に全ビットが確定した時点で、逐次
比較レジスタ50の出力が変換結果レジスタ70に取り
込まれ、1回のA/D変換が終了する。
比較レジスタ50の出力が変換結果レジスタ70に取り
込まれ、1回のA/D変換が終了する。
【0030】変換結果はバス20を介してCPU100
に取り込まれる。
に取り込まれる。
【0031】ここまでは、オフセットのない理想的な状
態を仮定していたが、実際には比較器40にはオフセッ
トが含まれる。
態を仮定していたが、実際には比較器40にはオフセッ
トが含まれる。
【0032】そこで、図3に示したフロー図を参照し
て、本発明の実施例のA/D変換器のオフセット調整方
法について説明する。
て、本発明の実施例のA/D変換器のオフセット調整方
法について説明する。
【0033】まずオフセットを検出する過程では、オフ
セットレジスタ80の設定値を、初期的にある値(初期
値)に設定し、基準電圧(V+)と(V−)が等しくな
るようにする(ステップ301)。
セットレジスタ80の設定値を、初期的にある値(初期
値)に設定し、基準電圧(V+)と(V−)が等しくな
るようにする(ステップ301)。
【0034】次にアナログ入力端子10に外部から任意
の電圧を入力してサンプリングとA/D変換を行い(ス
テップ302、303)、変換結果レジスタ70を読み
出し、CPU100によってオフセットを計算する(ス
テップ304)。
の電圧を入力してサンプリングとA/D変換を行い(ス
テップ302、303)、変換結果レジスタ70を読み
出し、CPU100によってオフセットを計算する(ス
テップ304)。
【0035】例えば、8ビットのA/D変換器で、リフ
ァレンス電圧Vref(図2参照)が5Vのとき、外部
から入力した電圧値が2.5Vであれば、理想的には変
換値が、80h(hはヘキサデシマル表示)となるはず
であるが、実際の変換値が82hであれば、オフセット
は+2LSBとなる。
ァレンス電圧Vref(図2参照)が5Vのとき、外部
から入力した電圧値が2.5Vであれば、理想的には変
換値が、80h(hはヘキサデシマル表示)となるはず
であるが、実際の変換値が82hであれば、オフセット
は+2LSBとなる。
【0036】そこで、次に、このオフセット値を、オフ
セットレジスタ80に、オフセットキャンセル値として
設定する(ステップ305)。これにより、例えばオフ
セットが+2LSBであれば、基準電圧(V+)に比べ
て(V−)の電圧が+2LSB分低くなるように基準電
圧セレクタ90が機能する。
セットレジスタ80に、オフセットキャンセル値として
設定する(ステップ305)。これにより、例えばオフ
セットが+2LSBであれば、基準電圧(V+)に比べ
て(V−)の電圧が+2LSB分低くなるように基準電
圧セレクタ90が機能する。
【0037】以上のオフセット検出過程が終了すると、
以後は、比較器40に、あらかじめ逆方向のオフセット
を持たせた状態でA/D変換を行うことになり(ステッ
プ306)、オフセットのない変換結果が得られる(ス
テップ307)。
以後は、比較器40に、あらかじめ逆方向のオフセット
を持たせた状態でA/D変換を行うことになり(ステッ
プ306)、オフセットのない変換結果が得られる(ス
テップ307)。
【0038】図4は、本発明のA/D変換器の第2の実
施例の構成を示すブロック図である。図4において、図
1と同等の機能を有する要素には同一の参照符号が付し
てある。
施例の構成を示すブロック図である。図4において、図
1と同等の機能を有する要素には同一の参照符号が付し
てある。
【0039】図4を参照すると、本実施例が、図1に示
した前記第1の実施例と相違する点は、図1では、サン
プリング時に、比較器40のマイナス(−)側入力には
基準電圧(V−)が、プラス(+)側入力には基準電圧
(V+)が入力するのに対し、図4に示した本実施例で
は、サンプリング時に、比較器40のマイナス(−)側
入力とプラス(+)側入力の双方に、それぞれトランス
ファゲート22とトランスファゲート23を介して、同
一の基準電圧(V−)が入力する、ことである。
した前記第1の実施例と相違する点は、図1では、サン
プリング時に、比較器40のマイナス(−)側入力には
基準電圧(V−)が、プラス(+)側入力には基準電圧
(V+)が入力するのに対し、図4に示した本実施例で
は、サンプリング時に、比較器40のマイナス(−)側
入力とプラス(+)側入力の双方に、それぞれトランス
ファゲート22とトランスファゲート23を介して、同
一の基準電圧(V−)が入力する、ことである。
【0040】また、図1に示した前記第1の実施例で
は、サンプリング時にはコンデンサ32の両端の電圧
は、基準電圧(V+)となり、一連のA/D変換動作が
終了するまでこの状態を保つのに対し、図4に示した本
実施例では、サンプリング時にサンプリング信号SAM
Pが“1”となると、比較器40のプラス(+)側入力
のコンデンサ32の両端の電圧は、トランスファゲート
23及び24を介して同一の基準電圧(V−)が印加さ
れ、比較動作時に、比較指示信号COMPが“1”とな
ると、コンデンサ32の一端の電圧のみが、トランスフ
ァゲート26を介して基準電圧(V+)に変化する、点
が異なる。
は、サンプリング時にはコンデンサ32の両端の電圧
は、基準電圧(V+)となり、一連のA/D変換動作が
終了するまでこの状態を保つのに対し、図4に示した本
実施例では、サンプリング時にサンプリング信号SAM
Pが“1”となると、比較器40のプラス(+)側入力
のコンデンサ32の両端の電圧は、トランスファゲート
23及び24を介して同一の基準電圧(V−)が印加さ
れ、比較動作時に、比較指示信号COMPが“1”とな
ると、コンデンサ32の一端の電圧のみが、トランスフ
ァゲート26を介して基準電圧(V+)に変化する、点
が異なる。
【0041】このような構成で、例えば前記第1の実施
例で説明したように、オフセット検出過程において、オ
フセットが+2LSBの場合、基準電圧(V+)に比べ
て基準電圧(V−)の電圧が+2LSB分低くなるよう
に、基準電圧セレクタ90が機能するため、コンデンサ
32はサンプリング時の両端の電位差{(V−)−(V
−)}すなわち0Vを保ったまま比較動作に入り、一方
の電圧がトランスファゲート26を介して(V+)に変
化すると、以前の電位差(0V)を保ったまま、もう一
方、すなわち比較器のプラス(+)側入力の電圧の(V
+)に変化する。
例で説明したように、オフセット検出過程において、オ
フセットが+2LSBの場合、基準電圧(V+)に比べ
て基準電圧(V−)の電圧が+2LSB分低くなるよう
に、基準電圧セレクタ90が機能するため、コンデンサ
32はサンプリング時の両端の電位差{(V−)−(V
−)}すなわち0Vを保ったまま比較動作に入り、一方
の電圧がトランスファゲート26を介して(V+)に変
化すると、以前の電位差(0V)を保ったまま、もう一
方、すなわち比較器のプラス(+)側入力の電圧の(V
+)に変化する。
【0042】この結果、比較器のマイナス(−)側入力
の電圧は(V−)のまま変化せず、比較器40のプラス
(+)側入力の電圧のみ(V+)に変化するため、比較
動作開始直後に、比較器40の2つの入力に、あらかじ
め逆方向のオフセットを持たせることができる。
の電圧は(V−)のまま変化せず、比較器40のプラス
(+)側入力の電圧のみ(V+)に変化するため、比較
動作開始直後に、比較器40の2つの入力に、あらかじ
め逆方向のオフセットを持たせることができる。
【0043】以上より、結果的に、図1に示した前記第
1の実施例と同等のオフセット補正の効果が得られる。
1の実施例と同等のオフセット補正の効果が得られる。
【0044】なお、上述の実施例においては、一例とし
てA/D変換器の分解能は8ビットで説明したが、この
ビット数は任意であり限定するものではない。また、オ
フセット検出過程における外部入力電圧値及び内部の基
準電圧値は任意であり、アナログ入力値として許容され
る範囲内のものであれば効果は同等である。
てA/D変換器の分解能は8ビットで説明したが、この
ビット数は任意であり限定するものではない。また、オ
フセット検出過程における外部入力電圧値及び内部の基
準電圧値は任意であり、アナログ入力値として許容され
る範囲内のものであれば効果は同等である。
【0045】
【発明の効果】以上説明したように、本発明によれば、
逐次比較型のA/D変換器におけるオフセットを検出し
て、比較器の入力に予め補正値を設定し、A/D変換に
おけるオフセットを補正する機能を有し、さらに、オフ
セット補正のための各種基準電圧生成には内蔵するD/
A変換器の抵抗群を利用するため、オフセット補正のた
めの特別のハードウェアを必要とせず、高精度かつ安価
なA/D変換が提供できるという効果がある。
逐次比較型のA/D変換器におけるオフセットを検出し
て、比較器の入力に予め補正値を設定し、A/D変換に
おけるオフセットを補正する機能を有し、さらに、オフ
セット補正のための各種基準電圧生成には内蔵するD/
A変換器の抵抗群を利用するため、オフセット補正のた
めの特別のハードウェアを必要とせず、高精度かつ安価
なA/D変換が提供できるという効果がある。
【図1】本発明の第1の実施例のA/D変換器の構成を
示すブロック図である。
示すブロック図である。
【図2】本発明の実施例におけるD/A変換部と基準電
圧セレクタの内部回路を示すブロック図である。
圧セレクタの内部回路を示すブロック図である。
【図3】本発明の第1の実施例のA/D変換器を用いて
オフセット調整を行う方法を示したフロー図である。
オフセット調整を行う方法を示したフロー図である。
【図4】本発明の第2の実施例のA/D変換器の構成を
示すブロック図である。
示すブロック図である。
【図5】従来のA/D変換器の構成を示すブロック図で
ある。
ある。
10 アナログ入力端子 21〜26 トランスファゲート 31、32 コンデンサ 40 比較器 50 逐次比較レジスタ 60 D/A変換器 70 変換結果レジスタ 80 オフセットレジスタ 90 基準電圧セレクタ 100 CPU 200 バス SAMP サンプリング指示信号 COMP 比較指示信号
Claims (6)
- 【請求項1】逐次比較型のA/D変換手段と、 前記A/D変換手段によりアナログ基準値に対応した変
換結果を保持する第1の保持手段と、 前記第1の保持手段に保持された変換値に対応したオフ
セット補正値を保持する第2の保持手段と、 リファレンス電源端子に供給されるリファレンス電圧か
ら前記リファレンス電圧を最大値とする複数の基準電圧
を生成する手段と、 前記第2の保持手段の設定値に応じて前記複数の基準電
圧のうちいずれかを選択的に、比較器の第1の入力部と
第2の入力部に独立して供給する手段と、 を有することを特徴とするA/D変換器。 - 【請求項2】比較器、逐次比較レジスタ、及びD/A変
換器を含むA/D変換器において、 アナログ入力端子からアナログ入力電圧を入力し、この
ときのA/D変換結果を保持する変換結果レジスタの値
からオフセットを求め、前記オフセット値を保持するオ
フセットレジスタに設定する手段と、 前記オフセットレジスタの値に基づき前記D/A変換器
における基準電圧を選択出力し、前記比較器の信号入力
端に、前記求められたオフセットと逆方向のオフセット
を与える手段と、を備え、 これにより、以降のA/D変換ではオフセットの補正さ
れた変換結果を得るようにしたことを特徴とするA/D
変換器。 - 【請求項3】前記D/A変換器における高位側基準電圧
と低位側基準電圧間に接続された抵抗群の所定の複数の
タップ出力のいずれかを、前記オフセットレジスタの値
に基づき選択し、出力端にオフセット補正用の基準電圧
(V−)として出力する基準電圧セレクタを備えたこと
を特徴とする請求項2記載のA/D変換器。 - 【請求項4】前記基準電圧セレクタからの前記オフセッ
ト補正用基準電圧(V−)が、前記比較器の信号入力端
側に供給される、ことを特徴とする請求項3記載のA/
D変換器。 - 【請求項5】サンプリング時に、前記比較器のマイナス
側入力端には、前記オフセット補正用の基準電圧(V
−)が第1のトランスファゲートを介して入力され、前
記比較器のプラス側入力端には、前記D/A変換器にお
ける高位側基準電圧と低位側基準電圧間に接続された抵
抗群から取り出した基準電圧(V+)が第2のトランス
ファゲートを介して入力される、ことを特徴とする請求
項3記載のA/D変換器。 - 【請求項6】サンプリング時に、前記比較器のマイナス
側入力端とプラス側入力端の双方にそれぞれ第1、第2
のトランスファゲートを介して、同一の前記オフセット
補正用の基準電圧(V−)が入力され、 サンプリング時に、前記比較器のプラス側入力端に接続
されるコンデンサの両端の電圧は、前記第2のトランス
ファゲート及び第3のトランスファゲートを介して同一
の基準電圧(V−)が印加され、 比較動作時に、前記比較器のプラス側入力端に接続され
る前記コンデンサの一端の電圧が、第4のトランスファ
ゲートを介して、前記D/A変換器における高位側基準
電圧と低位側基準電圧間に接続された抵抗群から取り出
した基準電圧(V+)に変化する、ことを特徴とする請
求項3記載のA/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17530797A JPH118557A (ja) | 1997-06-16 | 1997-06-16 | A/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17530797A JPH118557A (ja) | 1997-06-16 | 1997-06-16 | A/d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH118557A true JPH118557A (ja) | 1999-01-12 |
Family
ID=15993815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17530797A Pending JPH118557A (ja) | 1997-06-16 | 1997-06-16 | A/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH118557A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4818036A (en) * | 1986-04-09 | 1989-04-04 | Wabco Westinghouse Fahrzeugbremsen Gmbh | Braking power transmitter |
JP2010187269A (ja) * | 2009-02-13 | 2010-08-26 | Fujitsu Ltd | レベル判定装置の判定方法 |
CN102843136A (zh) * | 2012-09-15 | 2012-12-26 | 复旦大学 | 一种高速高精度大范围低功耗动态比较器失调校正方法 |
CN105469066A (zh) * | 2015-12-08 | 2016-04-06 | 北京集创北方科技有限公司 | 一种指纹识别动态范围优化方法与设备 |
WO2017219377A1 (zh) * | 2016-06-20 | 2017-12-28 | 中国电子科技集团公司第二十四研究所 | 一种比较器失调电压自校正电路 |
-
1997
- 1997-06-16 JP JP17530797A patent/JPH118557A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4818036A (en) * | 1986-04-09 | 1989-04-04 | Wabco Westinghouse Fahrzeugbremsen Gmbh | Braking power transmitter |
JP2010187269A (ja) * | 2009-02-13 | 2010-08-26 | Fujitsu Ltd | レベル判定装置の判定方法 |
CN102843136A (zh) * | 2012-09-15 | 2012-12-26 | 复旦大学 | 一种高速高精度大范围低功耗动态比较器失调校正方法 |
CN102843136B (zh) * | 2012-09-15 | 2015-10-28 | 复旦大学 | 一种高速高精度大范围低功耗动态比较器失调校正方法 |
CN105469066A (zh) * | 2015-12-08 | 2016-04-06 | 北京集创北方科技有限公司 | 一种指纹识别动态范围优化方法与设备 |
WO2017219377A1 (zh) * | 2016-06-20 | 2017-12-28 | 中国电子科技集团公司第二十四研究所 | 一种比较器失调电压自校正电路 |
US10735008B2 (en) | 2016-06-20 | 2020-08-04 | China Electronic Technology Corporation, 24Th Research Institute | Comparator offset voltage self-correction circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010529 |