JP3657218B2 - 差動入力a/d変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、2つのアナログ入力信号の電位差をアナログ値からディジタル値に変換する差動入力A/D変換器に関するものである。
【0002】
【従来の技術】
2つのアナログ入力信号の電位差をアナログ値からディジタル値に変換する差動入力A/D変換器においては、ある同一時刻で2つのアナログ入力電圧の電位差をディジタル値に変換することや、マイクロコントローラなどで制御する機器がよりきめ細かい制御を行うためにより高精度な変換ができることが必要となってきている。このために従来技術では図6に示す構成を用いている。
【0003】
図6に示す従来の差動入力A/D変換器は、第1のアナログ入力信号1と第2のアナログ入力信号2をアナログ減算器3を用いて、GNDに対するシングルエンド信号7に変換し、このシングルエンド信号7をサンプル・ホールド回路4でサンプリングして、サンプリングした値を逐次比較型A/D変換器5でディジタル値に変換して変換結果6として出力する。図7にアナログ減算器3の構成を示す。アナログ減算器3は、3つの演算増幅器101〜103と、抵抗器104〜110とから構成される。
【0004】
図8に従来の差動入力A/D変換器の他の例を示す。図8に示す従来の差動入力A/D変換器は、第1のアナログ入力信号1を第1のA/D変換器9でディジタル値に変換して第1の変換結果11として出力すると同時に、第2のアナログ入力信号2を第2のA/D変換器10でディジタル値に変換して第2の変換結果12として出力し、第1の変換結果11と第2の変換結果12との差分をディジタル減算器13を用いて計算して差分変換結果14として出力する。
【0005】
【発明が解決しようとする課題】
図6に示した差動入力A/D変換器では、アナログ減算器3を構成する3つの演算増幅器101〜103のオフセットなどの誤差が重畳されて変換誤差となってしまうので、差動入力A/D変換器としての誤差も大きくなってしまうという問題点があった。また、演算増幅器101〜103による誤差増大を防ぐには高精度の演算増幅器101〜103を内蔵する必要があるため、チップ面積が増大してしまうという問題点があった。さらに、第1のアナログ入力信号1が第2のアナログ入力信号2に比べて電圧が高い場合にのみ電位差をA/D変換することができ、逆に第1のアナログ入力信号1が第2のアナログ入力信号2に比べて電圧が低い場合には、変換結果が零になってしまうという問題点があった。
【0006】
一方、図8に示した差動入力A/D変換器における第1の変換結果11の値をADCR1とし、第2の変換結果12の値をADCR2とすると、差分変換結果14の値ADCRは次式のように表すことができる。
ADCR=ADCR1−ADCR2 ・・・(1)
【0007】
また、第1のアナログ入力信号1の電圧をVin1、第2のアナログ入力信号2の電圧をVin2とし、第1のA/D変換器9での変換誤差をVerr1、第2のA/D変換器10での変換誤差をVerr2とし、第1の変換結果11をアナログ電圧に変換する関数をV(ADCR1)、第2の変換結果12をアナログ電圧に変換する関数をV(ADCR2)とすると、電圧Vin1,Vin2は次式のように表すことができる。
Vin1=V(ADCR1)+Verr1 ・・・(2)
Vin2=V(ADCR2)+Verr2 ・・・(3)
【0008】
差分変換結果14をアナログ電圧に変換する関数をV(ADCR)とすると、差動入力A/D変換器で求める差分変換結果14は、一般に次式のように表される。
Vin1−Vin2=V(ADCR)+Verr ・・・(4)
式(4)に式(2)と式(3)を代入すると次式が得られる。
【0009】
したがって、差分変換結果14の変換誤差はVerr1−Verr2となる。変換誤差Verr1とVerr2は互いに独立した誤差なので、差分変換結果14の誤差は2つのA/D変換器9,10の誤差を重畳したものとなる。よって、図8に示した差動入力A/D変換器では、2つのA/D変換器9,10の誤差が同程度であれば、1つのA/D変換器の場合に比べて変換誤差が最大で約2倍になるという問題点があった。
【0010】
特に、A/D変換器が原理的に持つ量子化誤差は第1のA/D変換器9の量子化誤差−1/2〜+1/2LSBと第2のA/D変換器10の量子化誤差−1/2〜+1/2LSBが足し合わされるので、差動入力A/D変換器としては−1.0〜+1.0LSBの量子化誤差を持つという問題点があった。この問題を言い換えると、第1のA/D変換器9と第2のA/D変換器10の分解能がnビットだとすると、第1のA/D変換器9と第2のA/D変換器10を用いて構成される差動入力A/D変換器の分解能は実質的にn−1ビットとなり、1ビット小さくなってしまうという問題である。
【0011】
本発明の主な目的は、A/D変換器やアナログ減算器を高精度化することなく、高精度の差動入力A/D変換器を実現することである。
【0012】
【課題を解決するための手段】
本発明の差動入力A/D変換器は、第1のアナログ入力信号(1)を入力する第1のA/D変換器(15)と、第2のアナログ入力信号(2)を入力する第2のA/D変換器(16)と、前記第1のA/D変換器の出力である第1の変換結果から前記第2のA/D変換器の出力である第2の変換結果を減算した差分変換結果(18)を出力するディジタル減算器(17)とを有し、前記第2のA/D変換器は、前記第2のアナログ入力信号をA/D変換した前記第2の変換結果をD/A変換してアナログ値で出力する手段を備え、前記第1のA/D変換器は、前記第2のA/D変換器から出力されたアナログ値と前記第2のアナログ入力信号との差分値と、前記第1のアナログ入力信号との差分をA/D変換して前記第1の変換結果として出力するものである。本発明は、逐次比較型差動入力A/D変換器、特に2つのアナログ入力信号についてそれぞれA/D変換を実行し、得られる2つの変換結果をディジタル的な処理でその差分変換結果を得る構成のものに関し、第1のA/D変換器では2つのアナログ入力信号をサンプリングし、第1のA/D変換器に第2のA/D変換器の変換結果をアナログ値またはディジタル値で第2のアナログ入力信号と切り替えて入力している。この差動入力A/D変換器では、サンプリング、第2のA/D変換器による逐次比較、第1のA/D変換器による逐次比較、減算を順次実行する。第2のA/D変換器の逐次比較の結果をアナログ値として第1のA/D変換器に第2のアナログ入力信号と切り替えて入力することで、第1のA/D変換器に変換誤差を重ねて逐次比較を第1のA/D変換器で実行する。これにより、差動入力A/D変換器の誤差を第1のA/D変換器による誤差だけにすることができる。
【0013】
また、本発明の差動入力A/D変換器は、第1のアナログ入力信号(1)を入力する第1のA/D変換器(41)と、第2のアナログ入力信号(2)を入力する第2のA/D変換器(42)と、前記第1のA/D変換器の出力である第1の変換結果から前記第2のA/D変換器の出力である第2の変換結果を減算した差分変換結果(18)を出力するディジタル減算器(17)とを有し、前記第1のA/D変換器は、前記第2のA/D変換器から出力された前記第2の変換結果をD/A変換して前記第2の変換結果のアナログ値を求め、この第2の変換結果のアナログ値と前記第2のアナログ入力信号との差分値と、前記第1のアナログ入力信号との差分をA/D変換して前記第1の変換結果として出力するものである。
【0014】
また、本発明の差動入力A/D変換器は、第1のアナログ入力信号(1)を入力する第1のA/D変換器(51)と、第2のアナログ入力信号(2)を入力する第2のA/D変換器(52)と、前記第1のA/D変換器の出力である第1の変換結果から前記第2のA/D変換器の出力である第2の変換結果を減算した差分変換結果(18)を出力するディジタル減算器(17)とを有し、前記第2のA/D変換器は、前記第2の変換結果の下位ビット側又は上位ビット側をディジタル値で出力し、残りのビットをD/A変換してアナログ値で出力する手段を備え、前記第1のA/D変換器は、前記第2のA/D変換器から出力されたディジタル値とアナログ値とから前記第2の変換結果のアナログ値を求め、この第2の変換結果のアナログ値と前記第2のアナログ入力信号との差分値と、前記第1のアナログ入力信号との差分をA/D変換して前記第1の変換結果として出力するものである。
また、本発明の差動入力A/D変換器は、前記ディジタル減算器の代わりに、前記第1の変換結果から前記第2の変換結果を減算した差分変換結果を求めるCPU(65)を設けるものである。
【0015】
また、本発明の差動入力A/D変換器の1構成例において、前記第1のA/D変換器は、第1の比較信号をD/A変換したアナログ値を出力する第1のD/A変換器(21)と、一方の入力端子に前記第1のD/A変換器のアナログ値と前記第1のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、他方の入力端子に逐次比較完了後の第2の比較信号をD/A変換したアナログ値と前記第2のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、2つの入力端子に入力された信号を逐次比較する第1の比較器(23)と、この第1の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第1の比較信号として出力し、逐次比較完了後の比較結果を前記第1の変換結果として出力する第1の逐次比較レジスタ(22)とを備える逐次比較型のA/D変換器であり、前記第2のA/D変換器は、第2の比較信号をD/A変換したアナログ値を出力する第2のD/A変換器(33)と、一方の入力端子に前記第2のD/A変換器のアナログ値と前記第2のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、他方の入力端子に基準電圧がサンプル・ホールド容量を介して入力され、2つの入力端子に入力された信号を逐次比較する第2の比較器(35)と、この第2の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第2の比較信号として出力し、逐次比較完了後の比較結果を前記第2の変換結果として出力する第2の逐次比較レジスタ(34)とを備える逐次比較型のA/D変換器である。
【0016】
また、本発明の差動入力A/D変換器の1構成例において、前記第1のA/D変換器は、第1の比較信号をD/A変換したアナログ値と前記第1のアナログ入力信号との差分を出力する第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路(45)と、前記第2のA/D変換器による逐次比較完了後の第2の比較信号と前記第2のアナログ入力信号との差分を出力する第2の容量アレイ型D/A変換器&サンプル・ホールド容量回路(46)と、前記第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力と前記第2の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力とを逐次比較する第1の比較器(44)と、この第1の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第1の比較信号として出力し、逐次比較完了後の比較結果を前記第1の変換結果として出力する第1の逐次比較レジスタ(43)とを備える逐次比較型のA/D変換器であり、前記第2のA/D変換器は、第2の比較信号をD/A変換したアナログ値と前記第2のアナログ入力信号との差分を出力する第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路(49)と、基準電圧を出力する基準D/A変換器&サンプル・ホールド容量回路(50)と、前記第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力と前記基準D/A変換器&サンプル・ホールド容量回路の出力とを逐次比較する第2の比較器(48)と、この第2の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第2の比較信号として出力し、逐次比較完了後の比較結果を前記第2の変換結果として出力する第2の逐次比較レジスタ(47)とを備える逐次比較型のA/D変換器である。
【0017】
また、本発明の差動入力A/D変換器の1構成例において、前記第1のA/D変換器は、第1の比較信号の下位ビット側又は上位ビット側をD/A変換したアナログ値を求め、このアナログ値と前記第1の比較信号の残りのビットをD/A変換したアナログ値とから前記第1の比較信号のアナログ値を求め、この第1の比較信号のアナログ値と前記第1のアナログ入力信号との差分を出力する第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路(55)と、逐次比較完了後の第2の比較信号の下位ビット側又は上位ビット側をD/A変換したアナログ値を求め、このアナログ値と前記逐次比較完了後の第2の比較信号の残りのビットをD/A変換したアナログ値とから前記第2の比較信号のアナログ値を求め、この第2の比較信号のアナログ値と前記第2のアナログ入力信号との差分を出力する第2の容量アレイ型D/A変換器&サンプル・ホールド容量回路(56)と、前記第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力と前記第2の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力とを逐次比較する第1の比較器(54)と、前記第1の比較信号の残りのビットをD/A変換したアナログ値を前記第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路に入力する第1の抵抗ストリングD/A変換器(57)と、前記第1の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第1の比較信号として、この第1の比較信号の下位ビット側又は上位ビット側を前記第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路に入力し、前記第1の比較信号の残りのビットを前記第1の抵抗ストリングD/A変換器に入力し、逐次比較完了後の比較結果を前記第1の変換結果として出力する第1の逐次比較レジスタ(53)とを備える逐次比較型のA/D変換器であり、前記第2のA/D変換器は、第2の比較信号の下位ビット側又は上位ビット側をD/A変換したアナログ値を求め、このアナログ値と前記第2の比較信号の残りのビットをD/A変換したアナログ値とから前記第2の比較信号のアナログ値を求め、この第2の比較信号のアナログ値と前記第2のアナログ入力信号との差分を出力する第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路(60)と、基準電圧を出力する基準D/A変換器&サンプル・ホールド容量回路(61)と、前記第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力と前記基準D/A変換器&サンプル・ホールド容量回路の出力とを逐次比較する第2の比較器(59)と、前記第2の比較信号の残りのビットをD/A変換したアナログ値を前記第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路に入力する第2の抵抗ストリングD/A変換器(62)と、前記第2の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第2の比較信号として、この第2の比較信号の下位ビット側又は上位ビット側を前記第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路に入力し、前記第2の比較信号の残りのビットを前記第2の抵抗ストリングD/A変換器に入力し、逐次比較完了後の比較結果を前記第2の変換結果として出力する第2の逐次比較レジスタ(58)とを備える逐次比較型のA/D変換器である。
また、本発明の差動入力A/D変換器の1構成例は、前記第2のA/D変換器で逐次比較を実行した後に、前記第1のA/D変換器で逐次比較を実行するものである。
【0018】
【発明の実施の形態】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して詳細に説明する。図1は本発明の第1の実施の形態となる逐次比較型差動入力A/D変換器の構成を示すブロック図、図2は図1の逐次比較型差動入力A/D変換器の動作タイミングを示すタイミングチャート図である。本実施の形態の逐次比較型差動入力A/D変換器は、第1のA/D変換器15と第2のA/D変換器16とディジタル減算器17とから構成される。
【0019】
第1のA/D変換器15は、第1のアナログ入力信号1と第2のアナログ入力信号2と第2のA/D変換器16内の第2のD/A変換器33の出力信号とを入力とし、第1変換結果19を出力する。第2のA/D変換器16は、第2のアナログ入力信号2を入力とし、第2のD/A変換器33の出力信号を第1のA/D変換器15に対して出力し、また第2変換結果20を出力する。ディジタル減算器17は、第1変換結果19と第2変換結果20とを入力とし、これらの減算結果として差分変換結果18を出力する。
【0020】
第2のA/D変換器16内の第2の比較器35の反転入力には、スイッチ39とサンプル/ホールド容量36とを介して第2のアナログ入力信号2が選択的に入力されると同時に、スイッチ38とサンプル/ホールド容量36とを介して第2のD/A変換器33の出力信号が選択的に入力される。第2の比較器35の正転入力には、サンプル/ホールド容量37を介して第2基準電圧32が入力される。また、第2の比較器35の2つの差動入力には、スイッチ40を介して第1基準電圧31が選択的に印加される。
【0021】
第1のA/D変換器15では第2のA/D変換器16と異なり、第1の比較器23の正転入力に、スイッチ28とサンプル/ホールド容量25とを介して第2のアナログ入力信号2が選択的に入力されると同時に、スイッチ29とサンプル/ホールド容量25とを介して第2のD/A変換器33の出力信号が選択的に入力される。第1の比較器23の反転入力には、スイッチ27とサンプル/ホールド容量24とを介して第1のアナログ入力信号1が選択的に入力されると同時に、スイッチ26とサンプル/ホールド容量24とを介して第1のD/A変換器21の出力信号が選択的に入力される。また、第1の比較器23の2つの差動入力には、スイッチ30を介して第1基準電圧31が選択的に印加される。
【0022】
次に、本実施の形態の逐次比較型差動入力A/D変換器の動作について図1および図2を用いて説明する。本実施の形態のA/D変換は、図2に示すようにサンプリングと、第1逐次比較と、第2逐次比較と、減算の4つの動作を順次実行する。A/D変換開始前には、すべてのスイッチ26〜30,38〜40がオフ状態となっている。
【0023】
A/D変換が開始されると、スイッチ27,28,39およびスイッチ30,40がオン状態となり、サンプリングが開始される。すなわち、サンプル/ホールド容量24によって第1のアナログ入力信号1と第1基準電圧31との差電圧がサンプリングされ、サンプル/ホールド容量25,36によって第2のアナログ入力信号2と第1基準電圧31との差電圧がサンプリングされ、サンプル/ホールド容量37によって第2基準電圧32と第1基準電圧31との差電圧がサンプリングされる。
【0024】
次に、スイッチ30,40をオフ状態にすると、これらサンプル/ホールド容量24,25,36,37にかかった差電圧は、A/D変換がすべて完了するまで、サンプル/ホールド容量24,25,36,37によって保持される。続いて、スイッチ27,28,39をオフ状態にして、第1のアナログ入力信号1と第2のアナログ入力信号2の入力を停止する。
【0025】
次に、スイッチ26,38をオン状態にして、第1のD/A変換器21の出力信号をサンプル/ホールド容量24に接続すると共に、第2のD/A変換器33の出力信号をサンプル/ホールド容量36に接続して、第2のA/D変換器16から第1逐次比較を開始する。
【0026】
第1逐次比較では、第2の逐次比較レジスタ34の注目ビットを「1」に設定して、このときの第2の逐次比較レジスタ34のディジタル値を第2のD/A変換器33でD/A変換し、このD/A変換したアナログ信号をスイッチ38及びサンプル/ホールド容量36を介して第2の比較器35の反転入力端子に入力する。その結果、第2のD/A変換器33の出力信号とサンプル/ホールド容量36で保持された電圧との差電圧が第2の比較器35の反転入力端子に入力され、第2の比較器35は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第2の逐次比較レジスタ34の注目ビットに格納する。
【0027】
第2の逐次比較レジスタ34の最上位ビットを注目ビットとして、このような逐次比較動作を開始し、比較結果を最上位ビットに格納した後、第2の逐次比較レジスタ34の上位から2ビット目を注目ビットとして、逐次比較を行い、比較結果を第2の逐次比較レジスタ34の2ビット目に格納する。続いて、第2の逐次比較レジスタ34の上位から3ビット目を注目ビットとして、逐次比較を行う。このように、最上位ビットから1ビットずつ下位ビットへと注目ビットを移行させながら、逐次比較動作を順次行う。
【0028】
第2の逐次比較レジスタ34の最下位ビットを注目ビットとする逐次比較が終了して、比較結果が第2の逐次比較レジスタ34の全ビットに格納されると、第1逐次比較が完了する。このとき、第2の逐次比較レジスタ34に格納されたディジタル値が第2変換結果20として出力される。以上のようにして、第2のA/D変換器16は、第2のアナログ入力信号2をA/D変換した結果のディジタル値、すなわち第2変換結果20を出力する。第1逐次比較の完了後、スイッチ38をオフ状態にする。
【0029】
次に、スイッチ29をオン状態にして、第2のD/A変換器33の出力信号をサンプル/ホールド容量25に接続して、第2逐次比較を開始する。第2逐次比較では、第1の逐次比較レジスタ22の注目ビットを「1」に設定して、このときの第1の逐次比較レジスタ22のディジタル値を第1のD/A変換器21でD/A変換し、このD/A変換したアナログ信号をスイッチ26及びサンプル/ホールド容量24を介して第1の比較器23の反転入力端子に入力する。その結果、第1のD/A変換器21の出力信号とサンプル/ホールド容量24で保持された電圧との差電圧が第1の比較器23の反転入力端子に入力され、また第2のD/A変換器33の出力信号とサンプル/ホールド容量25で保持された電圧との差電圧が第1の比較器23の非反転入力端子に入力され、第1の比較器23は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第1の逐次比較レジスタ22の注目ビットに格納する。
【0030】
第1の逐次比較レジスタ22の最上位ビットを注目ビットとして、このような逐次比較動作を開始し、比較結果を最上位ビットに格納した後、第1の逐次比較レジスタ22の上位から2ビット目を注目ビットとして、逐次比較を行い、比較結果を第1の逐次比較レジスタ22の2ビット目に格納する。続いて、第1の逐次比較レジスタ22の上位から3ビット目を注目ビットとして、逐次比較を行う。このように、最上位ビットから1ビットずつ下位ビットへと注目ビットを移行させながら、逐次比較動作を順次行う。
【0031】
第1の逐次比較レジスタ22の最下位ビットを注目ビットとする逐次比較が終了して、比較結果が第1の逐次比較レジスタ22の全ビットに格納されると、第2逐次比較が完了する。このとき、第1の逐次比較レジスタ22に格納されたディジタル値が第1変換結果19として出力される。以上のようにして、第1のA/D変換器15は、第1のアナログ入力信号1をA/D変換した結果のディジタル値、すなわち第1変換結果19を出力する。
【0032】
第2逐次比較の完了後、スイッチ26,29をオフ状態にする。ディジタル減算器17は、第1変換結果19から第2変換結果20を減算して、その減算結果として差分変換結果18を出力する。
【0033】
第2のA/D変換器16で第2のアナログ入力信号2をA/D変換したとき、この第2のアナログ入力信号2の電圧をVin_M、第2のA/D変換器16での量子化誤差をVerr_M、第2の変換結果20をアナログ電圧に変換する関数をV(ADCR_M)とすると、電圧Vin_Mは次式のように表すことができる。
Vin_M=V(ADCR_M)+Verr_M ・・・(6)
【0034】
次に、第1のA/D変換器15では、第2逐次比較時にスイッチ29がオン状態となって第2のアナログ入力信号2から第2のD/A変換器33の出力信号への入力切り換えが行われることにより、V(ADCR_M)がサンプル/ホールド容量25を介して印加され、次式のように、サンプリング時のVin_Mから第2逐次比較時のV(ADCR_M)へと入力電圧が変化する。
Vin_M→V(ADCR_M) ・・・(7)
【0035】
また、第1の比較器23の反転入力端子には、サンプル/ホールド容量24を介して第1のアナログ入力信号1が入力されている。サンプリング直後には第1の比較器23の2つの入力電圧はともに第1基準電圧31であったが、第2逐次比較開始時には第1の比較器23の非反転入力端子側では、式(7)のようにサンプル/ホールド容量25に印加される電圧が変化するので、式(6)より電荷保存則を用いて、次式が成立する。
Vref1−{Vin_M−V(ADCR_M)}
=Vref1−Verr_M ・・・(8)
【0036】
式(8)において、Vref1は第1基準電圧31の値である。よって、第2逐次比較で探す電圧は、第1の比較器23の反転入力端子の電圧Verf1−Verr_Mとなり、サンプル/ホールド容量24の入力側の電圧で言い換えると、電荷保存則よりVin_P−Verr_Mとなる。
【0037】
この電圧をA/D変換した結果である第1変換結果19の値をADCR_P、第1変換結果19の値をアナログ電圧に変換する関数をV(ADCR_P)、第1のアナログ入力信号1の電圧をVin_P、第1のA/D変換器15での量子化誤差をVerrとすると、次式が成立する。
Vin_P−Verr_M=V(ADCR_P)+Verr ・・・(9)
【0038】
式(9)は、第2のA/D変換器16の量子化誤差Verr_Mを第1のアナログ入力信号1に重畳して第1のA/D変換器15でA/D変換したことを意味している。差分変換結果18をアナログ電圧に変換する関数をV(ADCR)とすると、差分変換結果18は、次式のように表される。
V(ADCR)=V(ADCR_P)−V(ADCR_M) ・・(10)
【0039】
式(10)に式(6)と式(9)とを変形して代入すると、次式が得られる。
【0040】
本実施の形態では、第1のD/A変換器21の出力信号と第1のアナログ入力信号1とをサンプル/ホールド容量24を介して第1の比較器23の反転入力端子に入力し、第2のD/A変換器33の出力信号と第2のアナログ入力信号2とをサンプル/ホールド容量25を介して第1の比較器23の非反転入力端子に入力することにより、第2のA/D変換器16の量子化誤差Verr_Mを第1のアナログ入力信号1に重畳して第1のA/D変換器15でA/D変換する。
【0041】
したがって、第2のA/D変換器16の量子化誤差Verr_Mが含まれる第1変換結果19から同量子化誤差Verr_Mが含まれる第2変換結果20を減算すれば、第1逐次比較で生じた量子化誤差Verr_Mは、式(11)に示すように打ち消される。この結果、差分変換結果18に現れる量子化誤差は、第1のA/D変換器15の第2逐次比較で生じる量子化誤差Verrのみとなり、−1/2LSB〜+1/2LSBの範囲となる。
【0042】
また、ここでは量子化誤差のみを議論したが、Verr_Mを第2のA/D変換器16の誤差全体と置き換えて考えると、第2のA/D変換器16の誤差全体が打ち消され、第1のA/D変換器15の誤差だけが差分変換結果18に反映される。
【0043】
また、本実施の形態の効果の説明は第1のA/D変換器15と第2のA/D変換器16の分解能が同じであるものとして考えたが、第1の比較器23の同相入力範囲が十分広ければ、第2のA/D変換器16は第1のA/D変換器15と同じ電圧精度があれば同じ分解能ではなくとも十分な変換精度が得られる。また、第1のA/D変換器15と第2のA/D変換器16が同じnビットの分解能を持つA/D変換器であっても第1逐次比較で上位ビットからnビット未満の変換だけを行っても同様の効果を得ることができる。
【0044】
また、本実施の形態では、ディジタル値の差分変換結果18を得るため、第1のアナログ入力信号1と第2のアナログ入力信号2の大小関係に無関係に差動入力A/D変換を実行できる効果もある。さらに、差分変換結果18に符合ビットを1ビット追加すれば、第1のアナログ入力信号1と第2のアナログ入力信号2の大小関係も表現可能である。
【0045】
[第2の実施の形態]
図3は本発明の第2の実施の形態となる逐次比較型差動入力A/D変換器の構成を示すブロック図である。本実施の形態の逐次比較型差動入力A/D変換器は、第1のA/D変換器41と第2のA/D変換器42とディジタル減算器17とから構成される。本実施の形態は、第1の実施の形態の図1に示す差動入力A/D変換器の第1のA/D変換器15を図3に示す第1のA/D変換器41に置き換え、第2のA/D変換器16を第1のA/D変換器42に置き換えた構成となっている。
【0046】
第2のA/D変換器42は、第2の逐次比較レジスタ47と第2の比較器48と容量アレイ型D/A変換器&サンプル・ホールド容量回路49と基準D/A変換器&サンプル・ホールド容量回路50とから構成される。第2のA/D変換器42は、第2のアナログ入力信号2が入力される容量アレイ型D/A変換器&サンプル・ホールド容量49の出力と基準D/A変換器&サンプル・ホールド容量回路50の出力とが第2比較器48に入力される点と、第2逐次比較レジスタ47の出力が第1のA/D変換器41に入力される点が図1に示した差動入力A/D変換器の第2のA/D変換器16と異なる。
【0047】
第1のA/D変換器41は、第1の逐次比較レジスタ43と第1の比較器44と容量アレイ型D/A変換器&サンプル・ホールド容量回路45と容量アレイ型D/A変換器&サンプル・ホールド容量回路46とから構成される。第1のA/D変換器41は、第1のアナログ入力信号1が入力される容量アレイ型D/A変換器&サンプル・ホールド容量回路45の出力と第2のアナログ入力信号2および第2逐次比較レジスタ47の出力が入力される容量アレイ型D/A変換器&サンプル・ホールド容量回路46の出力とが第1比較器44に入力される点が図1に示した差動入力A/D変換器の第1のA/D変換器15と異なる。
【0048】
次に、本実施の形態の動作について説明する。本実施の形態においても、第1の実施の形態と同様に、サンプリングと、第1逐次比較と、第2逐次比較と、減算の4つの動作を順次実行する。
【0049】
サンプリングにおいて、容量アレイ型D/A変換器&サンプル・ホールド容量回路45は、第1のアナログ入力信号1の電圧を保持し、容量アレイ型D/A変換器&サンプル・ホールド容量回路46,49は、第2のアナログ入力信号2の電圧を保持し、基準D/A変換器&サンプル・ホールド容量回路50は、第1の実施の形態の第2基準電圧32に相当する電圧を保持する。
【0050】
次に、第1逐次比較では、第2の逐次比較レジスタ47の注目ビットを「1」に設定して、このときの第2の逐次比較レジスタ47のディジタル値を容量アレイ型D/A変換器&サンプル・ホールド容量回路49でD/A変換する。そして、このD/A変換したアナログ信号と容量アレイ型D/A変換器&サンプル・ホールド容量回路49で保持した電圧との差電圧が第2の比較器48の反転入力端子に入力され、また基準D/A変換器&サンプル・ホールド容量回路50で保持した電圧が第2の比較器48の非反転入力端子に入力され、第2の比較器48は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第2の逐次比較レジスタ47の注目ビットに格納する。
【0051】
このような第1逐次比較を、第1の実施の形態と同様に、第2の逐次比較レジスタ47の最上位ビットから1ビットずつ下位ビットへと注目ビットを移行させながら順次行う。比較結果が第2の逐次比較レジスタ47の全ビットに格納されると、第1逐次比較が完了する。このとき、第2の逐次比較レジスタ47に格納されたディジタル値が第2変換結果20として出力される。
【0052】
次に、第2逐次比較では、第1の逐次比較レジスタ43の注目ビットを「1」に設定して、このときの第1の逐次比較レジスタ43のディジタル値を容量アレイ型D/A変換器&サンプル・ホールド容量回路45でD/A変換し、第2のA/D変換器42の第2の逐次比較レジスタ47から出力されるディジタル値(第2変換結果20)を容量アレイ型D/A変換器&サンプル・ホールド容量回路46でD/A変換する。
【0053】
そして、容量アレイ型D/A変換器&サンプル・ホールド容量回路45でD/A変換したアナログ信号と回路45で保持した電圧との差電圧が第1の比較器44の反転入力端子に入力され、また容量アレイ型D/A変換器&サンプル・ホールド容量回路46でD/A変換したアナログ信号と回路46で保持した電圧との差電圧が第1の比較器44の非反転入力端子に入力され、第1の比較器44は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第1の逐次比較レジスタ43の注目ビットに格納する。
【0054】
このような第2逐次比較を、第1の実施の形態と同様に、第1の逐次比較レジスタ43の最上位ビットから1ビットずつ下位ビットへと注目ビットを移行させながら順次行う。比較結果が第1の逐次比較レジスタ43の全ビットに格納されると、第2逐次比較が完了する。このとき、第1の逐次比較レジスタ43に格納されたディジタル値が第1変換結果19として出力される。ディジタル減算器17の動作は第1の実施の形態と同じである。
【0055】
第1の実施の形態では、第1逐次比較の結果を第2のD/A変換器33の出力としてアナログ値で第1のA/D変換器15に入力していたが、本実施の形態では、第1逐次比較の結果を第2逐次比較レジスタ47の出力というディジタル値で第1のA/D変換器41に入力し、第1のA/D変換器41内の容量アレイ型D/A変換器&サンプル・ホールド容量回路46でアナログ値に変換して第1の実施の形態と同じ動作を実現している。
【0056】
[第3の実施の形態]
図4は本発明の第3の実施の形態となる逐次比較型差動入力A/D変換器の構成を示すブロック図である。本実施の形態の逐次比較型差動入力A/D変換器は、第1のA/D変換器51と第2のA/D変換器52とディジタル減算器17とから構成される。
【0057】
第1のA/D変換器51は、第1の逐次比較レジスタ53と第1の比較器54と容量アレイ型D/A変換器&サンプル・ホールド容量回路55と容量アレイ型D/A変換器&サンプル・ホールド容量回路56と抵抗ストリングD/A変換器57とから構成される。第2のA/D変換器52は、第2の逐次比較レジスタ58と第2の比較器59と容量アレイ型D/A変換器&サンプル・ホールド容量回路60と基準D/A変換器&サンプル・ホールド容量回路61と抵抗ストリングD/A変換器62とから構成される。
【0058】
本実施の形態では、第1のA/D変換器51の内蔵D/A変換器を容量アレイD/A変換器&サンプル・ホールド容量55と抵抗ストリングD/A変換器57で構成し、第2のA/D変換器52の内蔵D/A変換器を容量アレイD/A変換器&サンプル・ホールド容量60と抵抗ストリングD/A変換器62で構成している。
【0059】
本実施の形態においても、第1の実施の形態と同様に、サンプリングと、第1逐次比較と、第2逐次比較と、減算の4つの動作を順次実行する。サンプリングにおいて、容量アレイ型D/A変換器&サンプル・ホールド容量回路55は、第1のアナログ入力信号1の電圧を保持し、容量アレイ型D/A変換器&サンプル・ホールド容量回路56,60は、第2のアナログ入力信号2の電圧を保持し、基準D/A変換器&サンプル・ホールド容量回路60は、第1の実施の形態の第2基準電圧32に相当する電圧を保持する。
【0060】
次に、第1逐次比較では、第2の逐次比較レジスタ58の注目ビットを「1」に設定して、このとき第2の逐次比較レジスタ58から出力されるディジタル値の上位ビット側を容量アレイ型D/A変換器&サンプル・ホールド容量回路60でD/A変換し、下位ビット側を抵抗ストリングD/A変換器62でD/A変換する。
【0061】
そして、容量アレイ型D/A変換器&サンプル・ホールド容量回路60及び抵抗ストリングD/A変換器62でD/A変換したアナログ信号と回路60で保持した電圧との差電圧が第2の比較器59の反転入力端子に入力され、また基準D/A変換器&サンプル・ホールド容量回路61で保持した電圧が第2の比較器59の非反転入力端子に入力され、第2の比較器59は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第2の逐次比較レジスタ58の注目ビットに格納する。
【0062】
このような第1逐次比較を、第1の実施の形態と同様に、第2の逐次比較レジスタ58の最上位ビットから1ビットずつ下位ビットへと注目ビットを移行させながら順次行う。比較結果が第2の逐次比較レジスタ58の全ビットに格納されると、第1逐次比較が完了する。このとき、第2の逐次比較レジスタ58に格納されたディジタル値が第2変換結果20として出力される。
【0063】
次に、第2逐次比較では、第1の逐次比較レジスタ53の注目ビットを「1」に設定して、このとき第1の逐次比較レジスタ53から出力されるディジタル値の上位ビット側を容量アレイ型D/A変換器&サンプル・ホールド容量回路55でD/A変換し、下位ビット側を抵抗ストリングD/A変換器57でD/A変換する。また、第2のA/D変換器52の第2の逐次比較レジスタ58から出力されるディジタル値(第2変換結果20)の上位ビット側を容量アレイ型D/A変換器&サンプル・ホールド容量回路56でD/A変換し、下位ビット側を抵抗ストリングD/A変換器62でD/A変換する。
【0064】
そして、容量アレイ型D/A変換器&サンプル・ホールド容量回路55及び抵抗ストリングD/A変換器57でD/A変換したアナログ信号と回路55で保持した電圧との差電圧が第1の比較器54の反転入力端子に入力され、また容量アレイ型D/A変換器&サンプル・ホールド容量回路56及び抵抗ストリングD/A変換器62でD/A変換したアナログ信号と回路56で保持した電圧との差電圧が第1の比較器54の非反転入力端子に入力され、第1の比較器54は、反転入力端子の電圧と非反転入力端子の電圧とを比較した結果を第1の逐次比較レジスタ53の注目ビットに格納する。
【0065】
このような第2逐次比較を、第1の実施の形態と同様に、第1の逐次比較レジスタ53の最上位ビットから1ビットずつ下位ビットへと注目ビットを移行させながら順次行う。比較結果が第1の逐次比較レジスタ53の全ビットに格納されると、第2逐次比較が完了する。このとき、第1の逐次比較レジスタ53に格納されたディジタル値が第1変換結果19として出力される。ディジタル減算器17の動作は第1の実施の形態と同じである。
【0066】
第1の実施の形態では、第1逐次比較の結果を第2のD/A変換器33の出力としてアナログ値で第1のA/D変換器15に入力し、第2の実施の形態では、第1逐次比較の結果を第2逐次比較レジスタ47の出力というディジタル値で第1のA/D変換器41に入力し、第1のA/D変換器41内の容量アレイ型D/A変換器&サンプル・ホールド容量回路46でアナログ値に変換して第1の実施の形態と同じ動作を実現していた。
【0067】
これに対して、本実施の形態では、抵抗ストリングD/A変換器で比較するビットについては第1逐次比較の結果を抵抗ストリングD/A変換器62の出力信号というアナログ値で第1のA/D変換器51に入力し、容量アレイD/A変換器で比較するビットについては第1逐次比較の結果を第2逐次比較レジスタ58の値そのままのディジタル値で第1のA/D変換器51に入力し、抵抗ストリングD/A変換器62でD/A変換した下位ビット側と容量アレイ型D/A変換器&サンプル・ホールド容量回路56でD/A変換する上位ビット側とから、第1逐次比較の結果をアナログ値に変換して、第1の実施の形態と同じ動作を実現している。
【0068】
なお、本実施の形態では、上位ビット側のD/A変換を容量アレイ型D/A変換器で行い、下位ビット側のD/A変換を抵抗ストリングD/A変換器で行っているが、これと逆に上位ビット側のD/A変換を抵抗ストリングD/A変換器で行い、下位ビット側のD/A変換を容量アレイ型D/A変換器で行うようにしてもよい。
【0069】
[第4の実施の形態]
図5は本発明の第4の実施の形態となる逐次比較型差動入力A/D変換器の構成を示すブロック図である。本実施の形態の逐次比較型差動入力A/D変換器は、第1のA/D変換器63と第2のA/D変換器64とCPU65とから構成される。
【0070】
第1のA/D変換器63と第2のA/D変換器64は、第1の実施の形態で説明した第1のA/D変換器15と第2のA/D変換器16、第2の実施の形態で説明した第1のA/D変換器41と第2のA/D変換器42、あるいは第3の実施の形態で説明した第1のA/D変換器51と第2のA/D変換器52と同じ構成である。第1〜第3の実施の形態と同様に、第1のA/D変換器63は第1変換結果19を出力し、第2のA/D変換器64は第2変換結果20を出力する。
【0071】
本実施の形態では、逐次比較型差動入力A/D変換器を内蔵するLSIチップがCPU(マイクロプロセッサ)65を内蔵しており、CPU65は、第1変換結果19から第2変換結果20を減算して、その減算結果として差分変換結果18を出力する。これにより、本実施の形態では、ディジタル減算器17をなくすことができ、チップ面積を節約することが可能となる。
【0072】
【発明の効果】
本発明によれば、第2の変換結果をアナログ値で出力する手段を第2のA/D変換器に設け、第2のA/D変換器から出力されたアナログ値と第2のアナログ入力信号との差分をA/D変換した結果を第1の変換結果に重畳する手段を第1のA/D変換器に設けることにより、第2のA/D変換器の誤差を第1のアナログ入力信号に重畳して第1のA/D変換器でA/D変換し、第2のA/D変換器の誤差が含まれる第1変換結果から同誤差が含まれる第2変換結果を減算することで、第2のA/D変換器の誤差を打ち消すようにしたので、差分変換結果に現れる誤差を第1のA/D変換器で生じる誤差のみとすることができる。したがって、差動入力A/D変換器の量子化誤差を−1/2LSB〜+1/2LSBの範囲にすることができる。その結果、A/D変換器を高精度化する必要がなくなり、またアナログ減算器を使用しないことから、アナログ減算器を高精度化する必要がなくなる。
【0073】
また、第2の変換結果をディジタル値で出力する手段を第2のA/D変換器に設け、第2のA/D変換器から出力されたディジタル値をD/A変換して第2の変換結果のアナログ値を求め、この第2の変換結果のアナログ値と第2のアナログ入力信号との差分をA/D変換した結果を第1の変換結果に重畳する手段を第1のA/D変換器に設けることにより、第2のA/D変換器の誤差を第1のアナログ入力信号に重畳して第1のA/D変換器でA/D変換し、第2のA/D変換器の誤差が含まれる第1変換結果から同誤差が含まれる第2変換結果を減算することで、第2のA/D変換器の誤差を打ち消すようにしたので、差分変換結果に現れる誤差を第1のA/D変換器で生じる誤差のみとすることができる。したがって、差動入力A/D変換器の量子化誤差を−1/2LSB〜+1/2LSBの範囲にすることができる。その結果、A/D変換器を高精度化する必要がなくなり、またアナログ減算器を使用しないことから、アナログ減算器を高精度化する必要がなくなる。
【0074】
また、第2の変換結果の下位ビット側又は上位ビット側をディジタル値で出力し、残りのビットをD/A変換してアナログ値で出力する手段を第2のA/D変換器に設け、第2のA/D変換器から出力されたディジタル値とアナログ値とから第2の変換結果のアナログ値を求め、この第2の変換結果のアナログ値と第2のアナログ入力信号との差分をA/D変換した結果を、第1の変換結果に重畳する手段を第1のA/D変換器に設けることにより、第2のA/D変換器の誤差を第1のアナログ入力信号に重畳して第1のA/D変換器でA/D変換し、第2のA/D変換器の誤差が含まれる第1変換結果から同誤差が含まれる第2変換結果を減算することで、第2のA/D変換器の誤差を打ち消すようにしたので、差分変換結果に現れる誤差を第1のA/D変換器で生じる誤差のみとすることができる。したがって、差動入力A/D変換器の量子化誤差を−1/2LSB〜+1/2LSBの範囲にすることができる。その結果、A/D変換器を高精度化する必要がなくなり、またアナログ減算器を使用しないことから、アナログ減算器を高精度化する必要がなくなる。
【0075】
また、ディジタル減算器の代わりに、第1の変換結果から第2の変換結果を減算した差分変換結果を求めるCPUを設けることにより、差動入力A/D変換器を内蔵するLSIチップ内にCPUが内蔵されている場合には、このCPUを利用することができるので、ディジタル減算器をなくすことができ、チップ面積を節約することが可能となる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態となる逐次比較型差動入力A/D変換器の構成を示すブロック図である。
【図2】 図1の逐次比較型差動入力A/D変換器の動作タイミングを示すタイミングチャート図である。
【図3】 本発明の第2の実施の形態となる逐次比較型差動入力A/D変換器の構成を示すブロック図である。
【図4】 本発明の第3の実施の形態となる逐次比較型差動入力A/D変換器の構成を示すブロック図である。
【図5】 本発明の第4の実施の形態となる逐次比較型差動入力A/D変換器の構成を示すブロック図である。
【図6】 従来の差動入力A/D変換器の構成を示すブロック図である。
【図7】 図6のアナログ減算器の構成を示すブロック図である。
【図8】 従来の他の差動入力A/D変換器の構成を示すブロック図である。
【符号の説明】
1…第1のアナログ入力信号、2…第2のアナログ入力信号、15、41、51、63…第1のA/D変換器、16、42、52、64…第2のA/D変換器、17…ディジタル減算器、18…差分変換結果、19…第1変換結果、20…第2変換結果、21…第1のD/A変換器、22、43、53…第1の逐次比較レジスタ、23、44、54…第1の比較器、24、25…サンプル/ホールド容量、26〜30…スイッチ、33…第2のD/A変換器、34、47、58…第2の逐次比較レジスタ、35、48、59…第2の比較器、36、37…サンプル/ホールド容量、38〜40…スイッチ、45、46、49、55、56、60…容量アレイ型D/A変換器&サンプル・ホールド容量回路、50、61…基準D/A変換器&サンプル・ホールド容量回路、57、62…抵抗ストリングD/A変換器、65…CPU。
Claims (8)
- 2つのアナログ入力信号の電位差をディジタル値に変換する差動入力A/D変換器において、
第1のアナログ入力信号を入力する第1のA/D変換器と、
第2のアナログ入力信号を入力する第2のA/D変換器と、
前記第1のA/D変換器の出力である第1の変換結果から前記第2のA/D変換器の出力である第2の変換結果を減算した差分変換結果を出力するディジタル減算器とを有し、
前記第2のA/D変換器は、前記第2のアナログ入力信号をA/D変換した前記第2の変換結果をD/A変換してアナログ値で出力する手段を備え、
前記第1のA/D変換器は、前記第2のA/D変換器から出力された前記アナログ値と前記第2のアナログ入力信号との差分値と、前記第1のアナログ入力信号との差分をA/D変換して前記第1の変換結果として出力するものであることを特徴とする差動入力A/D変換器。 - 2つのアナログ入力信号の電位差をディジタル値に変換する差動入力A/D変換器において、
第1のアナログ入力信号を入力する第1のA/D変換器と、
第2のアナログ入力信号を入力する第2のA/D変換器と、
前記第1のA/D変換器の出力である第1の変換結果から前記第2のA/D変換器の出力である第2の変換結果を減算した差分変換結果を出力するディジタル減算器とを有し、
前記第1のA/D変換器は、前記第2のA/D変換器から出力された前記第2の変換結果をD/A変換して前記第2の変換結果のアナログ値を求め、この第2の変換結果のアナログ値と前記第2のアナログ入力信号との差分値と、前記第1のアナログ入力信号との差分をA/D変換して前記第1の変換結果として出力するものであることを特徴とする差動入力A/D変換器。 - 2つのアナログ入力信号の電位差をディジタル値に変換する差動入力A/D変換器において、
第1のアナログ入力信号を入力する第1のA/D変換器と、
第2のアナログ入力信号を入力する第2のA/D変換器と、
前記第1のA/D変換器の出力である第1の変換結果から前記第2のA/D変換器の出力である第2の変換結果を減算した差分変換結果を出力するディジタル減算器とを有し、
前記第2のA/D変換器は、前記第2の変換結果の下位ビット側又は上位ビット側をディジタル値で出力し、残りのビットをD/A変換してアナログ値で出力する手段を備え、
前記第1のA/D変換器は、前記第2のA/D変換器から出力されたディジタル値とアナログ値とから前記第2の変換結果のアナログ値を求め、この第2の変換結果のアナログ値と前記第2のアナログ入力信号との差分値と、前記第1のアナログ入力信号との差分をA/D変換して前記第1の変換結果として出力するものであることを特徴とする差動入力A/D変換器。 - 請求項1、2又は3記載の差動入力A/D変換器において、
前記ディジタル減算器の代わりに、前記第1の変換結果から前記第2の変換結果を減算した差分変換結果を求めるCPUを設けることを特徴とする差動入力A/D変換器。 - 請求項1又は4記載の差動入力A/D変換器において、
前記第1のA/D変換器は、
第1の比較信号をD/A変換したアナログ値を出力する第1のD/A変換器と、
一方の入力端子に前記第1のD/A変換器のアナログ値と前記第1のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、他方の入力端子に逐次比較完了後の第2の比較信号をD/A変換したアナログ値と前記第2のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、2つの入力端子に入力された信号を逐次比較する第1の比較器と、
この第1の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第1の比較信号として出力し、逐次比較完了後の比較結果を前記第1の変換結果として出力する第1の逐次比較レジスタとを備える逐次比較型のA/D変換器であり、
前記第2のA/D変換器は、
第2の比較信号をD/A変換したアナログ値を出力する第2のD/A変換器と、
一方の入力端子に前記第2のD/A変換器のアナログ値と前記第2のアナログ入力信号とがサンプル・ホールド容量を介して選択的に入力され、他方の入力端子に基準電圧がサンプル・ホールド容量を介して入力され、2つの入力端子に入力された信号を逐次比較する第2の比較器と、
この第2の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第2の比較信号として出力し、逐次比較完了後の比較結果を前記第2の変換結果として出力する第2の逐次比較レジスタとを備える逐次比較型のA/D変換器であることを特徴とする差動入力A/D変換器。 - 請求項2又は4記載の差動入力A/D変換器において、
前記第1のA/D変換器は、
第1の比較信号をD/A変換したアナログ値と前記第1のアナログ入力信号との差分を出力する第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路と、
前記第2のA/D変換器による逐次比較完了後の第2の比較信号と前記第2のアナログ入力信号との差分を出力する第2の容量アレイ型D/A変換器&サンプル・ホールド容量回路と、
前記第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力と前記第2の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力とを逐次比較する第1の比較器と、
この第1の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第1の比較信号として出力し、逐次比較完了後の比較結果を前記第1の変換結果として出力する第1の逐次比較レジスタとを備える逐次比較型のA/D変換器であり、
前記第2のA/D変換器は、
第2の比較信号をD/A変換したアナログ値と前記第2のアナログ入力信号との差分を出力する第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路と、
基準電圧を出力する基準D/A変換器&サンプル・ホールド容量回路と、
前記第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力と前記基準D/A変換器&サンプル・ホールド容量回路の出力とを逐次比較する第2の比較器と、
この第2の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第2の比較信号として出力し、逐次比較完了後の比較結果を前記第2の変換結果として出力する第2の逐次比較レジスタとを備える逐次比較型のA/D変換器であることを特徴とする差動入力A/D変換器。 - 請求項3又は4記載の差動入力A/D変換器において、
前記第1のA/D変換器は、
第1の比較信号の下位ビット側又は上位ビット側をD/A変換したアナログ値を求め、このアナログ値と前記第1の比較信号の残りのビットをD/A変換したアナログ値とから前記第1の比較信号のアナログ値を求め、この第1の比較信号のアナログ値と前記第1のアナログ入力信号との差分を出力する第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路と、
逐次比較完了後の第2の比較信号の下位ビット側又は上位ビット側をD/A変換したアナログ値を求め、このアナログ値と前記逐次比較完了後の第2の比較信号の残りのビットをD/A変換したアナログ値とから前記第2の比較信号のアナログ値を求め、この第2の比較信号のアナログ値と前記第2のアナログ入力信号との差分を出力する第2の容量アレイ型D/A変換器&サンプル・ホールド容量回路と、
前記第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力と前記第2の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力とを逐次比較する第1の比較器と、
前記第1の比較信号の残りのビットをD/A変換したアナログ値を前記第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路に入力する第1の抵抗ストリングD/A変換器と、
前記第1の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第1の比較信号として、この第1の比較信号の下位ビット側又は上位ビット側を前記第1の容量アレイ型D/A変換器&サンプル・ホールド容量回路に入力し、前記第1の比較信号の残りのビットを前記第1の抵抗ストリングD/A変換器に入力し、逐次比較完了後の比較結果を前記第1の変換結果として出力する第1の逐次比較レジスタとを備える逐次比較型のA/D変換器であり、
前記第2のA/D変換器は、
第2の比較信号の下位ビット側又は上位ビット側をD/A変換したアナログ値を求め、このアナログ値と前記第2の比較信号の残りのビットをD/A変換したアナログ値とから前記第2の比較信号のアナログ値を求め、この第2の比較信号のアナログ値と前記第2のアナログ入力信号との差分を出力する第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路と、
基準電圧を出力する基準D/A変換器&サンプル・ホールド容量回路と、
前記第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路の出力と前記基準D/A変換器&サンプル・ホールド容量回路の出力とを逐次比較する第2の比較器と、
前記第2の比較信号の残りのビットをD/A変換したアナログ値を前記第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路に入力する第2の抵抗ストリングD/A変換器と、
前記第2の比較器の比較結果を逐次格納すると共に、格納した比較結果のディジタル値を前記第2の比較信号として、この第2の比較信号の下位ビット側又は上位ビット側を前記第3の容量アレイ型D/A変換器&サンプル・ホールド容量回路に入力し、前記第2の比較信号の残りのビットを前記第2の抵抗ストリングD/A変換器に入力し、逐次比較完了後の比較結果を前記第2の変換結果として出力する第2の逐次比較レジスタとを備える逐次比較型のA/D変換器であることを特徴とする差動入力A/D変換器。 - 請求項5、6又は7記載の差動入力A/D変換器において、
前記第2のA/D変換器で逐次比較を実行した後に、前記第1のA/D変換器で逐次比較を実行することを特徴とする差動入力A/D変換器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001345792A JP3657218B2 (ja) | 2001-11-12 | 2001-11-12 | 差動入力a/d変換器 |
US10/283,324 US6664911B2 (en) | 2001-11-12 | 2002-10-30 | Differential input A/D converter |
DE10250584A DE10250584B4 (de) | 2001-11-12 | 2002-10-30 | Differenzeingabe-A/D-Wandler |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001345792A JP3657218B2 (ja) | 2001-11-12 | 2001-11-12 | 差動入力a/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003152541A JP2003152541A (ja) | 2003-05-23 |
JP3657218B2 true JP3657218B2 (ja) | 2005-06-08 |
Family
ID=19159075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001345792A Expired - Fee Related JP3657218B2 (ja) | 2001-11-12 | 2001-11-12 | 差動入力a/d変換器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6664911B2 (ja) |
JP (1) | JP3657218B2 (ja) |
DE (1) | DE10250584B4 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4263050B2 (ja) * | 2003-07-28 | 2009-05-13 | 株式会社ルネサステクノロジ | 逐次比較型a/dコンバータ |
DE10337042B4 (de) * | 2003-08-12 | 2007-08-09 | Infineon Technologies Ag | Verfahren zur Umsetzung eines analogen Eingangssignals und Analog-Digital-Wandler |
US7274321B2 (en) * | 2005-03-21 | 2007-09-25 | Analog Devices, Inc. | Analog to digital converter |
US7250880B2 (en) * | 2005-03-21 | 2007-07-31 | Analog Devices, Inc. | Analog to digital converter |
US7218259B2 (en) * | 2005-08-12 | 2007-05-15 | Analog Devices, Inc. | Analog-to-digital converter with signal-to-noise ratio enhancement |
US7158070B1 (en) * | 2005-12-21 | 2007-01-02 | Elan Microelectronics Corporation | Analog-to-digital converter capable of performing self-test |
JP2008042885A (ja) * | 2006-07-11 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Ad変換器 |
EP2306409B1 (en) * | 2008-06-25 | 2015-04-15 | LG CNS Co., Ltd. | Medium discrimination apparatus and discrimination method thereof |
JP5310222B2 (ja) | 2009-04-20 | 2013-10-09 | 富士通株式会社 | 電荷分配型デジタル・アナログ変換器及びそれを有する逐次比較型アナログ・デジタル変換器 |
US8581770B2 (en) * | 2011-05-04 | 2013-11-12 | Texas Instruments Incorporated | Zero-power sampling SAR ADC circuit and method |
JP5657490B2 (ja) * | 2011-08-29 | 2015-01-21 | 株式会社東芝 | 逐次比較型ad変換器および無線受信機 |
US8587466B2 (en) * | 2011-12-29 | 2013-11-19 | Stmicroelectronics International N.V. | System and method for a successive approximation analog to digital converter |
US8884801B1 (en) * | 2013-11-21 | 2014-11-11 | Inphi Corporation | High-speed analog-to-digital conversion system with flash assisted parallel SAR architecture |
DE102020102931A1 (de) | 2020-02-05 | 2021-08-05 | Technische Universität Darmstadt | Korrektureinheit für einen Analog-Digital-Wandler und ein selbstkorrigierender Analog-Digital-Wandler |
CN118611663A (zh) * | 2024-08-07 | 2024-09-06 | 湖南进芯电子科技有限公司 | 模拟数字转换器电路、方法、模拟数字转换器及电子设备 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0442321B1 (de) * | 1990-02-14 | 1997-07-09 | Siemens Aktiengesellschaft | Analog-Digital-Umsetzer nach dem erweiterten Parallelverfahren |
US5581252A (en) * | 1994-10-13 | 1996-12-03 | Linear Technology Corporation | Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters |
US5764175A (en) * | 1996-09-24 | 1998-06-09 | Linear Technology Corporation | Dual resolution circuitry for an analog-to-digital converter |
JP2000252825A (ja) * | 1999-03-04 | 2000-09-14 | Matsushita Electric Ind Co Ltd | Ad変換器 |
ATE330365T1 (de) * | 1999-10-15 | 2006-07-15 | Austria Mikrosysteme Int | Differentieller analog-digitalwandler |
US6424284B1 (en) * | 2000-08-31 | 2002-07-23 | Agere Systems Guardian Corp. | Baseband receiver including dual port DAC |
US6608580B2 (en) * | 2001-02-15 | 2003-08-19 | Sarnoff Corporation | Differential analog-to-digital converter |
-
2001
- 2001-11-12 JP JP2001345792A patent/JP3657218B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-30 US US10/283,324 patent/US6664911B2/en not_active Expired - Fee Related
- 2002-10-30 DE DE10250584A patent/DE10250584B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030098808A1 (en) | 2003-05-29 |
DE10250584A1 (de) | 2003-09-04 |
JP2003152541A (ja) | 2003-05-23 |
US6664911B2 (en) | 2003-12-16 |
DE10250584B4 (de) | 2005-08-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050113 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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LAPS | Cancellation because of no payment of annual fees |