JP4263050B2 - 逐次比較型a/dコンバータ - Google Patents
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Description
図1は、この発明の実施の形態1による逐次比較型A/Dコンバータ1の構成を示すブロック図である。図1において、この逐次比較型A/Dコンバータ1は、S/H(サンプル/ホールド)+比較回路2,3、SAR(逐次比較レジスタ)+制御回路4、デコーダ5、および比較電位発生回路6を備える。
図5は、この発明の実施の形態2による逐次比較型A/Dコンバータ10の構成を示すブロック図である。図5を参照して、この逐次比較型A/Dコンバータ10が図1の逐次比較型A/Dコンバータ1と異なる点は、スイッチ11が追加されている点である。スイッチ11は、SAR+制御回路4によって制御され、S/H+比較回路3による比較CB1〜CB3が行なわれる期間は比較電位発生回路6で生成された比較電位VCをS/H+比較回路3に与え、S/H+比較回路3による比較CB1〜CB3が行なわれない期間はS/H+比較回路3の1回目の比較CB1で用いられる電位V4をS/H+比較回路3に与える。
図6は、この発明の実施の形態3による逐次比較型A/Dコンバータ20の構成を示す回路ブロック図である。図6において、この逐次比較型A/Dコンバータ20は、S/H+比較回路2,3、SAR+制御回路21、デコーダ22および比較電位発生回路23を備える。S/H+比較回路2,3の動作は、図1で説明したとおりである。
Claims (7)
- 複数のアナログ電位の各々をデジタル信号に変換する逐次比較型A/Dコンバータであって、
それぞれ前記複数のアナログ電位に対応して設けられ、各々が、対応のアナログ電位をサンプリングおよびホールドし、ホールドしたアナログ電位と比較ノードの電位とを比較し、比較結果を示す信号を出力する複数の比較回路、
前記複数の比較回路に前記複数のアナログ電位を同時にサンプリングおよびホールドさせた後、前記複数の比較回路を所定時間ずつ順次選択し、選択した比較回路の出力信号に基づいて前記デジタル信号を生成する制御回路、および
前記制御回路によって選択された比較回路の出力信号に従って、その比較回路の比較ノードの電位を制御する比較電位発生回路を備える、逐次比較型A/Dコンバータ。 - 前記比較電位発生回路は、前記制御回路によって選択された比較回路の比較ノードを予め定められた基準電位にした後、その比較回路の出力信号に従ってその比較回路の比較ノードの電位を制御する、請求項1に記載の逐次比較型A/Dコンバータ。
- 前記比較電位発生回路は、前記制御回路によってまだ選択されていない比較回路の比較ノードを前記予め定められた基準電位にする、請求項2に記載の逐次比較型A/Dコンバータ。
- 前記制御回路は、前記複数の比較回路にサンプリングおよびホールドさせてから前記複数の比較回路の選択を開始するまでの間に前記複数の比較回路を同時に選択し、
前記比較電位発生回路は、前記制御回路によって前記複数の比較回路が同時に選択されたことに応じて、各比較回路の比較ノードを予め定められた基準電位にする、請求項1に記載の逐次比較型A/Dコンバータ。 - 複数のアナログ電位の各々をデジタル信号に変換する逐次比較型A/Dコンバータであって、
それぞれ前記複数のアナログ電位に対応して設けられ、各々が、対応のアナログ電位をサンプリングおよびホールドし、ホールドしたアナログ電位と比較ノードの電位とを比較し、比較結果を示す信号を出力する複数の比較回路、
前記複数の比較回路に前記複数のアナログ電位を同時にサンプリングおよびホールドさせた後、各比較回路の出力信号に基づいて前記デジタル信号を生成する制御回路、
互いに異なる複数の電位を発生する電位発生回路、および
各比較回路に対応して設けられ、対応の比較回路の出力信号に従って前記複数の電位のうちのいずれかの電位を選択し、選択した電位を対応の比較回路の比較ノードに与える切換回路を備える、逐次比較型A/Dコンバータ。 - 前記電位発生回路は、直列接続された複数の抵抗素子を含み、外部電圧を分圧して前記複数の電位を生成するラダー抵抗を含む、請求項5に記載の逐次比較型A/Dコンバータ。
- 前記ラダー抵抗は、さらに、前記複数の抵抗素子のうちの直列接続された少なくとも2つの抵抗素子に並列接続されたインターメッシュ抵抗素子を含む、請求項6に記載の逐次比較型A/Dコンバータ。
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