JPH11330964A - ディザを利用する多段アナログ―デジタル変換器 - Google Patents
ディザを利用する多段アナログ―デジタル変換器Info
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- JPH11330964A JPH11330964A JP11040840A JP4084099A JPH11330964A JP H11330964 A JPH11330964 A JP H11330964A JP 11040840 A JP11040840 A JP 11040840A JP 4084099 A JP4084099 A JP 4084099A JP H11330964 A JPH11330964 A JP H11330964A
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- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
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- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
- H03M1/442—Sequential comparisons in series-connected stages with change in value of analogue signal using switched capacitors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 アナログ−ディジタル変換器において非直線
性を改善する。 【解決手段】 入力信号（１２）を１つの形式から別の
形式に変換する変換器（１０）が開示される。本変換器
（１０）には、信号をレベルにスライスするスライス回
路が含まれる。スライス回路には、スライス・レベルを
確立する少なくとも１つのしきい値が含まれる。ディザ
発生器３８が発生するディザが利用され、スライス回路
中の少なくとも１つのスライス・レベルを変化させる。
性を改善する。 【解決手段】 入力信号（１２）を１つの形式から別の
形式に変換する変換器（１０）が開示される。本変換器
（１０）には、信号をレベルにスライスするスライス回
路が含まれる。スライス回路には、スライス・レベルを
確立する少なくとも１つのしきい値が含まれる。ディザ
発生器３８が発生するディザが利用され、スライス回路
中の少なくとも１つのスライス・レベルを変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、多段変換器に関
し、特にディザを利用して非直線性を低減する多段アナ
ログ−デジタル変換器に関する。
し、特にディザを利用して非直線性を低減する多段アナ
ログ−デジタル変換器に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】ア
ナログ−デジタル変換器（ＡＤＣ）は、アナログ入力を
対応するデジタル表示に変換する。多段ＡＤＣには複数
の段が含まれ、その各々がデジタル表示に貢献する。多
段変換器は、第１段でアナログ信号を受信して処理す
る。第１段は１つまたはそれ以上のビットを決定する。
剰余が発生し、次の段に伝えられて処理され、１つまた
はそれ以上の追加ビットが決定される。この処理は変換
器の各段を通じて継続される。各段は、サンプルまたは
剰余の処理を完了すると、処理すべき新しいサンプルま
たは剰余を受信する。１つの種類の多段変換器はパイプ
ライン変換器として知られている。パイプライン方式
は、初めパイプラインを満たすために必要な計算時間中
の待ち時間を発生するが、並列処理により変換器の処理
能力は増大する。
ナログ−デジタル変換器（ＡＤＣ）は、アナログ入力を
対応するデジタル表示に変換する。多段ＡＤＣには複数
の段が含まれ、その各々がデジタル表示に貢献する。多
段変換器は、第１段でアナログ信号を受信して処理す
る。第１段は１つまたはそれ以上のビットを決定する。
剰余が発生し、次の段に伝えられて処理され、１つまた
はそれ以上の追加ビットが決定される。この処理は変換
器の各段を通じて継続される。各段は、サンプルまたは
剰余の処理を完了すると、処理すべき新しいサンプルま
たは剰余を受信する。１つの種類の多段変換器はパイプ
ライン変換器として知られている。パイプライン方式
は、初めパイプラインを満たすために必要な計算時間中
の待ち時間を発生するが、並列処理により変換器の処理
能力は増大する。
【０００３】多段ＡＤＣの各段は、その段の出力が変換
器の第１段へのアナログ信号入力のサンプル表示のデジ
タル表示中に表すより多くのビットを発生することがあ
り、誤り訂正のためのある程度の冗長性を提供する。各
変換段の精度を緩和するために誤り訂正が提供されるこ
とがある。誤り訂正器は、多段変換器の各段が発生した
ビットを受信し、サンプル・アナログ入力を表すデジタ
ル出力を発生する。デジタル誤り訂正器の出力は、変換
器からのデジタル出力でもある。
器の第１段へのアナログ信号入力のサンプル表示のデジ
タル表示中に表すより多くのビットを発生することがあ
り、誤り訂正のためのある程度の冗長性を提供する。各
変換段の精度を緩和するために誤り訂正が提供されるこ
とがある。誤り訂正器は、多段変換器の各段が発生した
ビットを受信し、サンプル・アナログ入力を表すデジタ
ル出力を発生する。デジタル誤り訂正器の出力は、変換
器からのデジタル出力でもある。
【０００４】多段変換器は、「Ａ １０−ｂ ２０−Ｍ
ｓａｍｐｌｅ／ｓ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａ
ｌ Ｃｏｎｖｅｒｔｅｒ」、Ｌｅｗｉｓ他、米国電気電
子学会の半導体回路ジャーナル、１９９２年３月、第２
７巻、３５１〜３５８ページおよび「アナログ集積回路
の設計」、Ｄ．Ａ．ＪｏｈｎｓおよびＫ．Ｍａｒｔｉｎ
を含む様々な出版物で開示されており、それらの開示は
引用によって本明細書の記載に援用する。
ｓａｍｐｌｅ／ｓ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａ
ｌ Ｃｏｎｖｅｒｔｅｒ」、Ｌｅｗｉｓ他、米国電気電
子学会の半導体回路ジャーナル、１９９２年３月、第２
７巻、３５１〜３５８ページおよび「アナログ集積回路
の設計」、Ｄ．Ａ．ＪｏｈｎｓおよびＫ．Ｍａｒｔｉｎ
を含む様々な出版物で開示されており、それらの開示は
引用によって本明細書の記載に援用する。
【０００５】アナログ−デジタル変換器の非直線性を低
減する周知の技術の１つはランダム雑音を入力信号に加
算することである。入力信号にランダム雑音を加算する
ことによって変換器の信号対雑音比が低下する。信号対
雑音比を低下させずに非直線性を低減するため、無関係
な周波数範囲でランダム雑音エネルギーを信号に加算す
ることがある。しかし、特定の適用ではこの技術を有益
にするために、雑音を加算できる無関係な周波数範囲が
存在しなければならない。信号のために利用可能な帯域
の全範囲を必要とする適用では、この技術は使用できな
い。さらに、これらの技術の各々は使用される変換器の
ダイナミックレンジを低下させる。
減する周知の技術の１つはランダム雑音を入力信号に加
算することである。入力信号にランダム雑音を加算する
ことによって変換器の信号対雑音比が低下する。信号対
雑音比を低下させずに非直線性を低減するため、無関係
な周波数範囲でランダム雑音エネルギーを信号に加算す
ることがある。しかし、特定の適用ではこの技術を有益
にするために、雑音を加算できる無関係な周波数範囲が
存在しなければならない。信号のために利用可能な帯域
の全範囲を必要とする適用では、この技術は使用できな
い。さらに、これらの技術の各々は使用される変換器の
ダイナミックレンジを低下させる。
【０００６】変換器のダイナミックレンジを大きく低下
させることなく、多段アナログ−デジタル変換器の非直
線性を低減する技術が必要である。誤り訂正技術がある
種の誤りを訂正する一方、ディザがない場合スプリアス
・トーンが占める範囲より広い周波数範囲にわたってス
プリアス・トーンを分散させるような方法でスプリアス
・トーンの大きさを縮小するディザを導入することによ
って変換の精度を向上させる。この技術は、周波数スペ
クトルの一部を使用したりダイナミックレンジを低下さ
せることなくディザを導入する望ましい態様を保持する
ことにより周波数スペクトル全体を信号用に残す。
させることなく、多段アナログ−デジタル変換器の非直
線性を低減する技術が必要である。誤り訂正技術がある
種の誤りを訂正する一方、ディザがない場合スプリアス
・トーンが占める範囲より広い周波数範囲にわたってス
プリアス・トーンを分散させるような方法でスプリアス
・トーンの大きさを縮小するディザを導入することによ
って変換の精度を向上させる。この技術は、周波数スペ
クトルの一部を使用したりダイナミックレンジを低下さ
せることなくディザを導入する望ましい態様を保持する
ことにより周波数スペクトル全体を信号用に残す。
【０００７】
【課題を解決するための手段】本発明によれば、入力信
号を１つの形式から別の形式に変換する変換器には、信
号をレベルにスライスするスライス回路が含まれる。ス
ライス回路にはスライス・レベルを確立する少なくとも
１つのしきい値が含まれる。ディザが利用され、スライ
ス回路の少なくとも１つのスライス・レベルを変化させ
る。
号を１つの形式から別の形式に変換する変換器には、信
号をレベルにスライスするスライス回路が含まれる。ス
ライス回路にはスライス・レベルを確立する少なくとも
１つのしきい値が含まれる。ディザが利用され、スライ
ス回路の少なくとも１つのスライス・レベルを変化させ
る。
【０００８】
【発明の実施の形態】本発明の例示としての実施形態に
よる多段ＡＤＣ１０の単純化した概略図を図１に示す。
例示としての目的で、各段が２ビットの出力を発生する
（Ｎ＋１）ビット変換器１０を説明する。完全差動変換
器が示されるが、当業技術分野に熟練した者にはシング
ルエンド回路として変換器を実現できることを理解され
たい。例示では、パイプと呼ばれることもある各段は２
ビットの出力を発生する。変換器からの（Ｎ＋１）ビッ
トを達成するため、Ｎ個の段が提供される。しかし、本
発明はこれに制限されるものではない。当業技術分野に
熟練した者には、異なった数のビット出力を発生する変
換器や、異なった数の段を有する変換器や、例示として
の実施形態と異なった数のビットを発生する段を有する
変換器を実現することができる。変換器は独立型変換器
であるかまたは、マイクロプロセッサ、マイクロコント
ローラ、デジタル信号プロセッサ、コーデック、無線機
または他の混合信号集積回路といった集積回路の一部で
ある。
よる多段ＡＤＣ１０の単純化した概略図を図１に示す。
例示としての目的で、各段が２ビットの出力を発生する
（Ｎ＋１）ビット変換器１０を説明する。完全差動変換
器が示されるが、当業技術分野に熟練した者にはシング
ルエンド回路として変換器を実現できることを理解され
たい。例示では、パイプと呼ばれることもある各段は２
ビットの出力を発生する。変換器からの（Ｎ＋１）ビッ
トを達成するため、Ｎ個の段が提供される。しかし、本
発明はこれに制限されるものではない。当業技術分野に
熟練した者には、異なった数のビット出力を発生する変
換器や、異なった数の段を有する変換器や、例示として
の実施形態と異なった数のビットを発生する段を有する
変換器を実現することができる。変換器は独立型変換器
であるかまたは、マイクロプロセッサ、マイクロコント
ローラ、デジタル信号プロセッサ、コーデック、無線機
または他の混合信号集積回路といった集積回路の一部で
ある。
【０００９】基準化されたアナログ信号１２がサンプル
ホールド回路１６の入力１４に適用される。サンプルホ
ールド回路１６は出力１８としてサンプル・アナログ信
号２０を供給する。第１段２２はサンプル・アナログ信
号２０を入力として受信し、サンプル・アナログ信号２
０を表す第１段デジタル出力２４を発生する。例示とし
ての実施形態では、第１段デジタル出力２４は２ビット
である。サンプル・アナログ信号２０は第１段デジタル
出力２４と第１段剰余２６によって表される。第１段剰
余２６は第２段への入力として供給される。第１段デジ
タル出力２４は誤り訂正回路２８への入力として供給さ
れる。
ホールド回路１６の入力１４に適用される。サンプルホ
ールド回路１６は出力１８としてサンプル・アナログ信
号２０を供給する。第１段２２はサンプル・アナログ信
号２０を入力として受信し、サンプル・アナログ信号２
０を表す第１段デジタル出力２４を発生する。例示とし
ての実施形態では、第１段デジタル出力２４は２ビット
である。サンプル・アナログ信号２０は第１段デジタル
出力２４と第１段剰余２６によって表される。第１段剰
余２６は第２段への入力として供給される。第１段デジ
タル出力２４は誤り訂正回路２８への入力として供給さ
れる。
【００１０】第２段３０は入力として第１段剰余２６を
受信する。第２段３０は、第１段剰余２６を表す第２段
デジタル出力３２を発生する。例示としての実施形態で
は、第２段デジタル出力３２は２ビットである。第１段
剰余２６はレベルシフトされて利得係数だけ増大し、第
２段剰余３４となる。第２段剰余３４は第３段３６への
入力として供給される。第２段デジタル出力３４は誤り
訂正回路２８への入力として供給される。
受信する。第２段３０は、第１段剰余２６を表す第２段
デジタル出力３２を発生する。例示としての実施形態で
は、第２段デジタル出力３２は２ビットである。第１段
剰余２６はレベルシフトされて利得係数だけ増大し、第
２段剰余３４となる。第２段剰余３４は第３段３６への
入力として供給される。第２段デジタル出力３４は誤り
訂正回路２８への入力として供給される。
【００１１】ディザ発生器３８からのディザが多段変換
器１０の少なくとも１つの段に供給される。ディザは選
択された１つの段に適用されるかまたはすべての段に適
用される。ディザが供給される各段には同じかまたは異
なったディザ信号が供給される。
器１０の少なくとも１つの段に供給される。ディザは選
択された１つの段に適用されるかまたはすべての段に適
用される。ディザが供給される各段には同じかまたは異
なったディザ信号が供給される。
【００１２】誤り訂正回路２８は、入力として変換器１
０の各段が発生するデジタル出力を受信する論理回路で
ある。各段からのデジタル出力は、誤り訂正回路２８に
よって受信される際保存され、変換器の構造によってや
がて歪められる信号サンプルを表す。当業技術分野で周
知のように、誤り訂正回路２８はデジタル出力に含まれ
る冗長情報に基づいて誤りを訂正し、所定のビット数の
多ビット出力であるデジタル出力１００を供給するが、
これは変換器１０の出力でもある。誤り訂正回路２８は
また、誤り訂正回路への入力として供給されるデジタル
出力へのディザの影響によるデジタル出力の変化も訂正
する。
０の各段が発生するデジタル出力を受信する論理回路で
ある。各段からのデジタル出力は、誤り訂正回路２８に
よって受信される際保存され、変換器の構造によってや
がて歪められる信号サンプルを表す。当業技術分野で周
知のように、誤り訂正回路２８はデジタル出力に含まれ
る冗長情報に基づいて誤りを訂正し、所定のビット数の
多ビット出力であるデジタル出力１００を供給するが、
これは変換器１０の出力でもある。誤り訂正回路２８は
また、誤り訂正回路への入力として供給されるデジタル
出力へのディザの影響によるデジタル出力の変化も訂正
する。
【００１３】図２は、多段変換器１０の第１段２２、第
２段３０、第３段３６、第（Ｎ−１）段４０または第Ｎ
段４２といった代表的な段４４の単純化されたブロック
図である。アナログ入力信号５４が、アナログ−デジタ
ル副変換器６２への入力として供給される。副変換器６
２は、アナログ入力信号をデジタル出力６４等のデジタ
ル信号に変換する。デジタル出力６４が、誤り訂正回路
２８と２ビット・デジタル−アナログ変換器４６の両方
に供給される。デジタル−アナログ変換器４６は、副変
換器６２からデジタル出力６４を受信し、デジタル表示
を対応するアナログ信号５０に変換するデジタル−アナ
ログ変換器である。アナログ信号５０は加算ノード５２
への入力として提示される。アナログ入力信号５４は、
加算ノード５２への別の入力として供給される。加算ノ
ード５２は、アナログ入力信号５４からアナログ信号５
０を減算することによってアナログ入力信号５４からデ
ジタル出力６４によって表される信号の部分を除去し、
内部段剰余であるアナログ差信号５６を供給する。差信
号５６は、増幅器５８の入力として供給されるが、この
増幅器は非常に正確な利得を提供する。好適な実施形態
では、増幅器５８の利得は２である。増幅器５８は出力
として増幅差信号６０を供給するが、これは段４４の内
部段剰余の増幅された（利得が上昇した）バージョンで
あるアナログ出力である。設計以外の段の利得が変化す
ると段の出力と入力の関係の不連続性が生じ、その段か
らのデジタル出力がアナログ入力を正確に反映しないこ
とになる。アナログ入力を正確に反映しないことはある
アナログ入力に対する誤ったデジタル出力を生じるが、
これは周波数領域でスプリアス・トーンとして現れる。
各段の増幅器５８で利得係数だけ差信号を増大すること
は、当業技術分野で周知のようにデジタル出力６４によ
る信号のレベルシフトと組み合わされて、信号対雑音比
を維持し、増幅差信号６０をアナログ回路の範囲内に維
持する。増幅差信号６０は段４４の剰余であり、もしあ
れば次の段に供給され、さらに処理される。
２段３０、第３段３６、第（Ｎ−１）段４０または第Ｎ
段４２といった代表的な段４４の単純化されたブロック
図である。アナログ入力信号５４が、アナログ−デジタ
ル副変換器６２への入力として供給される。副変換器６
２は、アナログ入力信号をデジタル出力６４等のデジタ
ル信号に変換する。デジタル出力６４が、誤り訂正回路
２８と２ビット・デジタル−アナログ変換器４６の両方
に供給される。デジタル−アナログ変換器４６は、副変
換器６２からデジタル出力６４を受信し、デジタル表示
を対応するアナログ信号５０に変換するデジタル−アナ
ログ変換器である。アナログ信号５０は加算ノード５２
への入力として提示される。アナログ入力信号５４は、
加算ノード５２への別の入力として供給される。加算ノ
ード５２は、アナログ入力信号５４からアナログ信号５
０を減算することによってアナログ入力信号５４からデ
ジタル出力６４によって表される信号の部分を除去し、
内部段剰余であるアナログ差信号５６を供給する。差信
号５６は、増幅器５８の入力として供給されるが、この
増幅器は非常に正確な利得を提供する。好適な実施形態
では、増幅器５８の利得は２である。増幅器５８は出力
として増幅差信号６０を供給するが、これは段４４の内
部段剰余の増幅された（利得が上昇した）バージョンで
あるアナログ出力である。設計以外の段の利得が変化す
ると段の出力と入力の関係の不連続性が生じ、その段か
らのデジタル出力がアナログ入力を正確に反映しないこ
とになる。アナログ入力を正確に反映しないことはある
アナログ入力に対する誤ったデジタル出力を生じるが、
これは周波数領域でスプリアス・トーンとして現れる。
各段の増幅器５８で利得係数だけ差信号を増大すること
は、当業技術分野で周知のようにデジタル出力６４によ
る信号のレベルシフトと組み合わされて、信号対雑音比
を維持し、増幅差信号６０をアナログ回路の範囲内に維
持する。増幅差信号６０は段４４の剰余であり、もしあ
れば次の段に供給され、さらに処理される。
【００１４】第１段２２へのアナログ入力信号はサンプ
ル・アナログ信号２０である。次の段へのアナログ入力
信号は前の処理段からの剰余である。第Ｎ段には次の段
がないので剰余を供給する必要はない。
ル・アナログ信号２０である。次の段へのアナログ入力
信号は前の処理段からの剰余である。第Ｎ段には次の段
がないので剰余を供給する必要はない。
【００１５】ある段の１つのまたは複数のスライス・レ
ベルを変化させるためにディザが導入されると、その段
から誤り訂正回路２８に提供されるデジタル出力６４は
ディザがないときと比べて変化する。ディザまたは不十
分な整定時間、オフセットまたは電荷注入といった他の
アナログ−デジタル副変換器の作用によって副変換器６
２がディザがないときと異なったレベルスライス決定を
行う場合、差信号５６は絶対振幅の意味でディザがない
場合と異なる。増幅器５８は場合によってはより大きな
差信号に対応しなければならず、もしあれば次の段はよ
り大きなアナログ入力信号の受信に対応できなければな
らない。より大きな剰余の可能性に対応する技術の１つ
は、他の場合には１ビット副変換器で十分なときに２ビ
ット副変換器６２を使用することである。追加ビットは
誤り訂正回路２８が使用する冗長情報を提供する。整定
またはオフセット等により、副変換器６２によってなさ
れるアナログ−デジタル変換の誤りは誤り訂正回路によ
って訂正される。
ベルを変化させるためにディザが導入されると、その段
から誤り訂正回路２８に提供されるデジタル出力６４は
ディザがないときと比べて変化する。ディザまたは不十
分な整定時間、オフセットまたは電荷注入といった他の
アナログ−デジタル副変換器の作用によって副変換器６
２がディザがないときと異なったレベルスライス決定を
行う場合、差信号５６は絶対振幅の意味でディザがない
場合と異なる。増幅器５８は場合によってはより大きな
差信号に対応しなければならず、もしあれば次の段はよ
り大きなアナログ入力信号の受信に対応できなければな
らない。より大きな剰余の可能性に対応する技術の１つ
は、他の場合には１ビット副変換器で十分なときに２ビ
ット副変換器６２を使用することである。追加ビットは
誤り訂正回路２８が使用する冗長情報を提供する。整定
またはオフセット等により、副変換器６２によってなさ
れるアナログ−デジタル変換の誤りは誤り訂正回路によ
って訂正される。
【００１６】副変換器６２は、アナログ入力信号をデジ
タル出力信号に変換する。アナログ信号は所定の数のレ
ベルにスライスされ、デジタル表示またはデジタル出力
信号を発生する。スライス点は、１つのレベルを隣接す
る１つのまたは複数のレベルに区分する。信号をレベル
にスライスするには、信号がスライスされるレベルの数
より１少ないスライス点が必要である。副変換器６２
は、図３に示すように比較器を使用するスライス回路と
して実現される。スライスすべき信号を入力として受信
する２つの比較器７０および７２が利用され、２ビット
・デジタル出力を発生する。比較器を使用して信号をレ
ベルにスライスするには信号がスライスされるレベルの
数より１少ない比較器が必要である。スライス点は、各
比較器の比較器出力が論理１か論理０かを決定する比較
器しきい値を設定することによって決定される。
タル出力信号に変換する。アナログ信号は所定の数のレ
ベルにスライスされ、デジタル表示またはデジタル出力
信号を発生する。スライス点は、１つのレベルを隣接す
る１つのまたは複数のレベルに区分する。信号をレベル
にスライスするには、信号がスライスされるレベルの数
より１少ないスライス点が必要である。副変換器６２
は、図３に示すように比較器を使用するスライス回路と
して実現される。スライスすべき信号を入力として受信
する２つの比較器７０および７２が利用され、２ビット
・デジタル出力を発生する。比較器を使用して信号をレ
ベルにスライスするには信号がスライスされるレベルの
数より１少ない比較器が必要である。スライス点は、各
比較器の比較器出力が論理１か論理０かを決定する比較
器しきい値を設定することによって決定される。
【００１７】図３の例示としての実施形態のように信号
を３つのレベルにスライスするため、２つのスライス点
と、ひいては２つの比較器が利用される。スライスされ
た信号が分類される３つのレベルを２進数として表すに
は２ビットが必要である。信号をより多くのレベルにス
ライスするにはより多くの比較器が必要であり、スライ
スされた信号が分類されるレベルを２進数として表す異
なったより高次のビット数が必要である。すべてのビッ
トの組合せが使用されないこともある。
を３つのレベルにスライスするため、２つのスライス点
と、ひいては２つの比較器が利用される。スライスされ
た信号が分類される３つのレベルを２進数として表すに
は２ビットが必要である。信号をより多くのレベルにス
ライスするにはより多くの比較器が必要であり、スライ
スされた信号が分類されるレベルを２進数として表す異
なったより高次のビット数が必要である。すべてのビッ
トの組合せが使用されないこともある。
【００１８】副変換器６２のスイッチドキャパシタによ
る実現が図３に示されるが、そこでは２つの比較器７０
および７２が２ビット・デジタル出力６４を発生する。
２ビット・デジタル出力６４は＋１、０または−１を表
し、これが信号がスライスされる３つのレベルの１つを
表す。デジタル出力６４が誤り訂正回路２８によって使
用され、デジタル出力１００を決定し、内部段剰余をレ
ベルシフトする。各比較器は第１入力として増幅差信号
６０、または第１段２２の場合サンプル・アナログ信号
２０を受信し、第２入力として比較器７０および７２の
１つまたはそれ以上のしきい値設定を受信する。
る実現が図３に示されるが、そこでは２つの比較器７０
および７２が２ビット・デジタル出力６４を発生する。
２ビット・デジタル出力６４は＋１、０または−１を表
し、これが信号がスライスされる３つのレベルの１つを
表す。デジタル出力６４が誤り訂正回路２８によって使
用され、デジタル出力１００を決定し、内部段剰余をレ
ベルシフトする。各比較器は第１入力として増幅差信号
６０、または第１段２２の場合サンプル・アナログ信号
２０を受信し、第２入力として比較器７０および７２の
１つまたはそれ以上のしきい値設定を受信する。
【００１９】本発明によれば、多段変換器１０の少なく
とも１つのアナログ−デジタル副変換器６２で少なくと
も１つのスライス点がディザリングされ、ランダム・ス
ライス点を提供する。比較器７０および７２に適用され
る電位しきい値レベルが雑音発生器によって発生され
る。雑音の振幅は量子化されるかまたは連続的である。
時間は離散化されるかまたは連続的である。しきい値を
ディザリングする技術の１つは、デジタル−アナログ変
換器の電圧として複数の電位しきい値レベルを発生す
る。デジタル−アナログ変換器の例には、抵抗分割器、
キャパシタ分割器および比ＭＯＳＦＥＴが含まれるがこ
れらに制限されるものではない。抵抗列７４は、抵抗列
の一端の第１電位基準７８と抵抗列のもう一端の第２電
位基準８０の間に結合された複数の抵抗７６から構成さ
れている。抵抗列中の連続する抵抗７６の間と、場合に
よっては、抵抗列と抵抗列７４に電圧を加えるエネルギ
ー源との間にタップ８２が存在する。抵抗列７４に電圧
を加えるように結合されたエネルギー源によって、各タ
ップは電位しきい値レベルを提供する。
とも１つのアナログ−デジタル副変換器６２で少なくと
も１つのスライス点がディザリングされ、ランダム・ス
ライス点を提供する。比較器７０および７２に適用され
る電位しきい値レベルが雑音発生器によって発生され
る。雑音の振幅は量子化されるかまたは連続的である。
時間は離散化されるかまたは連続的である。しきい値を
ディザリングする技術の１つは、デジタル−アナログ変
換器の電圧として複数の電位しきい値レベルを発生す
る。デジタル−アナログ変換器の例には、抵抗分割器、
キャパシタ分割器および比ＭＯＳＦＥＴが含まれるがこ
れらに制限されるものではない。抵抗列７４は、抵抗列
の一端の第１電位基準７８と抵抗列のもう一端の第２電
位基準８０の間に結合された複数の抵抗７６から構成さ
れている。抵抗列中の連続する抵抗７６の間と、場合に
よっては、抵抗列と抵抗列７４に電圧を加えるエネルギ
ー源との間にタップ８２が存在する。抵抗列７４に電圧
を加えるように結合されたエネルギー源によって、各タ
ップは電位しきい値レベルを提供する。
【００２０】比較器７０および７２に適用可能な電位し
きい値レベルの範囲は、第１および第２基準電位７８お
よび８０、抵抗列７４を構成する抵抗７６の抵抗値の大
きさおよび抵抗８４および８６の抵抗値の大きさに依存
する。抵抗列７４を構成する抵抗７６の抵抗値の大きさ
は同一である必要はない。抵抗７６の抵抗値は電位しき
い値の範囲内で電位しきい値レベルを決定する。電位し
きい値は図３では中心抵抗９０について対称的であるも
のとして示されているが、本発明はこれに制限されるも
のではない。
きい値レベルの範囲は、第１および第２基準電位７８お
よび８０、抵抗列７４を構成する抵抗７６の抵抗値の大
きさおよび抵抗８４および８６の抵抗値の大きさに依存
する。抵抗列７４を構成する抵抗７６の抵抗値の大きさ
は同一である必要はない。抵抗７６の抵抗値は電位しき
い値の範囲内で電位しきい値レベルを決定する。電位し
きい値は図３では中心抵抗９０について対称的であるも
のとして示されているが、本発明はこれに制限されるも
のではない。
【００２１】タップ８２はマルチプレクサ９２のような
選択回路を通じて結合され、少なくとも１つの電位しき
い値レベルを比較器７０または７２に提供する。電位し
きい値レベルは、中心抵抗９０について対称的なプラス
／マイナスの組合せでマルチプレクサ９２に結合され
る。しかし、本発明はこれに制限されるものではない。
電位しきい値レベルは線路１０２および１０４を通じて
比較器７０および７２に結合されるが、これらは別の段
に結合されることもある。線路１０２および１０４のク
ロスオーバは同じしきい値レベルを比較器７０および７
２の反対の符号の入力に提供するが、本発明はこれに制
限されるものではない。
選択回路を通じて結合され、少なくとも１つの電位しき
い値レベルを比較器７０または７２に提供する。電位し
きい値レベルは、中心抵抗９０について対称的なプラス
／マイナスの組合せでマルチプレクサ９２に結合され
る。しかし、本発明はこれに制限されるものではない。
電位しきい値レベルは線路１０２および１０４を通じて
比較器７０および７２に結合されるが、これらは別の段
に結合されることもある。線路１０２および１０４のク
ロスオーバは同じしきい値レベルを比較器７０および７
２の反対の符号の入力に提供するが、本発明はこれに制
限されるものではない。
【００２２】量子化振幅、離散化雑音発生器の例がディ
ザ発生器３８として示されるが、本発明はこれに制限さ
れるものではない。どの電位しきい値レベルをしきい値
として比較器７０および７２に適用するかを選択する技
術の１つは疑似乱数発生器９４を利用する。疑似乱数発
生器９４は所定の数の乱数の１つである乱数を発生す
る。乱数は、例えば、同じ発生確率を有するが、本発明
はこれに制限されるものではない。乱数は等しくない発
生確率を有することもある。乱数は、抵抗列７４とマル
チプレクサ９２として示されるデジタル−アナログ変換
器への入力として適用される。乱数はマルチプレクサ９
２の選択入力９６として適用され、タップ８２で発生し
た１組の電位しきい値をマルチプレクサ９２の出力９８
として選択し、線路１０２および１０４を通じて比較器
７０および７２に適用する。タップ８２から比較器７０
および７２にしきい値として適用される電位しきい値を
ランダムに変化させ、ひいては比較器７０および７２の
スライス点をランダムに変化させることによって、アナ
ログ−デジタル副変換器６２からのデジタル出力にディ
ザ効果が導入される。疑似乱数発生器９４からの同じ疑
似乱数か、または異なった疑似乱数が変換器１０の各段
に適用され、そこにディザが供給される。
ザ発生器３８として示されるが、本発明はこれに制限さ
れるものではない。どの電位しきい値レベルをしきい値
として比較器７０および７２に適用するかを選択する技
術の１つは疑似乱数発生器９４を利用する。疑似乱数発
生器９４は所定の数の乱数の１つである乱数を発生す
る。乱数は、例えば、同じ発生確率を有するが、本発明
はこれに制限されるものではない。乱数は等しくない発
生確率を有することもある。乱数は、抵抗列７４とマル
チプレクサ９２として示されるデジタル−アナログ変換
器への入力として適用される。乱数はマルチプレクサ９
２の選択入力９６として適用され、タップ８２で発生し
た１組の電位しきい値をマルチプレクサ９２の出力９８
として選択し、線路１０２および１０４を通じて比較器
７０および７２に適用する。タップ８２から比較器７０
および７２にしきい値として適用される電位しきい値を
ランダムに変化させ、ひいては比較器７０および７２の
スライス点をランダムに変化させることによって、アナ
ログ−デジタル副変換器６２からのデジタル出力にディ
ザ効果が導入される。疑似乱数発生器９４からの同じ疑
似乱数か、または異なった疑似乱数が変換器１０の各段
に適用され、そこにディザが供給される。
【００２３】図３で示されるスイッチドキャパシタによ
る実現では、クロック相ＡおよびＢが２相の重複しない
クロック信号として発生する。当業技術分野で周知のよ
うに、相ＡおよびＢの切換によってスイッチＳ１、Ｓ
２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７およびＳ８が操作さ
れる。クロック相Ｂが「高」の場合、スイッチＳ１、Ｓ
２、Ｓ３およびＳ４は開であり、比較器７０および７２
の差動入力を前の段からの剰余と切り離す。スイッチＳ
５、Ｓ６、Ｓ７およびＳ８は閉であり、キャパシタＣ
１、Ｃ２、Ｃ３およびＣ４の基準条件を確立する。補助
スイッチ（図示せず）が比較器７０および７２の差動入
力を基準電圧といった基準（図示せず）に結合する。基
準はキャパシタＣ１、Ｃ２、Ｃ３およびＣ４を充電し、
比較器を線形動作領域に維持する。クロック相Ｂが
「低」に遷移する場合、基準は比較器入力のキャパシタ
Ｃ１、Ｃ２、Ｃ３およびＣ４に保存される。
る実現では、クロック相ＡおよびＢが２相の重複しない
クロック信号として発生する。当業技術分野で周知のよ
うに、相ＡおよびＢの切換によってスイッチＳ１、Ｓ
２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７およびＳ８が操作さ
れる。クロック相Ｂが「高」の場合、スイッチＳ１、Ｓ
２、Ｓ３およびＳ４は開であり、比較器７０および７２
の差動入力を前の段からの剰余と切り離す。スイッチＳ
５、Ｓ６、Ｓ７およびＳ８は閉であり、キャパシタＣ
１、Ｃ２、Ｃ３およびＣ４の基準条件を確立する。補助
スイッチ（図示せず）が比較器７０および７２の差動入
力を基準電圧といった基準（図示せず）に結合する。基
準はキャパシタＣ１、Ｃ２、Ｃ３およびＣ４を充電し、
比較器を線形動作領域に維持する。クロック相Ｂが
「低」に遷移する場合、基準は比較器入力のキャパシタ
Ｃ１、Ｃ２、Ｃ３およびＣ４に保存される。
【００２４】クロック相Ａが「高」に遷移すると、段へ
の入力は比較器の差動入力と、クロック相Ｂが「高」の
間に充電された同じキャパシタＣ１、Ｃ２、Ｃ３および
Ｃ４を通過する剰余に結合される。相Ａの終了時、比較
器７０および７２の出力はラッチされてデジタル誤り訂
正器２８に供給され、もしあれば次の段に供給される。
このサイクルは反復され、クロック相Ａは「低」に遷移
し、クロックＢは「高」に遷移する。
の入力は比較器の差動入力と、クロック相Ｂが「高」の
間に充電された同じキャパシタＣ１、Ｃ２、Ｃ３および
Ｃ４を通過する剰余に結合される。相Ａの終了時、比較
器７０および７２の出力はラッチされてデジタル誤り訂
正器２８に供給され、もしあれば次の段に供給される。
このサイクルは反復され、クロック相Ａは「低」に遷移
し、クロックＢは「高」に遷移する。
【００２５】図３に示すように、反対の極性の同じ大き
さの電位しきい値が比較器７０および７２に供給される
場合、タップ８２に発生する電位しきい値の中から出力
９８として大きい方の大きさのしきい値を選択すると比
較器７０が決定するスライス点は低下し、比較器７２が
決定するスライス点は上昇する。逆に、タップ８２に発
生する電位しきい値の中から出力９８として小さい方の
しきい値を選択すると比較器７０が決定するスライス点
は上昇し、比較器７２が決定するスライス点は低下す
る。しかし、本発明はこれに制限されるものではない。
比較器７０および７２のスライス点は同じかまたは異な
った方向に、互いに独立して移動することもある。
さの電位しきい値が比較器７０および７２に供給される
場合、タップ８２に発生する電位しきい値の中から出力
９８として大きい方の大きさのしきい値を選択すると比
較器７０が決定するスライス点は低下し、比較器７２が
決定するスライス点は上昇する。逆に、タップ８２に発
生する電位しきい値の中から出力９８として小さい方の
しきい値を選択すると比較器７０が決定するスライス点
は上昇し、比較器７２が決定するスライス点は低下す
る。しかし、本発明はこれに制限されるものではない。
比較器７０および７２のスライス点は同じかまたは異な
った方向に、互いに独立して移動することもある。
【００２６】代案として、また変換器の非直線性を低減
する上記の技術と共に、図３を参照すると見られる技術
は一定のしきい値を比較器７０および７２に（１つの乱
数をマルチプレクサ９２に適用する結果として、但し固
定しきい値で十分であるが）適用する。雑音が比較器７
０および７２のしきい値にディザ効果を導入するよう
に、何らかの組合せのキャパシタＣ１、Ｃ２、Ｃ３およ
びＣ４の容量が調節される。（ｋ×Ｔ）／Ｃ（ｋはボル
ツマン定数、Ｔはケルビン絶対温度単位のキャパシタの
温度、Ｃはファラド単位の容量）によるキャパシタ内の
雑音はキャパシタに適用される信号に重ねられ、比較器
しきい値に対するディザ効果に帰結する。当業技術分野
に熟練した者には、この種の操作のためにキャパシタの
容量を調節することができる。雑音をディザとして導入
するように素子の容量が調節される場合、その素子はデ
ィザ発生器と見なされる。
する上記の技術と共に、図３を参照すると見られる技術
は一定のしきい値を比較器７０および７２に（１つの乱
数をマルチプレクサ９２に適用する結果として、但し固
定しきい値で十分であるが）適用する。雑音が比較器７
０および７２のしきい値にディザ効果を導入するよう
に、何らかの組合せのキャパシタＣ１、Ｃ２、Ｃ３およ
びＣ４の容量が調節される。（ｋ×Ｔ）／Ｃ（ｋはボル
ツマン定数、Ｔはケルビン絶対温度単位のキャパシタの
温度、Ｃはファラド単位の容量）によるキャパシタ内の
雑音はキャパシタに適用される信号に重ねられ、比較器
しきい値に対するディザ効果に帰結する。当業技術分野
に熟練した者には、この種の操作のためにキャパシタの
容量を調節することができる。雑音をディザとして導入
するように素子の容量が調節される場合、その素子はデ
ィザ発生器と見なされる。
【００２７】しきい値と、ひいてはスライス回路のスラ
イス・レベルをディザリングし、変換器の非直線性を低
減する代替技術が、図４に概略図で示される。比較器し
きい値設定のランダムな変化が導入され、１つのまたは
複数のスライス・レベルをディザリングする。比較器へ
の入力はトランジスタの差動ペアである。図４のトラン
ジスタの差動ペアは複合トランジスタＴ１およびＴ２に
よって表される。複合トランジスタＴ１およびＴ２のド
レーンは定電流源１１０に結合される。入力が差動入力
１１２および１１４に結合されると、トランジスタＴ１
またはＴ２の１つのドレーンを通る電流が増大し、もう
１つのトランジスタのドレーンを通る電流が減少する。
イス・レベルをディザリングし、変換器の非直線性を低
減する代替技術が、図４に概略図で示される。比較器し
きい値設定のランダムな変化が導入され、１つのまたは
複数のスライス・レベルをディザリングする。比較器へ
の入力はトランジスタの差動ペアである。図４のトラン
ジスタの差動ペアは複合トランジスタＴ１およびＴ２に
よって表される。複合トランジスタＴ１およびＴ２のド
レーンは定電流源１１０に結合される。入力が差動入力
１１２および１１４に結合されると、トランジスタＴ１
またはＴ２の１つのドレーンを通る電流が増大し、もう
１つのトランジスタのドレーンを通る電流が減少する。
【００２８】複合トランジスタＴ１は、Ｔ１Ａ、Ｔ１
Ｂ、Ｔ１ＣおよびＴ１Ｄといった複数のトランジスタか
ら構成される。同様に、複合トランジスタＴ２は、Ｔ２
Ａ、Ｔ２Ｂ、Ｔ２ＣおよびＴ２Ｄといった複数のトラン
ジスタから構成される。トランジスタＴ１Ａ、Ｔ１Ｂ、
Ｔ１Ｃ、Ｔ１Ｄ、Ｔ２Ａ、Ｔ２Ｂ、Ｔ２Ｃ、Ｔ２Ｄは、
同じ大きさであることもあれば違う大きさであることも
ある。トランジスタＴ１またはＴ２を構成するアクティ
ブ、すなわち、通電状態であるトランジスタの数は、疑
似乱数発生器９４が発生する疑似乱数によって決定され
る。複合トランジスタＴ１およびＴ２の相対的大きさ
は、トランジスタＴ１およびＴ２を構成するアクティブ
であるトランジスタの数と大きさによって変化し、トラ
ンジスタＴ１およびＴ２を含む比較器のしきい値を有効
にシフトする。疑似乱数はトランジスタＭ１１、Ｍ１２
またはＭ１３が通電状態か、そして次にトランジスタＴ
１Ｂ、Ｔ１ＣまたはＴ１Ｄが通電状態、すなわちアクテ
ィブかを決定する。トランジスタＭ１１、Ｍ１２または
Ｍ１３のどれが通電状態かを変化させることによって複
合トランジスタＴ１の大きさが変化する。同様に、疑似
乱数はトランジスタＭ２１、Ｍ２２またはＭ２３が通電
状態か、そして次にトランジスタＴ２Ｂ、Ｔ２Ｃまたは
Ｔ２Ｄが通電状態、すなわちアクティブかを決定する。
トランジスタＭ２１、Ｍ２２またはＭ２３のどれが通電
状態かを変化させることによって複合トランジスタＴ２
の大きさが変化する。同じかまたは異なった確率の、同
じかまたは異なった疑似乱数が供給され、各トランジス
タＴ１およびＴ２を構成するトランジスタのどれが通電
状態かを変化させる。複合トランジスタＴ１またはＴ２
を構成するアクティブなトランジスタの数を変化させる
などして複合トランジスタＴ１、Ｔ２またはその両方の
大きさを変化させることによって、複合トランジスタの
差動ペアによって形成される比較器のしきい値と、ひい
ては複合トランジスタの差動ペアを含む比較器のスライ
ス点が変化する。しきい値と、ひいてはスライス点を変
化させるこの技術は処理の変化とバイアス電流の変化の
影響を受けやすいが、適用範囲によっては十分である。
Ｂ、Ｔ１ＣおよびＴ１Ｄといった複数のトランジスタか
ら構成される。同様に、複合トランジスタＴ２は、Ｔ２
Ａ、Ｔ２Ｂ、Ｔ２ＣおよびＴ２Ｄといった複数のトラン
ジスタから構成される。トランジスタＴ１Ａ、Ｔ１Ｂ、
Ｔ１Ｃ、Ｔ１Ｄ、Ｔ２Ａ、Ｔ２Ｂ、Ｔ２Ｃ、Ｔ２Ｄは、
同じ大きさであることもあれば違う大きさであることも
ある。トランジスタＴ１またはＴ２を構成するアクティ
ブ、すなわち、通電状態であるトランジスタの数は、疑
似乱数発生器９４が発生する疑似乱数によって決定され
る。複合トランジスタＴ１およびＴ２の相対的大きさ
は、トランジスタＴ１およびＴ２を構成するアクティブ
であるトランジスタの数と大きさによって変化し、トラ
ンジスタＴ１およびＴ２を含む比較器のしきい値を有効
にシフトする。疑似乱数はトランジスタＭ１１、Ｍ１２
またはＭ１３が通電状態か、そして次にトランジスタＴ
１Ｂ、Ｔ１ＣまたはＴ１Ｄが通電状態、すなわちアクテ
ィブかを決定する。トランジスタＭ１１、Ｍ１２または
Ｍ１３のどれが通電状態かを変化させることによって複
合トランジスタＴ１の大きさが変化する。同様に、疑似
乱数はトランジスタＭ２１、Ｍ２２またはＭ２３が通電
状態か、そして次にトランジスタＴ２Ｂ、Ｔ２Ｃまたは
Ｔ２Ｄが通電状態、すなわちアクティブかを決定する。
トランジスタＭ２１、Ｍ２２またはＭ２３のどれが通電
状態かを変化させることによって複合トランジスタＴ２
の大きさが変化する。同じかまたは異なった確率の、同
じかまたは異なった疑似乱数が供給され、各トランジス
タＴ１およびＴ２を構成するトランジスタのどれが通電
状態かを変化させる。複合トランジスタＴ１またはＴ２
を構成するアクティブなトランジスタの数を変化させる
などして複合トランジスタＴ１、Ｔ２またはその両方の
大きさを変化させることによって、複合トランジスタの
差動ペアによって形成される比較器のしきい値と、ひい
ては複合トランジスタの差動ペアを含む比較器のスライ
ス点が変化する。しきい値と、ひいてはスライス点を変
化させるこの技術は処理の変化とバイアス電流の変化の
影響を受けやすいが、適用範囲によっては十分である。
【００２９】他の方法としては、またディザを導入する
上記の技術と共に、比較器内の回路がランダム雑音を発
生し、１つのまたは複数のスライス・レベルをディザリ
ングすることがある。ランダム雑音を発生する比較器内
の回路の例は、内部で発生する雑音が比較器しきい値
と、ひいては比較器が確立するスライス点をランダムに
変化させるように入力トランジスタの差動ペアの大きさ
を調節するものである。当業技術分野に熟練した者に
は、この種の操作のためにトランジスタの大きさを調節
することができる。他の技術と同様、しきい値を変化さ
せるこの技術は処理の変化とバイアス電流の変化の影響
を受けやすいが、適用範囲によっては十分である。
上記の技術と共に、比較器内の回路がランダム雑音を発
生し、１つのまたは複数のスライス・レベルをディザリ
ングすることがある。ランダム雑音を発生する比較器内
の回路の例は、内部で発生する雑音が比較器しきい値
と、ひいては比較器が確立するスライス点をランダムに
変化させるように入力トランジスタの差動ペアの大きさ
を調節するものである。当業技術分野に熟練した者に
は、この種の操作のためにトランジスタの大きさを調節
することができる。他の技術と同様、しきい値を変化さ
せるこの技術は処理の変化とバイアス電流の変化の影響
を受けやすいが、適用範囲によっては十分である。
【００３０】また、例えば、入力トランジスタの差動ペ
アがある場合それを小さくして入力関連雑音が相対的に
大きくなるようにするなどして比較器回路を修正するこ
とによって、比較器に雑音を発生させることもできる。
有効比較器雑音は、比較器への入力での信号の大きさを
低減することによっても制御できる。これは、図３の比
較器の１つまたは両方に任意のキャパシタを追加するこ
とによって達成される。図３では、任意のキャパシタＣ
５は、比較器７２の入力でキャパシタＣ１およびＣ２の
間に結合されている。同様に、任意のキャパシタＣ６
が、比較器７０の入力でキャパシタＣ３およびＣ４の間
に結合されている。キャパシタＣ１、Ｃ２およびＣ５
は、キャパシタＣ３、Ｃ４およびＣ６と共に、分圧器を
形成し、それぞれ比較器７２および７０の入力で信号の
振幅を低減する。比較器７２および７０の入力で信号の
振幅を低減することによって事実上信号対雑音比が低下
し信号の大きさに対する雑音の大きさが増大するので、
雑音がディザ作用を提供する。信号レベルを低下させる
ことによって、比較器の内部雑音がランダム雑音を導入
し、スライス・レベルを変化させる。
アがある場合それを小さくして入力関連雑音が相対的に
大きくなるようにするなどして比較器回路を修正するこ
とによって、比較器に雑音を発生させることもできる。
有効比較器雑音は、比較器への入力での信号の大きさを
低減することによっても制御できる。これは、図３の比
較器の１つまたは両方に任意のキャパシタを追加するこ
とによって達成される。図３では、任意のキャパシタＣ
５は、比較器７２の入力でキャパシタＣ１およびＣ２の
間に結合されている。同様に、任意のキャパシタＣ６
が、比較器７０の入力でキャパシタＣ３およびＣ４の間
に結合されている。キャパシタＣ１、Ｃ２およびＣ５
は、キャパシタＣ３、Ｃ４およびＣ６と共に、分圧器を
形成し、それぞれ比較器７２および７０の入力で信号の
振幅を低減する。比較器７２および７０の入力で信号の
振幅を低減することによって事実上信号対雑音比が低下
し信号の大きさに対する雑音の大きさが増大するので、
雑音がディザ作用を提供する。信号レベルを低下させる
ことによって、比較器の内部雑音がランダム雑音を導入
し、スライス・レベルを変化させる。
【００３１】ディザの効果は、トーン・エネルギーをデ
ィザがない場合スプリアス・トーンが占める範囲より広
い周波数範囲に広げることによってデジタル出力１００
中のスプリアス・トーンの大きさを減少させることであ
る。この技術を使用すると、他のディザ技術の場合のよ
うに周波数スペクトルの一部を利用することなくディザ
が導入される。周波数スペクトルの一部を利用すること
なくディザを導入することによって、全周波数スペクト
ルが信号用に利用可能となる。さらに、ディザを導入す
るこの技術は、他のディザ技術ほど多くの信号ダイナミ
ックレンジを使用しない。デジタル誤り訂正器２８が導
入するデジタル誤り訂正によって、フルスケールに近い
信号に対してもディザによって移動するしきい値の影響
が除去される。さらに、ディザを加えるためにアナログ
入力信号を多段変換器１０への入力として供給する前に
処理する必要がないので、変換器の複雑さが低減され
る。
ィザがない場合スプリアス・トーンが占める範囲より広
い周波数範囲に広げることによってデジタル出力１００
中のスプリアス・トーンの大きさを減少させることであ
る。この技術を使用すると、他のディザ技術の場合のよ
うに周波数スペクトルの一部を利用することなくディザ
が導入される。周波数スペクトルの一部を利用すること
なくディザを導入することによって、全周波数スペクト
ルが信号用に利用可能となる。さらに、ディザを導入す
るこの技術は、他のディザ技術ほど多くの信号ダイナミ
ックレンジを使用しない。デジタル誤り訂正器２８が導
入するデジタル誤り訂正によって、フルスケールに近い
信号に対してもディザによって移動するしきい値の影響
が除去される。さらに、ディザを加えるためにアナログ
入力信号を多段変換器１０への入力として供給する前に
処理する必要がないので、変換器の複雑さが低減され
る。
【００３２】本発明は、通信システム、信号処理、信号
変換およびオーディオ機器で特に有益である。こうした
適用は、ディザを導入するために信号周波数スペクトル
の一部を利用することなくディザを導入し、それによっ
て利用可能な周波数範囲全体を信号帯域幅のために保留
する利点を有する。スプリアス・トーンは大きさが減少
し、周波数が分散する。
変換およびオーディオ機器で特に有益である。こうした
適用は、ディザを導入するために信号周波数スペクトル
の一部を利用することなくディザを導入し、それによっ
て利用可能な周波数範囲全体を信号帯域幅のために保留
する利点を有する。スプリアス・トーンは大きさが減少
し、周波数が分散する。
【００３３】本発明の例示としての実施形態は、各段が
デジタル出力中に同じ数のビットを発生するものが説明
されたが、本発明はこれに制限されるものではない。変
換器の段がデジタル出力として異なった数のビットを発
生することもある。さらに、本発明の例示としての実施
形態は、選択される多様なしきい値を発生する抵抗列を
供給するものとして説明されたが、本発明はこれに制限
されるものではない。選択されるしきい値を発生する他
の方法は本発明の範囲内である。さらに、当業技術分野
に熟練した者には、変換器がスイッチドキャパシタ構造
または等価抵抗構造で実現されることを理解されたい。
デジタル出力中に同じ数のビットを発生するものが説明
されたが、本発明はこれに制限されるものではない。変
換器の段がデジタル出力として異なった数のビットを発
生することもある。さらに、本発明の例示としての実施
形態は、選択される多様なしきい値を発生する抵抗列を
供給するものとして説明されたが、本発明はこれに制限
されるものではない。選択されるしきい値を発生する他
の方法は本発明の範囲内である。さらに、当業技術分野
に熟練した者には、変換器がスイッチドキャパシタ構造
または等価抵抗構造で実現されることを理解されたい。
【図１】本発明による多段アナログ−デジタル変換器の
一部の単純化した概略図である。
一部の単純化した概略図である。
【図２】図１の多段アナログ−デジタル変換器で有効な
多段変換器の代表的な段の単純化した概略図である。
多段変換器の代表的な段の単純化した概略図である。
【図３】図１の多段アナログ−デジタル変換器で有効な
アナログ−デジタル副変換器の単純化した概略図であ
る。
アナログ−デジタル副変換器の単純化した概略図であ
る。
【図４】アナログ−デジタル変換器の代替実施形態を示
すアナログ−デジタル変換器の一部の単純化した概略図
である。
すアナログ−デジタル変換器の一部の単純化した概略図
である。
Claims (36)
- 【請求項１】 多段変換器（１０）であって、 信号をレベルにスライスするスライス回路であって、前
記スライス回路が少なくとも１つのしきい値を有するス
ライス回路と、 前記少なくとも１つのしきい値を変化させるディザ発生
器（３８）とを備える多段変換器。 - 【請求項２】 請求項１に記載の変換器（１０）におい
て、前記ディザ発生器（３８）が所定の数の選択される
しきい値の数値に対して前記少なくとも１つのしきい値
を変化させる変換器。 - 【請求項３】 請求項２に記載の変換器（１０）におい
て、前記所定の数の選択されるしきい値の数値の各々が
前記しきい値として適用される等しい確率を有する変換
器。 - 【請求項４】 請求項２に記載の変換器（１０）におい
て、前記所定の数の選択されるしきい値の数値の各々が
前記しきい値として適用される等しくない確率を有する
変換器。 - 【請求項５】 請求項１に記載の変換器（１０）におい
て、前記スライス回路がシングルエンドである変換器。 - 【請求項６】 請求項１に記載の変換器（１０）におい
て、前記スライス回路が完全差動型である変換器。 - 【請求項７】 請求項１に記載の変換器（１０）におい
て、前記変換器が集積回路において実現される変換器。 - 【請求項８】 請求項１に記載の変換器（１０）におい
て、前記スライス回路が２ビット・デジタル出力（２
４、３２、６４）を発生する変換器。 - 【請求項９】 請求項１に記載の変換器（１０）におい
て、さらに、 誤り訂正回路（２８）であって、前記誤り訂正回路が前
記スライス回路からデジタル出力（２４、３２、６４）
を受信し、そこから多ビット出力を発生する誤り訂正回
路を備える変換器。 - 【請求項１０】 請求項９に記載の変換器（１０）にお
いて、前記誤り訂正回路（２８）がディザの存在による
前記デジタル出力の変化を訂正する変換器。 - 【請求項１１】 請求項１に記載の変換器（１０）にお
いて、前記変換器が１つより多い段（Ｎ）を備え、前記
１つより多い段の各々が信号をレベルにスライスするし
きい値を有し、各スライス回路が前記しきい値の各々を
変化させるディザ発生器（３８）を有する変換器。 - 【請求項１２】 請求項１１に記載の変換器（１０）に
おいて、さらに、 誤り訂正回路（２８）であって、前記誤り訂正回路が各
スライス回路からデジタル出力（２４、３２、６４）を
受信してそこから多ビット出力（１００）を発生し、前
記誤り訂正回路（２８）がまたディザの存在による前記
デジタル出力の変化を訂正する誤り訂正回路を備える変
換器。 - 【請求項１３】 多段変換器（１０）であって、 信号をレベルにスライスするスライス回路であって、前
記スライス回路が少なくとも１つのスライス点を形成す
る回路を含むスライス回路と、 前記少なくとも１つのスライス点を変化させるディザ発
生器（３８）とを備える多段変換器。 - 【請求項１４】 請求項１３に記載の変換器（１０）に
おいて、前記ディザ発生器（３８）が雑音源である変換
器。 - 【請求項１５】 請求項１４に記載の多段変換器（１
０）において、前記雑音源が回路素子である多段変換
器。 - 【請求項１６】 多段変換器（１０）であって、 しきい値に基づいて信号をレベルにスライスするスライ
ス回路であって、前記スライス回路が少なくとも１つの
スライス点を形成するスライス回路と、 複数の選択されるしきい値レベルを発生するしきい値発
生回路と、 前記スライス回路に適用するために１つの前記選択され
るしきい値レベルを選択し、様々な１つの前記選択され
るしきい値レベルを選択することによって前記スライス
点が変化する選択回路（９２）とを備える多段変換器。 - 【請求項１７】 請求項１６に記載の多段変換器（１
０）において、前記しきい値発生回路が、前記複数の選
択されるしきい値レベルとして複数の電圧を供給する抵
抗分割器を備える多段変換器。 - 【請求項１８】 請求項１６に記載の多段変換器（１
０）において、前記しきい値発生回路が複合トランジス
タの差動ペア（Ｔ１、Ｔ２）を備え、前記複合トランジ
スタ（Ｔ１、Ｔ２）中でアクティブなトランジスタ（Ｔ
１Ａ、Ｔ１Ｂ、Ｔ１Ｃ、Ｔ１Ｄ、Ｔ２Ａ、Ｔ２Ｂ、Ｔ２
Ｃ、Ｔ２Ｄ）の数が変化して前記複数の選択されるしき
い値レベルを提供する多段変換器。 - 【請求項１９】 請求項１８に記載の段変換器（１０）
において、トランジスタの前記差動複合ペア（Ｔ１、Ｔ
２）の少なくとも１つを構成する前記トランジスタが同
じ大きさである段変換器。 - 【請求項２０】 信号を１つの形式から別の形式に変換
する方法であって、 しきい値に基づいて信号をレベルにスライスするステッ
プと、 前記しきい値を変化させるステップとを含む方法。 - 【請求項２１】 請求項２０に記載の方法において、前
記しきい値を変化させる前記ステップが、 多数の離散的レベルを発生するステップと、 前記多数の離散的レベルの１つを前記しきい値として選
択するステップとを含む方法。 - 【請求項２２】 請求項２１に記載の方法において、前
記選択ステップが、 疑似乱数（９６）を発生するステップと、 前記疑似乱数（９６）に基づいて前記多数の離散的レベ
ル（８２）の１つを前記しきい値として選択する（９
２）ステップとを含む方法。 - 【請求項２３】 請求項２２に記載の方法において、前
記発生ステップが、 発生しうる何らかの他の疑似乱数と同じ発生確率を有す
る疑似乱数（９２）を発生するステップを含む方法。 - 【請求項２４】 請求項２２に記載の方法において、前
記発生ステップが、 発生しうる他の疑似乱数と異なった発生確率を有する疑
似乱数（９２）を発生するステップを含む方法。 - 【請求項２５】 請求項２０に記載の方法において、前
記しきい値を変化させる前記ステップが、 前記しきい値を変化させる雑音を発生するステップを含
む方法。 - 【請求項２６】 請求項２０に記載の方法において、前
記しきい値を変化させる前記ステップが、 回路素子が前記しきい値を変化させる雑音を発生するよ
うに、少なくとも１つの前記回路素子の大きさを調節す
るステップを含む方法。 - 【請求項２７】 請求項２０に記載の方法において、前
記しきい値を変化させる前記ステップが、 前記しきい値を変化させるために、複合トランジスタ
（Ｔ１、Ｔ２）中のアクティブなトランジスタ（Ｔ１
Ａ、Ｔ１Ｂ、Ｔ１Ｃ、Ｔ１Ｄ、Ｔ２Ａ、Ｔ２Ｂ、Ｔ２
Ｃ、Ｔ２Ｄ）の数を変化させるステップを含む方法。 - 【請求項２８】 請求項２７に記載の方法において、前
記しきい値を変化させる前記ステップが、 前記しきい値を変化させるために、複合トランジスタの
差動ペアの各複合トランジスタ（Ｔ１、Ｔ２）中のアク
ティブなトランジスタ（Ｔ１Ａ、Ｔ１Ｂ、Ｔ１Ｃ、Ｔ１
Ｄ、Ｔ２Ａ、Ｔ２Ｂ、Ｔ２Ｃ、Ｔ２Ｄ）の数を変化させ
るステップを含む方法。 - 【請求項２９】 請求項２０に記載の方法において、前
記しきい値を変化させる前記ステップが、 前記しきい値を変化させるために、複合トランジスタ
（Ｔ１、Ｔ２）を構成するアクティブなトランジスタ
（Ｔ１Ａ、Ｔ１Ｂ、Ｔ１Ｃ、Ｔ１Ｄ、Ｔ２Ａ、Ｔ２Ｂ、
Ｔ２Ｃ、Ｔ２Ｄ）の数を選択するステップを含む方法。 - 【請求項３０】 請求項２０に記載の方法において、前
記しきい値を変化させる前記ステップが、 複数の電圧レベルを発生するステップと、 前記しきい値として前記複数の電圧レベルの１つを順次
ランダムに選択することによって前記しきい値を変化さ
せるステップとを含む方法。 - 【請求項３１】 多段変換器（１０）であって、 少なくとも１つの段（Ｎ）であって、前記少なくとも１
つの段（Ｎ）が信号をレベルにスライスするスライス回
路を有し、前記スライス回路が少なくとも１つのスライ
ス点を形成する回路を含み、前記スライス回路が最小限
必要なものより多いデジタル・データを有するデジタル
出力（２４、３２、６４）を供給する少なくとも１つの
段と、 前記少なくとも１つのスライス点を変化させるディザ発
生器（３８）と、 誤り訂正回路（２８）であって、前記誤り訂正回路が前
記スライス回路から前記デジタル出力（２４、３２、６
４）を受信してそこから多ビット出力（１００）を発生
し、前記誤り訂正回路がまたディザの存在による前記デ
ジタル出力の変化を訂正する誤り訂正回路とを備える多
段変換器。 - 【請求項３２】 請求項３１に記載の変換器（１０）に
おいて、前記ディザ発生器が所定の数の選択されるしき
い値の数値に対して前記少なくとも１つのしきい値を変
化させる変換器。 - 【請求項３３】 請求項３２に記載の変換器（１０）に
おいて、前記所定の数の選択されるしきい値の数値の各
々が前記しきい値として適用される等しい確率を有する
変換器。 - 【請求項３４】 請求項３２に記載の変換器（１０）に
おいて、前記所定の数の選択されるしきい値の数値の各
々が前記しきい値として適用される等しくない確率を有
する変換器。 - 【請求項３５】 請求項３１に記載の変換器（１０）に
おいて、前記スライス回路が完全差動型である変換器。 - 【請求項３６】 請求項３１に記載の変換器（１０）に
おいて、前記変換器が集積回路において実現される変換
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/025956 | 1998-02-19 | ||
| US09/025,956 US6172629B1 (en) | 1998-02-19 | 1998-02-19 | Multistage analog-to-digital converter employing dither |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330964A true JPH11330964A (ja) | 1999-11-30 |
| JP3643253B2 JP3643253B2 (ja) | 2005-04-27 |
Family
ID=21829003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04084099A Expired - Fee Related JP3643253B2 (ja) | 1998-02-19 | 1999-02-19 | ディザを利用する多段アナログ−デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6172629B1 (ja) |
| EP (1) | EP0938189B1 (ja) |
| JP (1) | JP3643253B2 (ja) |
| DE (1) | DE69925058T2 (ja) |
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| US4855745A (en) * | 1987-10-14 | 1989-08-08 | Smither Miles A | High resolution analog-to-digital converter |
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1998
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1999
- 1999-02-16 EP EP99301130A patent/EP0938189B1/en not_active Expired - Lifetime
- 1999-02-16 DE DE69925058T patent/DE69925058T2/de not_active Expired - Lifetime
- 1999-02-19 JP JP04084099A patent/JP3643253B2/ja not_active Expired - Fee Related
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| EP0938189A2 (en) | 1999-08-25 |
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