JP3281621B2 - 高精度ｄａ変換回路 - Google Patents
高精度ｄａ変換回路Info
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- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
形成されるデジタル・アナログ（ＤＡ）変換回路に関
し、特に抵抗ストリング型のＤＡ変換回路部とＲ−２Ｒ
ラダー抵抗型のＤＡ変換回路部とを備えた複合型のＤＡ
変換回路に関するものである。
形成されるデジタル・アナログ（ＤＡ）変換回路に関
し、特に抵抗ストリング型のＤＡ変換回路部とＲ−２Ｒ
ラダー抵抗型のＤＡ変換回路部とを備えた複合型のＤＡ
変換回路に関するものである。
【０００２】
【従来の技術】一般に、デジタル入力コードをアナログ
量に変換するためにＤＡ変換回路が使用される。集積化
されるＤＡ変換回路には、主に、抵抗ストリング型と、
Ｒ−２Ｒラダー抵抗型とがある。抵抗ストリング型のＤ
Ａ変換回路は、単調性の点で優れているが、デジタル入
力コードのビット数ｎが多い場合にはパターン面積及び
変換精度の観点から使用することが困難である。一方、
Ｒ−２Ｒラダー抵抗型のＤＡ変換回路は、デジタル入力
コードのビット数ｎが多い場合には単調性とパターン面
積の観点から使用することが困難である。
量に変換するためにＤＡ変換回路が使用される。集積化
されるＤＡ変換回路には、主に、抵抗ストリング型と、
Ｒ−２Ｒラダー抵抗型とがある。抵抗ストリング型のＤ
Ａ変換回路は、単調性の点で優れているが、デジタル入
力コードのビット数ｎが多い場合にはパターン面積及び
変換精度の観点から使用することが困難である。一方、
Ｒ−２Ｒラダー抵抗型のＤＡ変換回路は、デジタル入力
コードのビット数ｎが多い場合には単調性とパターン面
積の観点から使用することが困難である。
【０００３】
【発明が解決しようとする課題】例えば他の半導体デバ
イスを検査するためのテスターへの応用に際してＤＡ変
換回路に要求されるのは、高い変換精度は言うまでもな
く、複数個のＤＡ変換回路の内蔵化にともない１個のＤ
Ａ変換回路に必要なパターン面積の最小化、更に最近は
変換ビット数が多い多ビット構成のＤＡ変換に対する要
求が強い。変換ビット数が少ないＤＡ変換回路として
は、どの方式も有効であるが、変換ビット数が多いＤＡ
変換回路を構成する場合には、高精度な変換の実現困難
性とパターン面積の増大が問題になる。
イスを検査するためのテスターへの応用に際してＤＡ変
換回路に要求されるのは、高い変換精度は言うまでもな
く、複数個のＤＡ変換回路の内蔵化にともない１個のＤ
Ａ変換回路に必要なパターン面積の最小化、更に最近は
変換ビット数が多い多ビット構成のＤＡ変換に対する要
求が強い。変換ビット数が少ないＤＡ変換回路として
は、どの方式も有効であるが、変換ビット数が多いＤＡ
変換回路を構成する場合には、高精度な変換の実現困難
性とパターン面積の増大が問題になる。
【０００４】上記したように従来の抵抗ストリング型又
はＲ−２Ｒラダー抵抗型のＤＡ変換回路は、変換ビット
数が多い場合には使用することが困難であるという課題
があった。
はＲ−２Ｒラダー抵抗型のＤＡ変換回路は、変換ビット
数が多い場合には使用することが困難であるという課題
があった。
【０００５】本発明の目的は、変換ビット数が多い場合
でも所望のアナログ電圧をデバイス精度を要求すること
なく高精度で出力でき、しかも小さなパターン面積で集
積化が可能なＤＡ変換回路を提供することにある。
でも所望のアナログ電圧をデバイス精度を要求すること
なく高精度で出力でき、しかも小さなパターン面積で集
積化が可能なＤＡ変換回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＤＡ変換回路は、ｎビットのデジタル入力
コードのうち、上位の一部のｉ（ｉ＜ｎ）ビット信号が
入力し、これをＤＡ変換した第１の電圧を第１のバッフ
ァーを介して第１の出力ノードに出力し、同時にＤＡ変
換した第２の電圧を第２のバッファーを介して第２の出
力ノードに出力するための上位ＤＡ変換回路部と、この
上位ＤＡ変換回路部の第１の出力ノード電圧及び第２の
出力ノード電圧をＲ−２Ｒラダー型回路の基準電圧とす
るとともに前記ｎビットのデジタル入力コードのうちの
残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットをＤＡ変換
し第３の出力ノードに出力するための下位ＤＡ変換回路
部と、前記ｎビットのデジタル入力コードのＤＡ変換出
力である第３の出力ノードの電圧を当該デジタル入力コ
ードの値により選択的にサンプルホールドするためのサ
ンプルホールド部と、サンプルホールドされたＤＡ変換
出力電圧を、任意の電圧を中心にゲイン倍するための出
力部とを備えた構成を採用したものである。しかも、上
位ＤＡ変換回路部は、各々印加される第１の基準電圧と
第２の基準電圧との間にそれぞれの抵抗値が等しい２ i
個の抵抗素子が直列に接続された抵抗ストリング部と、
各抵抗素子間接続ノードの隣接する電圧を同時にかつ選
択的に取り出すための選択回路部と、抵抗ストリング部
の接続ノードのうち隣接しない複数のノードが同時に選
択されることを回避するための手段とを備えることとし
た。なお、本発明のＤＡ変換回路のその他の特徴は、以
下の詳細な説明から明らかとなる。
め、本発明のＤＡ変換回路は、ｎビットのデジタル入力
コードのうち、上位の一部のｉ（ｉ＜ｎ）ビット信号が
入力し、これをＤＡ変換した第１の電圧を第１のバッフ
ァーを介して第１の出力ノードに出力し、同時にＤＡ変
換した第２の電圧を第２のバッファーを介して第２の出
力ノードに出力するための上位ＤＡ変換回路部と、この
上位ＤＡ変換回路部の第１の出力ノード電圧及び第２の
出力ノード電圧をＲ−２Ｒラダー型回路の基準電圧とす
るとともに前記ｎビットのデジタル入力コードのうちの
残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットをＤＡ変換
し第３の出力ノードに出力するための下位ＤＡ変換回路
部と、前記ｎビットのデジタル入力コードのＤＡ変換出
力である第３の出力ノードの電圧を当該デジタル入力コ
ードの値により選択的にサンプルホールドするためのサ
ンプルホールド部と、サンプルホールドされたＤＡ変換
出力電圧を、任意の電圧を中心にゲイン倍するための出
力部とを備えた構成を採用したものである。しかも、上
位ＤＡ変換回路部は、各々印加される第１の基準電圧と
第２の基準電圧との間にそれぞれの抵抗値が等しい２ i
個の抵抗素子が直列に接続された抵抗ストリング部と、
各抵抗素子間接続ノードの隣接する電圧を同時にかつ選
択的に取り出すための選択回路部と、抵抗ストリング部
の接続ノードのうち隣接しない複数のノードが同時に選
択されることを回避するための手段とを備えることとし
た。なお、本発明のＤＡ変換回路のその他の特徴は、以
下の詳細な説明から明らかとなる。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【０００８】図１は、本発明の実施の形態に係る複合型
ＤＡ変換回路の基本構成を示すブロック図である。図１
に示すＤＡ変換回路は、ｎビット（本例ではｎ＝１３）
のデジタル入力コードをＤＡ変換して出力電圧ＶＯＵＴ
を生成するものであり上位ＤＡ変換回路部１００と、下
位ＤＡ変換回路部２００と、サンプルホールド部２５０
と、出力部３００とを備えている。
ＤＡ変換回路の基本構成を示すブロック図である。図１
に示すＤＡ変換回路は、ｎビット（本例ではｎ＝１３）
のデジタル入力コードをＤＡ変換して出力電圧ＶＯＵＴ
を生成するものであり上位ＤＡ変換回路部１００と、下
位ＤＡ変換回路部２００と、サンプルホールド部２５０
と、出力部３００とを備えている。
【０００９】上位ＤＡ変換回路部１００は、デジタル入
力コードのうち上位ｉ（１≦ｉ＜ｎ、本例ではｉ＝５）
ビットが入力し、これをＤＡ変換し、第１のＤＡ変換電
圧を第１の出力ノード１１に出力し、同時に第２のＤＡ
変換電圧を第２の出力ノード１２に出力する。この上位
ＤＡ変換回路部１００は、各々印加される第１の基準電
圧ＶＲＴと第２の基準電圧ＶＲＢとの間にそれぞれの抵
抗値が等しい２i本の抵抗素子Ｒ０〜Ｒ３１が直列に接
続され、各抵抗素子により第１の基準電圧ＶＲＴと第２
の基準電圧ＶＲＢとの電圧差が等分割される抵抗ストリ
ング部１０１と、この抵抗ストリング部１０１の接続ノ
ードのうち隣接する接続ノードの電圧を各々選択するた
めの（２i＋１）個のＭＯＳスイッチＳＷ０〜ＳＷ３２
を有する選択回路部１０２と、この選択回路部１０２が
選択した接続ノード電圧Ｖａ，Ｖｂを各々入力とし各々
第１及び第２の出力ノード１１，１２へ出力するための
２個のバッファー１０ａ，１０ｂを有するバッファー部
１０３とから構成される。したがって、第１及び第２の
出力ノード１１，１２に出力される電圧は抵抗ストリン
グ部１０１を構成する任意のストリング抵抗の両端電圧
となり、最小分割の電圧差（図１では（ＶＲＴ−ＶＲ
Ｂ）／２5）が得られる。
力コードのうち上位ｉ（１≦ｉ＜ｎ、本例ではｉ＝５）
ビットが入力し、これをＤＡ変換し、第１のＤＡ変換電
圧を第１の出力ノード１１に出力し、同時に第２のＤＡ
変換電圧を第２の出力ノード１２に出力する。この上位
ＤＡ変換回路部１００は、各々印加される第１の基準電
圧ＶＲＴと第２の基準電圧ＶＲＢとの間にそれぞれの抵
抗値が等しい２i本の抵抗素子Ｒ０〜Ｒ３１が直列に接
続され、各抵抗素子により第１の基準電圧ＶＲＴと第２
の基準電圧ＶＲＢとの電圧差が等分割される抵抗ストリ
ング部１０１と、この抵抗ストリング部１０１の接続ノ
ードのうち隣接する接続ノードの電圧を各々選択するた
めの（２i＋１）個のＭＯＳスイッチＳＷ０〜ＳＷ３２
を有する選択回路部１０２と、この選択回路部１０２が
選択した接続ノード電圧Ｖａ，Ｖｂを各々入力とし各々
第１及び第２の出力ノード１１，１２へ出力するための
２個のバッファー１０ａ，１０ｂを有するバッファー部
１０３とから構成される。したがって、第１及び第２の
出力ノード１１，１２に出力される電圧は抵抗ストリン
グ部１０１を構成する任意のストリング抵抗の両端電圧
となり、最小分割の電圧差（図１では（ＶＲＴ−ＶＲ
Ｂ）／２5）が得られる。
【００１０】下位ＤＡ変換回路部２００は、上位ＤＡ変
換回路部１００から第１の出力ノード１１と第２の出力
ノード１２に出力される電圧を基準（以下、下位基準電
圧とする）として、デジタル入力コードｎビットのうち
残りのｊ（ｊ＝ｎ−ｉ、本例ではｊ＝８）ビットに対し
てＤＡ変換を行うものであり、Ｒ−２Ｒラダー抵抗部２
０１と、下位ｊビット入力のデジタル値に応じてＲ−２
Ｒラダー抵抗部２０１へ下位基準電圧を送出するための
ＭＯＳスイッチ部２０２と、下位基準電圧のうち一方を
低電位側基準電圧とし、他方を高電位側基準電圧とする
下位基準電圧切り替え部２０３とから構成される。この
ように構成された下位ＤＡ変換回路２００の出力端子１
３には、下位基準電圧に対して下位ｊビットのＤＡ変換
出力電圧が得られ、この出力電圧値は、上位ＤＡ変換回
路部１００に印加される第１の基準電圧ＶＲＴと第２の
基準電圧ＶＲＢとの電圧差を基準にｎ（本例ではｎ＝１
３）ビットのデジタル入力コードのＤＡ変換された値で
ある。
換回路部１００から第１の出力ノード１１と第２の出力
ノード１２に出力される電圧を基準（以下、下位基準電
圧とする）として、デジタル入力コードｎビットのうち
残りのｊ（ｊ＝ｎ−ｉ、本例ではｊ＝８）ビットに対し
てＤＡ変換を行うものであり、Ｒ−２Ｒラダー抵抗部２
０１と、下位ｊビット入力のデジタル値に応じてＲ−２
Ｒラダー抵抗部２０１へ下位基準電圧を送出するための
ＭＯＳスイッチ部２０２と、下位基準電圧のうち一方を
低電位側基準電圧とし、他方を高電位側基準電圧とする
下位基準電圧切り替え部２０３とから構成される。この
ように構成された下位ＤＡ変換回路２００の出力端子１
３には、下位基準電圧に対して下位ｊビットのＤＡ変換
出力電圧が得られ、この出力電圧値は、上位ＤＡ変換回
路部１００に印加される第１の基準電圧ＶＲＴと第２の
基準電圧ＶＲＢとの電圧差を基準にｎ（本例ではｎ＝１
３）ビットのデジタル入力コードのＤＡ変換された値で
ある。
【００１１】下位ＤＡ変換回路部２００の出力端子１３
に出力されたＤＡ変換出力電圧は、所定のデジタル入力
コードで選択的に動作するサンプルホールド部２５０を
介して、出力部３００を構成する演算増幅器１５の入力
端子１４に接続される。出力部３００からの出力電圧Ｖ
ＯＵＴは、ｎビットＤＡ変換出力端子１６に出力され
る。Ｒ１ｃ及びＲ２ｃは帰還抵抗であり、Ｖｃは任意の
中心電圧である。
に出力されたＤＡ変換出力電圧は、所定のデジタル入力
コードで選択的に動作するサンプルホールド部２５０を
介して、出力部３００を構成する演算増幅器１５の入力
端子１４に接続される。出力部３００からの出力電圧Ｖ
ＯＵＴは、ｎビットＤＡ変換出力端子１６に出力され
る。Ｒ１ｃ及びＲ２ｃは帰還抵抗であり、Ｖｃは任意の
中心電圧である。
【００１２】図２は、上位ＤＡ変換回路部１００の選択
回路部１０２において、ｎビットのデジタル入力コード
のうち上位ｉビットを２i通りにデコードして選択回路
部１０２を構成するＭＯＳスイッチ（ＳＷ０〜ＳＷ３
２）をオンオフさせるデコード信号を作成するためのデ
コード部４０１と、デコード部４０１でデコードされた
結果によりＭＯＳスイッチ（ＳＷ０〜ＳＷ３２）のうち
隣接するＭＯＳスイッチ２個をオンさせるスイッチ制御
（Ｓ０〜Ｓ３２）信号を出力するためのスイッチ制御信
号出力部４０２と、抵抗ストリング部１０１で分割され
る電圧区間が奇数番目か偶数番目かを上位ｉビットのデ
ジタル入力コードによって検出するための奇数偶数検出
部４０３と、この奇数偶数検出部４０３で得られた奇数
偶数検出（ＯＥＣＨＡ）信号により、デジタル入力コー
ドの下位ｊビットに対し、反転処理をして下位ＤＡ変換
回路部２００へ送出するための下位入力ビット反転処理
部４０４とから構成される制御部の回路構成図である。
回路部１０２において、ｎビットのデジタル入力コード
のうち上位ｉビットを２i通りにデコードして選択回路
部１０２を構成するＭＯＳスイッチ（ＳＷ０〜ＳＷ３
２）をオンオフさせるデコード信号を作成するためのデ
コード部４０１と、デコード部４０１でデコードされた
結果によりＭＯＳスイッチ（ＳＷ０〜ＳＷ３２）のうち
隣接するＭＯＳスイッチ２個をオンさせるスイッチ制御
（Ｓ０〜Ｓ３２）信号を出力するためのスイッチ制御信
号出力部４０２と、抵抗ストリング部１０１で分割され
る電圧区間が奇数番目か偶数番目かを上位ｉビットのデ
ジタル入力コードによって検出するための奇数偶数検出
部４０３と、この奇数偶数検出部４０３で得られた奇数
偶数検出（ＯＥＣＨＡ）信号により、デジタル入力コー
ドの下位ｊビットに対し、反転処理をして下位ＤＡ変換
回路部２００へ送出するための下位入力ビット反転処理
部４０４とから構成される制御部の回路構成図である。
【００１３】スイッチ制御信号出力部４０２と奇数偶数
検出部４０３との出力は、デコード部４０１の出力から
容易に得られ、デコード部４０１の出力はデジタル入力
コードの上位ｉビットのバイナリ値を３２個の５入力Ｎ
ＡＮＤゲートに入力してその出力から得ることができ
る。また、下位入力ビット反転処理部４０４でデジタル
入力コードの下位ｊビットに反転処理を行う理由は、第
１及び第２の出力ノード１１，１２に出力される電圧は
その高低が、抵抗ストリング部１０１で分割される電圧
区間の奇数番目か偶数番目かで入れ替わるからである。
抵抗ストリング部１０１で分割される電圧区間の低電位
側（第１又は第２の基準電圧）から奇数番目が、隣接す
るＭＯＳスイッチ２個により選択されている場合は第１
の出力ノード１１に出力される電圧値が第２の出力ノー
ド１２に出力される電圧値に対して高電位となり、逆に
偶数番目であれば低電位となり、下位ＤＡ変換回路部２
００の基準電圧の高電位側と低電位側がデジタル入力コ
ードにより入れ替わるためである。
検出部４０３との出力は、デコード部４０１の出力から
容易に得られ、デコード部４０１の出力はデジタル入力
コードの上位ｉビットのバイナリ値を３２個の５入力Ｎ
ＡＮＤゲートに入力してその出力から得ることができ
る。また、下位入力ビット反転処理部４０４でデジタル
入力コードの下位ｊビットに反転処理を行う理由は、第
１及び第２の出力ノード１１，１２に出力される電圧は
その高低が、抵抗ストリング部１０１で分割される電圧
区間の奇数番目か偶数番目かで入れ替わるからである。
抵抗ストリング部１０１で分割される電圧区間の低電位
側（第１又は第２の基準電圧）から奇数番目が、隣接す
るＭＯＳスイッチ２個により選択されている場合は第１
の出力ノード１１に出力される電圧値が第２の出力ノー
ド１２に出力される電圧値に対して高電位となり、逆に
偶数番目であれば低電位となり、下位ＤＡ変換回路部２
００の基準電圧の高電位側と低電位側がデジタル入力コ
ードにより入れ替わるためである。
【００１４】図２の制御部の主要部動作波形を図３に示
す。ｎビット（本例ではｎ＝１３）のデジタル入力コー
ドのうちの上位ｉビット（本例ではｉ＝５）が１０進数
表記で０から３１（＝２5−１）まで変化したときの各
部のタイミング図が、図３である。上位ｉビットの変化
に従い、スイッチ制御信号出力部４０２の各出力（Ｓ０
〜Ｓ３２）は、図３に示すように各々半周期ずつ重なり
ながら出現し、奇数偶数検出（ＯＥＣＨＡ）信号は上位
ｉビットがインクリメントされる毎にその出力レベル
（Ｈｉ／Ｌｏ）を切り替えて出力される。また、下位ｊ
ビット（本例ではｊ＝８）の例えばＤ７（下位ＭＳＢ）
は、図３に示すように奇数偶数検出（ＯＥＣＨＡ）信号
の“Ｌｏ”期間（回路によっては“Ｈｉ”期間）には反
転されて下位ＤＡ変換出力部２００へ送出される。図３
中の信号ＣＨＡＶＢはＤ１２（ＭＳＢ）をインバータ２
個介しただけの出力信号である。
す。ｎビット（本例ではｎ＝１３）のデジタル入力コー
ドのうちの上位ｉビット（本例ではｉ＝５）が１０進数
表記で０から３１（＝２5−１）まで変化したときの各
部のタイミング図が、図３である。上位ｉビットの変化
に従い、スイッチ制御信号出力部４０２の各出力（Ｓ０
〜Ｓ３２）は、図３に示すように各々半周期ずつ重なり
ながら出現し、奇数偶数検出（ＯＥＣＨＡ）信号は上位
ｉビットがインクリメントされる毎にその出力レベル
（Ｈｉ／Ｌｏ）を切り替えて出力される。また、下位ｊ
ビット（本例ではｊ＝８）の例えばＤ７（下位ＭＳＢ）
は、図３に示すように奇数偶数検出（ＯＥＣＨＡ）信号
の“Ｌｏ”期間（回路によっては“Ｈｉ”期間）には反
転されて下位ＤＡ変換出力部２００へ送出される。図３
中の信号ＣＨＡＶＢはＤ１２（ＭＳＢ）をインバータ２
個介しただけの出力信号である。
【００１５】図４は、スイッチ制御信号出力部４０２か
らＭＯＳスイッチ（ＳＷ０〜ＳＷ３２）へ送出する出力
信号がＭＯＳスイッチ（ＳＷ０〜ＳＷ３２）の隣接しな
い複数個のＭＯＳスイッチを同時にオンさせることを回
避するための手段である同時オン防止回路４０５の構成
図である。同時オン防止回路４０５は、スイッチ制御信
号出力部４０２からの出力信号例えばＳ０が直接入力さ
れるｐチャネルＭＯＳトランジスタ４１３と、インバー
タ４１１，４１２を介して入力されそのドレインがｐチ
ャネルＭＯＳトランジスタ４１３のドレインに接続され
るｎチャネルＭＯＳトランジスタ４１４とを備える遅延
部４１０から構成される。このように構成された同時オ
ン防止回路４０５はその入力信号（Ｓ０〜Ｓ３２）に対
してｐチャネルＭＯＳトランジスタ４１３がオンに移行
する方がｎチャネルＭＯＳトランジスタ４１４のオン移
行より早いので、その出力信号（ＮＳ０〜ＮＳ３２）と
して一旦全て“Ｈｉ”となり、その後隣接選択された出
力信号のみアクティブ“Ｌｏ”に遷移する。したがって
隣接しない複数個のＭＯＳスイッチを同時にオンさせる
ことを回避することができる。
らＭＯＳスイッチ（ＳＷ０〜ＳＷ３２）へ送出する出力
信号がＭＯＳスイッチ（ＳＷ０〜ＳＷ３２）の隣接しな
い複数個のＭＯＳスイッチを同時にオンさせることを回
避するための手段である同時オン防止回路４０５の構成
図である。同時オン防止回路４０５は、スイッチ制御信
号出力部４０２からの出力信号例えばＳ０が直接入力さ
れるｐチャネルＭＯＳトランジスタ４１３と、インバー
タ４１１，４１２を介して入力されそのドレインがｐチ
ャネルＭＯＳトランジスタ４１３のドレインに接続され
るｎチャネルＭＯＳトランジスタ４１４とを備える遅延
部４１０から構成される。このように構成された同時オ
ン防止回路４０５はその入力信号（Ｓ０〜Ｓ３２）に対
してｐチャネルＭＯＳトランジスタ４１３がオンに移行
する方がｎチャネルＭＯＳトランジスタ４１４のオン移
行より早いので、その出力信号（ＮＳ０〜ＮＳ３２）と
して一旦全て“Ｈｉ”となり、その後隣接選択された出
力信号のみアクティブ“Ｌｏ”に遷移する。したがって
隣接しない複数個のＭＯＳスイッチを同時にオンさせる
ことを回避することができる。
【００１６】図５は、上位ＤＡ変換回路部１００におけ
る選択回路部１０２を構成するＭＯＳスイッチ（ＳＷ０
〜ＳＷ３２）を具体的に描いた回路構成図である。図５
において、抵抗ストリング部１０１のＶＲＢ端付近のス
トリング抵抗接続ノードに接続されるＭＯＳスイッチＳ
Ｗ０，ＳＷ１，ＳＷ２は各々ｎチャネルＭＯＳトランジ
スタのみで、抵抗ストリング部１０１のＶＲＴ端付近の
ストリング抵抗接続ノードに接続されるＭＯＳスイッチ
ＳＷ３０，ＳＷ３１，ＳＷ３２は各々ｐチャネルＭＯＳ
トランジスタのみでそれぞれ構成し、その他のＭＯＳス
イッチＳＷ３〜ＳＷ２９はＣＭＯＳ構成としている。つ
まり、抵抗ストリング部１０１の両端付近のストリング
抵抗接続ノードに接続されるＭＯＳスイッチは各々ｎチ
ャネル、ｐチャネルＭＯＳトランジスタのみで構成して
いるが、他の接続ノードと同様のＣＭＯＳスイッチを使
用してもよい。ただし、ＭＯＳスイッチ（ＳＷ０〜ＳＷ
３２）のｎチャネルＭＯＳトランジスタ、ｐチャネルＭ
ＯＳトランジスタは均一サイズとする。また、図５のよ
うに構成された上位ＤＡ変換回路部１００のバッファー
部１０３は同一特性を持つ２個のバッファー１０ａ，１
０ｂを備え、その出力端子が第１の出力ノード１１に接
続される第１のバッファー１０ａと、その出力端子が第
２の出力ノード１２に接続される第２のバッファー１０
ｂとの各々の入力端子がＭＯＳスイッチ（ＳＷ０〜ＳＷ
３２）を介して抵抗ストリング部１０１の各接続ノード
に接続される。その接続のされ方は、第１のバッファー
１０ａ、第２のバッファー１０ｂで各々抵抗ストリング
部１０１の各接続ノードが固定されるので、ＭＯＳスイ
ッチ（ＳＷ０〜ＳＷ３２）の隣接する２個のＭＯＳスイ
ッチがＳＷ０からＳＷ３２まで順番に選択されると、第
１、第２のバッファー出力端子である第１の出力ノード
１１、第２の出力ノード１２には抵抗ストリング部１０
１の各最小分割電圧のＨｉ側電圧とＬｏ側電圧とが交互
に入れ替わりながら出力され、下位ＤＡ変換回路部２０
０の基準電圧として送出される。
る選択回路部１０２を構成するＭＯＳスイッチ（ＳＷ０
〜ＳＷ３２）を具体的に描いた回路構成図である。図５
において、抵抗ストリング部１０１のＶＲＢ端付近のス
トリング抵抗接続ノードに接続されるＭＯＳスイッチＳ
Ｗ０，ＳＷ１，ＳＷ２は各々ｎチャネルＭＯＳトランジ
スタのみで、抵抗ストリング部１０１のＶＲＴ端付近の
ストリング抵抗接続ノードに接続されるＭＯＳスイッチ
ＳＷ３０，ＳＷ３１，ＳＷ３２は各々ｐチャネルＭＯＳ
トランジスタのみでそれぞれ構成し、その他のＭＯＳス
イッチＳＷ３〜ＳＷ２９はＣＭＯＳ構成としている。つ
まり、抵抗ストリング部１０１の両端付近のストリング
抵抗接続ノードに接続されるＭＯＳスイッチは各々ｎチ
ャネル、ｐチャネルＭＯＳトランジスタのみで構成して
いるが、他の接続ノードと同様のＣＭＯＳスイッチを使
用してもよい。ただし、ＭＯＳスイッチ（ＳＷ０〜ＳＷ
３２）のｎチャネルＭＯＳトランジスタ、ｐチャネルＭ
ＯＳトランジスタは均一サイズとする。また、図５のよ
うに構成された上位ＤＡ変換回路部１００のバッファー
部１０３は同一特性を持つ２個のバッファー１０ａ，１
０ｂを備え、その出力端子が第１の出力ノード１１に接
続される第１のバッファー１０ａと、その出力端子が第
２の出力ノード１２に接続される第２のバッファー１０
ｂとの各々の入力端子がＭＯＳスイッチ（ＳＷ０〜ＳＷ
３２）を介して抵抗ストリング部１０１の各接続ノード
に接続される。その接続のされ方は、第１のバッファー
１０ａ、第２のバッファー１０ｂで各々抵抗ストリング
部１０１の各接続ノードが固定されるので、ＭＯＳスイ
ッチ（ＳＷ０〜ＳＷ３２）の隣接する２個のＭＯＳスイ
ッチがＳＷ０からＳＷ３２まで順番に選択されると、第
１、第２のバッファー出力端子である第１の出力ノード
１１、第２の出力ノード１２には抵抗ストリング部１０
１の各最小分割電圧のＨｉ側電圧とＬｏ側電圧とが交互
に入れ替わりながら出力され、下位ＤＡ変換回路部２０
０の基準電圧として送出される。
【００１７】図６は、上位ＤＡ変換回路部１００におけ
る選択回路部１０２を構成するＭＯＳスイッチ（ＳＷ０
〜ＳＷ３２）であるｎチャネルＭＯＳトランジスタ、ｐ
チャネルＭＯＳトランジスタの基板電圧制御部１０４の
回路構成図である。同一サイズ、同一特性のＭＯＳスイ
ッチ１１１，１１２，１１３，１１４と、インバータ１
１５，１１６とで構成される基板電圧制御部１０４にお
いて、第１の基準電圧ＶＲＴと第２の基準電圧ＶＲＢと
が入力されるＭＯＳスイッチ１１１，１１３と、第１、
第２の基準電圧差の中央値電圧（以後ＶＲＭと略す）す
なわち抵抗ストリング部１０１の分割中央値電圧（Ｒ１
５とＲ１６との接続点の電圧）が入力されるＭＯＳスイ
ッチ１１２，１１４とは、１３ビットのデジタル入力コ
ードのうちのＭＳＢに相当する信号（ＣＨＡＶＢ）でそ
のオンオフが切り替えられる。各ＭＯＳスイッチ１１
１，１１２，１１３，１１４はそれぞれＭＯＳスイッチ
１１１，１１２の出力端子どうしが接続されてＭＯＳス
イッチ（ＳＷ０〜ＳＷ３２）のＳＷ０からＳＷ１６まで
のｐチャネルＭＯＳトランジスタの基板に接続（ＶＰ
Ｂ）され、ＭＯＳスイッチ１１３，１１４の出力端子ど
うしが接続されてＭＯＳスイッチ（ＳＷ０〜ＳＷ３２）
のＳＷ１７からＳＷ３２までのｎチャネルＭＯＳトラン
ジスタの基板に接続（ＶＮＢ）される。また、ＭＯＳス
イッチ（ＳＷ０〜ＳＷ３２）のＳＷ０からＳＷ１６まで
のｎチャネルＭＯＳトランジスタ基板はＶＲＢに、ＭＯ
Ｓスイッチ（ＳＷ０〜ＳＷ３２）のＳＷ１７からＳＷ３
２までのｐチャネルＭＯＳトランジスタ基板はＶＲＴに
接続されている。すなわち、ＭＯＳスイッチ（ＳＷ０〜
ＳＷ３２）のＳＷ０からＳＷ１６までのｎチャネルＭＯ
Ｓトランジスタ基板電圧はＶＲＢ固定、ｐチャネルＭＯ
Ｓトランジスタ基板電圧はＣＨＡＶＢ信号によりＶＲＭ
とＶＲＴの切り替えになり、ＳＷ１７からＳＷ３２まで
のｐチャネルＭＯＳトランジスタ基板電圧はＶＲＴ固
定、ｎチャネルＭＯＳトランジスタ基板電圧はＣＨＡＶ
Ｂ信号によりＶＲＢとＶＲＭの切り替えになる。このよ
うにすることによりＭＯＳスイッチ（ＳＷ０〜ＳＷ３
２）の各ｎチャネルＭＯＳトランジスタ、ｐチャネルＭ
ＯＳトランジスタの基板−ソース間電圧を最小（最大で
ＶＲＴ−ＶＲＭ、又はＶＲＭ−ＶＲＢ）にすることがで
きる。つまり、ＭＯＳトランジスタのサイズ（ゲート幅
Ｗ）を大きくしなくてもオン抵抗値を小さくでき、下位
基準電圧のセトリング時間を短縮可能にしている。また
接続されるストリング抵抗の接続ノード電圧によって変
動する各ｎチャネルＭＯＳトランジスタ、ｐチャネルＭ
ＯＳトランジスタの基板−ソース間電圧の変動幅は半分
になるのでオン抵抗値の変動幅も狭くすることができ
る。したがって、基板電圧がこのように制御されるＭＯ
Ｓスイッチ（ＳＷ０〜ＳＷ３２）を上位ＤＡ変換回路部
１００の選択回路部１０２に用いることにより、第１、
第２の出力ノード１１，１２に抵抗ストリングの接続ノ
ードのうち隣接する接続ノードの電圧を高い精度で高速
に出力することが可能となる。ここでは、基板電圧制御
部１０４の入力として、ＶＲＴ、ＶＲＭ、ＶＲＢとした
が、これらをバッファーしたものでもよい。
る選択回路部１０２を構成するＭＯＳスイッチ（ＳＷ０
〜ＳＷ３２）であるｎチャネルＭＯＳトランジスタ、ｐ
チャネルＭＯＳトランジスタの基板電圧制御部１０４の
回路構成図である。同一サイズ、同一特性のＭＯＳスイ
ッチ１１１，１１２，１１３，１１４と、インバータ１
１５，１１６とで構成される基板電圧制御部１０４にお
いて、第１の基準電圧ＶＲＴと第２の基準電圧ＶＲＢと
が入力されるＭＯＳスイッチ１１１，１１３と、第１、
第２の基準電圧差の中央値電圧（以後ＶＲＭと略す）す
なわち抵抗ストリング部１０１の分割中央値電圧（Ｒ１
５とＲ１６との接続点の電圧）が入力されるＭＯＳスイ
ッチ１１２，１１４とは、１３ビットのデジタル入力コ
ードのうちのＭＳＢに相当する信号（ＣＨＡＶＢ）でそ
のオンオフが切り替えられる。各ＭＯＳスイッチ１１
１，１１２，１１３，１１４はそれぞれＭＯＳスイッチ
１１１，１１２の出力端子どうしが接続されてＭＯＳス
イッチ（ＳＷ０〜ＳＷ３２）のＳＷ０からＳＷ１６まで
のｐチャネルＭＯＳトランジスタの基板に接続（ＶＰ
Ｂ）され、ＭＯＳスイッチ１１３，１１４の出力端子ど
うしが接続されてＭＯＳスイッチ（ＳＷ０〜ＳＷ３２）
のＳＷ１７からＳＷ３２までのｎチャネルＭＯＳトラン
ジスタの基板に接続（ＶＮＢ）される。また、ＭＯＳス
イッチ（ＳＷ０〜ＳＷ３２）のＳＷ０からＳＷ１６まで
のｎチャネルＭＯＳトランジスタ基板はＶＲＢに、ＭＯ
Ｓスイッチ（ＳＷ０〜ＳＷ３２）のＳＷ１７からＳＷ３
２までのｐチャネルＭＯＳトランジスタ基板はＶＲＴに
接続されている。すなわち、ＭＯＳスイッチ（ＳＷ０〜
ＳＷ３２）のＳＷ０からＳＷ１６までのｎチャネルＭＯ
Ｓトランジスタ基板電圧はＶＲＢ固定、ｐチャネルＭＯ
Ｓトランジスタ基板電圧はＣＨＡＶＢ信号によりＶＲＭ
とＶＲＴの切り替えになり、ＳＷ１７からＳＷ３２まで
のｐチャネルＭＯＳトランジスタ基板電圧はＶＲＴ固
定、ｎチャネルＭＯＳトランジスタ基板電圧はＣＨＡＶ
Ｂ信号によりＶＲＢとＶＲＭの切り替えになる。このよ
うにすることによりＭＯＳスイッチ（ＳＷ０〜ＳＷ３
２）の各ｎチャネルＭＯＳトランジスタ、ｐチャネルＭ
ＯＳトランジスタの基板−ソース間電圧を最小（最大で
ＶＲＴ−ＶＲＭ、又はＶＲＭ−ＶＲＢ）にすることがで
きる。つまり、ＭＯＳトランジスタのサイズ（ゲート幅
Ｗ）を大きくしなくてもオン抵抗値を小さくでき、下位
基準電圧のセトリング時間を短縮可能にしている。また
接続されるストリング抵抗の接続ノード電圧によって変
動する各ｎチャネルＭＯＳトランジスタ、ｐチャネルＭ
ＯＳトランジスタの基板−ソース間電圧の変動幅は半分
になるのでオン抵抗値の変動幅も狭くすることができ
る。したがって、基板電圧がこのように制御されるＭＯ
Ｓスイッチ（ＳＷ０〜ＳＷ３２）を上位ＤＡ変換回路部
１００の選択回路部１０２に用いることにより、第１、
第２の出力ノード１１，１２に抵抗ストリングの接続ノ
ードのうち隣接する接続ノードの電圧を高い精度で高速
に出力することが可能となる。ここでは、基板電圧制御
部１０４の入力として、ＶＲＴ、ＶＲＭ、ＶＲＢとした
が、これらをバッファーしたものでもよい。
【００１８】図１中の上位ＤＡ変換回路部１００の主要
部動作波形を図７に示す。ｎビット（本例ではｎ＝１
３）のデジタル入力コードのうちの上位ｉビット（本例
ではｉ＝５）が１０進数表記で０から３１（＝２5−
１）まで変化したときの第１、第２の出力ノード１１，
１２の各々の電圧Ｖａ，Ｖｂの変化を示したのが、図７
である。上位ｉビットの変化（インクリメント）に従
い、ＶａとＶｂは交互に高電位側と低電位側とを切り替
えながらスイッチ制御信号出力部４０２の出力信号（Ｓ
０〜Ｓ３２）によりＶＲＢからＶＲＴまでを各々出力ノ
ード１１，１２に出力される。
部動作波形を図７に示す。ｎビット（本例ではｎ＝１
３）のデジタル入力コードのうちの上位ｉビット（本例
ではｉ＝５）が１０進数表記で０から３１（＝２5−
１）まで変化したときの第１、第２の出力ノード１１，
１２の各々の電圧Ｖａ，Ｖｂの変化を示したのが、図７
である。上位ｉビットの変化（インクリメント）に従
い、ＶａとＶｂは交互に高電位側と低電位側とを切り替
えながらスイッチ制御信号出力部４０２の出力信号（Ｓ
０〜Ｓ３２）によりＶＲＢからＶＲＴまでを各々出力ノ
ード１１，１２に出力される。
【００１９】図８は、下位ＤＡ変換回路部２００の回路
構成図である。Ｒ−２Ｒラダー抵抗部２０１と、デジタ
ル入力コードの下位ｊビットの値に応じてラダー抵抗部
２０１への入力を、第１の出力ノード１１に出力される
電圧（ＬＲＨＩ）か、第２の出力ノード１２に出力され
る電圧（ＬＲＬＯ）かに切り替えるＭＯＳスイッチ部２
０２と、奇数偶数検出（ＯＥＣＨＡ）信号により下位基
準電圧のうち一方を低電位側基準電圧とし、他方を高電
位側基準電圧とする下位基準電圧切り替え部２０３とを
備える下位ＤＡ変換回路部２００のＤＡ変換出力ＬＤＯ
ＵＴは出力端子１３に出力される。
構成図である。Ｒ−２Ｒラダー抵抗部２０１と、デジタ
ル入力コードの下位ｊビットの値に応じてラダー抵抗部
２０１への入力を、第１の出力ノード１１に出力される
電圧（ＬＲＨＩ）か、第２の出力ノード１２に出力され
る電圧（ＬＲＬＯ）かに切り替えるＭＯＳスイッチ部２
０２と、奇数偶数検出（ＯＥＣＨＡ）信号により下位基
準電圧のうち一方を低電位側基準電圧とし、他方を高電
位側基準電圧とする下位基準電圧切り替え部２０３とを
備える下位ＤＡ変換回路部２００のＤＡ変換出力ＬＤＯ
ＵＴは出力端子１３に出力される。
【００２０】このように構成された下位ＤＡ変換回路部
２００において、Ｒ−２Ｒラダー抵抗部２０１のＲ側に
は、ＭＯＳスイッチ部２０２を構成する同一サイズ、同
一特性のＭＯＳスイッチ２１１，２１２と同じＭＯＳス
イッチ２１３，２１４；２１７，２１８をオン状態で２
個並列にして挿入されている。こうすることにより、Ｒ
−２Ｒの抵抗合成の過程でＭＯＳスイッチ部２０２の各
ＭＯＳスイッチ２１１，２１２のオン抵抗値が上記挿入
されたＭＯＳスイッチのオン抵抗により相殺されるの
で、第３の出力ノード１３に出力されるＤＡ変換出力Ｌ
ＤＯＵＴの精度を高めることができる。図中の２１５，
２１６は、下位基準電圧切り替え部２０３を構成する２
個のＭＯＳスイッチである。この下位基準電圧切り替え
部２０３は、下位基準電圧の高電位側と低電位側が入れ
替わるのに応じて、下位ｊビットのＬＳＢの値で入力電
圧が切り替えられるＲ−２Ｒラダー抵抗部２０１の２Ｒ
と合成される２Ｒの他方の端に下位基準電圧を奇数偶数
検出（ＯＥＣＨＡ）信号により切り替えて入力すること
を行っている。また、ＭＯＳスイッチ部２０２へ入力さ
れる下位ｊビットは下位入力ビット反転処理部４０４で
反転処理されており、下位基準電圧の高電位側と低電位
側が、抵抗ストリング部１０１で分割される電圧区間の
奇数番目か偶数番目かで入れ替わることに対応してい
る。こうすることにより、デジタル入力コードによって
下位基準電圧の高電位側と低電位側が入れ替わっても、
下位ＤＡ変換回路部２００の基準電圧として用いること
ができる。また、Ｒ−２Ｒラダー抵抗部２０１の抵抗２
ＲはＲ部と同一の抵抗素子を２本直列接続して構成し、
抵抗比の精度を向上させている。
２００において、Ｒ−２Ｒラダー抵抗部２０１のＲ側に
は、ＭＯＳスイッチ部２０２を構成する同一サイズ、同
一特性のＭＯＳスイッチ２１１，２１２と同じＭＯＳス
イッチ２１３，２１４；２１７，２１８をオン状態で２
個並列にして挿入されている。こうすることにより、Ｒ
−２Ｒの抵抗合成の過程でＭＯＳスイッチ部２０２の各
ＭＯＳスイッチ２１１，２１２のオン抵抗値が上記挿入
されたＭＯＳスイッチのオン抵抗により相殺されるの
で、第３の出力ノード１３に出力されるＤＡ変換出力Ｌ
ＤＯＵＴの精度を高めることができる。図中の２１５，
２１６は、下位基準電圧切り替え部２０３を構成する２
個のＭＯＳスイッチである。この下位基準電圧切り替え
部２０３は、下位基準電圧の高電位側と低電位側が入れ
替わるのに応じて、下位ｊビットのＬＳＢの値で入力電
圧が切り替えられるＲ−２Ｒラダー抵抗部２０１の２Ｒ
と合成される２Ｒの他方の端に下位基準電圧を奇数偶数
検出（ＯＥＣＨＡ）信号により切り替えて入力すること
を行っている。また、ＭＯＳスイッチ部２０２へ入力さ
れる下位ｊビットは下位入力ビット反転処理部４０４で
反転処理されており、下位基準電圧の高電位側と低電位
側が、抵抗ストリング部１０１で分割される電圧区間の
奇数番目か偶数番目かで入れ替わることに対応してい
る。こうすることにより、デジタル入力コードによって
下位基準電圧の高電位側と低電位側が入れ替わっても、
下位ＤＡ変換回路部２００の基準電圧として用いること
ができる。また、Ｒ−２Ｒラダー抵抗部２０１の抵抗２
ＲはＲ部と同一の抵抗素子を２本直列接続して構成し、
抵抗比の精度を向上させている。
【００２１】図９は、下位ＤＡ変換回路部２００を構成
するＲ−２Ｒラダー抵抗部２０１の各ＭＯＳスイッチ２
１３，２１４；２１７，２１８と、ラダー抵抗部２０１
への送出電圧を下位ｊビットの値によりＬＲＨＩかＬＲ
ＬＯかに切り替えるＭＯＳスイッチ部２０２の各ＭＯＳ
スイッチ２１１，２１２と、下位基準電圧切り替え部２
０３のＭＯＳスイッチ２１５，２１６とのそれぞれｎチ
ャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジ
スタに与える基板電圧を制御するための基板電圧制御部
２０４の回路構成図である。同一サイズ、同一特性のＭ
ＯＳスイッチ２２１，２２２，２２３，２２４と、イン
バータ２２５，２２６とで構成される基板電圧制御部２
０４中の下位基準電圧の一方（図９ではＬＲＬＯ）が入
力されるＭＯＳスイッチ２２１，２２３と、他方（図９
ではＬＲＨＩ）が入力されるＭＯＳスイッチ２２２，２
２４とは、奇数偶数検出（ＯＥＣＨＡ）信号でオンオフ
の切り替えがなされる。各ＭＯＳスイッチ２２１，２２
２，２２３，２２４はそれぞれＭＯＳスイッチ２２１，
２２２の出力端子どうしが接続（ＶＢＰ）され、ＭＯＳ
スイッチ２２３，２２４の出力端子どうしが接続（ＶＢ
Ｎ）され、Ｒ−２Ｒラダー抵抗部２０１の抵抗Ｒに直列
挿入されるＭＯＳスイッチ２１３，２１４；２１７，２
１８と、ＭＯＳスイッチ部２０２のＭＯＳスイッチ２１
１，２１２と、下位基準電圧切り替え部２０３のＭＯＳ
スイッチ２１５，２１６とのそれぞれｐチャネルＭＯＳ
トランジスタ、ｎチャネルＭＯＳトランジスタの基板に
接続されている。このように構成された基板電圧制御部
２０４は、ｐチャネルＭＯＳトランジスタの基板に下位
基準電圧の高電位側電圧を与え、ｎチャネルＭＯＳトラ
ンジスタの基板に下位基準電圧の低電位側電圧を与える
ので、Ｒ−２Ｒラダー抵抗部２０１、ＭＯＳスイッチ部
２０２、下位基準電圧切り替え部２０３の各々のＭＯＳ
スイッチ２１１〜２１８を構成する各ｎチャネルＭＯＳ
トランジスタ、ｐチャネルＭＯＳトランジスタの基板−
ソース間電圧を最小（最大で（ＶＲＴ−ＶＲＢ）／
２i）にすることができる。つまり、ＭＯＳトランジス
タのサイズ（ゲート幅Ｗ）を大きくしなくてもオン抵抗
値を小さくでき、しかもオン抵抗値のばらつき変動幅も
狭くなるので、第３の出力ノード１３に出力される下位
ＤＡ変換回路部２００のＤＡ変換出力精度を高めること
ができる。
するＲ−２Ｒラダー抵抗部２０１の各ＭＯＳスイッチ２
１３，２１４；２１７，２１８と、ラダー抵抗部２０１
への送出電圧を下位ｊビットの値によりＬＲＨＩかＬＲ
ＬＯかに切り替えるＭＯＳスイッチ部２０２の各ＭＯＳ
スイッチ２１１，２１２と、下位基準電圧切り替え部２
０３のＭＯＳスイッチ２１５，２１６とのそれぞれｎチ
ャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジ
スタに与える基板電圧を制御するための基板電圧制御部
２０４の回路構成図である。同一サイズ、同一特性のＭ
ＯＳスイッチ２２１，２２２，２２３，２２４と、イン
バータ２２５，２２６とで構成される基板電圧制御部２
０４中の下位基準電圧の一方（図９ではＬＲＬＯ）が入
力されるＭＯＳスイッチ２２１，２２３と、他方（図９
ではＬＲＨＩ）が入力されるＭＯＳスイッチ２２２，２
２４とは、奇数偶数検出（ＯＥＣＨＡ）信号でオンオフ
の切り替えがなされる。各ＭＯＳスイッチ２２１，２２
２，２２３，２２４はそれぞれＭＯＳスイッチ２２１，
２２２の出力端子どうしが接続（ＶＢＰ）され、ＭＯＳ
スイッチ２２３，２２４の出力端子どうしが接続（ＶＢ
Ｎ）され、Ｒ−２Ｒラダー抵抗部２０１の抵抗Ｒに直列
挿入されるＭＯＳスイッチ２１３，２１４；２１７，２
１８と、ＭＯＳスイッチ部２０２のＭＯＳスイッチ２１
１，２１２と、下位基準電圧切り替え部２０３のＭＯＳ
スイッチ２１５，２１６とのそれぞれｐチャネルＭＯＳ
トランジスタ、ｎチャネルＭＯＳトランジスタの基板に
接続されている。このように構成された基板電圧制御部
２０４は、ｐチャネルＭＯＳトランジスタの基板に下位
基準電圧の高電位側電圧を与え、ｎチャネルＭＯＳトラ
ンジスタの基板に下位基準電圧の低電位側電圧を与える
ので、Ｒ−２Ｒラダー抵抗部２０１、ＭＯＳスイッチ部
２０２、下位基準電圧切り替え部２０３の各々のＭＯＳ
スイッチ２１１〜２１８を構成する各ｎチャネルＭＯＳ
トランジスタ、ｐチャネルＭＯＳトランジスタの基板−
ソース間電圧を最小（最大で（ＶＲＴ−ＶＲＢ）／
２i）にすることができる。つまり、ＭＯＳトランジス
タのサイズ（ゲート幅Ｗ）を大きくしなくてもオン抵抗
値を小さくでき、しかもオン抵抗値のばらつき変動幅も
狭くなるので、第３の出力ノード１３に出力される下位
ＤＡ変換回路部２００のＤＡ変換出力精度を高めること
ができる。
【００２２】図１中の下位ＤＡ変換回路部２００の主要
部動作波形を図１０に示す。ｎビット（本例ではｎ＝１
３）のデジタル入力コードのうちの下位ｊビット（本例
ではｊ＝８）が１０進数表記で０から２５５（＝２8−
１）まで２回変化したときの各部のタイミング図が、図
１０である。下位ｊビットの変化に従い、第３の出力ノ
ード電圧（ＬＤＯＵＴ）の変化を示している。図１０で
は、１０進数表記の０から２５５（＝２8−１）までの
１回目（前半）の下位基準電圧は高電位側がＶｂであ
り、低電位側がＶａであるが、２回目（後半）の下位基
準電圧は高電位側がＶａ’となり、低電位側が１回目の
高電位側電圧Ｖｂとなる。これらの電圧関係は、Ｖａ’
−Ｖｂ＝Ｖｂ−Ｖａ＝（ＶＲＴ−ＶＲＢ）／２5と表記
できる。図１０での下位ｊビットが１０進数表記で０か
ら２５５（＝２8−１）までの変化で２回目（後半）は
奇数偶数検出（ＯＥＣＨＡ）信号が“Ｌｏ”となるの
で、デジタル入力コードの下位ｊビットは全ビット反転
してから下位ＤＡ変換回路部２００に入力される。した
がって、下位基準電圧が奇数偶数検出（ＯＥＣＨＡ）信
号の変化に対応してその高電位側と低電位側が入れ替わ
っても、第３のノード１３に出力される下位ＤＡ変換出
力は、図１０のように連続して出力される。また、下位
ｊビット入力の例えばＤ７（下位ＭＳＢ）は奇数偶数検
出（ＯＥＣＨＡ）信号の“Ｌｏ”期間（回路によっては
“Ｈｉ”期間）により反転するので図１０中のＤＬ７で
示すような出力波形となる。
部動作波形を図１０に示す。ｎビット（本例ではｎ＝１
３）のデジタル入力コードのうちの下位ｊビット（本例
ではｊ＝８）が１０進数表記で０から２５５（＝２8−
１）まで２回変化したときの各部のタイミング図が、図
１０である。下位ｊビットの変化に従い、第３の出力ノ
ード電圧（ＬＤＯＵＴ）の変化を示している。図１０で
は、１０進数表記の０から２５５（＝２8−１）までの
１回目（前半）の下位基準電圧は高電位側がＶｂであ
り、低電位側がＶａであるが、２回目（後半）の下位基
準電圧は高電位側がＶａ’となり、低電位側が１回目の
高電位側電圧Ｖｂとなる。これらの電圧関係は、Ｖａ’
−Ｖｂ＝Ｖｂ−Ｖａ＝（ＶＲＴ−ＶＲＢ）／２5と表記
できる。図１０での下位ｊビットが１０進数表記で０か
ら２５５（＝２8−１）までの変化で２回目（後半）は
奇数偶数検出（ＯＥＣＨＡ）信号が“Ｌｏ”となるの
で、デジタル入力コードの下位ｊビットは全ビット反転
してから下位ＤＡ変換回路部２００に入力される。した
がって、下位基準電圧が奇数偶数検出（ＯＥＣＨＡ）信
号の変化に対応してその高電位側と低電位側が入れ替わ
っても、第３のノード１３に出力される下位ＤＡ変換出
力は、図１０のように連続して出力される。また、下位
ｊビット入力の例えばＤ７（下位ＭＳＢ）は奇数偶数検
出（ＯＥＣＨＡ）信号の“Ｌｏ”期間（回路によっては
“Ｈｉ”期間）により反転するので図１０中のＤＬ７で
示すような出力波形となる。
【００２３】図１１は、下位ＤＡ変換回路部２００のＤ
Ａ変換出力である第３の出力ノード１３の電圧ＬＤＯＵ
Ｔをデジタル入力コードの値により選択的にサンプルホ
ールドするためのサンプルホールド部２５０の回路構成
図である。ホールド容量Ｃｓと、第３の出力ノード１３
の電圧が入力されるＭＯＳスイッチ２５１と、このＭＯ
Ｓスイッチ２５１の出力が入力されその出力端子がホー
ルド容量Ｃｓの接地端でない他端に接続されるフィード
スルー用ＭＯＳスイッチ（配線で入出力ショート）２５
２と、インバータ２５３とで構成されるサンプルホール
ド部２５０は、サンプルホールド（ＳＨＯＮ）信号が
“Ｈｉ”レベル時にホールド容量Ｃｓの電圧は保持され
てサンプルホールド部２５０の出力端子（図１１ではＤ
ＡＣＯＵＴ）１４に出力される。一方、サンプルホール
ド（ＳＨＯＮ）信号が“Ｌｏ”レベル時には、サンプル
ホールド部２５０の出力端子１４には、下位ＤＡ変換部
２００のＤＡ変換出力（ｎビットのデジタル入力コード
のＤＡ変換出力）である第３の出力ノード１３の電圧が
出力される。このように構成されたサンプルホールド部
２５０に入力されるサンプルホールド（ＳＨＯＮ）信号
は、後述のように、入力されるデジタルコードの値に応
じた奇数偶数検出（ＯＥＣＨＡ）信号の立ち上りと立ち
下がりの両方のタイミングで作成されるので、下位基準
電圧の高電位側と低電位側が入れ替わるようなデジタル
入力コードの遷移時には１つ前のデジタル入力コードの
ＤＡ変換出力すなわち第３の出力ノード１３の出力電圧
を必ず所定の時間ホールドして、下位基準電圧の高電位
側と低電位側の入れ替わりと、奇数偶数検出部４０３で
の検出と、下位入力ビット反転処理部４０４での反転処
理との結果が十分セトリングしてから次のデジタル入力
コードのＤＡ変換出力をサンプルホールド部２５０の出
力端子１４に出力することができる。このようにするこ
とにより、上記のようなデジタル入力コードの遷移時に
発生し易いグリッチを回避している。
Ａ変換出力である第３の出力ノード１３の電圧ＬＤＯＵ
Ｔをデジタル入力コードの値により選択的にサンプルホ
ールドするためのサンプルホールド部２５０の回路構成
図である。ホールド容量Ｃｓと、第３の出力ノード１３
の電圧が入力されるＭＯＳスイッチ２５１と、このＭＯ
Ｓスイッチ２５１の出力が入力されその出力端子がホー
ルド容量Ｃｓの接地端でない他端に接続されるフィード
スルー用ＭＯＳスイッチ（配線で入出力ショート）２５
２と、インバータ２５３とで構成されるサンプルホール
ド部２５０は、サンプルホールド（ＳＨＯＮ）信号が
“Ｈｉ”レベル時にホールド容量Ｃｓの電圧は保持され
てサンプルホールド部２５０の出力端子（図１１ではＤ
ＡＣＯＵＴ）１４に出力される。一方、サンプルホール
ド（ＳＨＯＮ）信号が“Ｌｏ”レベル時には、サンプル
ホールド部２５０の出力端子１４には、下位ＤＡ変換部
２００のＤＡ変換出力（ｎビットのデジタル入力コード
のＤＡ変換出力）である第３の出力ノード１３の電圧が
出力される。このように構成されたサンプルホールド部
２５０に入力されるサンプルホールド（ＳＨＯＮ）信号
は、後述のように、入力されるデジタルコードの値に応
じた奇数偶数検出（ＯＥＣＨＡ）信号の立ち上りと立ち
下がりの両方のタイミングで作成されるので、下位基準
電圧の高電位側と低電位側が入れ替わるようなデジタル
入力コードの遷移時には１つ前のデジタル入力コードの
ＤＡ変換出力すなわち第３の出力ノード１３の出力電圧
を必ず所定の時間ホールドして、下位基準電圧の高電位
側と低電位側の入れ替わりと、奇数偶数検出部４０３で
の検出と、下位入力ビット反転処理部４０４での反転処
理との結果が十分セトリングしてから次のデジタル入力
コードのＤＡ変換出力をサンプルホールド部２５０の出
力端子１４に出力することができる。このようにするこ
とにより、上記のようなデジタル入力コードの遷移時に
発生し易いグリッチを回避している。
【００２４】図１２は、サンプルホールド部２５０に入
力されるサンプルホールド（ＳＨＯＮ）信号を作成する
ためのサンプルホールド信号作成部６００の回路構成図
である。サンプルホールド信号作成部６００は、奇数偶
数検出（ＯＥＣＨＡ）信号が入力されその両エッジを検
出して微分パルスＤＩＦＰを作成するための微分パルス
作成部６０１と、微分パルスＤＩＦＰをトリガーとして
サンプルホールドパルスのパルス幅を生成するためのＣ
Ｒ充放電部６０２と、奇数偶数検出（ＯＥＣＨＡ）信号
の両エッジ検出パルスとＣＲ充放電部６０２の出力パル
スとをそれぞれ入力としてその出力端子がサンプルホー
ルド信号作成部６００の出力端子に接続される論理ゲー
ト（図１２ではＮＡＮＤゲートによる負論理の論理和）
６０３と、クリア（ＣＬＲ）信号入力を反転して論理ゲ
ート６０３の入力端子に入力するためのインバータ６０
４とで構成される。
力されるサンプルホールド（ＳＨＯＮ）信号を作成する
ためのサンプルホールド信号作成部６００の回路構成図
である。サンプルホールド信号作成部６００は、奇数偶
数検出（ＯＥＣＨＡ）信号が入力されその両エッジを検
出して微分パルスＤＩＦＰを作成するための微分パルス
作成部６０１と、微分パルスＤＩＦＰをトリガーとして
サンプルホールドパルスのパルス幅を生成するためのＣ
Ｒ充放電部６０２と、奇数偶数検出（ＯＥＣＨＡ）信号
の両エッジ検出パルスとＣＲ充放電部６０２の出力パル
スとをそれぞれ入力としてその出力端子がサンプルホー
ルド信号作成部６００の出力端子に接続される論理ゲー
ト（図１２ではＮＡＮＤゲートによる負論理の論理和）
６０３と、クリア（ＣＬＲ）信号入力を反転して論理ゲ
ート６０３の入力端子に入力するためのインバータ６０
４とで構成される。
【００２５】微分パルス作成部６０１は、奇数偶数検出
（ＯＥＣＨＡ）信号がクロック入力端子に入力され、Ｄ
入力端子が電源端子ＶＤＤに接続されている第１のＤフ
リップフロップ２１と、奇数偶数検出（ＯＥＣＨＡ）信
号がインバータ２３を介してクロック入力端子に入力さ
れ、Ｄ入力端子が電源端子ＶＤＤに接続されている第２
のＤフリップフロップ２２と、第１及び第２のＤフリッ
プフロップ２１，２２の各々の反転出力（又は非反転出
力）が入力される論理ゲート（図１２ではＮＡＮＤ）２
４と、この論理ゲート２４の出力を遅延させてから第１
及び第２のＤフリップフロップ２１，２２の各々のリセ
ット入力端子に入力するための遅延部２５とを備える。
このように構成された微分パルス作成部６０１の両Ｄフ
リップフロップ２１，２２は、奇数偶数検出（ＯＥＣＨ
Ａ）信号の立ち上りエッジで第１のＤフリップフロップ
２１の反転出力端子が一旦“Ｈｉ”から“Ｌｏ”へ移行
し、立ち下がりエッジで第２のＤフリップフロップ２２
の反転出力端子が一旦“Ｈｉ”から“Ｌｏ”へ移行する
が、各々が論理ゲート２４（図１２では負論理の論理
和）と遅延部２５とを介してリセット入力端子に入力さ
れるので、両Ｄフリップフロップ２１，２２の各々の非
反転出力は、遅延部２５の遅延時間後“Ｈｉ”に復帰さ
せられる。このように動作する微分パルス作成部６０１
の論理ゲート２４の出力が微分パルス出力ＤＩＦＰとな
り、そのパルス幅は遅延部２５での遅延時間となる。
（ＯＥＣＨＡ）信号がクロック入力端子に入力され、Ｄ
入力端子が電源端子ＶＤＤに接続されている第１のＤフ
リップフロップ２１と、奇数偶数検出（ＯＥＣＨＡ）信
号がインバータ２３を介してクロック入力端子に入力さ
れ、Ｄ入力端子が電源端子ＶＤＤに接続されている第２
のＤフリップフロップ２２と、第１及び第２のＤフリッ
プフロップ２１，２２の各々の反転出力（又は非反転出
力）が入力される論理ゲート（図１２ではＮＡＮＤ）２
４と、この論理ゲート２４の出力を遅延させてから第１
及び第２のＤフリップフロップ２１，２２の各々のリセ
ット入力端子に入力するための遅延部２５とを備える。
このように構成された微分パルス作成部６０１の両Ｄフ
リップフロップ２１，２２は、奇数偶数検出（ＯＥＣＨ
Ａ）信号の立ち上りエッジで第１のＤフリップフロップ
２１の反転出力端子が一旦“Ｈｉ”から“Ｌｏ”へ移行
し、立ち下がりエッジで第２のＤフリップフロップ２２
の反転出力端子が一旦“Ｈｉ”から“Ｌｏ”へ移行する
が、各々が論理ゲート２４（図１２では負論理の論理
和）と遅延部２５とを介してリセット入力端子に入力さ
れるので、両Ｄフリップフロップ２１，２２の各々の非
反転出力は、遅延部２５の遅延時間後“Ｈｉ”に復帰さ
せられる。このように動作する微分パルス作成部６０１
の論理ゲート２４の出力が微分パルス出力ＤＩＦＰとな
り、そのパルス幅は遅延部２５での遅延時間となる。
【００２６】ＣＲ充放電部６０２は、一方が電源端子Ｖ
ＤＤに接続されもう一方がｐチャネルＭＯＳトランジス
タ３１に接続される抵抗素子Ｒｗと、一方が接地端子Ｖ
ＳＳに接続されもう一方がｐチャネルＭＯＳトランジス
タ３１のドレイン端子とこれと共通ゲート入力を有する
ｎチャネルＭＯＳトランジスタ３２のドレイン端子とに
接続される容量素子Ｃｗと、ｐチャネルＭＯＳトランジ
スタ３１とｎチャネルＭＯＳトランジスタ３２との共通
ドレインが入力端子に接続されるインバータ３３と、こ
のインバータ３３の出力が入力端子に接続されるインバ
ータ３４とで構成される。このように構成されたＣＲ充
放電部６０２は微分パルス作成部６０１の微分パルス出
力ＤＩＦＰがｐチャネルＭＯＳトランジスタ３１とｎチ
ャネルＭＯＳトランジスタ３２とのゲート入力端子に
（図１２では“Ｈｉ”レベルで）入力されると、ｎチャ
ネルＭＯＳトランジスタ３２は容量素子Ｃｗの電荷を接
地端子ＶＳＳに放電するが、ｐチャネルＭＯＳトランジ
スタ３１はオフしているため急速に放電が可能である。
また、微分パルスが消滅すると容量素子Ｃｗには抵抗素
子ＲｗとｐチャネルＭＯＳトランジスタ３１とを通じて
電源端子ＶＤＤから充電されるが、ｎチャネルＭＯＳト
ランジスタ３２はオフしているためほぼＣｗ・Ｒｗの時
定数で充電される。このように充放電される容量素子Ｃ
ｗの端子電圧をインバータ３３，３４を介して出力する
ことによりＣＲ充放電パルスを得ている。このＣＲ充放
電部６０２は、上記したように微分パルス入力ＤＩＦＰ
が到来すると急速放電が開始されるのでＣＲ充放電パル
スの開始もほぼ微分パルスと同タイミングにすることが
でき、パルス幅は容量素子Ｃｗの充電時間で決まる。
ＤＤに接続されもう一方がｐチャネルＭＯＳトランジス
タ３１に接続される抵抗素子Ｒｗと、一方が接地端子Ｖ
ＳＳに接続されもう一方がｐチャネルＭＯＳトランジス
タ３１のドレイン端子とこれと共通ゲート入力を有する
ｎチャネルＭＯＳトランジスタ３２のドレイン端子とに
接続される容量素子Ｃｗと、ｐチャネルＭＯＳトランジ
スタ３１とｎチャネルＭＯＳトランジスタ３２との共通
ドレインが入力端子に接続されるインバータ３３と、こ
のインバータ３３の出力が入力端子に接続されるインバ
ータ３４とで構成される。このように構成されたＣＲ充
放電部６０２は微分パルス作成部６０１の微分パルス出
力ＤＩＦＰがｐチャネルＭＯＳトランジスタ３１とｎチ
ャネルＭＯＳトランジスタ３２とのゲート入力端子に
（図１２では“Ｈｉ”レベルで）入力されると、ｎチャ
ネルＭＯＳトランジスタ３２は容量素子Ｃｗの電荷を接
地端子ＶＳＳに放電するが、ｐチャネルＭＯＳトランジ
スタ３１はオフしているため急速に放電が可能である。
また、微分パルスが消滅すると容量素子Ｃｗには抵抗素
子ＲｗとｐチャネルＭＯＳトランジスタ３１とを通じて
電源端子ＶＤＤから充電されるが、ｎチャネルＭＯＳト
ランジスタ３２はオフしているためほぼＣｗ・Ｒｗの時
定数で充電される。このように充放電される容量素子Ｃ
ｗの端子電圧をインバータ３３，３４を介して出力する
ことによりＣＲ充放電パルスを得ている。このＣＲ充放
電部６０２は、上記したように微分パルス入力ＤＩＦＰ
が到来すると急速放電が開始されるのでＣＲ充放電パル
スの開始もほぼ微分パルスと同タイミングにすることが
でき、パルス幅は容量素子Ｃｗの充電時間で決まる。
【００２７】次に、微分パルス作成部６０１の両エッジ
検出パルス出力と、ＣＲ充放電部６０２のＣＲ充放電パ
ルス出力とを各々論理ゲート６０３（図１２では負論理
の論理和）を介してサンプルホールド信号作成部６００
の出力端子にサンプルホールド（ＳＨＯＮ）信号として
出力する。図１２では論理ゲート６０３にはインバータ
６０４を介してクリア（ＣＬＲ）信号が入力されてい
る。以上のような動作をするサンプルホールド信号作成
部６００は、奇数偶数検出（ＯＥＣＨＡ）信号の両エッ
ジでサンプルホールド（ＳＨＯＮ）信号を出力すること
ができる。なお、サンプルホールドのホールド時間は容
量素子Ｃｗの充電時間で設定される。
検出パルス出力と、ＣＲ充放電部６０２のＣＲ充放電パ
ルス出力とを各々論理ゲート６０３（図１２では負論理
の論理和）を介してサンプルホールド信号作成部６００
の出力端子にサンプルホールド（ＳＨＯＮ）信号として
出力する。図１２では論理ゲート６０３にはインバータ
６０４を介してクリア（ＣＬＲ）信号が入力されてい
る。以上のような動作をするサンプルホールド信号作成
部６００は、奇数偶数検出（ＯＥＣＨＡ）信号の両エッ
ジでサンプルホールド（ＳＨＯＮ）信号を出力すること
ができる。なお、サンプルホールドのホールド時間は容
量素子Ｃｗの充電時間で設定される。
【００２８】図１２のサンプルホールド信号作成部６０
０の主要動作波形図が図１３である。入力信号である奇
数偶数検出（ＯＥＣＨＡ）信号の立ち上り及び立ち下が
りの両エッジにおいて、上述したように微分パルス作成
部６０１で図１３に示すような微分パルスＤＩＦＰが作
成される。この微分パルス出力を放電開始パルスとし、
ＣＲ充電期間がそのパルス幅となるＣＲ充放電部６０２
からの出力パルスと、微分パルスＤＩＦＰとの論理和出
力がサンプルホールド（ＳＨＯＮ）信号である。
０の主要動作波形図が図１３である。入力信号である奇
数偶数検出（ＯＥＣＨＡ）信号の立ち上り及び立ち下が
りの両エッジにおいて、上述したように微分パルス作成
部６０１で図１３に示すような微分パルスＤＩＦＰが作
成される。この微分パルス出力を放電開始パルスとし、
ＣＲ充電期間がそのパルス幅となるＣＲ充放電部６０２
からの出力パルスと、微分パルスＤＩＦＰとの論理和出
力がサンプルホールド（ＳＨＯＮ）信号である。
【００２９】図１４は、出力部３００の回路構成図であ
る。出力部３００は、演算増幅器１５と、第１及び第２
の帰還抵抗Ｒ１ｃ，Ｒ２ｃと、入力スイッチ部３０１と
で構成され、入力スイッチ部３０１は、第１及び第２の
帰還抵抗Ｒ１ｃ，Ｒ２ｃと各々抵抗値が等しい抵抗素子
３１１，３１２と、クリア（ＣＬＲ）信号でそれぞれオ
ンするＭＯＳスイッチ３１３，３１４と、インバータ３
１５とを備えている。出力部３００の演算増幅器１５の
非反転入力端子は、ｎビットＤＡ変換出力を出力してい
るサンプルホールド部２５０の出力端子（ＤＡＣＯＵ
Ｔ）１４が接続されるとともに、入力スイッチ部３０１
のＭＯＳスイッチ３１３の出力端子が接続され、反転入
力端子には第１及び第２の帰還抵抗Ｒ１ｃ，Ｒ２ｃの接
続ノードが接続され、第２の帰還抵抗Ｒ２ｃの他方端は
入力スイッチ部３０１のＭＯＳスイッチ３１４の入力端
子に接続されるともに任意の中心電圧Ｖｃが印加されて
いる。入力スイッチ部３０１は、入力端子に任意の中心
電圧Ｖｃが入力されているＭＯＳスイッチ３１４の出力
端子が第２の帰還抵抗Ｒ２ｃと同じ抵抗値を有する抵抗
素子３１２の一方に接続され、この抵抗素子３１２の他
端は第１の帰還抵抗Ｒ１ｃと同じ抵抗値を有し一方が接
地端子（ＧＮＤ）に接続される抵抗素子３１１の他端に
接続されるとともに、ＭＯＳスイッチ３１３の入力端子
に接続されている。このように構成された出力部３００
は、クリア（ＣＬＲ）信号が入力されない場合にはｎビ
ットＤＡ変換出力である第３の出力ノード電圧（ＤＡＣ
ＯＵＴ）を、任意の電圧Ｖｃを中心に帰還抵抗Ｒ１ｃ，
Ｒ２ｃで設定されるゲイン倍して出力端子１６にＶＯＵ
Ｔとして出力する。また、クリア（ＣＬＲ＝“Ｈｉ”）
信号が入力されるとサンプルホールド（ＳＨＯＮ）信号
が“Ｈｉ”レベルとなるのでサンプルホールド部２５０
の出力端子はホールド容量Ｃｓ（図１１）の電圧が一旦
出力されるが、入力スイッチ部３０１のＭＯＳスイッチ
３１３，３１４がそれぞれオンするので演算増幅器１５
の入力端子には電圧Ｖｃを抵抗素子３１１，３１２で分
割した電圧が印加されることになり、かつ反転入力側の
帰還抵抗Ｒ１ｃ，Ｒ２ｃは抵抗素子３１１，３１２とそ
の抵抗値が等しいので、演算増幅器１５の出力端子１６
には接地電位が得られることになる。すなわち、出力部
３００は、クリア（ＣＬＲ）信号の入力時にはｎビット
のデジタル入力コードとは関係無く接地電位を出力部３
００の出力端子（ＶＯＵＴ）１６に出力できるという機
能を有している。
る。出力部３００は、演算増幅器１５と、第１及び第２
の帰還抵抗Ｒ１ｃ，Ｒ２ｃと、入力スイッチ部３０１と
で構成され、入力スイッチ部３０１は、第１及び第２の
帰還抵抗Ｒ１ｃ，Ｒ２ｃと各々抵抗値が等しい抵抗素子
３１１，３１２と、クリア（ＣＬＲ）信号でそれぞれオ
ンするＭＯＳスイッチ３１３，３１４と、インバータ３
１５とを備えている。出力部３００の演算増幅器１５の
非反転入力端子は、ｎビットＤＡ変換出力を出力してい
るサンプルホールド部２５０の出力端子（ＤＡＣＯＵ
Ｔ）１４が接続されるとともに、入力スイッチ部３０１
のＭＯＳスイッチ３１３の出力端子が接続され、反転入
力端子には第１及び第２の帰還抵抗Ｒ１ｃ，Ｒ２ｃの接
続ノードが接続され、第２の帰還抵抗Ｒ２ｃの他方端は
入力スイッチ部３０１のＭＯＳスイッチ３１４の入力端
子に接続されるともに任意の中心電圧Ｖｃが印加されて
いる。入力スイッチ部３０１は、入力端子に任意の中心
電圧Ｖｃが入力されているＭＯＳスイッチ３１４の出力
端子が第２の帰還抵抗Ｒ２ｃと同じ抵抗値を有する抵抗
素子３１２の一方に接続され、この抵抗素子３１２の他
端は第１の帰還抵抗Ｒ１ｃと同じ抵抗値を有し一方が接
地端子（ＧＮＤ）に接続される抵抗素子３１１の他端に
接続されるとともに、ＭＯＳスイッチ３１３の入力端子
に接続されている。このように構成された出力部３００
は、クリア（ＣＬＲ）信号が入力されない場合にはｎビ
ットＤＡ変換出力である第３の出力ノード電圧（ＤＡＣ
ＯＵＴ）を、任意の電圧Ｖｃを中心に帰還抵抗Ｒ１ｃ，
Ｒ２ｃで設定されるゲイン倍して出力端子１６にＶＯＵ
Ｔとして出力する。また、クリア（ＣＬＲ＝“Ｈｉ”）
信号が入力されるとサンプルホールド（ＳＨＯＮ）信号
が“Ｈｉ”レベルとなるのでサンプルホールド部２５０
の出力端子はホールド容量Ｃｓ（図１１）の電圧が一旦
出力されるが、入力スイッチ部３０１のＭＯＳスイッチ
３１３，３１４がそれぞれオンするので演算増幅器１５
の入力端子には電圧Ｖｃを抵抗素子３１１，３１２で分
割した電圧が印加されることになり、かつ反転入力側の
帰還抵抗Ｒ１ｃ，Ｒ２ｃは抵抗素子３１１，３１２とそ
の抵抗値が等しいので、演算増幅器１５の出力端子１６
には接地電位が得られることになる。すなわち、出力部
３００は、クリア（ＣＬＲ）信号の入力時にはｎビット
のデジタル入力コードとは関係無く接地電位を出力部３
００の出力端子（ＶＯＵＴ）１６に出力できるという機
能を有している。
【００３０】図１４の出力部３００の主要動作波形が図
１５である。図１５では帰還抵抗Ｒ１ｃ，Ｒ２ｃを等し
く（Ｒ１ｃ＝Ｒ２ｃ）している。したがって、出力部３
００中の演算増幅器１５のゲインは２倍となる。また、
印加される任意の中心電圧Ｖｃを｛ＶＲＢ＋（ＶＲＴ−
ＶＲＢ）／２｝として抵抗ストリング部１０１の中央値
電圧（ＶＲＭ）に一致させている。このような条件で、
１３ビットのデジタル入力コードが与えられ、１０進数
表記で０から８１９１（＝２13−１）まで変化（インク
リメント）したときのＤＡＣＯＵＴ及びＶＯＵＴの様子
を図１５に示している。例えば、ＶＲＴ＝５．０Ｖ、Ｖ
ＲＢ＝０Ｖ、Ｖｃ＝ＶＲＭ＝２．５Ｖに選んだ場合、１
３ビットのデジタル入力コードの１０進数表記で０から
８１９１までの変化に対し、トータルＤＡ変換出力端子
ＶＯＵＴには−２．５Ｖから＋７．５Ｖまでの電圧が１
０．０Ｖ／２13の分解能で出力される。
１５である。図１５では帰還抵抗Ｒ１ｃ，Ｒ２ｃを等し
く（Ｒ１ｃ＝Ｒ２ｃ）している。したがって、出力部３
００中の演算増幅器１５のゲインは２倍となる。また、
印加される任意の中心電圧Ｖｃを｛ＶＲＢ＋（ＶＲＴ−
ＶＲＢ）／２｝として抵抗ストリング部１０１の中央値
電圧（ＶＲＭ）に一致させている。このような条件で、
１３ビットのデジタル入力コードが与えられ、１０進数
表記で０から８１９１（＝２13−１）まで変化（インク
リメント）したときのＤＡＣＯＵＴ及びＶＯＵＴの様子
を図１５に示している。例えば、ＶＲＴ＝５．０Ｖ、Ｖ
ＲＢ＝０Ｖ、Ｖｃ＝ＶＲＭ＝２．５Ｖに選んだ場合、１
３ビットのデジタル入力コードの１０進数表記で０から
８１９１までの変化に対し、トータルＤＡ変換出力端子
ＶＯＵＴには−２．５Ｖから＋７．５Ｖまでの電圧が１
０．０Ｖ／２13の分解能で出力される。
【００３１】図１６は、出力部３００にクリア（ＣＬ
Ｒ）信号が任意のタイミングで入力された場合のＶＯＵ
Ｔの出力波形を示している。クリア（ＣＬＲ）信号が入
力されると、上述したように出力部３００中の入力スイ
ッチ部３０１のＭＯＳスイッチ３１３，３１４がオンす
ることにより図１６のようにＶＯＵＴは０Ｖを出力する
が、ＣＬＲが解除されるとＶＯＵＴは再びデジタル入力
コードのＤＡ変換電圧値を出力する。
Ｒ）信号が任意のタイミングで入力された場合のＶＯＵ
Ｔの出力波形を示している。クリア（ＣＬＲ）信号が入
力されると、上述したように出力部３００中の入力スイ
ッチ部３０１のＭＯＳスイッチ３１３，３１４がオンす
ることにより図１６のようにＶＯＵＴは０Ｖを出力する
が、ＣＬＲが解除されるとＶＯＵＴは再びデジタル入力
コードのＤＡ変換電圧値を出力する。
【００３２】図１７（ａ）及び（ｂ）は、上位ＤＡ変換
回路部１００の抵抗ストリング部１０１のレイアウトを
説明するための図である。抵抗ストリング部１０１の各
ストリング抵抗Ｒ０〜Ｒ３１はそれぞれ抵抗値の等しい
２本の抵抗Ｒ０Ａ，Ｒ０ＢからＲ３１Ａ，Ｒ３１Ｂまで
で構成され、レイアウト上はＶＲＴ入力端子に接続され
るＲ３１Ａ，Ｒ３１Ｂを中心にＶＲＢ入力端子が接続さ
れるＲ０Ａ，Ｒ０Ｂまでそれぞれ１本ずつ各抵抗の外側
へ順次配置していく。このようにレイアウトされた抵抗
ストリング部１０１は、図１７（ｂ）に示したようなＹ
方向への抵抗ばらつきに対して各並列化された抵抗値が
補正され各接続ノードの分割電圧値の変動を回避するこ
とができる。したがって、下位ＤＡ変換回路部２００の
基準電圧（下位基準電圧）となる各抵抗分割電圧の電圧
精度を高めることができ、高精度なＤＡ変換出力を得る
のに寄与している。なお、上記ストリング抵抗の配置を
ＶＲＴ側とＶＲＢ側とを反対にしても同等な効果が得ら
れる。
回路部１００の抵抗ストリング部１０１のレイアウトを
説明するための図である。抵抗ストリング部１０１の各
ストリング抵抗Ｒ０〜Ｒ３１はそれぞれ抵抗値の等しい
２本の抵抗Ｒ０Ａ，Ｒ０ＢからＲ３１Ａ，Ｒ３１Ｂまで
で構成され、レイアウト上はＶＲＴ入力端子に接続され
るＲ３１Ａ，Ｒ３１Ｂを中心にＶＲＢ入力端子が接続さ
れるＲ０Ａ，Ｒ０Ｂまでそれぞれ１本ずつ各抵抗の外側
へ順次配置していく。このようにレイアウトされた抵抗
ストリング部１０１は、図１７（ｂ）に示したようなＹ
方向への抵抗ばらつきに対して各並列化された抵抗値が
補正され各接続ノードの分割電圧値の変動を回避するこ
とができる。したがって、下位ＤＡ変換回路部２００の
基準電圧（下位基準電圧）となる各抵抗分割電圧の電圧
精度を高めることができ、高精度なＤＡ変換出力を得る
のに寄与している。なお、上記ストリング抵抗の配置を
ＶＲＴ側とＶＲＢ側とを反対にしても同等な効果が得ら
れる。
【００３３】図１８は、抵抗ストリング部１０１におい
て、第１及び第２の基準電圧（ＶＲＴ，ＶＲＢ）印加端
子から数えてそれぞれ１番目の選択回路部１０２のＭＯ
Ｓスイッチに接続点電圧が送出される抵抗ストリング部
１０１を構成する両端抵抗と第１及び第２の基準電圧
（ＶＲＴ，ＶＲＢ）印加端子との間に、それぞれダミー
抵抗ＲＤ１，ＲＤ２を各々ＲＤ１ＡとＲＤ１Ｂ、ＲＤ２
ＡとＲＤ２Ｂの並列で挿入したことを表した図である。
このように、ＲＤ１，ＲＤ２を追加することにより、図
１８での抵抗分割点電圧（ＶＲ０〜ＶＲ３２）は追加前
の値からシフトするが、出力部３００中の帰還抵抗Ｒ１
ｃ，Ｒ２ｃの抵抗値設定で最終ＤＡ変換出力（ＶＯＵ
Ｔ）として追加前の値と容易に同一化可能である。例え
ば、本例のように２5＝３２の分割に対し、両端挿入さ
れるダミー抵抗により２分割増して３４分割となるが、
上述したように出力部３００の演算増幅器１０のゲイン
を（３４／３２）倍すればよい。ダミー抵抗ＲＤ１，Ｒ
Ｄ２を追加することにより、第１、第２の基準電圧であ
る各々ＶＲＴ，ＶＲＢからダミー抵抗ＲＤ２，ＲＤ１ま
での間に配線抵抗が存在しても、各抵抗分割点電圧の差
が均一化されるので、下位基準電圧もＶＲＴ，ＶＲＢを
含む１分割も他の分割電圧差と同一になり、結果として
ＶＯＵＴには精度の高いＤＡ変換出力を得ることができ
る。
て、第１及び第２の基準電圧（ＶＲＴ，ＶＲＢ）印加端
子から数えてそれぞれ１番目の選択回路部１０２のＭＯ
Ｓスイッチに接続点電圧が送出される抵抗ストリング部
１０１を構成する両端抵抗と第１及び第２の基準電圧
（ＶＲＴ，ＶＲＢ）印加端子との間に、それぞれダミー
抵抗ＲＤ１，ＲＤ２を各々ＲＤ１ＡとＲＤ１Ｂ、ＲＤ２
ＡとＲＤ２Ｂの並列で挿入したことを表した図である。
このように、ＲＤ１，ＲＤ２を追加することにより、図
１８での抵抗分割点電圧（ＶＲ０〜ＶＲ３２）は追加前
の値からシフトするが、出力部３００中の帰還抵抗Ｒ１
ｃ，Ｒ２ｃの抵抗値設定で最終ＤＡ変換出力（ＶＯＵ
Ｔ）として追加前の値と容易に同一化可能である。例え
ば、本例のように２5＝３２の分割に対し、両端挿入さ
れるダミー抵抗により２分割増して３４分割となるが、
上述したように出力部３００の演算増幅器１０のゲイン
を（３４／３２）倍すればよい。ダミー抵抗ＲＤ１，Ｒ
Ｄ２を追加することにより、第１、第２の基準電圧であ
る各々ＶＲＴ，ＶＲＢからダミー抵抗ＲＤ２，ＲＤ１ま
での間に配線抵抗が存在しても、各抵抗分割点電圧の差
が均一化されるので、下位基準電圧もＶＲＴ，ＶＲＢを
含む１分割も他の分割電圧差と同一になり、結果として
ＶＯＵＴには精度の高いＤＡ変換出力を得ることができ
る。
【００３４】図１９は、Ｒ−２Ｒラダー抵抗部２０１の
レイアウトを表した図である。Ｒ−２Ｒラダー抵抗部２
０１を構成する各ラダー抵抗は、２Ｒ部をＲの２本直列
接続とし、２Ｒ部の各抵抗をＲ部の抵抗の両側に配置す
る。このようにレイアウトされた各ラダー抵抗は、Ｙ方
向への抵抗バラツキに対して２Ｒ部を構成する各直列化
された抵抗値が補正され、各入力ビット段においてＲ部
と２Ｒ部の抵抗値比の１：２からの変動を抑制すること
ができる。したがって、下位ＤＡ変換出力（ＬＤＯＵ
Ｔ）の変換精度を向上させることができ、高精度なＤＡ
変換出力を得るのに寄与している。
レイアウトを表した図である。Ｒ−２Ｒラダー抵抗部２
０１を構成する各ラダー抵抗は、２Ｒ部をＲの２本直列
接続とし、２Ｒ部の各抵抗をＲ部の抵抗の両側に配置す
る。このようにレイアウトされた各ラダー抵抗は、Ｙ方
向への抵抗バラツキに対して２Ｒ部を構成する各直列化
された抵抗値が補正され、各入力ビット段においてＲ部
と２Ｒ部の抵抗値比の１：２からの変動を抑制すること
ができる。したがって、下位ＤＡ変換出力（ＬＤＯＵ
Ｔ）の変換精度を向上させることができ、高精度なＤＡ
変換出力を得るのに寄与している。
【００３５】図２０は、以上説明した本発明の複合型Ｄ
Ａ変換回路１０００を複数個（本例では８個）備えたＤ
Ａ変換装置の基本構成ブロック図である。図２０に示し
たＤＡ変換装置は、複合型ＤＡ変換回路１０００の他に
第１のラッチである複数個の入力ラッチ７００と、第２
のラッチである複数個の出力ラッチ８００と、各複合型
ＤＡ変換回路１０００を８個中１個だけ選択するための
アドレスデコーダ９００と、電源投入時に所定の動作を
する初期設定部１１００とを備えている。アドレスデコ
ーダ９００のデコード出力が、ラッチ信号（ＷＲに基づ
くＷＲＴ）とともにそれぞれ複数個の入力ラッチ７００
へ供給され、１３ビットのデジタル入力コード（Ｄ１２
〜Ｄ０）は、アドレスビット入力Ａ０〜Ａ２の値により
選択された入力ラッチ７００にラッチされる。
Ａ変換回路１０００を複数個（本例では８個）備えたＤ
Ａ変換装置の基本構成ブロック図である。図２０に示し
たＤＡ変換装置は、複合型ＤＡ変換回路１０００の他に
第１のラッチである複数個の入力ラッチ７００と、第２
のラッチである複数個の出力ラッチ８００と、各複合型
ＤＡ変換回路１０００を８個中１個だけ選択するための
アドレスデコーダ９００と、電源投入時に所定の動作を
する初期設定部１１００とを備えている。アドレスデコ
ーダ９００のデコード出力が、ラッチ信号（ＷＲに基づ
くＷＲＴ）とともにそれぞれ複数個の入力ラッチ７００
へ供給され、１３ビットのデジタル入力コード（Ｄ１２
〜Ｄ０）は、アドレスビット入力Ａ０〜Ａ２の値により
選択された入力ラッチ７００にラッチされる。
【００３６】選択された入力ラッチ７００の出力が入力
される出力ラッチ８００は、選択された入力ラッチ７０
０へ１３ビットのデジタル入力コードがラッチされた後
に入力されて、出力ラッチ８００の全複数個ラッチに供
給され複数個の出力ラッチ８００を共通に同時ラッチす
るラッチ（ＬＤ）信号により、１３ビットのデジタル入
力コードと同じコードがラッチされる。複合型ＤＡ変換
回路１０００は、出力ラッチ８００の出力（本例では１
３ビットのデジタルコード）に従ってそのＤＡ変換出力
をＤＡ変換装置の１つの出力端子に出力する。このよう
な動作を行うＤＡ変換装置において、初期設定部１１０
０は、複数個の初期リセット解除信号作成部１１０１
と、１個のパワーオン検出部１１０２とを備え、複数個
の入力ラッチ７００の各ラッチ（ＷＲＴ）信号と、出力
ラッチ８００の共通ラッチ（ＬＤ）信号とを入力とし、
複数個の複合型ＤＡ変換回路１０００の各サンプルホー
ルド信号作成部６００へパワーオン（ＮＰＯＮ）信号
と、リセット解除（ＲＳＴＯＦＦ）信号とを出力してい
る。複数個の複合型ＤＡ変換回路１０００はシステムに
電源が投入されると全出力端子（ＶＯＵＴＡ〜ＶＯＵＴ
Ｈ）には同時に“０Ｖ”が出力されるが、任意の１３ビ
ットのデジタル入力コードが順次入力ラッチ７００にラ
ッチされ、続いて出力ラッチ８００にラッチされるに従
い、各々出力端子（ＶＯＵＴＡ〜ＶＯＵＴＨ）にはデジ
タル入力コードに対応した（ＤＡ変換された）アナログ
電圧が順次出力されていく。
される出力ラッチ８００は、選択された入力ラッチ７０
０へ１３ビットのデジタル入力コードがラッチされた後
に入力されて、出力ラッチ８００の全複数個ラッチに供
給され複数個の出力ラッチ８００を共通に同時ラッチす
るラッチ（ＬＤ）信号により、１３ビットのデジタル入
力コードと同じコードがラッチされる。複合型ＤＡ変換
回路１０００は、出力ラッチ８００の出力（本例では１
３ビットのデジタルコード）に従ってそのＤＡ変換出力
をＤＡ変換装置の１つの出力端子に出力する。このよう
な動作を行うＤＡ変換装置において、初期設定部１１０
０は、複数個の初期リセット解除信号作成部１１０１
と、１個のパワーオン検出部１１０２とを備え、複数個
の入力ラッチ７００の各ラッチ（ＷＲＴ）信号と、出力
ラッチ８００の共通ラッチ（ＬＤ）信号とを入力とし、
複数個の複合型ＤＡ変換回路１０００の各サンプルホー
ルド信号作成部６００へパワーオン（ＮＰＯＮ）信号
と、リセット解除（ＲＳＴＯＦＦ）信号とを出力してい
る。複数個の複合型ＤＡ変換回路１０００はシステムに
電源が投入されると全出力端子（ＶＯＵＴＡ〜ＶＯＵＴ
Ｈ）には同時に“０Ｖ”が出力されるが、任意の１３ビ
ットのデジタル入力コードが順次入力ラッチ７００にラ
ッチされ、続いて出力ラッチ８００にラッチされるに従
い、各々出力端子（ＶＯＵＴＡ〜ＶＯＵＴＨ）にはデジ
タル入力コードに対応した（ＤＡ変換された）アナログ
電圧が順次出力されていく。
【００３７】図２１は、初期設定部１１００と、前記各
サンプルホールド信号作成部６００（図１２）に遅延部
６０５、論理ゲート６０６及びインバータ６０７を追加
した回路構成図である。初期設定部１１００中、初期リ
セット解除信号作成部１１０１は、入力ラッチ７００の
ラッチ（ＷＲＴ）信号がそのクロック入力端子に入力さ
れる第１のＤフリップフロップ１と、出力ラッチ８００
のラッチ（ＬＤ）信号がそのクロック入力端子に入力さ
れる第２のＤフリップフロップ２と、パワーオン検出部
１１０２からの出力（ＮＰＯＮ）信号がそのクロック入
力端子に入力される第３のＤフリップフロップ３とを備
え、第１及び第３のＤフリップフロップ１，３の各々の
入力端子が電源端子ＶＤＤに接続され、第１及び第２の
Ｄフリップフロップ１，２の各々のリセット入力端子に
はパワーオン検出部１１０２からの出力（ＮＰＯＮ）信
号が遅延されて（ＰＯＮＤ）から入力され、第２のＤフ
リップフロップ２のＤ入力端子に第１のＤフリップフロ
ップ１のＱ出力端子が接続される。パワーオン検出部１
１０２は、検出対象の電源ＶＤＤから接地端子ＶＳＳに
向かってパワーオン検出用抵抗素子Ｒｐと容量Ｃｐとを
直列に接続して挿入され、パワーオン検出用抵抗素子Ｒ
ｐと容量Ｃｐとの接続点の電圧（ＶDth）を、それぞれ
ｐチャネルＭＯＳトランジスタ４とｎチャネルＭＯＳト
ランジスタ５のチャネル幅Ｗの設定によりそのスレッシ
ュ電圧を調整されたＣＭＯＳゲートと、インバータ６と
を介してパワーオン検出出力である負極性のパワーオン
検出（ＮＰＯＮ）信号を出力している。
サンプルホールド信号作成部６００（図１２）に遅延部
６０５、論理ゲート６０６及びインバータ６０７を追加
した回路構成図である。初期設定部１１００中、初期リ
セット解除信号作成部１１０１は、入力ラッチ７００の
ラッチ（ＷＲＴ）信号がそのクロック入力端子に入力さ
れる第１のＤフリップフロップ１と、出力ラッチ８００
のラッチ（ＬＤ）信号がそのクロック入力端子に入力さ
れる第２のＤフリップフロップ２と、パワーオン検出部
１１０２からの出力（ＮＰＯＮ）信号がそのクロック入
力端子に入力される第３のＤフリップフロップ３とを備
え、第１及び第３のＤフリップフロップ１，３の各々の
入力端子が電源端子ＶＤＤに接続され、第１及び第２の
Ｄフリップフロップ１，２の各々のリセット入力端子に
はパワーオン検出部１１０２からの出力（ＮＰＯＮ）信
号が遅延されて（ＰＯＮＤ）から入力され、第２のＤフ
リップフロップ２のＤ入力端子に第１のＤフリップフロ
ップ１のＱ出力端子が接続される。パワーオン検出部１
１０２は、検出対象の電源ＶＤＤから接地端子ＶＳＳに
向かってパワーオン検出用抵抗素子Ｒｐと容量Ｃｐとを
直列に接続して挿入され、パワーオン検出用抵抗素子Ｒ
ｐと容量Ｃｐとの接続点の電圧（ＶDth）を、それぞれ
ｐチャネルＭＯＳトランジスタ４とｎチャネルＭＯＳト
ランジスタ５のチャネル幅Ｗの設定によりそのスレッシ
ュ電圧を調整されたＣＭＯＳゲートと、インバータ６と
を介してパワーオン検出出力である負極性のパワーオン
検出（ＮＰＯＮ）信号を出力している。
【００３８】図２２は、図１４の出力部３００と同一回
路図であるが、クリア（ＣＬＲ）入力がリセット（ＲＳ
Ｔ）入力に変更されている。図２０中の複合型ＤＡ変換
回路１０００の各々は、図２２の出力部３００を備えて
いる。
路図であるが、クリア（ＣＬＲ）入力がリセット（ＲＳ
Ｔ）入力に変更されている。図２０中の複合型ＤＡ変換
回路１０００の各々は、図２２の出力部３００を備えて
いる。
【００３９】上記のように構成された初期リセット解除
信号作成部１１０１と、パワーオン検出部１１０２とか
らなる初期設定部１１００の動作を、その主要動作波形
図である図２３を用いて説明する。時刻ｔ０でシステム
に電源が投入されるとパワーオン検出部１１０２中の抵
抗Ｒｐと容量Ｃｐとの接続点電圧ＶDthは電源電圧ＶＤ
Ｄへ向かって充電が開始され、次段ＣＭＯＳゲート（ｐ
チャネルＭＯＳトランジスタ４とｎチャネルＭＯＳトラ
ンジスタ５からなるインバータ）のスレッシュ電圧を超
える時刻ｔ１でＣＭＯＳゲート（インバータ）の出力は
“Ｈｉ”レベルから“Ｌｏ”レベルへ移行する。ＣＭＯ
Ｓゲートの出力はインバータ６を介してパワーオン検出
部１１０２の出力端子に出力信号ＮＰＯＮとして時刻ｔ
０〜ｔ１の期間“Ｌｏ”レベルを出力する。次にパワー
オン検出（ＮＰＯＮ）信号は、サンプルホールド信号作
成部６００中の遅延部６０５とインバータ６０７とを介
して初期リセット解除信号作成部１１０１中の第１及び
第２のＤフリップフロップ１，２の各々のリセット入力
端子に入力（ＰＯＮＤ）されているので第２のＤフリッ
プフロップ２のＱ出力（Ｑ２）はＮＰＯＮ信号の“Ｌ
ｏ”期間にわたって“Ｌｏ”を出力し続け、ＮＰＯＮ信
号をクロック入力とする第３のＤフリップフロップ３を
リセットすることはない。したがって、第３のＤフリッ
プフロップ３の反転Ｑ出力（ＮＱ３）はＮＰＯＮ信号の
立ち上りエッジで“Ｌｏ”を出力（ＲＳＴＯＦＦ）し、
サンプルホールド信号作成部６００に追加された論理ゲ
ート６０６を介してリセット（ＲＳＴ）信号としてサン
プルホールド信号作成部６００から出力される。このと
き、信号（ＲＳＴＯＦＦ）によりサンプルホールド（Ｓ
ＨＯＮ）信号もリセット（ＲＳＴ）信号とともに“Ｈ
ｉ”レベルになる。リセット（ＲＳＴ）信号が“Ｈｉ”
レベルであれば、出力部３００のＤＡ変換電圧出力端子
（ＶＯＵＴ）には０Ｖが出力され、また、リセット（Ｒ
ＳＴ）信号が“Ｌｏ”レベルに移行させられる（初期リ
セット解除）までその０Ｖ出力が継続される。
信号作成部１１０１と、パワーオン検出部１１０２とか
らなる初期設定部１１００の動作を、その主要動作波形
図である図２３を用いて説明する。時刻ｔ０でシステム
に電源が投入されるとパワーオン検出部１１０２中の抵
抗Ｒｐと容量Ｃｐとの接続点電圧ＶDthは電源電圧ＶＤ
Ｄへ向かって充電が開始され、次段ＣＭＯＳゲート（ｐ
チャネルＭＯＳトランジスタ４とｎチャネルＭＯＳトラ
ンジスタ５からなるインバータ）のスレッシュ電圧を超
える時刻ｔ１でＣＭＯＳゲート（インバータ）の出力は
“Ｈｉ”レベルから“Ｌｏ”レベルへ移行する。ＣＭＯ
Ｓゲートの出力はインバータ６を介してパワーオン検出
部１１０２の出力端子に出力信号ＮＰＯＮとして時刻ｔ
０〜ｔ１の期間“Ｌｏ”レベルを出力する。次にパワー
オン検出（ＮＰＯＮ）信号は、サンプルホールド信号作
成部６００中の遅延部６０５とインバータ６０７とを介
して初期リセット解除信号作成部１１０１中の第１及び
第２のＤフリップフロップ１，２の各々のリセット入力
端子に入力（ＰＯＮＤ）されているので第２のＤフリッ
プフロップ２のＱ出力（Ｑ２）はＮＰＯＮ信号の“Ｌ
ｏ”期間にわたって“Ｌｏ”を出力し続け、ＮＰＯＮ信
号をクロック入力とする第３のＤフリップフロップ３を
リセットすることはない。したがって、第３のＤフリッ
プフロップ３の反転Ｑ出力（ＮＱ３）はＮＰＯＮ信号の
立ち上りエッジで“Ｌｏ”を出力（ＲＳＴＯＦＦ）し、
サンプルホールド信号作成部６００に追加された論理ゲ
ート６０６を介してリセット（ＲＳＴ）信号としてサン
プルホールド信号作成部６００から出力される。このと
き、信号（ＲＳＴＯＦＦ）によりサンプルホールド（Ｓ
ＨＯＮ）信号もリセット（ＲＳＴ）信号とともに“Ｈ
ｉ”レベルになる。リセット（ＲＳＴ）信号が“Ｈｉ”
レベルであれば、出力部３００のＤＡ変換電圧出力端子
（ＶＯＵＴ）には０Ｖが出力され、また、リセット（Ｒ
ＳＴ）信号が“Ｌｏ”レベルに移行させられる（初期リ
セット解除）までその０Ｖ出力が継続される。
【００４０】次に、時刻ｔ２において、出力ラッチ８０
０のラッチ（ＬＤ）信号が到来し第２のＤフリップフロ
ップ２のクロック入力となるが、第１のＤフリップフロ
ップ１のクロック入力端子に入力ラッチ７００のラッチ
（ＷＲＴ）信号が未だ到来していないので第２のＤフリ
ップフロップ２のＱ出力（Ｑ２）は“Ｌｏ”を出力し続
ける。したがって、時刻ｔ２では第３のＤフリップフロ
ップ３の反転Ｑ出力（ＲＳＴＯＦＦ）も“Ｌｏ”を出力
し続け、サンプルホールド（ＳＨＯＮ）信号とリセット
（ＲＳＴ）信号が“Ｈｉ”を出力し続けるのでＤＡ変換
出力端子ＶＯＵＴも０Ｖを出力し続けることになる。
０のラッチ（ＬＤ）信号が到来し第２のＤフリップフロ
ップ２のクロック入力となるが、第１のＤフリップフロ
ップ１のクロック入力端子に入力ラッチ７００のラッチ
（ＷＲＴ）信号が未だ到来していないので第２のＤフリ
ップフロップ２のＱ出力（Ｑ２）は“Ｌｏ”を出力し続
ける。したがって、時刻ｔ２では第３のＤフリップフロ
ップ３の反転Ｑ出力（ＲＳＴＯＦＦ）も“Ｌｏ”を出力
し続け、サンプルホールド（ＳＨＯＮ）信号とリセット
（ＲＳＴ）信号が“Ｈｉ”を出力し続けるのでＤＡ変換
出力端子ＶＯＵＴも０Ｖを出力し続けることになる。
【００４１】次に、時刻ｔ３において、入力ラッチ７０
０のラッチ（ＷＲＴ）信号が到来すると、第１のＤフリ
ップフロップ１のクロック入力端子に入力され、第１の
Ｄフリップフロップ１のＱ出力（Ｑ１）は“Ｌｏ”から
“Ｈｉ”へ移行させられる。しかし、時刻ｔ３ではこれ
以上の変化は生じない。
０のラッチ（ＷＲＴ）信号が到来すると、第１のＤフリ
ップフロップ１のクロック入力端子に入力され、第１の
Ｄフリップフロップ１のＱ出力（Ｑ１）は“Ｌｏ”から
“Ｈｉ”へ移行させられる。しかし、時刻ｔ３ではこれ
以上の変化は生じない。
【００４２】次に、時刻４で出力ラッチ８００のラッチ
（ＬＤ）信号が再度到来し、第２のＤフリップフロップ
２は、時刻ｔ３で“Ｈｉ”に移行させられている第１の
Ｄフリップフロップ１のＱ出力（Ｑ１）のレベル（“Ｈ
ｉ”）を取り込み第２のＤフリップフロップ２のＱ出力
端子に出力するので第３のＤフリップフロップ３はリセ
ットされ、第３のＤフリップフロップ３の反転Ｑ出力で
ある初期リセット解除（ＲＳＴＯＦＦ）信号は“Ｌｏ”
レベルから“Ｈｉ”レベルへ移行され、初期リセット状
態が解除される。つまり、時刻ｔ０での電源投入後時刻
ｔ４まで“Ｈｉ”レベルを継続していたサンプルホール
ド（ＳＨＯＮ）信号と、リセット（ＲＳＴ）信号は時刻
ｔ４で初めて“Ｌｏ”レベルに移行し、ＤＡ変換出力端
子（ＶＯＵＴ）には入力ラッチ７００がラッチした１３
ビットのデジタル入力コードのＤＡ変換されたアナログ
電圧が出力されることになる。すなわち、入力ラッチ７
００のラッチ（ＷＲＴ）信号が到来した後に出力ラッチ
８００のラッチ（ＬＤ）信号が到来すると複合型ＤＡ変
換回路１０００は初期設定出力０Ｖから切り替わって、
ＤＡ変換出力をＶＯＵＴに出力するが、入力ラッチ７０
０のラッチ（ＷＲＴ）信号が到来せずに出力ラッチ８０
０のラッチ（ＬＤ）信号が到来しても、複合型ＤＡ変換
回路１０００は初期設定出力０Ｖを継続して出力する。
このことは、ＤＡ変換装置の複数個の複合型ＤＡ変換回
路１０００は、電源投入後、他の複合型ＤＡ変換回路に
相当する入力ラッチ７００に１３ビットのデジタル入力
コードがラッチされて、その後出力ラッチ８００に転送
ラッチされても初期設定された０Ｖ出力を継続し、自身
に相当する入力ラッチ７００に１３ビットのデジタル入
力コードがラッチされてから後に出力ラッチ８００に転
送ラッチされて初めて自身に相当する入力ラッチ７００
にラッチされた１３ビットのデジタル入力コードのＤＡ
変換出力に切り替わることを意味している。
（ＬＤ）信号が再度到来し、第２のＤフリップフロップ
２は、時刻ｔ３で“Ｈｉ”に移行させられている第１の
Ｄフリップフロップ１のＱ出力（Ｑ１）のレベル（“Ｈ
ｉ”）を取り込み第２のＤフリップフロップ２のＱ出力
端子に出力するので第３のＤフリップフロップ３はリセ
ットされ、第３のＤフリップフロップ３の反転Ｑ出力で
ある初期リセット解除（ＲＳＴＯＦＦ）信号は“Ｌｏ”
レベルから“Ｈｉ”レベルへ移行され、初期リセット状
態が解除される。つまり、時刻ｔ０での電源投入後時刻
ｔ４まで“Ｈｉ”レベルを継続していたサンプルホール
ド（ＳＨＯＮ）信号と、リセット（ＲＳＴ）信号は時刻
ｔ４で初めて“Ｌｏ”レベルに移行し、ＤＡ変換出力端
子（ＶＯＵＴ）には入力ラッチ７００がラッチした１３
ビットのデジタル入力コードのＤＡ変換されたアナログ
電圧が出力されることになる。すなわち、入力ラッチ７
００のラッチ（ＷＲＴ）信号が到来した後に出力ラッチ
８００のラッチ（ＬＤ）信号が到来すると複合型ＤＡ変
換回路１０００は初期設定出力０Ｖから切り替わって、
ＤＡ変換出力をＶＯＵＴに出力するが、入力ラッチ７０
０のラッチ（ＷＲＴ）信号が到来せずに出力ラッチ８０
０のラッチ（ＬＤ）信号が到来しても、複合型ＤＡ変換
回路１０００は初期設定出力０Ｖを継続して出力する。
このことは、ＤＡ変換装置の複数個の複合型ＤＡ変換回
路１０００は、電源投入後、他の複合型ＤＡ変換回路に
相当する入力ラッチ７００に１３ビットのデジタル入力
コードがラッチされて、その後出力ラッチ８００に転送
ラッチされても初期設定された０Ｖ出力を継続し、自身
に相当する入力ラッチ７００に１３ビットのデジタル入
力コードがラッチされてから後に出力ラッチ８００に転
送ラッチされて初めて自身に相当する入力ラッチ７００
にラッチされた１３ビットのデジタル入力コードのＤＡ
変換出力に切り替わることを意味している。
【００４３】次に、時刻ｔ５において、クリア（ＣＬ
Ｒ）入力が入力されると、サンプルホールド（ＳＨＯ
Ｎ）信号と、リセット（ＲＳＴ）信号がともに“Ｈｉ”
レベルとなり複合型ＤＡ変換回路１０００は０Ｖを出力
するが、クリア（ＣＬＲ）信号の消滅と同時にクリア
（ＣＬＲ）信号到来直前に出力していたＤＡ変換電圧を
再び出力する。
Ｒ）入力が入力されると、サンプルホールド（ＳＨＯ
Ｎ）信号と、リセット（ＲＳＴ）信号がともに“Ｈｉ”
レベルとなり複合型ＤＡ変換回路１０００は０Ｖを出力
するが、クリア（ＣＬＲ）信号の消滅と同時にクリア
（ＣＬＲ）信号到来直前に出力していたＤＡ変換電圧を
再び出力する。
【００４４】以上に説明したように、本発明のＤＡ変換
装置は、多ビット入力（本例では１３ビット）・多チャ
ネル（複数個内蔵ということ）の高精度なＤＡ変換装置
を提供するものである。
装置は、多ビット入力（本例では１３ビット）・多チャ
ネル（複数個内蔵ということ）の高精度なＤＡ変換装置
を提供するものである。
【００４５】
【発明の効果】上述したように、本発明の高精度ＤＡ変
換回路によれば、変換ビット数が多い場合でも、使用さ
れる抵抗素子の相対精度やＭＯＳスイッチのオン抵抗値
などのデバイス精度を要求することなく、また配線数、
ＭＯＳスイッチ数、ＭＯＳスイッチサイズなどの増大を
招くことなく、所望のアナログ電圧を高精度で得ること
が実現でき、かつ複数個のＤＡ変換回路を同時に集積化
できる。
換回路によれば、変換ビット数が多い場合でも、使用さ
れる抵抗素子の相対精度やＭＯＳスイッチのオン抵抗値
などのデバイス精度を要求することなく、また配線数、
ＭＯＳスイッチ数、ＭＯＳスイッチサイズなどの増大を
招くことなく、所望のアナログ電圧を高精度で得ること
が実現でき、かつ複数個のＤＡ変換回路を同時に集積化
できる。
【図１】本発明の実施の形態に係る複合型ＤＡ変換回路
の基本構成を示すブロック図である。
の基本構成を示すブロック図である。
【図２】図１のＤＡ変換回路の制御部の回路構成図であ
る。
る。
【図３】図２の制御部の主要部動作波形を示した図であ
る。
る。
【図４】図１中の上位ＤＡ変換回路部において隣接しな
い複数個のＭＯＳスイッチを同時にオンさせることを回
避するための同時オン防止回路の構成図である。
い複数個のＭＯＳスイッチを同時にオンさせることを回
避するための同時オン防止回路の構成図である。
【図５】図１中の上位ＤＡ変換回路部を具体的に描いた
回路構成図である。
回路構成図である。
【図６】図１中の上位ＤＡ変換回路部における各ＭＯＳ
スイッチの基板電圧を制御するための回路の構成図であ
る。
スイッチの基板電圧を制御するための回路の構成図であ
る。
【図７】図１中の上位ＤＡ変換回路部の主要部動作波形
を示した図である。
を示した図である。
【図８】図１中の下位ＤＡ変換回路部の回路構成図であ
る。
る。
【図９】図１中の下位ＤＡ変換回路部における各ＭＯＳ
スイッチの基板電圧を制御するための回路の構成図であ
る。
スイッチの基板電圧を制御するための回路の構成図であ
る。
【図１０】図１中の下位ＤＡ変換回路部の主要部動作波
形を示した図である。
形を示した図である。
【図１１】図１中のサンプルホールド部の回路構成図で
ある。
ある。
【図１２】サンプルホールド信号作成部の回路構成図で
ある。
ある。
【図１３】図１２のサンプルホールド信号作成部の主要
部動作波形を示した図である。
部動作波形を示した図である。
【図１４】図１中の出力部の回路構成図である。
【図１５】図１４の出力部の主要部動作波形を示した図
である。
である。
【図１６】図１４の出力部にクリア信号が入力された場
合の出力波形を示した図である。
合の出力波形を示した図である。
【図１７】（ａ）及び（ｂ）は図１中の上位ＤＡ変換回
路部におけるストリング抵抗のレイアウトを説明するた
めの図である。
路部におけるストリング抵抗のレイアウトを説明するた
めの図である。
【図１８】図１中のストリング抵抗の両端をダミー抵抗
とした抵抗ストリング部の回路構成図である。
とした抵抗ストリング部の回路構成図である。
【図１９】図１中の下位ＤＡ変換回路部におけるＲ−２
Ｒラダー抵抗部のレイアウトを表した図である。
Ｒラダー抵抗部のレイアウトを表した図である。
【図２０】図１の複合型ＤＡ変換回路を複数個備えたＤ
Ａ変換装置の基本構成を示したブロック図である。
Ａ変換装置の基本構成を示したブロック図である。
【図２１】図２０中の初期設定部の回路構成図である。
【図２２】図２０中の複合型ＤＡ変換回路の出力部の回
路構成図である。
路構成図である。
【図２３】図２０〜図２２中の主要部動作波形を示した
図である。
図である。
１００ 上位ＤＡ変換回路部 １０１ 抵抗ストリング部 １０２ 選択回路部 １０３ バッファー部 １０４ 基板電圧制御部 ２００ 下位ＤＡ変換回路部 ２０１ Ｒ−２Ｒラダー抵抗部 ２０２ ＭＯＳスイッチ部 ２０３ 下位基準電圧切り替え部 ２０４ 基板電圧制御部 ２５０ サンプルホールド部 ３００ 出力部 ３０１ 入力スイッチ部 ４０１ デコード部 ４０２ スイッチ制御信号出力部 ４０３ 奇数偶数検出部 ４０４ 下位入力ビット反転処理部 ４０５ 同時オン防止回路 ６００ サンプルホールド信号作成部 ６０１ 微分パルス作成部 ６０２ ＣＲ充放電部 ７００ 入力ラッチ ８００ 出力ラッチ ９００ アドレスデコーダ １０００ 複合型ＤＡ変換回路 １１００ 初期設定部 １１０１ 初期リセット解除信号作成部 １１０２ パワーオン検出部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−15325（ＪＰ，Ａ) 特開 平５−347652（ＪＰ，Ａ) 特開 平４−138725（ＪＰ，Ａ) 特開 昭61−26330（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (8)
- 【請求項１】 ｎビットのデジタル入力コードのうち、
上位の一部のｉ（ｉ＜ｎ）ビット信号が入力し、これを
ＤＡ変換した第１の電圧を第１のバッファーを介して第
１の出力ノードに出力し、同時にＤＡ変換した第２の電
圧を第２のバッファーを介して第２の出力ノードに出力
するための上位ＤＡ変換回路部と、 前記上位ＤＡ変換回路部の第１の出力ノード電圧及び第
２の出力ノード電圧をＲ−２Ｒラダー型回路の基準電圧
とするとともに前記ｎビットのデジタル入力コードのう
ちの残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットをＤＡ
変換し第３の出力ノードに出力するための下位ＤＡ変換
回路部と、 前記ｎビットのデジタル入力コードのＤＡ変換出力であ
る前記第３の出力ノードの電圧を前記ｎビットのデジタ
ル入力コードの値に応じて選択的にサンプルホールドす
るためのサンプルホールド部と、 前記サンプルホールドされたＤＡ変換出力電圧を、任意
の電圧を中心にゲイン倍するための出力部とを備えたデ
ジタル・アナログ変換回路であって、 前記上位ＤＡ変換回路部は、 各々印加される第１の基準電圧と第２の基準電圧との間
にそれぞれの抵抗値が等しい２i個の抵抗素子が直列に
接続された抵抗ストリング部と、 前記各抵抗素子間接続ノードの隣接する電圧を同時にか
つ選択的に取り出すための選択回路部と、 前記抵抗ストリング部の接続ノードのうち隣接しない複
数のノードが同時に選択されることを回避するための手
段とを備えたことを特徴とするデジタル・アナログ変換
回路。 - 【請求項２】 ｎビットのデジタル入力コードのうち、
上位の一部のｉ（ｉ＜ｎ）ビット信号が入力し、これを
ＤＡ変換した第１の電圧を第１のバッファーを介して第
１の出力ノードに出力し、同時にＤＡ変換した第２の電
圧を第２のバッファーを介して第２の出力ノードに出力
するための上位ＤＡ変換回路部と、 前記上位ＤＡ変換回路部の第１の出力ノード電圧及び第
２の出力ノード電圧をＲ−２Ｒラダー型回路の基準電圧
とするとともに前記ｎビットのデジタル入力コードのう
ちの残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットをＤＡ
変換し第３の出力ノードに出力するための下位ＤＡ変換
回路部と、 前記ｎビットのデジタル入力コードのＤＡ変換出力であ
る前記第３の出力ノードの電圧を前記ｎビットのデジタ
ル入力コードの値に応じて選択的にサンプルホールドす
るためのサンプルホールド部と、 前記サンプルホールドされたＤＡ変換出力電圧を、任意
の電圧を中心にゲイン倍するための出力部とを備えたデ
ジタル・アナログ変換回路であって、 前記上位ＤＡ変換回路部は、 各々印加される第１の基準電圧と第２の基準電圧との間
にそれぞれの抵抗値が等しい２i個の抵抗素子が直列に
接続された抵抗ストリング部と、 前記各抵抗素子間接続ノードの隣接する電圧を同時にか
つ選択的に取り出すための選択回路部と、 前記選択回路部を構成するＭＯＳスイッチの各々ｎチャ
ネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジ
スタの基板電圧を、前記ｎビットのデジタル入力コード
のＭＳＢ符号に従って切り替えるための手段とを備えた
ことを特徴とするデジタル・アナログ変換回路。 - 【請求項３】 ｎビットのデジタル入力コードのうち、
上位の一部のｉ（ｉ＜ｎ）ビット信号が入力し、これを
ＤＡ変換した第１の電圧を第１のバッファーを介して第
１の出力ノードに出力し、同時にＤＡ変換した第２の電
圧を第２のバッファーを介して第２の出力ノードに出力
するための上位ＤＡ変換回路部と、 前記上位ＤＡ変換回路部の第１の出力ノード電圧及び第
２の出力ノード電圧をＲ−２Ｒラダー型回路の基準電圧
とするとともに前記ｎビットのデジタル入力コードのう
ちの残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットをＤＡ
変換し第３の出力ノードに出力するための下位ＤＡ変換
回路部と、 前記ｎビットのデジタル入力コードのＤＡ変換出力であ
る前記第３の出力ノードの電圧を前記ｎビットのデジタ
ル入力コードの値に応じて選択的にサンプルホールドす
るためのサンプルホールド部と、 前記サンプルホールドされたＤＡ変換出力電圧を、任意
の電圧を中心にゲイン倍するための出力部とを備えたデ
ジタル・アナログ変換回路であって、 前記上位ＤＡ変換回路部は、 各々印加される第１の基準電圧と第２の基準電圧との間
にそれぞれの抵抗値が等しい２i個の抵抗素子が直列に
接続された抵抗ストリング部と、 前記各抵抗素子間接続ノードの隣接する電圧を同時にか
つ選択的に取り出すための選択回路部と、 前記第１の基準電圧又は第２の基準電圧から前記抵抗ス
トリング部によって分割される電圧区間が奇数番目か偶
数番目かを表す奇数偶数検出信号を前記ｎビットのデジ
タル入力コードのうちの上位ｉビットから生成するため
の手段とを備え、 前記下位ＤＡ変換回路部は、 前記第１及び第２のバッファーから出力される２つの基
準電圧に対しＲ−２Ｒを構成する各２ＲのＲ側でない各
端子を、前記ｎビットのデジタル入力コードのうちの下
位ｊビットの値に応じて前記２つの基準電圧に短絡する
ための同一構成である第１のＭＯＳスイッチ手段と、 前記奇数偶数検出信号に従って前記２つの基準電圧のう
ち一方を低電位側基準電圧とし他方を高電位側基準電圧
とするための同一構成である第２のＭＯＳスイッチ手段
とを備え、 前記第１及び第２のスイッチ手段と構成を一にするＭＯ
Ｓスイッチを２個並列でオン状態にてＭＯＳ抵抗として
Ｒ−２ＲのＲ側へ直列に挿入し、 前記第１及び第２のスイッチ手段並びに前記ＭＯＳ抵抗
を構成するｎチャネルＭＯＳトランジスタ及びｐチャネ
ルＭＯＳトランジスタへ供給される基板電圧を、前記奇
数偶数検出信号に従って各々前記２つの基準電圧に切り
替えるための手段を更に備えたことを特徴とするデジタ
ル・アナログ変換回路。 - 【請求項４】 ｎビットのデジタル入力コードのうち、
上位の一部のｉ（ｉ＜ｎ）ビット信号が入力し、これを
ＤＡ変換した第１の電圧を第１のバッファーを介して第
１の出力ノードに出力し、同時にＤＡ変換した第２の電
圧を第２のバッファーを介して第２の出力ノードに出力
するための上位ＤＡ変換回路部と、 前記上位ＤＡ変換回路部の第１の出力ノード電圧及び第
２の出力ノード電圧をＲ−２Ｒラダー型回路の基準電圧
とするとともに前記ｎビットのデジタル入力コードのう
ちの残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットをＤＡ
変換し第３の出力ノードに出力するための下位ＤＡ変換
回路部と、 前記ｎビットのデジタル入力コードのＤＡ変換出力であ
る前記第３の出力ノードの電圧を前記ｎビットのデジタ
ル入力コードの値に応じて選択的にサンプルホールドす
るためのサンプルホールド部と、 前記サンプルホールドされたＤＡ変換出力電圧を、任意
の電圧を中心にゲイン倍するための出力部とを備えたデ
ジタル・アナログ変換回路であって、 前記上位ＤＡ変換回路部は、 各々印加される第１の基準電圧と第２の基準電圧との間
にそれぞれの抵抗値が等しい２i個の抵抗素子が直列に
接続された抵抗ストリング部と、 前記各抵抗素子間接続ノードの隣接する電圧を同時にか
つ選択的に取り出すための選択回路部と、 前記第１の基準電圧又は第２の基準電圧から前記抵抗ス
トリング部によって分割される電圧区間が奇数番目か偶
数番目かを表す奇数偶数検出信号を前記ｎビットのデジ
タル入力コードのうちの上位ｉビットから生成するため
の手段とを備え、 前記デジタル・アナログ変換回路は、前記奇数偶数検出
信号の両エッジで、所定の幅を有するパルスを作成し
て、前記サンプルホールド部へ供給するためのサンプル
ホールド信号作成部を更に備えたことを特徴とするデジ
タル・アナログ変換回路。 - 【請求項５】 請求項４記載のデジタル・アナログ変換
回路において、 前記サンプルホールド信号作成部は、 前記奇数偶数検出信号の両エッジを検出して両エッジで
の微分パルスを作成するための微分パルス作成部と、 前記両微分パルスがそのゲート入力に印加されるｎチャ
ネルＭＯＳトランジスタを介して電荷を放電するための
容量と、 前記両微分パルスがそのゲート入力に印加されるｐチャ
ネルＭＯＳトランジスタを介して前記微分パルスが消滅
した後に前記容量に充電する径路に挿入される抵抗とを
備え、 前記両微分パルスと前記容量及び抵抗による充放電パル
スとの論理和出力をサンプルホールド信号とすることを
特徴とするデジタル・アナログ変換回路。 - 【請求項６】 ｎビットのデジタル入力コードのうち、
上位の一部のｉ（ｉ＜ｎ）ビット信号が入力し、これを
ＤＡ変換した第１の電圧を第１のバッファーを介して第
１の出力ノードに出力し、同時にＤＡ変換した第２の電
圧を第２のバッファーを介して第２の出力ノードに出力
するための上位ＤＡ変換回路部と、 前記上位ＤＡ変換回路部の第１の出力ノード電圧及び第
２の出力ノード電圧をＲ−２Ｒラダー型回路の基準電圧
とするとともに前記ｎビットのデジタル入力コードのう
ちの残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットをＤＡ
変換し第３の出力ノードに出力するための下位ＤＡ変換
回路部と、 前記ｎビットのデジタル入力コードのＤＡ変換出力であ
る前記第３の出力ノードの電圧を前記ｎビットのデジタ
ル入力コードの値に応じて選択的にサンプルホールドす
るためのサンプルホールド部と、 前記サンプルホールドされたＤＡ変換出力電圧を、任意
の電圧を中心にゲイン倍するための出力部とを備えたデ
ジタル・アナログ変換回路であって、 前記出力部は、制御入力としてクリア信号の印加時、前
記サンプルホールド部が前記第３のノードの電圧をホー
ルドする際、任意の電圧を中心にゲイン倍される演算増
幅器の帰還入力端子に印加される電圧と、前記印加され
る中心電圧から接地電位に対し同じ電位差の電圧を前記
演算増幅器の入力端子に入力するためのスイッチ手段を
備えたことを特徴とするデジタル・アナログ変換回路。 - 【請求項７】 ｎビットのデジタル入力コードのうち、
上位の一部のｉ（ｉ＜ｎ）ビット信号が入力し、これを
ＤＡ変換した第１の電圧を第１のバッファーを介して第
１の出力ノードに出力し、同時にＤＡ変換した第２の電
圧を第２のバッファーを介して第２の出力ノードに出力
するための上位ＤＡ変換回路部と、 前記上位ＤＡ変換回路部の第１の出力ノード電圧及び第
２の出力ノード電圧をＲ−２Ｒラダー型回路の基準電圧
とするとともに前記ｎビットのデジタル入力コードのう
ちの残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットをＤＡ
変換し第３の出力ノードに出力するための下位ＤＡ変換
回路部と、 前記ｎビットのデジタル入力コードのＤＡ変換出力であ
る前記第３の出力ノードの電圧を前記ｎビットのデジタ
ル入力コードの値に応じて選択的にサンプルホールドす
るためのサンプルホールド部と、 前記サンプルホールドされたＤＡ変換出力電圧を、任意
の電圧を中心にゲイン倍するための出力部とを備えたデ
ジタル・アナログ変換回路であって、 前記上位ＤＡ変換回路部は、 各々印加される第１の基準電圧と第２の基準電圧との間
にそれぞれの抵抗値が等しい２i個の抵抗素子が直列に
接続された抵抗ストリング部と、 前記各抵抗素子間接続ノードの隣接する電圧を同時にか
つ選択的に取り出すための選択回路部とを備え、 前記第１及び第２の基準電圧印加端子から数えてそれぞ
れ１番目の前記選択回路部中のＭＯＳスイッチへその接
続点電圧が送出される前記抵抗ストリング部を構成する
両端抵抗と前記第１及び第２の基準電圧印加端子との間
に、それぞれダミー抵抗を挿入したことを特徴とするデ
ジタル・アナログ変換回路。 - 【請求項８】 請求項１〜７のいずれか１項に記載のデ
ジタル・アナログ変換回路を複数個備えた多チャネルの
デジタル・アナログ変換装置であって、 同じ複数個の第１のラッチと、 同じ複数個の第２のラッチと、 アドレスデコーダと、 パワーオン検出部と初期リセット解除信号作成部とを有
する初期設定部とを備え、 前記初期リセット解除信号作成部は、 前記第１のラッチをラッチする信号がそのクロック入力
端子に入力される第１のＤフリップフロップと、 前記第２のラッチをラッチする信号がそのクロック入力
端子に入力される第２のＤフリップフロップと、 前記パワーオン検出部からの出力がそのクロック入力端
子に入力される第３のＤフリップフロップとを備え、 前記第１、第３のＤフリップフロップの入力端子が電源
端子に接続され、前記第１、第２のＤフリップフロップ
のリセット入力端子には前記パワーオン検出部からの出
力が遅延されてから入力され、前記第２のＤフリップフ
ロップのＤ入力端子に前記第１のＤフリップフロップの
Ｑ出力端子が接続され、前記第３のＤフリップフロップ
のリセット入力端子に前記第２のＤフリップフロップの
Ｑ出力端子が接続されていることを特徴とするデジタル
・アナログ変換装置。
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