JPH0964744A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
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- JPH0964744A JPH0964744A JP7219019A JP21901995A JPH0964744A JP H0964744 A JPH0964744 A JP H0964744A JP 7219019 A JP7219019 A JP 7219019A JP 21901995 A JP21901995 A JP 21901995A JP H0964744 A JPH0964744 A JP H0964744A
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- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】変換ビット数が多い場合でも所望のアナログ電
圧を高精度で出力でき、小さなパターン面積で実現し得
るＤＡ変換回路を提供する。 【解決手段】ｎビットのデジタルコード入力Ｂ０〜Ｂ９
のうちの上位ｉ（ｉ＜ｎ）ビットのコードＢ４〜Ｂ９が
その最下位ビットＢ４の重みを有する１ビットのオフセ
ット入力ＢＲofs 、ＢＬofs とともに入力し、互いに異
なる入力をＤＡ変換して異なる値のＤＡ変換電圧を出力
する２個のラダー抵抗方式ＤＡ変換回路部１１、１２
と、２個のラダー抵抗方式ＤＡ変換回路部の各ＤＡ変換
出力ノード１１ａ、１２ａ間に挿入接続され、デジタル
コード入力のうちの残りの下位ｊ（ｊ＜ｎ、ｊ＝ｎ−
ｉ）ビットＢ０〜Ｂ３をＤＡ変換するストリング抵抗方
式ＤＡ変換回路部１３とを具備する。
圧を高精度で出力でき、小さなパターン面積で実現し得
るＤＡ変換回路を提供する。 【解決手段】ｎビットのデジタルコード入力Ｂ０〜Ｂ９
のうちの上位ｉ（ｉ＜ｎ）ビットのコードＢ４〜Ｂ９が
その最下位ビットＢ４の重みを有する１ビットのオフセ
ット入力ＢＲofs 、ＢＬofs とともに入力し、互いに異
なる入力をＤＡ変換して異なる値のＤＡ変換電圧を出力
する２個のラダー抵抗方式ＤＡ変換回路部１１、１２
と、２個のラダー抵抗方式ＤＡ変換回路部の各ＤＡ変換
出力ノード１１ａ、１２ａ間に挿入接続され、デジタル
コード入力のうちの残りの下位ｊ（ｊ＜ｎ、ｊ＝ｎ−
ｉ）ビットＢ０〜Ｂ３をＤＡ変換するストリング抵抗方
式ＤＡ変換回路部１３とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
形成されるデジタル・アナログ（ＤＡ）変換回路に係
り、特にストリング抵抗方式ＤＡ変換回路部とラダー抵
抗方式ＤＡ変換回路部とを用いた複合型のＤＡ変換回路
に関するもので、例えばＣＭＯＳ構造の１チップ・マイ
クロコンピュータ／コントローラ（以下、マイコンと記
す）に用いられる。
形成されるデジタル・アナログ（ＤＡ）変換回路に係
り、特にストリング抵抗方式ＤＡ変換回路部とラダー抵
抗方式ＤＡ変換回路部とを用いた複合型のＤＡ変換回路
に関するもので、例えばＣＭＯＳ構造の１チップ・マイ
クロコンピュータ／コントローラ（以下、マイコンと記
す）に用いられる。
【０００２】
【従来の技術】一般に、マイコン内部で種々のデジタル
信号の処理を行った後にアナログ量に変換するためにＤ
Ａ変換回路が使用される。マイコンに内蔵されるＤＡ変
換回路には、主に、Ｒ−２Ｒラダー抵抗方式とストリン
グ抵抗方式とがある。
信号の処理を行った後にアナログ量に変換するためにＤ
Ａ変換回路が使用される。マイコンに内蔵されるＤＡ変
換回路には、主に、Ｒ−２Ｒラダー抵抗方式とストリン
グ抵抗方式とがある。
【０００３】マイコンに内蔵されるＤＡ変換回路に要求
されるのは、高い変換精度、小さなパターン面積（低コ
スト）、ノイズ強度などであり、最近は変換ビット数が
多い多ビット構成のＤＡ変換に対する要求が強い。
されるのは、高い変換精度、小さなパターン面積（低コ
スト）、ノイズ強度などであり、最近は変換ビット数が
多い多ビット構成のＤＡ変換に対する要求が強い。
【０００４】変換ビット数が少ないＤＡ変換回路として
は、どの方式も有効であるが、変換ビット数が多いＤＡ
変換回路を構成する場合には、高精度の実現の困難性と
パターン面積の増大が問題になる。例えば８ビット以上
のＤＡ変換回路を構成する際、ラダー抵抗方式は、スト
リング抵抗方式と比較して、単調増加性は劣るがパター
ン面積（チップ上の占有面積）は小さいという利点があ
り、性能とパターン面積とはトレードオフの関係があ
る。
は、どの方式も有効であるが、変換ビット数が多いＤＡ
変換回路を構成する場合には、高精度の実現の困難性と
パターン面積の増大が問題になる。例えば８ビット以上
のＤＡ変換回路を構成する際、ラダー抵抗方式は、スト
リング抵抗方式と比較して、単調増加性は劣るがパター
ン面積（チップ上の占有面積）は小さいという利点があ
り、性能とパターン面積とはトレードオフの関係があ
る。
【０００５】なお、ＤＡ変換回路の性能としては、主
に、分解能、絶対精度、単調増加性の３要素が重要であ
り、これらについて簡単に説明する。ＤＡ変換回路の分
解能とは、デジタル入力のバイナリコードのビット数が
ｎである場合に、デジタル入力の全領域（２0 〜２n）
でアナログ出力を供給することができる能力を示す。
に、分解能、絶対精度、単調増加性の３要素が重要であ
り、これらについて簡単に説明する。ＤＡ変換回路の分
解能とは、デジタル入力のバイナリコードのビット数が
ｎである場合に、デジタル入力の全領域（２0 〜２n）
でアナログ出力を供給することができる能力を示す。
【０００６】ＤＡ変換回路の絶対精度とは、変換出力の
実際の値と理想値からの誤差であり、主に使用環境や製
造時の抵抗値の変動により生じる。この絶対精度は、デ
ジタル入力の値がｉの場合のアナログ出力電圧をＶ
（ｉ）、アナログ出力電圧の下限値をＶREFL、アナログ
出力電圧の上限値をＶREFH、デジタルコード入力のビッ
ト数をｎで表わすと、ＶREFL＝０である時には次式
（１）、ＶREFL＝０でない時には次式（２）で表され
る。
実際の値と理想値からの誤差であり、主に使用環境や製
造時の抵抗値の変動により生じる。この絶対精度は、デ
ジタル入力の値がｉの場合のアナログ出力電圧をＶ
（ｉ）、アナログ出力電圧の下限値をＶREFL、アナログ
出力電圧の上限値をＶREFH、デジタルコード入力のビッ
ト数をｎで表わすと、ＶREFL＝０である時には次式
（１）、ＶREFL＝０でない時には次式（２）で表され
る。
【０００７】 Ｖ（ｉ）−｛ＶREFH／２n｝×ｉ ……（１） Ｖ（ｉ）−［ＶREFL＋｛（ＶREFH−ＶREFL）／２n｝×ｉ］ ……（２） ＤＡ変換回路の単調増加性とは、デジタル入力の全領域
で、デジタル入力の値がｉの場合のアナログ出力電圧Ｖ
（ｉ）とデジタル入力の値が（ｉ＋１）の場合のアナロ
グ出力電圧Ｖ（ｉ＋１）との関係が次式（３）を満たす
ことができる能力を示す。
で、デジタル入力の値がｉの場合のアナログ出力電圧Ｖ
（ｉ）とデジタル入力の値が（ｉ＋１）の場合のアナロ
グ出力電圧Ｖ（ｉ＋１）との関係が次式（３）を満たす
ことができる能力を示す。
【０００８】 Ｖ（ｉ）≦Ｖ（ｉ＋１） ……（３） 上述した分解能、絶対精度、単調増加性の３要素のうち
どれが最も重要であるかは、ＤＡ変換回路の用途に依存
する。例えばカラー液晶表示装置の表示制御に使用され
るＲＧＢ成分のそれぞれ多ビットの各デジタル信号をそ
れぞれアナログ量に変換してカラー液晶表示駆動回路に
出力して多彩な色を表示する場合には、単調増加性が最
も重要である。即ち、ＲＧＢ成分の各デジタル信号の値
を徐々に大きくしていく場合、ＤＡ変換回路の単調増加
性が良好であれば表示画面上の色は徐々に明るくなる
が、ＤＡ変換回路の単調増加性が損なわれていれば表示
画面上の色は一時的に暗くなるという不具合が生じる。
どれが最も重要であるかは、ＤＡ変換回路の用途に依存
する。例えばカラー液晶表示装置の表示制御に使用され
るＲＧＢ成分のそれぞれ多ビットの各デジタル信号をそ
れぞれアナログ量に変換してカラー液晶表示駆動回路に
出力して多彩な色を表示する場合には、単調増加性が最
も重要である。即ち、ＲＧＢ成分の各デジタル信号の値
を徐々に大きくしていく場合、ＤＡ変換回路の単調増加
性が良好であれば表示画面上の色は徐々に明るくなる
が、ＤＡ変換回路の単調増加性が損なわれていれば表示
画面上の色は一時的に暗くなるという不具合が生じる。
【０００９】次に、前記ラダー抵抗方式とストリング抵
抗方式とについて簡単に説明する。図９は、例えば６ビ
ット用のラダー抵抗方式ＤＡ変換回路の一例を示す。こ
こで、８０はＣＭＯＳインバータ回路、８１は抵抗値Ｒ
を持つ抵抗素子、８２は抵抗値２Ｒを持つ抵抗素子、Ｂ
０〜Ｂ５はデジタル入力である。
抗方式とについて簡単に説明する。図９は、例えば６ビ
ット用のラダー抵抗方式ＤＡ変換回路の一例を示す。こ
こで、８０はＣＭＯＳインバータ回路、８１は抵抗値Ｒ
を持つ抵抗素子、８２は抵抗値２Ｒを持つ抵抗素子、Ｂ
０〜Ｂ５はデジタル入力である。
【００１０】次に、上記ラダー抵抗型ＤＡ変換回路のパ
ターン面積について簡単に説明する。デジタル入力のバ
イナリコードのビット数がｎ、オフセット入力のビット
数が１である場合に、ＣＭＯＳインバータ回路８０の必
要数は２（ｎ＋１）個であり、抵抗値Ｒを持つ抵抗素子
８１に換算した場合の必要数はｎ＋２（ｎ＋１）＝（３
ｎ＋２）個である。
ターン面積について簡単に説明する。デジタル入力のバ
イナリコードのビット数がｎ、オフセット入力のビット
数が１である場合に、ＣＭＯＳインバータ回路８０の必
要数は２（ｎ＋１）個であり、抵抗値Ｒを持つ抵抗素子
８１に換算した場合の必要数はｎ＋２（ｎ＋１）＝（３
ｎ＋２）個である。
【００１１】また、デジタルコード入力が１ビット増加
する毎に、常に、ＣＭＯＳインバータ回路８０の必要数
が２個増加し、抵抗素子８１に換算した場合の必要数が
３個増加する。
する毎に、常に、ＣＭＯＳインバータ回路８０の必要数
が２個増加し、抵抗素子８１に換算した場合の必要数が
３個増加する。
【００１２】このことから、ラダー抵抗方式ＤＡ変換回
路は、パターン面積が小さく、変換ビット数の増加に対
するパターン面積の増加は少ないことが分るまた、ラダ
ー抵抗方式ＤＡ変換回路の特性として、単調増加性を保
つためには、抵抗素子８１と抵抗素子８２との抵抗値の
比率を厳密に１：２に保つ必要がある。しかし、実際に
は、抵抗素子８２には、抵抗値２ＲのほかにＣＭＯＳイ
ンバータ回路８０中のＭＯＳトランジスタのオン抵抗値
が加算され、抵抗値２Ｒに誤差が含まれるので変換誤差
が生じる。しかも、上記トランジスタのオン抵抗値の影
響は変換ビット数が多くなるほど大きくなる。
路は、パターン面積が小さく、変換ビット数の増加に対
するパターン面積の増加は少ないことが分るまた、ラダ
ー抵抗方式ＤＡ変換回路の特性として、単調増加性を保
つためには、抵抗素子８１と抵抗素子８２との抵抗値の
比率を厳密に１：２に保つ必要がある。しかし、実際に
は、抵抗素子８２には、抵抗値２ＲのほかにＣＭＯＳイ
ンバータ回路８０中のＭＯＳトランジスタのオン抵抗値
が加算され、抵抗値２Ｒに誤差が含まれるので変換誤差
が生じる。しかも、上記トランジスタのオン抵抗値の影
響は変換ビット数が多くなるほど大きくなる。
【００１３】図１０は、ラダー抵抗方式ＤＡ変換回路の
単調増加性を保証可能な範囲内における抵抗素子８２の
抵抗値２Ｒの誤差とデジタルコード入力のビット数ｎと
の関係を示す。このグラフから、デジタルコード入力の
ビット数ｎが例えば１０程度になるとすれば、抵抗値２
Ｒの誤差が０．２％以内の範囲でないと単調増加性を保
証できないことが分る。
単調増加性を保証可能な範囲内における抵抗素子８２の
抵抗値２Ｒの誤差とデジタルコード入力のビット数ｎと
の関係を示す。このグラフから、デジタルコード入力の
ビット数ｎが例えば１０程度になるとすれば、抵抗値２
Ｒの誤差が０．２％以内の範囲でないと単調増加性を保
証できないことが分る。
【００１４】この場合、抵抗値２Ｒの誤差に関連するＭ
ＯＳトランジスタのオン抵抗値は、マイコンの使用条件
（周囲温度や電源電圧など）により変動するので、ラダ
ー抵抗方式ＤＡ変換回路を多ビット構成で実現するのは
不適である。もし、ラダー抵抗方式ＤＡ変換回路を多ビ
ット構成で実現するには、前記ＭＯＳトランジスタのオ
ン抵抗値の変動も含めた誤差を０．２％以内の範囲内に
抑える必要があり、それを実現するためには、前記ＭＯ
Ｓトランジスタを並列接続構成にしてそのオン抵抗値を
下げる必要があるが、これに伴ってパターン面積が増加
してしまう。
ＯＳトランジスタのオン抵抗値は、マイコンの使用条件
（周囲温度や電源電圧など）により変動するので、ラダ
ー抵抗方式ＤＡ変換回路を多ビット構成で実現するのは
不適である。もし、ラダー抵抗方式ＤＡ変換回路を多ビ
ット構成で実現するには、前記ＭＯＳトランジスタのオ
ン抵抗値の変動も含めた誤差を０．２％以内の範囲内に
抑える必要があり、それを実現するためには、前記ＭＯ
Ｓトランジスタを並列接続構成にしてそのオン抵抗値を
下げる必要があるが、これに伴ってパターン面積が増加
してしまう。
【００１５】つまり、ラダー抵抗型ＤＡ変換回路はデジ
タルコード入力のビット数ｎが少ない場合にはパターン
面積が小さいが、ビット数ｎが多い場合には単調増加性
あるいはパターン面積の観点から使用することが困難で
ある。
タルコード入力のビット数ｎが少ない場合にはパターン
面積が小さいが、ビット数ｎが多い場合には単調増加性
あるいはパターン面積の観点から使用することが困難で
ある。
【００１６】一方、図１１は、例えば１０ビット用のス
トリング抵抗方式ＤＡ変換回路の一例を示す。ここで、
１００はそれぞれ１０ビット入力用のナンド回路からな
るデコーダ回路、１０１はそれぞれＣＭＯＳインバータ
回路、１０２はそれぞれＣＭＯＳトランスファゲート回
路、Ｒstr はそれぞれ抵抗値Ｒを持つ抵抗素子である。
上記抵抗素子Ｒstr は、アナログ出力電圧の上限値ＶRE
FHが印加される第１の電圧ノードとアナログ出力電圧の
下限値ＶREFLが印加される第２の電圧ノードとの間に直
列に接続されて抵抗ストリングを構成している。
トリング抵抗方式ＤＡ変換回路の一例を示す。ここで、
１００はそれぞれ１０ビット入力用のナンド回路からな
るデコーダ回路、１０１はそれぞれＣＭＯＳインバータ
回路、１０２はそれぞれＣＭＯＳトランスファゲート回
路、Ｒstr はそれぞれ抵抗値Ｒを持つ抵抗素子である。
上記抵抗素子Ｒstr は、アナログ出力電圧の上限値ＶRE
FHが印加される第１の電圧ノードとアナログ出力電圧の
下限値ＶREFLが印加される第２の電圧ノードとの間に直
列に接続されて抵抗ストリングを構成している。
【００１７】上記ストリング抵抗方式ＤＡ変換回路は、
抵抗ストリングにより複数に分割された電圧を選択的に
取り出すので、精度は高く、単調増加性が優れている。
次に、上記ストリング抵抗方式ＤＡ変換回路のパターン
面積について簡単に説明する。ＣＭＯＳトランスファゲ
ート回路１０２のＭＯＳトランジスタをＣＭＯＳインバ
ータ回路１０１の１個分、１０ビット入力用のナンド回
路１００をＣＭＯＳインバータ回路１０１の１０個分と
して換算すると、デジタル入力のバイナリコードのビッ
ト数がｎである場合に、ＣＭＯＳインバータ回路１０１
に換算した場合の必要数は（ｎ＋２）×２n個であり、
抵抗素子Ｒstr の必要数は２n個であることが分る。
抵抗ストリングにより複数に分割された電圧を選択的に
取り出すので、精度は高く、単調増加性が優れている。
次に、上記ストリング抵抗方式ＤＡ変換回路のパターン
面積について簡単に説明する。ＣＭＯＳトランスファゲ
ート回路１０２のＭＯＳトランジスタをＣＭＯＳインバ
ータ回路１０１の１個分、１０ビット入力用のナンド回
路１００をＣＭＯＳインバータ回路１０１の１０個分と
して換算すると、デジタル入力のバイナリコードのビッ
ト数がｎである場合に、ＣＭＯＳインバータ回路１０１
に換算した場合の必要数は（ｎ＋２）×２n個であり、
抵抗素子Ｒstr の必要数は２n個であることが分る。
【００１８】従って、１０ビット用のストリング抵抗方
式ＤＡ変換回路の場合には、ＣＭＯＳインバータ回路１
０１に換算した場合の必要数＝１２２８８、抵抗素子Ｒ
strの必要数＝１０２４である。
式ＤＡ変換回路の場合には、ＣＭＯＳインバータ回路１
０１に換算した場合の必要数＝１２２８８、抵抗素子Ｒ
strの必要数＝１０２４である。
【００１９】また、１１ビット用のストリング抵抗方式
ＤＡ変換回路の場合には、ＣＭＯＳインバータ回路１０
１に換算した場合の必要数＝２４５７６、抵抗素子Ｒst
r の必要数＝２０４８であり、デジタルコード入力が１
ビット増加する毎に、ＣＭＯＳインバータ回路、抵抗素
子の必要数がそれぞれ２倍に増加する。
ＤＡ変換回路の場合には、ＣＭＯＳインバータ回路１０
１に換算した場合の必要数＝２４５７６、抵抗素子Ｒst
r の必要数＝２０４８であり、デジタルコード入力が１
ビット増加する毎に、ＣＭＯＳインバータ回路、抵抗素
子の必要数がそれぞれ２倍に増加する。
【００２０】上記したようにストリング抵抗方式ＤＡ変
換回路は、デジタルコード入力のビット数ｎが多い場合
には使用素子数が大幅に増加し、これに伴って配線も大
幅に増加し、パターン面積が著しく増大する。しかも、
上記配線に存在する抵抗成分の変動に伴い、誤差が増加
する。つまり、ストリング抵抗方式ＤＡ変換回路は、デ
ジタルコード入力のビット数ｎが少ない場合には精度が
高いが、デジタルコード入力のビット数ｎが多い場合に
はパターン面積および精度の観点から使用することが困
難である。
換回路は、デジタルコード入力のビット数ｎが多い場合
には使用素子数が大幅に増加し、これに伴って配線も大
幅に増加し、パターン面積が著しく増大する。しかも、
上記配線に存在する抵抗成分の変動に伴い、誤差が増加
する。つまり、ストリング抵抗方式ＤＡ変換回路は、デ
ジタルコード入力のビット数ｎが少ない場合には精度が
高いが、デジタルコード入力のビット数ｎが多い場合に
はパターン面積および精度の観点から使用することが困
難である。
【００２１】
【発明が解決しようとする課題】上記したように従来の
ストリング抵抗方式あるいはラダー抵抗方式のＤＡ変換
回路は、変換ビット数が少ない場合には精度・パターン
面積の問題は少ないが、変換ビット数が多い場合にはパ
ターン面積および精度の観点から使用することが困難で
あるという問題があった。
ストリング抵抗方式あるいはラダー抵抗方式のＤＡ変換
回路は、変換ビット数が少ない場合には精度・パターン
面積の問題は少ないが、変換ビット数が多い場合にはパ
ターン面積および精度の観点から使用することが困難で
あるという問題があった。
【００２２】本発明は上記の問題点を解決すべくなされ
たもので、変換ビット数が多い場合でも所望のアナログ
電圧を高精度で出力でき、小さなパターン面積で実現し
得るＤＡ変換回路を提供することを目的とする。
たもので、変換ビット数が多い場合でも所望のアナログ
電圧を高精度で出力でき、小さなパターン面積で実現し
得るＤＡ変換回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明のＤＡ変換回路
は、ｎビットのデジタルコード入力のうちの上位ｉ（ｉ
＜ｎ）ビットのコードが上記ｉビット入力のうちの最下
位ビットの重みを有する１ビットのオフセット入力とと
もに入力し、これをＤＡ変換して第１のノードにＤＡ変
換電圧を出力する第１のラダー抵抗方式ＤＡ変換回路部
と、同じく前記ｎビットのデジタルコード入力のうちの
上位ｉ（ｉ＜ｎ）ビットが１ビットのオフセット入力と
ともに入力し、これをＤＡ変換して第２のノードに前記
第１のノードのＤＡ変換電圧とは異なる値のＤＡ変換電
圧を出力する第２のラダー抵抗方式ＤＡ変換回路部と、
上記２個のラダー抵抗方式ＤＡ変換回路部の第１のノー
ド・第２のノード間に挿入接続され、前記ｎビットのデ
ジタルコード入力のうちの残りの下位ｊ（ｊ＜ｎ、ｊ＝
ｎ−ｉ）ビットをＤＡ変換するストリング抵抗方式ＤＡ
変換回路部とを具備することを特徴とする。
は、ｎビットのデジタルコード入力のうちの上位ｉ（ｉ
＜ｎ）ビットのコードが上記ｉビット入力のうちの最下
位ビットの重みを有する１ビットのオフセット入力とと
もに入力し、これをＤＡ変換して第１のノードにＤＡ変
換電圧を出力する第１のラダー抵抗方式ＤＡ変換回路部
と、同じく前記ｎビットのデジタルコード入力のうちの
上位ｉ（ｉ＜ｎ）ビットが１ビットのオフセット入力と
ともに入力し、これをＤＡ変換して第２のノードに前記
第１のノードのＤＡ変換電圧とは異なる値のＤＡ変換電
圧を出力する第２のラダー抵抗方式ＤＡ変換回路部と、
上記２個のラダー抵抗方式ＤＡ変換回路部の第１のノー
ド・第２のノード間に挿入接続され、前記ｎビットのデ
ジタルコード入力のうちの残りの下位ｊ（ｊ＜ｎ、ｊ＝
ｎ−ｉ）ビットをＤＡ変換するストリング抵抗方式ＤＡ
変換回路部とを具備することを特徴とする。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る複合型ＤＡ変換回路の一例を示してい
る。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る複合型ＤＡ変換回路の一例を示してい
る。
【００２５】図１に示すＤＡ変換回路は、ｎビット（本
例ではｎ＝１０）のデジタルコード入力Ｂ０〜Ｂ９をＤ
Ａ変換するものであり、第１のラダー抵抗方式ＤＡ変換
回路部１１と、第２のラダー抵抗方式ＤＡ変換回路部１
２と、上記２個の抵抗ストリング方式ＤＡ変換回路部の
各ＤＡ変換出力ノード相互間に挿入接続されたストリン
グ抵抗方式ＤＡ変換回路部１３とを具備する。
例ではｎ＝１０）のデジタルコード入力Ｂ０〜Ｂ９をＤ
Ａ変換するものであり、第１のラダー抵抗方式ＤＡ変換
回路部１１と、第２のラダー抵抗方式ＤＡ変換回路部１
２と、上記２個の抵抗ストリング方式ＤＡ変換回路部の
各ＤＡ変換出力ノード相互間に挿入接続されたストリン
グ抵抗方式ＤＡ変換回路部１３とを具備する。
【００２６】上記２個のラダー抵抗型ＤＡ変換回路部１
１、１２は、それぞれ前記デジタルコード入力Ｂ０〜Ｂ
９のうちの上位ｉ（１≦ｉ＜ｎ、本例ではｉ＝６）ビッ
トＢ４〜Ｂ９が１ビットのオフセット入力とともに入力
し、これをＤＡ変換し、それぞれのＤＡ変換出力を対応
して第１のノード１１ａおよび第２のノード１２ａに出
力する役割を有する。
１、１２は、それぞれ前記デジタルコード入力Ｂ０〜Ｂ
９のうちの上位ｉ（１≦ｉ＜ｎ、本例ではｉ＝６）ビッ
トＢ４〜Ｂ９が１ビットのオフセット入力とともに入力
し、これをＤＡ変換し、それぞれのＤＡ変換出力を対応
して第１のノード１１ａおよび第２のノード１２ａに出
力する役割を有する。
【００２７】この場合、オフセット入力は、上記ｉビッ
ト入力のうちの最下位ビットＢ４と同じ影響をＤＡ変換
出力に及ぼす（最下位ビットと同じ重みを有する）もの
であり、第１のラダー抵抗方式ＤＡ変換回路部１１に入
力するオフセット入力ＢＲofs は電源電圧Ｖcc（本例で
は５Ｖ）に固定されており、第２のラダー抵抗方式ＤＡ
変換回路部１２に入力するオフセット入力ＢＬofs は接
地電位Ｖss（０Ｖ）に固定されている。
ト入力のうちの最下位ビットＢ４と同じ影響をＤＡ変換
出力に及ぼす（最下位ビットと同じ重みを有する）もの
であり、第１のラダー抵抗方式ＤＡ変換回路部１１に入
力するオフセット入力ＢＲofs は電源電圧Ｖcc（本例で
は５Ｖ）に固定されており、第２のラダー抵抗方式ＤＡ
変換回路部１２に入力するオフセット入力ＢＬofs は接
地電位Ｖss（０Ｖ）に固定されている。
【００２８】これにより、第１のノード１１ａおよび第
２のノード１２ａのＤＡ変換出力は前記ｉビットＢ４〜
Ｂ９に応じて電圧レベルが決まり、かつ、第１のノード
１１ａのＤＡ変換出力は常に第２のノード１２ａのＤＡ
変換出力より高くなり、その電位差は上記ｉビット入力
のうちの最下位ビットＢ４の重みに対応する大きさにな
る。
２のノード１２ａのＤＡ変換出力は前記ｉビットＢ４〜
Ｂ９に応じて電圧レベルが決まり、かつ、第１のノード
１１ａのＤＡ変換出力は常に第２のノード１２ａのＤＡ
変換出力より高くなり、その電位差は上記ｉビット入力
のうちの最下位ビットＢ４の重みに対応する大きさにな
る。
【００２９】つまり、前記オフセット入力のＶccとＶss
との電位差が上記ｉビット入力Ｂ４〜Ｂ９にしたがって
２i等分されたうちの１つ分の大きさの電位差が第１の
ノード１１ａと第２のノード１２ａとの間に生じる。
との電位差が上記ｉビット入力Ｂ４〜Ｂ９にしたがって
２i等分されたうちの１つ分の大きさの電位差が第１の
ノード１１ａと第２のノード１２ａとの間に生じる。
【００３０】一方、前記抵抗ストリング方式ＤＡ変換回
路部１３は、前記デジタルコード入力Ｂ０〜Ｂ９のうち
の残りの下位ｊ（１≦ｊ＜ｎ、ｊ＝ｎ−ｉ、本例ではｊ
＝４）ビットＢ０〜Ｂ３をＤＡ変換する役割を有する。
路部１３は、前記デジタルコード入力Ｂ０〜Ｂ９のうち
の残りの下位ｊ（１≦ｊ＜ｎ、ｊ＝ｎ−ｉ、本例ではｊ
＝４）ビットＢ０〜Ｂ３をＤＡ変換する役割を有する。
【００３１】上記抵抗ストリング方式ＤＡ変換回路部１
３において、抵抗ストリング１４は、前記第１のノード
１１ａと第２のノード１２ａとの間にそれぞれの抵抗値
が等しい２j個の抵抗素子Ｒstr が直列に接続されたも
のであり、抵抗ストリング１４による２j−１個の電圧
分割ノードには、第２のノード１２ａから第１のノード
１１ａに向かって順に一定間隔で大きくなる電圧が生成
される。
３において、抵抗ストリング１４は、前記第１のノード
１１ａと第２のノード１２ａとの間にそれぞれの抵抗値
が等しい２j個の抵抗素子Ｒstr が直列に接続されたも
のであり、抵抗ストリング１４による２j−１個の電圧
分割ノードには、第２のノード１２ａから第１のノード
１１ａに向かって順に一定間隔で大きくなる電圧が生成
される。
【００３２】なお、上記抵抗ストリング１４は、それぞ
れの抵抗値が等しい２j−１個の抵抗素子Ｒstr の両端
に、上記抵抗素子Ｒstr の抵抗値の１／２の抵抗値を有
する２個の抵抗素子が接続される場合もある。
れの抵抗値が等しい２j−１個の抵抗素子Ｒstr の両端
に、上記抵抗素子Ｒstr の抵抗値の１／２の抵抗値を有
する２個の抵抗素子が接続される場合もある。
【００３３】選択回路１５は、上記第２のノード１２
ａ、抵抗ストリング１４の各電圧分割ノード、第１のノ
ード１１ａの電圧を選択的に取り出す（本例では、抵抗
ストリング１４の各電圧分割ノード、第１のノード１１
ａの電圧を選択的に取り出す）ものであり、上記各ノー
ドに対応して各一端が接続され、各他端が電圧出力端２
０に共通に接続されてなる複数（２j個）のスイッチ回
路ＳＷが用いられている。上記複数のスイッチ回路ＳＷ
は、前記ｊビットのデジタル信号入力Ｂ０〜Ｂ３がデコ
ーダ回路１６によりデコードされた出力により択一的に
オン状態に制御される。
ａ、抵抗ストリング１４の各電圧分割ノード、第１のノ
ード１１ａの電圧を選択的に取り出す（本例では、抵抗
ストリング１４の各電圧分割ノード、第１のノード１１
ａの電圧を選択的に取り出す）ものであり、上記各ノー
ドに対応して各一端が接続され、各他端が電圧出力端２
０に共通に接続されてなる複数（２j個）のスイッチ回
路ＳＷが用いられている。上記複数のスイッチ回路ＳＷ
は、前記ｊビットのデジタル信号入力Ｂ０〜Ｂ３がデコ
ーダ回路１６によりデコードされた出力により択一的に
オン状態に制御される。
【００３４】つまり、前記ｉビットＢ４〜Ｂ９の内容に
応じてそれぞれの電圧レベルが決まる第１のノード１１
ａと第２のノード１２ａとの間の電位差が前記ｊビット
Ｂ０〜Ｂ３により２j等分された中で、上記ｊビットの
内容に応じたノードの電圧が選択されて出力される。結
果として、オフセット入力ＢＲofs の電圧Ｖccが２n等
分された中でｎビットの内容に応じた電圧が出力され
る。
応じてそれぞれの電圧レベルが決まる第１のノード１１
ａと第２のノード１２ａとの間の電位差が前記ｊビット
Ｂ０〜Ｂ３により２j等分された中で、上記ｊビットの
内容に応じたノードの電圧が選択されて出力される。結
果として、オフセット入力ＢＲofs の電圧Ｖccが２n等
分された中でｎビットの内容に応じた電圧が出力され
る。
【００３５】即ち、上記第１の実施の形態のＤＡ変換回
路は、ｎビットのデジタルコード入力のうちの上位ｉビ
ットのＤＡ変換を受け持つラダー抵抗方式ＤＡ変換回路
部１１、１２と下位ｊビットのＤＡ変換を受け持つスト
リング抵抗方式ＤＡ変換回路部１３とで結果としてｎビ
ットのＤＡ変換を行うことが可能になる。
路は、ｎビットのデジタルコード入力のうちの上位ｉビ
ットのＤＡ変換を受け持つラダー抵抗方式ＤＡ変換回路
部１１、１２と下位ｊビットのＤＡ変換を受け持つスト
リング抵抗方式ＤＡ変換回路部１３とで結果としてｎビ
ットのＤＡ変換を行うことが可能になる。
【００３６】従って、ラダー抵抗方式ＤＡ変換回路部１
１、１２およびストリング抵抗方式ＤＡ変換回路部１３
をそれぞれｎビット入力に比べて変換ビット数が少ない
ｉビットおよびｊビットに対応するように構成できるよ
うになるので、精度・パターン面積の問題が生じにく
い。
１、１２およびストリング抵抗方式ＤＡ変換回路部１３
をそれぞれｎビット入力に比べて変換ビット数が少ない
ｉビットおよびｊビットに対応するように構成できるよ
うになるので、精度・パターン面積の問題が生じにく
い。
【００３７】結果として、変換ビット数が多いＤＡ変換
回路を実現する場合に、ラダー抵抗方式ＤＡ変換回路単
体あるいはストリング抵抗方式ＤＡ変換回路単体で構成
する場合と比べて、所望のアナログ電圧を高精度で出力
でき、小さなパターン面積で実現することが可能にな
る。
回路を実現する場合に、ラダー抵抗方式ＤＡ変換回路単
体あるいはストリング抵抗方式ＤＡ変換回路単体で構成
する場合と比べて、所望のアナログ電圧を高精度で出力
でき、小さなパターン面積で実現することが可能にな
る。
【００３８】ところで、図２は、図１のＤＡ変換回路の
ｎビット入力の大きさとＤＡ変換出力Ｖout との関係に
不都合が生じた場合の一例を示す。ここで、図２中の実
線は、ｉビット入力Ｂ４〜Ｂ９の内容が大きくなるにつ
れて第２のノード１２ａのＤＡ変換出力がステップ状に
変化する様子の一例を示しており、図２中の点線は、ｉ
ビット入力Ｂ４〜Ｂ９の内容が大きくなるにつれて第１
のノード１１ａのＤＡ変換出力がステップ状に変化する
様子の一例を示しており、図２中の矢印線は、ｊビット
入力Ｂ０〜Ｂ３の内容が大きくなるにつれてＤＡ変換出
力Ｖout が順次大きくなる様子の一例を示している。
ｎビット入力の大きさとＤＡ変換出力Ｖout との関係に
不都合が生じた場合の一例を示す。ここで、図２中の実
線は、ｉビット入力Ｂ４〜Ｂ９の内容が大きくなるにつ
れて第２のノード１２ａのＤＡ変換出力がステップ状に
変化する様子の一例を示しており、図２中の点線は、ｉ
ビット入力Ｂ４〜Ｂ９の内容が大きくなるにつれて第１
のノード１１ａのＤＡ変換出力がステップ状に変化する
様子の一例を示しており、図２中の矢印線は、ｊビット
入力Ｂ０〜Ｂ３の内容が大きくなるにつれてＤＡ変換出
力Ｖout が順次大きくなる様子の一例を示している。
【００３９】前記２個のラダー抵抗方式ＤＡ変換回路部
１１、１２のＤＡ変換特性が理想的であれば、ｉビット
入力Ｂ４〜Ｂ９のデジタル値（２ａ＋１）に対応する第
１のノード１１ａのＤＡ変換出力とデジタル値（２ａ＋
２）に対応する第２のノード１２ａのＤＡ変換出力とが
等しくなり、入力範囲内の全ての領域で単調増加性が確
保される。
１１、１２のＤＡ変換特性が理想的であれば、ｉビット
入力Ｂ４〜Ｂ９のデジタル値（２ａ＋１）に対応する第
１のノード１１ａのＤＡ変換出力とデジタル値（２ａ＋
２）に対応する第２のノード１２ａのＤＡ変換出力とが
等しくなり、入力範囲内の全ての領域で単調増加性が確
保される。
【００４０】しかし、ラダー抵抗方式ＤＡ変換回路部１
１、１２の抵抗素子の抵抗値Ｒ、２Ｒは製造プロセスに
より微妙に変動することがあり、２個のラダー抵抗方式
ＤＡ変換回路部１１、１２の抵抗素子の抵抗値が相似的
に変動した場合には問題がないが、一方のラダー抵抗方
式ＤＡ変換回路部の抵抗素子の抵抗値のみが変動してＲ
−２Ｒの比率関係が崩れる場合がある。
１、１２の抵抗素子の抵抗値Ｒ、２Ｒは製造プロセスに
より微妙に変動することがあり、２個のラダー抵抗方式
ＤＡ変換回路部１１、１２の抵抗素子の抵抗値が相似的
に変動した場合には問題がないが、一方のラダー抵抗方
式ＤＡ変換回路部の抵抗素子の抵抗値のみが変動してＲ
−２Ｒの比率関係が崩れる場合がある。
【００４１】この場合には、図２中の矢印線Ａで示すよ
うに、デジタル値（２ａ＋４）に対応する第１のノード
１１ａのＤＡ変換出力よりもデジタル値（２ａ＋５）に
対応する第２のノード１２ａのＤＡ変換出力が低くなっ
て単調増加性が崩れる現象が生じる。
うに、デジタル値（２ａ＋４）に対応する第１のノード
１１ａのＤＡ変換出力よりもデジタル値（２ａ＋５）に
対応する第２のノード１２ａのＤＡ変換出力が低くなっ
て単調増加性が崩れる現象が生じる。
【００４２】また、図２中の矢印線Ｂで示すように、デ
ジタル値（２ａ＋５）に対応する第１のノード１１ａの
ＤＡ変換出力よりもデジタル値（２ａ＋６）に対応する
第２のノード１２ａのＤＡ変換出力が著しく高くなって
出力不能な電圧範囲が拡大する現象が生じる。
ジタル値（２ａ＋５）に対応する第１のノード１１ａの
ＤＡ変換出力よりもデジタル値（２ａ＋６）に対応する
第２のノード１２ａのＤＡ変換出力が著しく高くなって
出力不能な電圧範囲が拡大する現象が生じる。
【００４３】このような性質はより高精度のＤＡ変換回
路を構成する場合には好ましくなく、製造プロセスによ
る抵抗値の変動や使用条件等に制約が生じる場合もあ
る。次に、上記したような特性に鑑みてより確実に単調
増加性を保証し、高精度のＤＡ変換回路を実現するため
のＤＡ変換制御方式（以下、馬とび制御方式と記す）を
説明する。
路を構成する場合には好ましくなく、製造プロセスによ
る抵抗値の変動や使用条件等に制約が生じる場合もあ
る。次に、上記したような特性に鑑みてより確実に単調
増加性を保証し、高精度のＤＡ変換回路を実現するため
のＤＡ変換制御方式（以下、馬とび制御方式と記す）を
説明する。
【００４４】図３は、本発明の第２の実施の形態に係る
複合型ＤＡ変換回路の一例を示している。図４（ａ）
は、図３中の２個のラダー抵抗方式ＤＡ変換回路部１
１、１２のｉビットのコード入力Ｂ４〜Ｂ９のうちの馬
とび制御を行うための最下位ビットＢ４およびオフセッ
ト入力ＢＲofs 、ＢＬofs の関係の一例を示す。
複合型ＤＡ変換回路の一例を示している。図４（ａ）
は、図３中の２個のラダー抵抗方式ＤＡ変換回路部１
１、１２のｉビットのコード入力Ｂ４〜Ｂ９のうちの馬
とび制御を行うための最下位ビットＢ４およびオフセッ
ト入力ＢＲofs 、ＢＬofs の関係の一例を示す。
【００４５】図５は、図３のＤＡ変換回路のｎビット入
力の大きさとＤＡ変換出力Ｖout との関係の一例を示
す。図３に示すＤＡ変換回路は、前記第１の実施の形態
のＤＡ変換回路と比べて、（１）２個のラダー抵抗方式
ＤＡ変換回路部１１、１２に対するオフセット入力ＢＲ
ofs 、ＢＬofs の与え方、（２）ストリング抵抗方式Ｄ
Ａ変換回路部１３の選択回路１３ａおよびデコーダ回路
１６ａの構成、（３）スタンバイモード制御回路３０が
付加されている点が異なり、これらの点について以下に
詳述し、その他は同じであるので第１の実施の形態のＤ
Ａ変換回路と同じ符号を付している。
力の大きさとＤＡ変換出力Ｖout との関係の一例を示
す。図３に示すＤＡ変換回路は、前記第１の実施の形態
のＤＡ変換回路と比べて、（１）２個のラダー抵抗方式
ＤＡ変換回路部１１、１２に対するオフセット入力ＢＲ
ofs 、ＢＬofs の与え方、（２）ストリング抵抗方式Ｄ
Ａ変換回路部１３の選択回路１３ａおよびデコーダ回路
１６ａの構成、（３）スタンバイモード制御回路３０が
付加されている点が異なり、これらの点について以下に
詳述し、その他は同じであるので第１の実施の形態のＤ
Ａ変換回路と同じ符号を付している。
【００４６】（１）第１のラダー抵抗方式ＤＡ変換回路
部１１に入力するオフセット入力ＢＲofs は、前記ｉビ
ット入力Ｂ４〜Ｂ９のうちの最下位ビットＢ４の反転信
号が用いられ、第２のラダー抵抗方式ＤＡ変換回路部１
２に入力するオフセット入力ＢＬofs は上記ｉビット入
力Ｂ４〜Ｂ９のうちの最下位ビットＢ４と同じ信号が用
いられている。これにより、ラダー抵抗方式ＤＡ変換回
路部１１、１２のｉビット入力Ｂ４〜Ｂ９の大きさとＤ
Ａ変換出力との関係は例えば図５中に示すようになる。
部１１に入力するオフセット入力ＢＲofs は、前記ｉビ
ット入力Ｂ４〜Ｂ９のうちの最下位ビットＢ４の反転信
号が用いられ、第２のラダー抵抗方式ＤＡ変換回路部１
２に入力するオフセット入力ＢＬofs は上記ｉビット入
力Ｂ４〜Ｂ９のうちの最下位ビットＢ４と同じ信号が用
いられている。これにより、ラダー抵抗方式ＤＡ変換回
路部１１、１２のｉビット入力Ｂ４〜Ｂ９の大きさとＤ
Ａ変換出力との関係は例えば図５中に示すようになる。
【００４７】即ち、第１のラダー抵抗方式ＤＡ変換回路
部の第１のノード１１ａのＤＡ変換出力は、ｉビット入
力のうちの最下位ビットＢ４が“０”の場合と“１”の
場合とで等しくなる。
部の第１のノード１１ａのＤＡ変換出力は、ｉビット入
力のうちの最下位ビットＢ４が“０”の場合と“１”の
場合とで等しくなる。
【００４８】また、第２のラダー抵抗方式ＤＡ変換回路
部の第２のノード１２ａのＤＡ変換出力は、ｉビット入
力のうちの最下位ビットＢ４が“０”の場合には前記第
１のノード１１ａのＤＡ変換出力より低く、上記最下位
ビットＢ４が“１”の場合には前記第１のノード１１ａ
のＤＡ変換出力よりも高くなる。
部の第２のノード１２ａのＤＡ変換出力は、ｉビット入
力のうちの最下位ビットＢ４が“０”の場合には前記第
１のノード１１ａのＤＡ変換出力より低く、上記最下位
ビットＢ４が“１”の場合には前記第１のノード１１ａ
のＤＡ変換出力よりも高くなる。
【００４９】つまり、第１のノード１１ａの電圧と第２
のノード１２ａの電圧とは常に異なり、ｉビット入力の
うちの最下位ビットＢ４の“０”、“１”に応じて第１
のノード１１ａのＤＡ変換出力と第２のノード１２ａの
ＤＡ変換出力との高低関係が逆転する。
のノード１２ａの電圧とは常に異なり、ｉビット入力の
うちの最下位ビットＢ４の“０”、“１”に応じて第１
のノード１１ａのＤＡ変換出力と第２のノード１２ａの
ＤＡ変換出力との高低関係が逆転する。
【００５０】（２）前記ストリング抵抗方式ＤＡ変換回
路部１３において、前記選択回路１３ａは、前記抵抗ス
トリング１４の各電圧分割ノード、第１のノード１１ａ
の電圧を選択的に取り出すための２j個のスイッチ回路
ＳＷ０〜ＳＷ１５のほかに、前記第２のノード１２ａの
電圧を選択的に取り出し得るように上記第２のノード１
２ａと前記電圧出力端２０との間に接続されたスイッチ
回路ＳＷＡが付加されている。
路部１３において、前記選択回路１３ａは、前記抵抗ス
トリング１４の各電圧分割ノード、第１のノード１１ａ
の電圧を選択的に取り出すための２j個のスイッチ回路
ＳＷ０〜ＳＷ１５のほかに、前記第２のノード１２ａの
電圧を選択的に取り出し得るように上記第２のノード１
２ａと前記電圧出力端２０との間に接続されたスイッチ
回路ＳＷＡが付加されている。
【００５１】また、前記デコーダ回路１６ａは、前記し
たようにｉビット入力のうちの最下位ビットＢ４の
“０”、“１”に応じて第１のノード１１ａのＤＡ変換
出力と第２のノード１２ａのＤＡ変換出力との高低関係
が逆転することに対応して、上記２個のノードのうちで
電圧基準側となるノードを切り換えるようなデコード出
力を生成するように、例えば図６に示すように構成され
ている。
たようにｉビット入力のうちの最下位ビットＢ４の
“０”、“１”に応じて第１のノード１１ａのＤＡ変換
出力と第２のノード１２ａのＤＡ変換出力との高低関係
が逆転することに対応して、上記２個のノードのうちで
電圧基準側となるノードを切り換えるようなデコード出
力を生成するように、例えば図６に示すように構成され
ている。
【００５２】つまり、図６に示すように、最下位ビット
信号Ｂ４が“０”の場合には、第１のデコーダ回路５１
群をデコード不能状態に制御し、最下位ビット信号Ｂ４
をインバータ回路５４により反転した信号“１”により
第２のデコーダ回路５２群をデコード可能状態に制御す
る。また、前記最下位ビット信号Ｂ４が“１”の場合に
は、第１のデコーダ回路５１群をデコード可能状態に制
御し、上記最下位ビット信号の反転信号“０”により第
２のデコーダ回路５２群をデコード不能状態に制御す
る。
信号Ｂ４が“０”の場合には、第１のデコーダ回路５１
群をデコード不能状態に制御し、最下位ビット信号Ｂ４
をインバータ回路５４により反転した信号“１”により
第２のデコーダ回路５２群をデコード可能状態に制御す
る。また、前記最下位ビット信号Ｂ４が“１”の場合に
は、第１のデコーダ回路５１群をデコード可能状態に制
御し、上記最下位ビット信号の反転信号“０”により第
２のデコーダ回路５２群をデコード不能状態に制御す
る。
【００５３】そして、第１のデコーダ回路５１群の出力
と第２のデコーダ回路５２群の出力とをオア回路５３群
により論理和をとって前記スイッチ回路ＳＷ０〜ＳＷ１
４制御用の出力を生成し、第１のデコーダ回路５１群の
出力の一部を前記スイッチ回路ＳＷＡ制御用の出力を生
成し、第２のデコーダ回路５２群の出力の一部を前記ス
イッチ回路ＳＷ１５制御用の出力を生成している。
と第２のデコーダ回路５２群の出力とをオア回路５３群
により論理和をとって前記スイッチ回路ＳＷ０〜ＳＷ１
４制御用の出力を生成し、第１のデコーダ回路５１群の
出力の一部を前記スイッチ回路ＳＷＡ制御用の出力を生
成し、第２のデコーダ回路５２群の出力の一部を前記ス
イッチ回路ＳＷ１５制御用の出力を生成している。
【００５４】この際、上記デコード出力よりストリング
抵抗方式ＤＡ変換回路部１３の抵抗ストリング１４から
電圧が取り出されるノードは、前記最下位ビットＢ４が
“０”の場合には第２のノード１２ａを始点として順番
が付与された所定番号の位置とすれば、前記最下位ビッ
トＢ４が“１”の場合には第１のノード１１ａを始点と
して順番が付与された所定番号の位置となるようにデコ
ードが行われる。
抵抗方式ＤＡ変換回路部１３の抵抗ストリング１４から
電圧が取り出されるノードは、前記最下位ビットＢ４が
“０”の場合には第２のノード１２ａを始点として順番
が付与された所定番号の位置とすれば、前記最下位ビッ
トＢ４が“１”の場合には第１のノード１１ａを始点と
して順番が付与された所定番号の位置となるようにデコ
ードが行われる。
【００５５】つまり、ストリング抵抗方式ＤＡ変換回路
部１３のデコーダ回路１６ａの入力（下位ｊビットＢ０
〜Ｂ３）が一定の状態においては、前記最下位ビットＢ
４が“０”の場合には第２のノード１２ａの電圧より高
いＤＡ変換電圧Ｖout が出力し、前記最下位ビットＢ４
が“１”の場合には第１のノード１１ａの電圧より高い
ＤＡ変換電圧Ｖout が出力する。
部１３のデコーダ回路１６ａの入力（下位ｊビットＢ０
〜Ｂ３）が一定の状態においては、前記最下位ビットＢ
４が“０”の場合には第２のノード１２ａの電圧より高
いＤＡ変換電圧Ｖout が出力し、前記最下位ビットＢ４
が“１”の場合には第１のノード１１ａの電圧より高い
ＤＡ変換電圧Ｖout が出力する。
【００５６】（３）前記スタンバイモード制御回路３０
は、通常動作モードにおいて前記ストリング抵抗方式Ｄ
Ａ変換回路部１３に定常電流が流れることに鑑み、スタ
ンバイモードおよびＤＡ変換回路を使用しない時に上記
定常電流（スタンバイ電流）を抑制するために設けられ
ている。即ち、通常動作モードにおいて、前記したよう
に２個のラダー抵抗方式ＤＡ変換回路部１１、１２に対
する入力が互いに異なることに伴い、前記第１のノード
１１ａの電圧と第２のノード１２ａの電圧とは常に異な
り、ストリング抵抗方式ＤＡ変換回路部１３に定常電流
が流れる。
は、通常動作モードにおいて前記ストリング抵抗方式Ｄ
Ａ変換回路部１３に定常電流が流れることに鑑み、スタ
ンバイモードおよびＤＡ変換回路を使用しない時に上記
定常電流（スタンバイ電流）を抑制するために設けられ
ている。即ち、通常動作モードにおいて、前記したよう
に２個のラダー抵抗方式ＤＡ変換回路部１１、１２に対
する入力が互いに異なることに伴い、前記第１のノード
１１ａの電圧と第２のノード１２ａの電圧とは常に異な
り、ストリング抵抗方式ＤＡ変換回路部１３に定常電流
が流れる。
【００５７】図３中、スタンバイ制御信号入力はスタン
バイモードにおいて活性状態“１”、通常動作モードに
おいて非活性状態“０”になるものとする。スタンバイ
モード制御信号と前記ｉビット入力Ｂ４〜Ｂ９のうちの
最下位ビット信号Ｂ４とが二入力のノア回路３１に入力
し、その出力が前記第１のラダー抵抗方式ＤＡ変換回路
部１１に対するオフセット入力ＢＲofs となる。
バイモードにおいて活性状態“１”、通常動作モードに
おいて非活性状態“０”になるものとする。スタンバイ
モード制御信号と前記ｉビット入力Ｂ４〜Ｂ９のうちの
最下位ビット信号Ｂ４とが二入力のノア回路３１に入力
し、その出力が前記第１のラダー抵抗方式ＤＡ変換回路
部１１に対するオフセット入力ＢＲofs となる。
【００５８】そして、スタンバイ制御信号がインバータ
回路３４により反転された信号と前記ｉビット入力Ｂ４
〜Ｂ９のうちの最下位ビット信号Ｂ４とが二入力のアン
ド回路３２に入力し、その出力が前記第１のラダー抵抗
方式ＤＡ変換回路部１１に対するコード入力ＢＲ４〜Ｂ
Ｒ９の一部（最下位ビットＢＲ４）になると共に、前記
第２のラダー抵抗方式ＤＡ変換回路部１２に対するオフ
セット入力ＢＬofs およびコード入力ＢＬ４〜ＢＬ９の
一部（最下位ビットＢＬ４）となる。
回路３４により反転された信号と前記ｉビット入力Ｂ４
〜Ｂ９のうちの最下位ビット信号Ｂ４とが二入力のアン
ド回路３２に入力し、その出力が前記第１のラダー抵抗
方式ＤＡ変換回路部１１に対するコード入力ＢＲ４〜Ｂ
Ｒ９の一部（最下位ビットＢＲ４）になると共に、前記
第２のラダー抵抗方式ＤＡ変換回路部１２に対するオフ
セット入力ＢＬofs およびコード入力ＢＬ４〜ＢＬ９の
一部（最下位ビットＢＬ４）となる。
【００５９】そして、スタンバイ制御信号の反転信号と
前記ｉビット入力Ｂ４〜Ｂ９のうちの最下位ビット信号
Ｂ４以外の各ビット信号Ｂ５〜Ｂ９とがそれぞれ二入力
のアンド回路３３に入力し、それぞれの出力が前記ラダ
ー抵抗方式ＤＡ変換回路部１１、１２に対するコード入
力の一部（最下位以外のビットＢＲ５〜ＢＲ９、ＢＬ５
〜ＢＬ９）となる。
前記ｉビット入力Ｂ４〜Ｂ９のうちの最下位ビット信号
Ｂ４以外の各ビット信号Ｂ５〜Ｂ９とがそれぞれ二入力
のアンド回路３３に入力し、それぞれの出力が前記ラダ
ー抵抗方式ＤＡ変換回路部１１、１２に対するコード入
力の一部（最下位以外のビットＢＲ５〜ＢＲ９、ＢＬ５
〜ＢＬ９）となる。
【００６０】これにより、スタンバイモード制御信号入
力が“１”（スタンバイ状態）の時には、第１のラダー
抵抗方式ＤＡ変換回路部１１に対するデジタル入力（コ
ード入力ＢＲ４〜ＢＲ９およびオフセット入力ＢＲofs
）の各ビットは全て“０”、同様に、第２のラダー抵
抗方式ＤＡ変換回路部１２に対するコード入力ＢＬ４〜
ＢＬ９およびオフセット入力ＢＬofs は全て“０”にな
り、前記第１のノード１１ａの電圧と第２のノード１２
ａの電圧とは等しくなり、ストリング抵抗方式ＤＡ変換
回路部１３に定常電流が流れなくなる。
力が“１”（スタンバイ状態）の時には、第１のラダー
抵抗方式ＤＡ変換回路部１１に対するデジタル入力（コ
ード入力ＢＲ４〜ＢＲ９およびオフセット入力ＢＲofs
）の各ビットは全て“０”、同様に、第２のラダー抵
抗方式ＤＡ変換回路部１２に対するコード入力ＢＬ４〜
ＢＬ９およびオフセット入力ＢＬofs は全て“０”にな
り、前記第１のノード１１ａの電圧と第２のノード１２
ａの電圧とは等しくなり、ストリング抵抗方式ＤＡ変換
回路部１３に定常電流が流れなくなる。
【００６１】なお、スタンバイモード制御信号入力が
“０”（通常動作モード）の時には、前記第１のラダー
抵抗方式ＤＡ変換回路部１１に対するデジタル入力と第
２のラダー抵抗方式ＤＡ変換回路部１２に対するデジタ
ル入力とは互いに異なる。
“０”（通常動作モード）の時には、前記第１のラダー
抵抗方式ＤＡ変換回路部１１に対するデジタル入力と第
２のラダー抵抗方式ＤＡ変換回路部１２に対するデジタ
ル入力とは互いに異なる。
【００６２】ここで、前記スタンバイモード制御回路３
０の回路構成を変更して、前記スタンバイモード制御信
号入力が“１”（スタンバイ状態）の時に、第１のラダ
ー抵抗方式ＤＡ変換回路部１１に対するデータ入力の各
ビットおよび第２のラダー抵抗方式ＤＡ変換回路部１２
に対するデータ入力の各ビットが全て“１”になるよう
にした場合でも、上記と同様にストリング抵抗方式ＤＡ
変換回路部１３に定常電流が流れなくなる。
０の回路構成を変更して、前記スタンバイモード制御信
号入力が“１”（スタンバイ状態）の時に、第１のラダ
ー抵抗方式ＤＡ変換回路部１１に対するデータ入力の各
ビットおよび第２のラダー抵抗方式ＤＡ変換回路部１２
に対するデータ入力の各ビットが全て“１”になるよう
にした場合でも、上記と同様にストリング抵抗方式ＤＡ
変換回路部１３に定常電流が流れなくなる。
【００６３】なお、前記したように馬とび制御を行う
際、図４（ａ）に示した第１のラダー抵抗方式ＤＡ変換
回路部１１の最下位ビット入力ＢＲ４とオフセット入力
ＢＲofs との関係は、互いに反転した信号であればよ
く、図４（ｂ）乃至図４（ｄ）に示すように変更しても
よい。
際、図４（ａ）に示した第１のラダー抵抗方式ＤＡ変換
回路部１１の最下位ビット入力ＢＲ４とオフセット入力
ＢＲofs との関係は、互いに反転した信号であればよ
く、図４（ｂ）乃至図４（ｄ）に示すように変更しても
よい。
【００６４】図４（ｂ）は、ｉビットのデジタル入力の
最下位ビットＢ４の反転信号をＢＲ４として用い、上記
最下位ビットＢ４をＢＲofs として用いた場合を示して
いる。 つまり、図４（ａ）および図４（ｂ）は、ｉビ
ットのデジタル入力の最下位ビットＢ４の“０”、
“１”に対応して“０”、“１”または“１”、“０”
をオフセット入力ＢＲofs として入力している。
最下位ビットＢ４の反転信号をＢＲ４として用い、上記
最下位ビットＢ４をＢＲofs として用いた場合を示して
いる。 つまり、図４（ａ）および図４（ｂ）は、ｉビ
ットのデジタル入力の最下位ビットＢ４の“０”、
“１”に対応して“０”、“１”または“１”、“０”
をオフセット入力ＢＲofs として入力している。
【００６５】図４（ｃ）は、ｉビットのデジタル入力の
最下位ビットＢ４が“１”、“０”のいずれであって
も、ＢＲ４を“１”、ＢＲofs を“０”にした場合を示
しており、図４（ｄ）は、ｉビットのデジタル入力の最
下位ビットＢ４が“１”、“０”のいずれであっても、
ＢＲ４を“０”、ＢＲofs を“１”にした場合を示して
いる。
最下位ビットＢ４が“１”、“０”のいずれであって
も、ＢＲ４を“１”、ＢＲofs を“０”にした場合を示
しており、図４（ｄ）は、ｉビットのデジタル入力の最
下位ビットＢ４が“１”、“０”のいずれであっても、
ＢＲ４を“０”、ＢＲofs を“１”にした場合を示して
いる。
【００６６】つまり、図４（ｃ）および図４（ｄ）は、
ｉビットのデジタル入力の最下位ビットＢ４の“０”、
“１”に関係なく“０”または“１”をオフセット入力
ＢＲofs として入力している。
ｉビットのデジタル入力の最下位ビットＢ４の“０”、
“１”に関係なく“０”または“１”をオフセット入力
ＢＲofs として入力している。
【００６７】図７は、本発明の第３の実施の形態に係る
複合型ＤＡ変換回路の一例を示している。図７に示すＤ
Ａ変換回路は、前記第１の実施の形態のＤＡ変換回路と
比べて、２個のラダー抵抗方式ＤＡ変換回路部１１、１
２に対するコード入力およびオフセット入力の与え方が
異なり、その他は同じであるので第１の実施の形態のＤ
Ａ変換回路と同じ符号を付している。
複合型ＤＡ変換回路の一例を示している。図７に示すＤ
Ａ変換回路は、前記第１の実施の形態のＤＡ変換回路と
比べて、２個のラダー抵抗方式ＤＡ変換回路部１１、１
２に対するコード入力およびオフセット入力の与え方が
異なり、その他は同じであるので第１の実施の形態のＤ
Ａ変換回路と同じ符号を付している。
【００６８】即ち、第１のラダー抵抗方式ＤＡ変換回路
部１１に対するコード入力ＢＲ４〜ＢＲ９のうち、上位
の例えば２ビットＢＲ８、ＢＲ９が“１”に固定されて
おり、コード入力の残りのビットＢＲ５、ＢＲ６および
オフセット入力ＢＲofs が任意に与えられる。
部１１に対するコード入力ＢＲ４〜ＢＲ９のうち、上位
の例えば２ビットＢＲ８、ＢＲ９が“１”に固定されて
おり、コード入力の残りのビットＢＲ５、ＢＲ６および
オフセット入力ＢＲofs が任意に与えられる。
【００６９】同様に、第２のラダー抵抗方式ＤＡ変換回
路部１２に対するコード入力ＢＬ４〜ＢＬ９のうち、上
位の例えば２ビットＢＬ８、ＢＬ９が“０”に固定され
ており、コード入力の残りのビットＢＬ５、ＢＬ６およ
びオフセット入力ＢＬofs が任意に与えられる。
路部１２に対するコード入力ＢＬ４〜ＢＬ９のうち、上
位の例えば２ビットＢＬ８、ＢＬ９が“０”に固定され
ており、コード入力の残りのビットＢＬ５、ＢＬ６およ
びオフセット入力ＢＬofs が任意に与えられる。
【００７０】このように２個のラダー抵抗方式ＤＡ変換
回路部１１、１２に対する入力のうちで制御する必要の
ないビット以外のビット（ＢＲ８、ＢＲ９、ＢＲofs
）、（ＢＬ８、ＢＬ９、ＢＬofs ）をラダー抵抗方式
ＤＡ変換回路部毎に独立に制御することにより、第１の
ノード１１ａと第２のノード１２ａとの間の電圧差（ス
トリング抵抗方式ＤＡ変換回路部１３の出力可能な電圧
範囲）を任意に決定することが可能になる。
回路部１１、１２に対する入力のうちで制御する必要の
ないビット以外のビット（ＢＲ８、ＢＲ９、ＢＲofs
）、（ＢＬ８、ＢＬ９、ＢＬofs ）をラダー抵抗方式
ＤＡ変換回路部毎に独立に制御することにより、第１の
ノード１１ａと第２のノード１２ａとの間の電圧差（ス
トリング抵抗方式ＤＡ変換回路部１３の出力可能な電圧
範囲）を任意に決定することが可能になる。
【００７１】この際、ＤＡ変換回路全体のＤＡ変換出力
の変化範囲に占めるストリング抵抗方式ＤＡ変換回路部
１３のＤＡ変換出力の変化範囲の割合が相対的に大きく
なるので、変換精度の向上が見込まれる。
の変化範囲に占めるストリング抵抗方式ＤＡ変換回路部
１３のＤＡ変換出力の変化範囲の割合が相対的に大きく
なるので、変換精度の向上が見込まれる。
【００７２】従って、ストリング抵抗方式ＤＡ変換回路
部１３の出力可能な電圧範囲が予め判明している場合と
か、上記判明している電圧範囲以外を出力禁止にする場
合に有効である。
部１３の出力可能な電圧範囲が予め判明している場合と
か、上記判明している電圧範囲以外を出力禁止にする場
合に有効である。
【００７３】図８は、本発明の第４の実施の形態に係る
複合型ＤＡ変換回路の一例を示している。図８に示すＤ
Ａ変換回路は、前記第１の実施の形態のＤＡ変換回路と
比べて、２個のラダー抵抗方式ＤＡ変換回路部に対する
コード入力およびオフセット入力の与え方として、第１
のラダー抵抗方式ＤＡ変換回路部１１に対する入力の大
きさが第２のラダー抵抗方式ＤＡ変換回路部１２に対す
る入力の大きさの例えば２倍になるように設定されてい
る点が異なり、その他は同じであるので第１の実施の形
態のＤＡ変換回路と同じ符号を付している。
複合型ＤＡ変換回路の一例を示している。図８に示すＤ
Ａ変換回路は、前記第１の実施の形態のＤＡ変換回路と
比べて、２個のラダー抵抗方式ＤＡ変換回路部に対する
コード入力およびオフセット入力の与え方として、第１
のラダー抵抗方式ＤＡ変換回路部１１に対する入力の大
きさが第２のラダー抵抗方式ＤＡ変換回路部１２に対す
る入力の大きさの例えば２倍になるように設定されてい
る点が異なり、その他は同じであるので第１の実施の形
態のＤＡ変換回路と同じ符号を付している。
【００７４】即ち、第１のラダー抵抗方式ＤＡ変換回路
部１１に対して上位５ビットＢＲ５〜ＢＲ９の入力とし
てコード入力Ｂ４〜Ｂ８が与えられ、最下位ビットＢＲ
４の入力およびオフセット入力ＢＲofs が“０”に固定
されている。これに対して、第２のラダー抵抗方式ＤＡ
変換回路部１２に対して最上位ビットＢＬ９の入力が
“０”に固定され、最上位ビット以外の残り５ビットＢ
Ｌ４〜ＢＬ８の入力としてコード入力Ｂ４〜Ｂ８が与え
られ、オフセット入力ＢＬofs が“０”に固定されてい
る。
部１１に対して上位５ビットＢＲ５〜ＢＲ９の入力とし
てコード入力Ｂ４〜Ｂ８が与えられ、最下位ビットＢＲ
４の入力およびオフセット入力ＢＲofs が“０”に固定
されている。これに対して、第２のラダー抵抗方式ＤＡ
変換回路部１２に対して最上位ビットＢＬ９の入力が
“０”に固定され、最上位ビット以外の残り５ビットＢ
Ｌ４〜ＢＬ８の入力としてコード入力Ｂ４〜Ｂ８が与え
られ、オフセット入力ＢＬofs が“０”に固定されてい
る。
【００７５】これにより、第１のノード１１ａの電圧が
第２のノード１２ａの電圧の２倍になり、５ビットのコ
ード入力Ｂ４〜Ｂ８が大きくなるほど第１のノード１１
ａの電圧と第２のノード１２ａの電圧との間の電圧差が
大きくなる。換言すれば、コード入力Ｂ４〜Ｂ８の大き
さとＤＡ変換出力Ｖout との対応関係として二乗特性を
持たせることが可能になるので、ＤＡ変換出力Ｖout に
より制御される装置の特性によっては都合が良い場合が
ある。
第２のノード１２ａの電圧の２倍になり、５ビットのコ
ード入力Ｂ４〜Ｂ８が大きくなるほど第１のノード１１
ａの電圧と第２のノード１２ａの電圧との間の電圧差が
大きくなる。換言すれば、コード入力Ｂ４〜Ｂ８の大き
さとＤＡ変換出力Ｖout との対応関係として二乗特性を
持たせることが可能になるので、ＤＡ変換出力Ｖout に
より制御される装置の特性によっては都合が良い場合が
ある。
【００７６】なお、コード入力の大きさとＤＡ変換出力
との対応関係として直線性以外の特性を持たせるために
は、上記したように２個のラダー抵抗方式ＤＡ変換回路
部に対するコード入力およびオフセット入力の与え方を
ずらすしたり、セグメント抵抗方式ＤＡ変換回路部にお
けるセグメント抵抗の抵抗素子の各抵抗値の大きさ関係
を調節することにより可能になる。
との対応関係として直線性以外の特性を持たせるために
は、上記したように２個のラダー抵抗方式ＤＡ変換回路
部に対するコード入力およびオフセット入力の与え方を
ずらすしたり、セグメント抵抗方式ＤＡ変換回路部にお
けるセグメント抵抗の抵抗素子の各抵抗値の大きさ関係
を調節することにより可能になる。
【００７７】
【発明の効果】上述したように本発明のＤＡ変換回路に
よれば、変換ビット数が多い場合でも所望のアナログ電
圧を高精度で出力でき、小さなパターン面積で実現する
ことができる。
よれば、変換ビット数が多い場合でも所望のアナログ電
圧を高精度で出力でき、小さなパターン面積で実現する
ことができる。
【図１】 本発明の第１の実施の形態に係る複合型ＤＡ
変換回路の一例を示す回路図。
変換回路の一例を示す回路図。
【図２】 図１のＤＡ変換回路のｎビット入力の大きさ
とＤＡ変換出力との関係に不都合が生じた場合の一例を
示す特性図。
とＤＡ変換出力との関係に不都合が生じた場合の一例を
示す特性図。
【図３】 本発明の第２の実施の形態に係る複合型ＤＡ
変換回路の一例を示す回路図。
変換回路の一例を示す回路図。
【図４】 図３中のラダー抵抗方式ＤＡ変換回路部のｉ
ビットのコード入力のうちの最下位ビットおよびオフセ
ット入力の関係を示す図。
ビットのコード入力のうちの最下位ビットおよびオフセ
ット入力の関係を示す図。
【図５】 図３のラダー抵抗方式ＤＡ変換回路部のｉビ
ット入力の大きさとＤＡ変換出力との関係の一例を示す
図。
ット入力の大きさとＤＡ変換出力との関係の一例を示す
図。
【図６】 図３中のストリング抵抗方式ＤＡ変換回路の
選択回路のデコーダ回路の一例を示す回路図。
選択回路のデコーダ回路の一例を示す回路図。
【図７】 本発明の第３の実施の形態に係る複合型ＤＡ
変換回路の一例を示す回路図。
変換回路の一例を示す回路図。
【図８】 本発明の第４の実施の形態に係る複合型ＤＡ
変換回路の一例を示す回路図。
変換回路の一例を示す回路図。
【図９】 従来の６ビット用のラダー抵抗方式ＤＡ変換
回路の一例を示す回路図。
回路の一例を示す回路図。
【図１０】 従来のラダー抵抗方式ＤＡ変換回路の単調
増加性を保証可能な範囲内における抵抗素子の抵抗値２
Ｒの誤差とデジタルコード入力のビット数ｎとの関係を
示す特性図。
増加性を保証可能な範囲内における抵抗素子の抵抗値２
Ｒの誤差とデジタルコード入力のビット数ｎとの関係を
示す特性図。
【図１１】 従来の１０ビット用のストリング抵抗方式
ＤＡ変換回路の一例を示す回路図。
ＤＡ変換回路の一例を示す回路図。
【符号の説明】 ２０…電圧出力端、Ｂ０〜Ｂ９…デジタルコード入力、
Ｂ４〜Ｂ９…上位ｉビット、Ｂ０〜Ｂ３…下位ｊビッ
ト、ＢＲofs 、ＢＬofs …オフセット入力、１１…第１
のラダー抵抗方式ＤＡ変換回路部、１２…第２のラダー
抵抗方式ＤＡ変換回路部、１１ａ…第１のノード、１２
ａ…第２のノード、１３…ストリング抵抗方式ＤＡ変換
回路部、１４…抵抗ストリング、Ｒstr …抵抗素子、１
５…選択回路、ＳＷ、ＳＷＡ、ＳＷ０〜ＳＷ１５…スイ
ッチ回路、１６、１６ａ…デコーダ回路、２０…ＤＡ変
換出力端子、３０…スタンバイモード制御回路。
Ｂ４〜Ｂ９…上位ｉビット、Ｂ０〜Ｂ３…下位ｊビッ
ト、ＢＲofs 、ＢＬofs …オフセット入力、１１…第１
のラダー抵抗方式ＤＡ変換回路部、１２…第２のラダー
抵抗方式ＤＡ変換回路部、１１ａ…第１のノード、１２
ａ…第２のノード、１３…ストリング抵抗方式ＤＡ変換
回路部、１４…抵抗ストリング、Ｒstr …抵抗素子、１
５…選択回路、ＳＷ、ＳＷＡ、ＳＷ０〜ＳＷ１５…スイ
ッチ回路、１６、１６ａ…デコーダ回路、２０…ＤＡ変
換出力端子、３０…スタンバイモード制御回路。
Claims (11)
- 【請求項１】 ｎビットのデジタルコード入力のうちの
上位ｉ（ｉ＜ｎ）ビットのコードが上記ｉビット入力の
うちの最下位ビットの重みを有する１ビットのオフセッ
ト入力とともに入力し、これをＤＡ変換して第１のノー
ドにＤＡ変換電圧を出力する第１のラダー抵抗方式ＤＡ
変換回路部と、同じく前記ｎビットのデジタルコード入
力のうちの上位ｉ（ｉ＜ｎ）ビットが１ビットのオフセ
ット入力とともに入力し、これをＤＡ変換して第２のノ
ードに前記第１のノードのＤＡ変換電圧とは異なる値の
ＤＡ変換電圧を出力する第２のラダー抵抗方式ＤＡ変換
回路部と、上記２個のラダー抵抗方式ＤＡ変換回路部の
第１のノード・第２のノード間に挿入接続され、前記ｎ
ビットのデジタルコード入力のうちの残りの下位ｊ（ｊ
＜ｎ、ｊ＝ｎ−ｉ）ビットをＤＡ変換するストリング抵
抗方式ＤＡ変換回路部とを具備することを特徴とするデ
ジタル・アナログ変換回路。 - 【請求項２】 請求項１記載のデジタル・アナログ変換
回路において、前記ストリング抵抗方式ＤＡ変換回路部
は、前記第１のノード・第２のノード間にそれぞれの抵
抗値が等しい２j個の抵抗素子が直列に接続された抵抗
ストリングと、上記第１のノードの電圧および抵抗スト
リングの各抵抗素子間接続ノードの電圧および第２のノ
ードの電圧を選択的に取り出す選択回路とを具備するこ
とを特徴とするデジタル・アナログ変換回路。 - 【請求項３】 請求項１記載のデジタル・アナログ変換
回路において、前記第１のラダー抵抗方式ＤＡ変換回路
部のオフセット入力は、所定の第１の電圧に固定されて
おり、第２のラダー抵抗方式ＤＡ変換回路部のオフセッ
ト入力は所定の第２の電圧に固定されていることを特徴
とするデジタル・アナログ変換回路。 - 【請求項４】 請求項１記載のデジタル・アナログ変換
回路において、前記第１のラダー抵抗方式ＤＡ変換回路
部の最下位ビット入力およびオフセット入力として互い
に反転した信号が入力し、第２のラダー抵抗方式ＤＡ変
換回路部の最下位ビット入力およびオフセット入力とし
て互いに同じ信号が入力し、前記ストリング抵抗方式Ｄ
Ａ変換回路部は、前記ｉビット入力のうちの最下位ビッ
トの“０”、“１”に応じて前記第１のノードのＤＡ変
換出力と第２のノードのＤＡ変換出力との高低関係が逆
転することに対応して上記２個のノードのうちの電圧基
準側となるノードが切り換えられたＤＡ変換電圧を出力
することを特徴とするデジタル・アナログ変換回路。 - 【請求項５】 請求項４記載のデジタル・アナログ変換
回路において、前記第１のラダー抵抗方式ＤＡ変換回路
部のオフセット入力として、前記ｉビット入力のうちの
最下位ビットの信号の“０”、“１”に対応して
“１”、“０”または“０”、“１”が入力することを
特徴とするデジタル・アナログ変換回路。 - 【請求項６】 請求項４記載のデジタル・アナログ変換
回路において、前記第１のラダー抵抗方式ＤＡ変換回路
部のオフセット入力として、前記ｉビット入力のうちの
最下位ビットの信号の“０”、“１”に関係なく“０”
または“１”が入力することを特徴とするデジタル・ア
ナログ変換回路。 - 【請求項７】 請求項１記載のデジタル・アナログ変換
回路において、前記第１のラダー抵抗方式ＤＡ変換回路
部に対するコード入力のうち上位の所定ビットが“１”
に固定され、コード入力の残りのビットおよびオフセッ
ト入力が任意に与えられ、前記第２のラダー抵抗方式Ｄ
Ａ変換回路部に対するコード入力のうち上位の所定ビッ
トが“０”に固定され、コード入力の残りのビットおよ
びオフセット入力が任意に与えられることを特徴とする
デジタル・アナログ変換回路。 - 【請求項８】 請求項１記載のデジタル・アナログ変換
回路において、前記第１のラダー抵抗方式ＤＡ変換回路
部に対する入力の大きさが第２のラダー抵抗方式ＤＡ変
換回路部に対する入力の大きさの整数倍になるように設
定されていることを特徴とするデジタル・アナログ変換
回路。 - 【請求項９】 請求項１乃至８のいずれかに１項に記載
のデジタル・アナログ変換回路において、前記２個のラ
ダー抵抗方式ＤＡ変換回路部の各入力として、通常動作
モードには互いに異なるデジタル入力を与え、スタンバ
イモードには各ビットが全て“０”のデジタル入力を与
えるように制御するスタンバイモード制御回路が付加さ
れていることを特徴とするデジタル・アナログ変換回
路。 - 【請求項１０】 請求項１乃至８のいずれかに１項に記
載のデジタル・アナログ変換回路において、前記２個の
ラダー抵抗方式ＤＡ変換回路部の各入力として、通常動
作モードには互いに異なるデジタル入力を与え、スタン
バイモードには各ビットが全て“１”のデジタル入力を
与えるように制御するスタンバイモード制御回路が付加
されていることを特徴とするデジタル・アナログ変換回
路。 - 【請求項１１】 請求項４乃至６、９のいずれか１項に
記載のデジタル・アナログ変換回路において、前記スタ
ンバイモード制御回路は、スタンバイモードにおいて活
性状態、通常動作モードにおいて非活性状態になるスタ
ンバイモード制御信号と前記ｉビット入力のうちの最下
位ビット信号とが入力し、出力を前記第１のラダー抵抗
方式ＤＡ変換回路部に対するオフセット入力として供給
する二入力のノア回路と、前記スタンバイモード制御信
号の反転信号と前記ｉビット入力のうちの最下位ビット
信号とが入力し、出力を前記第２のラダー抵抗方式ＤＡ
変換回路部に対するコード入力のうちの最下位ビット入
力およびオフセット入力として供給する第１のアンド回
路と、前記スタンバイモード制御信号の反転信号と前記
ｉビット入力のうちの最下位ビット以外の各ビット信号
とがそれぞれ入力し、それぞれの出力を前記２個のラダ
ー抵抗方式ＤＡ変換回路部に対するコード入力のうちの
最下位ビット以外の入力として供給する複数個の第２の
アンド回路とを有することを特徴とするデジタル・アナ
ログ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219019A JPH0964744A (ja) | 1995-08-28 | 1995-08-28 | デジタル・アナログ変換回路 |
| US08/703,183 US5714953A (en) | 1995-08-28 | 1996-08-26 | Composite digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219019A JPH0964744A (ja) | 1995-08-28 | 1995-08-28 | デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964744A true JPH0964744A (ja) | 1997-03-07 |
Family
ID=16728985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7219019A Pending JPH0964744A (ja) | 1995-08-28 | 1995-08-28 | デジタル・アナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5714953A (ja) |
| JP (1) | JPH0964744A (ja) |
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| US6469647B1 (en) | 1999-12-21 | 2002-10-22 | Matsushita Electric Industrial Co., Ltd. | High-precision D-A converter circuit |
| JP4630488B2 (ja) * | 2001-05-31 | 2011-02-09 | パナソニック株式会社 | デジタル・アナログ変換回路 |
| JP2022003830A (ja) * | 2017-06-21 | 2022-01-11 | テキサス インスツルメンツ インコーポレイテッド | セグメント化デジタル・アナログ変換器 |
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|---|---|---|---|---|
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| JP2001051661A (ja) * | 1999-08-16 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路および半導体装置 |
| JP4299419B2 (ja) * | 1999-11-08 | 2009-07-22 | 富士通マイクロエレクトロニクス株式会社 | デジタルアナログ変換回路 |
| KR100760935B1 (ko) * | 2001-02-19 | 2007-09-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 데이터 구동회로 |
| GB0108656D0 (en) * | 2001-04-06 | 2001-05-30 | Koninkl Philips Electronics Nv | Digital to analogue converter |
| US7504979B1 (en) * | 2006-08-21 | 2009-03-17 | National Semiconductor Corporation | System and method for providing an ultra low power scalable digital-to-analog converter (DAC) architecture |
| US8736592B2 (en) | 2010-01-18 | 2014-05-27 | Iml International | Digitally controlled voltage generator |
| JP5799751B2 (ja) * | 2011-01-31 | 2015-10-28 | ソニー株式会社 | 電圧発生回路、共振回路、通信装置、通信システム、ワイヤレス充電システム、電源装置、及び、電子機器 |
| US8487800B2 (en) * | 2011-11-14 | 2013-07-16 | Semtech Corporation | Resistive digital-to-analog conversion |
| US9614542B2 (en) * | 2014-12-17 | 2017-04-04 | Stmicroelectronics, Inc. | DAC with sub-DACs and related methods |
| CN111434041B (zh) * | 2017-12-21 | 2024-08-16 | 德州仪器公司 | 内插数/模转换器(dac) |
| US10218282B1 (en) * | 2018-05-31 | 2019-02-26 | Power Integrations, Inc. | Method and apparatus for sequencing outputs in a multi-output power converter system |
| US10855300B2 (en) * | 2019-03-29 | 2020-12-01 | Maxlinear, Inc. | Digital-to-analog converter |
| CN113131942A (zh) * | 2019-12-31 | 2021-07-16 | 圣邦微电子（北京）股份有限公司 | 一种数模转换器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456519A (ja) * | 1990-06-26 | 1992-02-24 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
-
1995
- 1995-08-28 JP JP7219019A patent/JPH0964744A/ja active Pending
-
1996
- 1996-08-26 US US08/703,183 patent/US5714953A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11218739A (ja) * | 1997-04-22 | 1999-08-10 | Matsushita Electric Ind Co Ltd | アクティブマトリクス型液晶表示装置の駆動回路 |
| US6469647B1 (en) | 1999-12-21 | 2002-10-22 | Matsushita Electric Industrial Co., Ltd. | High-precision D-A converter circuit |
| JP4630488B2 (ja) * | 2001-05-31 | 2011-02-09 | パナソニック株式会社 | デジタル・アナログ変換回路 |
| JP2022003830A (ja) * | 2017-06-21 | 2022-01-11 | テキサス インスツルメンツ インコーポレイテッド | セグメント化デジタル・アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5714953A (en) | 1998-02-03 |
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