JP2001051661A - Ｄ／ａ変換回路および半導体装置 - Google Patents

Ｄ／ａ変換回路および半導体装置

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Abstract

(57)【要約】 【課題】 液晶パネルを駆動する際の、液晶セルへの表
示データの書き込みの高精度化および高速化を図ること
のできるＤ／Ａ変換回路および半導体装置を提供するこ
とを目的とする。 【解決手段】本発明のＤ／Ａ変換回路は、スイッチｓｗ
Ｄを設けることによって、抵抗素子を通さずに供給され
た第１の電圧（本来の階調電圧に近い電圧）を出力線に
印加した後、出力線に抵抗素子を通して供給された第２
の電圧（本来の階調電圧）を印加することで電圧（本来
の階調電圧）の書き込み動作を高速にした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｄ／Ａ変換（デジ
タル／アナログ変換）回路に関する。特に、半導体装置
の駆動回路に用いられるＤ／Ａ変換回路に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
【０００３】
【従来の技術】最近安価なガラス基板上に半導体薄膜を
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型半導体表示装置（特にア
クティブマトリクス型液晶表示装置）の需要が高まって
きたことによる。
【０００４】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれＴＦＴが配置され、各画素電極に出入りする
電荷をＴＦＴのスイッチング機能により制御するもので
ある。
【０００５】その中でも、表示装置の高精細化、高画質
化に伴い、高速駆動が可能なデジタル駆動方式のアクテ
ィブマトリクス型液晶表示装置が注目されてきている。
【０００６】従来のデジタル駆動方式のアクティブマト
リクス型液晶表示装置を図１９に示す。従来のデジタル
駆動方式のアクティブマトリクス型液晶表示装置は、図
１９に示すようにソース信号線側シフトレジスタ１４０
１、デジタルデコーダのアドレス線（ａ〜ｄ）１４０
２、ラッチ回路（ＬＡＴ１）１４０３、ラッチ回路（Ｌ
ＡＴ２）１４０４、ラッチパルス線１４０５、Ｄ／Ａ変
換回路１４０６、階調電圧線１４０７、ソース信号線１
４０８、ゲイト信号線側シフトレジスタ１４０９、ゲイ
ト信号線（走査線）１４１０、および画素ＴＦＴ１４１
１などによって構成されている。ここでは、４ビットの
デジタル駆動方式のアクティブマトリクス型液晶表示装
置を例にとっている。なお、ラッチ回路（ＬＡＴ１およ
びＬＡＴ２）は、４個のラッチ回路が便宜上一まとめに
示されている。
【０００７】デジタルデコーダのアドレス線（ａ〜ｄ）
１４０２に供給されるデジタル信号（デジタル階調信
号）が、ソース信号線側シフトレジスタからのタイミン
グ信号によりＬＡＴ１群に順次書き込まれる。
【０００８】ＬＡＴ１群に対するデジタル信号の書き込
みが一通り終了するまでの時間は、１ライン期間と呼ば
れる。すなわち、一番左側のＬＡＴ１に対してデジタル
デコーダからのデジタル信号の書き込みが開始される時
点から、一番右側のＬＡＴ１に対してデジタルデコーダ
からのデジタル信号の書き込みが終了する時点までの時
間間隔が１ライン期間である。
【０００９】ＬＡＴ１群に対するデジタル信号の書き込
みが終了した後、ラッチ１群に書き込まれたデジタル信
号は、シフトレジスタの動作タイミングに合わせて、ラ
ッチパルス線にラッチパルスが流れた時にＬＡＴ２群に
一斉に送出され、書き込まれる。
【００１０】デジタル信号をＬＡＴ２群に送出し終えた
ＬＡＴ１群には、ソース信号線側シフトレジスタからの
信号により、再びデジタルデコーダに供給されるデジタ
ル信号の書き込みが順次行なわれる。
【００１１】この２順目の１ライン期間中には、２順目
の１ライン期間の開始に合わせてＬＡＴ２群に送出され
たデジタル信号に応じた電圧がソース信号線に供給され
る。ここで例に挙げている駆動回路は、デジタル信号の
階調電圧への変換を、Ｄ／Ａ変換回路によって１６本の
階調電圧線のうち、一つを選択することによって実行し
ている。
【００１２】選択された階調電圧は、１ライン期間の間
対応するソース信号線に供給される。ゲイト信号線側シ
フトレジスタからの走査信号によって対応するＴＦＴの
スイッチングが行われ、液晶分子が駆動される。
【００１３】上述した動作を走査線の数だけ繰り返すこ
とによって１画面（１フレーム）が形成される。一般
に、アクティブマトリクス型液晶表示装置装置では、１
秒間に６０フレームの画像の書き換えが行われている。
【００１４】
【発明が解決しようとする課題】ここで、上述したデジ
タル駆動回路に用いられている従来のＤ／Ａ変換回路を
説明する。図２０を参照する。
【００１５】従来の４ビットのＤ／Ａ変換回路は、複数
のスイッチ（ｓｗ０〜ｓｗ１５）および階調電圧線（Ｖ
０〜Ｖ１５）を備えている。ＬＡＴ２群から供給される
４ビットのデジタル信号によって複数のスイッチ（ｓｗ
０〜ｓｗ１５）のうち１つが選択され、選択されたスイ
ッチに接続されている階調電圧線からソース信号線１４
０７に電圧が供給される仕組みになっている。
【００１６】このようなＤ／Ａ変換回路が、１本のソー
ス信号線に対して実質的に１つ備えられている。
【００１７】ここで説明している従来の４ビットのＤ／
Ａ変換回路の場合、スイッチの数は１６個であり、階調
電圧線の数は１６本である。さらに、ビット数が増える
と、スイッチの数は指数関数的に増加していく。つま
り、ｎビットのデジタル信号を扱う従来のＤ／Ａ変換回
路においては、２n 個のスイッチが必要となってしま
う。したがって、実際のアクティブマトリクス型液晶表
示装置においては、スイッチの面積は大きく、駆動回路
全体の面積が大きくなってしまい、小型化の妨げの原因
の一つとなっている。
【００１８】また、従来用いられている４ビットのＤ／
Ａ変換回路の別の例を取りあげてみる。図２１を参照す
る。図２１に示されている４ビットのＤ／Ａ変換回路
は、先に説明した４ビットのＤ／Ａ変換回路と同じよう
に、ＬＡＴ２群から供給される４ビットのデジタル信号
によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１
つが選択され、選択されたスイッチに接続されている階
調電圧線からソース信号線に電圧が供給される仕組みに
なっている。
【００１９】図２１に示されるＤ／Ａ変換回路は、階調
電圧線の本数は、５本（Ｖ０〜Ｖ４）であり、先に説明
した図２０に示されるような４ビットのＤ／Ａ変換回路
よりも少ない。
【００２０】また、５本の階調電圧線（Ｖ０〜Ｖ４）に
は、Ｖ０〜Ｖ４間に印加される電圧を抵抗分割すること
によって、異なる電圧が供給されるようになっている。
また、最も高い電圧がＶ４に印加されており、最も低い
電圧がＶ０に印加されている。
【００２１】しかしながら、図２１に示されるＤ／Ａ変
換回路は、抵抗分割することによって抵抗が大きくな
り、液晶パネルへの十分な表示データの書き込み時間が
得られないという問題が生じていた。
【００２２】加えて、ビット数が増えると、素子抵抗お
よび配線抵抗が増加してしまう。
【００２３】また、半導体表示装置の高精細化のために
は、画素数の増加、つまりはソース信号線の増加が必要
となってくる。しかし、上述したように、ソース信号線
が増加すると、Ｄ／Ａ変換回路が占める面積や配線抵抗
および素子抵抗も増加することになり、このことが高精
細化への妨げの原因の一つとなっている。
【００２４】上述した理由により、液晶パネルを駆動す
る際の、液晶セルへの表示データの書き込みの高精度化
および高速化を図ることのできるＤ／Ａ変換回路および
半導体装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】本明細書で開示する発明
の構成は、入力されるｎビット（ｎは２以上の自然数）
のデジタル信号に対応する階調電圧が出力線に供給され
るＤ／Ａ変換回路であって、前記ｎビットのデジタル信
号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝
ｎ；ｘ、ｙは共に自然数）、前記ｎビットのデジタル信
号の上位ｘビットによって（２x ＋１）本の階調電圧線
のうち隣り合う２本の階調電圧線が選択され、選択され
た前記隣り合う２本の階調電圧線のうち、いずれか一方
の階調電圧線に印加された第１階調電圧が出力線に供給
された後、前記ｎビットのデジタル信号の下位ｙビット
によって、選択された前記隣り合う２本の階調電圧線の
電位差から２y 通りの第２階調電圧が作り出され、前記
２y 通りの第２階調電圧のうち、いずれか一つの第２階
調電圧が出力線に供給されることを特徴とするＤ／Ａ変
換回路である。
【００２６】また、他の発明の構成は、入力されるｎビ
ット（ｎは２以上の自然数）のデジタル信号に対応する
階調電圧が出力線に供給されるＤ／Ａ変換回路であっ
て、前記ｎビットのデジタル信号を上位ｘビットと下位
ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然
数）、前記ｎビットのデジタル信号の上位ｘビットによ
って（２x ＋１）本の階調電圧線のうち、第ｚおよび第
（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x；ｚ
は自然数）、選択された前記第ｚおよび第（ｚ＋１）の
階調電圧線のうち、いずれか一方の階調電圧線に印加さ
れた第１階調電圧が出力線に供給された後、前記ｎビッ
トのデジタル信号の下位ｙビットによって、選択された
前記第ｚおよび第（ｚ＋１）の階調電圧線の電位差か
ら、２y 通りの第２階調電圧が作り出され、前記２y 通
りの第２階調電圧のうち、いずれか一つの第２階調電圧
が出力線に供給されることを特徴とするＤ／Ａ変換回路
である。
【００２７】また、上記各構成において、前記Ｄ／Ａ変
換回路は、薄膜トランジスタを用いて絶縁基板上に形成
されることを特徴としている。
【００２８】また、上記各構成において、前記第１階調
電圧は、選択された前記隣り合う２本の階調電圧線のう
ち、もう一方の階調電圧線に印加された電圧値より低い
ことを特徴としている。
【００２９】また、他の発明の構成は、マトリクス状に
配置された複数のＴＦＴと、前記複数のＴＦＴを駆動す
るソース信号線側駆動回路とゲイト信号線側駆動回路
と、を備えた半導体装置であって、前期ソース信号線側
駆動回路は、入力されるｎビット（ｎは２以上の自然
数）のデジタル信号に対応する階調電圧が出力線に供給
されるＤ／Ａ変換回路を備えており、前記ｎビットのデ
ジタル信号を上位ｘビットと下位ｙビットとに分割し
（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビットの
デジタル信号の上位ｘビットによって（２x ＋１）本の
階調電圧線のうち隣り合う２本の階調電圧線が選択さ
れ、選択された前記隣り合う２本の階調電圧線のうち、
いずれか一方の階調電圧線に印加された第１階調電圧が
出力線に供給された後、前記ｎビットのデジタル信号の
下位ｙビットによって、選択された前記隣り合う２本の
階調電圧線の電位差から２y 通りの第２階調電圧が作り
出され、前記２y 通りの第２階調電圧のうち、いずれか
一つの第２階調電圧が出力線に供給されることを特徴と
する半導体装置である。
【００３０】また、他の発明の構成は、マトリクス状に
配置された複数のＴＦＴと、前記複数のＴＦＴを駆動す
るソース信号線側駆動回路とゲイト信号線側駆動回路
と、を備えた半導体装置であって、前期ソース信号線側
駆動回路は、入力されるｎビット（ｎは２以上の自然
数）のデジタル信号に対応する階調電圧が出力線に供給
されるＤ／Ａ変換回路を備えており、前記ｎビットのデ
ジタル信号を上位ｘビットと下位ｙビットとに分割し
（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビットの
デジタル信号の上位ｘビットによって（２x ＋１）本の
階調電圧線のうち、第ｚおよび第（ｚ＋１）の階調電圧
線が選択され（１≦ｚ≦２x；ｚは自然数）、選択され
た前記第ｚおよび第（ｚ＋１）の階調電圧線のうち、い
ずれか一方の階調電圧線に印加された第１階調電圧が出
力線に供給された後、前記ｎビットのデジタル信号の下
位ｙビットによって、選択された前記第ｚおよび第（ｚ
＋１）の階調電圧線の電位差から、２y 通りの第２階調
電圧が作り出され、前記２y 通りの第２階調電圧のう
ち、いずれか一つの第２階調電圧が出力線に供給される
ことを特徴とする半導体装置である。
【００３１】また、他の発明の構成は、複数のＴＦＴ
と、前記複数のＴＦＴを駆動するソース信号線側駆動回
路とゲイト信号線側駆動回路と、を備えた半導体装置で
あって、前記ソース信号線側駆動回路は、入力されるｎ
ビット（ｎは２以上の自然数）のデジタル信号に対応す
る階調電圧が出力線に供給されるＤ／Ａ変換回路を備え
た駆動回路を有する半導体装置であって、前記ｎビット
のデジタル信号を上位ｘビットと下位ｙビットとに分割
し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビット
のデジタル信号の上位ｘビットによって（２x ＋１）本
の階調電圧線のうち、第ｚおよび第（ｚ＋１）の階調電
圧線が選択され（１≦ｚ≦２x；ｚは自然数）、選択さ
れた前記第ｚおよび第（ｚ＋１）の階調電圧線のうち、
いずれか一方の階調電圧線に印加された第１階調電圧が
出力線に供給された後、前記ｎビットのデジタル信号の
下位ｙビットによって、選択された前記第ｚおよび第
（ｚ＋１）の階調電圧線の電位差から、２y 通りの第２
階調電圧が作り出され、前記２y 通りの第２階調電圧の
うち、いずれか一つの第２階調電圧が出力線に供給され
ることを特徴とする半導体装置である。
【００３２】また、上記各構成において、前記複数のＴ
ＦＴと、前記ソース信号線側駆動回路と、前記ゲイト信
号線側駆動回路とは、薄膜トランジスタを用いて絶縁基
板上に一体形成される記載の半導体装置であることを特
徴としている。
【００３３】また、上記各構成において、前記第１階調
電圧は、選択された前記隣り合う２本の階調電圧線のう
ち、もう一方の階調電圧線に印加された電圧値より低い
ことを特徴としている。
【００３４】
【発明の実施の形態】本願発明の実施形態について、以
下に説明する。
【００３５】本発明のＤ／Ａ変換回路は、抵抗素子を通
さずに供給された第１の電圧（本来の階調電圧に近い電
圧）を出力線に印加した後、出力線に抵抗素子を通して
供給された第２の電圧（本来の階調電圧）を印加するこ
とで電圧（本来の階調電圧）の書き込み動作を高速にし
ている。
【００３６】即ち、本発明のＤ／Ａ変換回路は、第１の
電圧を予備的に書き込み、その後、第１の電圧から本来
の階調電圧まで変化させる第２の電圧を印加すればよい
ため、非常に高速な表示電圧の書き込みが可能になる。
【００３７】本発明のＤ／Ａ変換回路は、入力されるｎ
ビット（ｎは２以上の自然数）のデジタル信号に対応す
る階調電圧が出力線に供給されるＤ／Ａ変換回路であっ
て、前記ｎビットのデジタル信号を上位ｘビットと下位
ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然
数）、前記ｎビットのデジタル信号の上位ｘビットによ
って（２x ＋１）本の階調電圧線のうち隣り合う２本の
階調電圧線が選択される第１のＤ／Ａ変換回路と、直列
に接続された複数の抵抗によって接続され、異なる電位
を有するデジタル信号が印加された複数の入力線と、印
加された前記デジタル信号に応じて、複数のスイッチの
うち、いずれか一つのスイッチだけが閉じるように設計
された第１のスイッチ回路と、前記第１のスイッチが閉
じる直前に、スイッチが閉じ、ある電圧値を印加した
後、そのスイッチを開くように設計された第２のスイッ
チ回路とを備えている第２のＤ／Ａ変換回路とで形成さ
れていることを特徴としている。
【００３８】なお、ある電圧値とは、第１のＤ／Ａ変換
回路によって隣り合う２本の階調電圧線のいずれか一方
に印加されている電圧値と等しい。省電力化を考慮する
場合、隣り合う２本の階調電圧線のうち、低い電圧値が
印加された一方の階調電圧線と抵抗素子を介さずに接続
するとよい。
【００３９】また、第２のスイッチ回路がＯＮ状態とな
る際、省電力化を図るために第１のＤ／Ａ変換回路で選
択される階調電圧線（低い電圧の方）を１本のみ選択す
る構成としてもよい。
【００４０】なお、図３に本発明のＤ／Ａ変換回路の一
例を示したが、図１６に示したように第１のスイッチ回
路の機能を兼ねた第２のスイッチ回路構成としてもよい
し、図１７に示したように第２のスイッチ回路の機能を
兼ねた第１のスイッチ回路構成としてもよい。また、異
なる電圧値が印加された入力線のどちらとも接続が可能
であるが、消費電力の点から考えると印加された電圧値
が低い方の入力線と第２のスイッチ回路を接続すること
が好ましい。また、一般にＣ２ＣタイプのＤ／Ａ変換回
路に適用してもよい。
【００４１】以上のように、実施者が本発明のＤ／Ａ変
換回路の配置及び接続を適宜変更してもよい。
【００４２】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。
【００４３】
【実施例】［実施例１］本実施例では、本発明のＤ／Ａ
変換回路のある実施形態について説明する。本実施例で
は、画素数が、横８００×縦６００であるアクティブマ
トリクス型液晶表示装置を用いて、そのソース信号線側
駆動回路に備えられたデジタル信号をアナログ階調信号
（階調電圧）に変換するＤ／Ａ変換回路の詳細について
説明する。
【００４４】また、本実施例では４ビットのデジタル信
号を処理するＤ／Ａ変換回路を例にとって説明するが、
本発明のＤ／Ａ変換回路は、これに限定されるわけでは
なく、２ビット以上のデジタル信号を処理するＤ／Ａ変
換回路が実現される。
【００４５】まず、図１を参照する。図１には本実施例
のアクティブマトリクス型液晶表示装置の概略構成図が
示されている。
【００４６】本実施例のアクティブマトリクス型液晶表
示装置は、第１のソース信号線側シフトレジスタ１０
１、デジタルデコーダのアドレス線（ａ、ｂ）１０２、
ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, ７９９）１０
３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２, ７９９）１
０４、ラッチパルス線１０５、第１のＤ／Ａ変換回路
（１ｓｔ−Ｄ／Ａ, ０〜７９９）１０６、階調電圧線
（Ｖ０〜Ｖ４）１０７、第１の出力線１０８、第２のソ
ース信号線側シフトレジスタ１０９、デジタルデコーダ
のアドレス線（ｃ、ｄ）１１０、ラッチ回路（ＬＡＴ
３, ０〜ＬＡＴ３, ７９９）１１１、ラッチ回路（ＬＡ
Ｔ４, ０〜ＬＡＴ４, ７９９）１１２、ラッチパルス線
１１３、第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜
２ｎｄ−Ｄ／Ａ, ７９９）１１４、第２の出力線１１
５、ゲイト信号線側駆動回路としてゲイト信号線側シフ
トレジスタ１１６、ソース信号線１１７、ゲイト信号線
（走査線）１１８、および画素ＴＦＴ１１９などによっ
て構成されている。
【００４７】なお、図１では省略してあるが、その他バ
ッファやアナログスイッチなどが適時設けられる。
【００４８】外部から供給される４ビットのデジタル信
号のうち、上位２ビットのデジタル信号がアドレス線１
０２のａおよびｂに供給され、下位２ビットのデジタル
信号がアドレス線１１０のｃおよびｄに供給されるよう
になっている。
【００４９】５本の階調電圧線（Ｖ０〜Ｖ４）１０７に
は、Ｖ０〜Ｖ４間に印加される電圧を抵抗分割すること
によって、異なる電圧が供給されるようになっている。
また、最も高い電圧がＶ４に印加されており、最も低い
電圧がＶ０に印加されている。
【００５０】ここで、最も低い電圧が供給される階調電
圧線を第１の階調電圧線とし、最も高い電圧が供給され
る階調電圧線を第５の階調電圧線とする。よって、５本
の階調電圧線は、第１〜第５の階調電圧線に向かってよ
り高い電圧が供給されていることがわかる。
【００５１】第１のソース線側シフトレジスタ１０１
は、ラッチ回路ＬＡＴ１, ０〜ＬＡＴ１, ７９９にラッ
チ信号（タイミング信号）を順次供給する。ラッチ回路
ＬＡＴ１, ０〜ＬＡＴ１, ７９９は、第１のソース線側
シフトレジスタから供給されるラッチ信号により、アド
レス線１０２のａおよびｂからデジタル信号を順次取り
込み、保持する。
【００５２】ラッチ回路ＬＡＴ１, ７９９へのデジタル
信号の取り込みが終了した瞬間に、ラッチパルス線１０
５にラッチ信号が供給され、ＬＡＴ２, ０〜ＬＡＴ２,
７９９の全てのラッチ回路に、ＬＡＴ１, ０〜ＬＡＴ
１, ７９９からデジタル信号が同時に取り込まれ、保持
される。ＬＡＴ２, ０〜ＬＡＴ２, ７９９に取り込まれ
たデジタル信号は、１ライン期間の間、第１のＤ／Ａ変
換回路１０６に送出される。
【００５３】ここで、１つのラッチ回路（ＬＡＴ１, ０
およびＬＡＴ２, ０）の回路図を図２に示す。ラッチ回
路（ＬＡＴ１, ０）およびラッチ回路（ＬＡＴ２, ０）
は、それぞれ同じ回路から成っている。
【００５４】ＬＡＴ１, ０は、クロックドインバータ２
０１、２０３、２０４および２０６、ならびにインバー
タ２０２および２０５から成り、 アドレス線１０２のａ
およびｂよりデジタル信号を取り込み、保持する。クロ
ックドインバータ２０１、２０３、２０４および２０６
のスイッチングには、第１のソース信号線側シフトレジ
スタ１０１からのラッチ信号（ｌａｔ１, ０）およびそ
の反転信号（反転ｌａｔ１,0）が使用される。
【００５５】ＬＡＴ２, ０は、クロックドインバータ２
０７、２０９、２１０および２１２、ならびにインバー
タ２０８および２１１から成り、 ＬＡＴ１,0からデジタ
ル信号を取り込み、保持する。クロックドインバータ２
０７、２０９、２１０および２１２のスイッチングに
は、ラッチパルス線１０５からのラッチ信号（ｌａｔ
２）およびその反転信号（反転ｌａｔ２）が使用され
る。ＬＡＴ２, ０は、第１のＤ／Ａ変換回路にデジタル
信号を送出する。
【００５６】なお、アドレス線１０２のａおよびｂに供
給されるデジタル信号が２段のラッチ回路を経て第１の
Ｄ／Ａ変換回路１０６に供給されることから、本実施例
では、説明の便宜上、第１のＤ／Ａ変換回路に接続され
る信号線をａおよびｂと呼んでいる。
【００５７】第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ,
０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６には、ＬＡＴ２,
０〜ＬＡＴ２, ７９９から２ビットのデジタル信号がそ
れぞれ供給される。第１のＤ／Ａ変換回路（１ｓｔ−Ｄ
／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６は、供給さ
れる２ビットのデジタル信号をアナログ信号（階調電
圧）に変換し、第１の出力線１０８（１０８−１および
１０８−２）を通じて第２のＤ／Ａ変換回路（２ｎｄ−
Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４に供給す
る。
【００５８】第１のソース線側シフトレジスタ１０１が
ＬＡＴ１, ０〜７９９へラッチ信号を順次送出するタイ
ミングに同期して、第２のソース線側シフトレジスタ１
０９は、ＬＡＴ３, ０〜７９９へラッチ信号を順次送出
する。つまり、第１のソース信号線側シフトレジスタが
ＬＡＴ１, ０にラッチ信号を送出するタイミングと、第
２のソース信号線側シフトレジスタがＬＡＴ３, ０にラ
ッチ信号を送出するタイミングとは同じである。また、
第１のソース信号線側シフトレジスタがＬＡＴ１, １に
ラッチ信号を送出するタイミングと、第２のソース信号
線側シフトレジスタがＬＡＴ３, １にラッチ信号を送出
するタイミングとも同じである。
【００５９】第２のソース信号線側シフトレジスタ１０
９からのラッチ信号によって、ＬＡＴ３, ０〜ＬＡＴ
３. ７９９は、アドレス線１１０のｃおよびｄから２ビ
ットのデジタル信号を順次取り込み、保持する。ラッチ
回路ＬＡＴ３, ７９９へデジタル信号の取り込みが終了
した瞬間に、ラッチパルス線１１３にラッチ信号が供給
され、ＬＡＴ４, ０〜ＬＡＴ４, ７９９の全てのラッチ
回路がＬＡＴ３, ０〜ＬＡＴ３, ７９９からデジタル信
号を同時に取り込み、保持する。ＬＡＴ４, ０〜ＬＡＴ
４, ７９９に取り込まれたデジタル信号は、第２のＤ／
Ａ変換回路１１４に送出される。
【００６０】第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ,
０〜２ｎｄ−Ｄ／Ａ, ７９９）は、第１のＤ／Ａ変換回
路の出力線１０８から供給される階調電圧と、供給され
る２ビットのデジタル信号とに基づき、ソース信号線に
つながる第２の出力線１１５へ階調電圧を供給する。
【００６１】第２の出力線１１５へ供給される階調電圧
は、バッファ（図示せず）などを通してソース信号線１
１７に供給される。ゲイト信号線側シフトレジスタ１１
６からの走査信号に応じて、対応するゲイト信号線１１
８に接続されている画素ＴＦＴ１１９がＯＮとなり、階
調電圧が液晶分子に印加される。
【００６２】このようにして、選択された走査線に接続
されている全ての画素ＴＦＴが一度にＯＮとなり、液晶
分子が駆動される。そして、全ての走査線が順次選択さ
れ、１フレームの画像が形成される。本実施例では、１
秒間に６０フレームの画像の形成を行う。
【００６３】ここで、第１のＤ／Ａ変換回路１０６およ
び第２のＤ／Ａ変換回路１１４について、図３を用いて
詳しく説明する。
【００６４】図３を参照する。図３は、第１のＤ／Ａ変
換回路１０６および第２のＤ／Ａ変換回路１１４の概略
図である。まず、図３を用いて第１のＤ／Ａ変換回路１
０６および第２のＤ／Ａ変換回路１１４の動作を説明す
る。
【００６５】第１のＤ／Ａ変換回路１０６は、４つの内
部スイッチ（ｓｗＡ１〜ｓｗＡ４）を含むスイッチ回路
ｓｗＡと、４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）
を含むスイッチ回路ｓｗＢと、階調電圧線１０７（Ｖ０
〜Ｖ４）とによって構成される。第２のＤ／Ａ変換回路
１１４は、４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）
を含むスイッチ回路ｓｗＣと、４つの抵抗（Ｒ１〜Ｒ
４）と、スイッチ回路ｓｗＤとによって構成される。な
お、ここでは、配線自体が有する固有抵抗は便宜上考慮
していない。
【００６６】本実施例においては、ｓｗＡ４はＶ４に接
続されている。ｓｗＡ３およびｓｗＢ４はＶ３に接続さ
れている。ｓｗＡ２およびｓｗＢ３はＶ２に接続されて
いる。ｓｗＡ１およびｓｗＢ２はＶ１に接続されてい
る。また、ｓｗＢ１はＶ０に接続されている。
【００６７】第１のＤ／Ａ変換回路１０６においては、
ラッチ回路を経てアドレス線ａおよびｂから供給される
２ビットのデジタル信号が、ｓｗＡおよびｓｗＢを制御
する。ラッチ回路を経てアドレス線ａおよびｂから供給
されるデジタル信号に応じて、ｓｗＡの４つの内部スイ
ッチ（ｓｗＡ１〜ｓｗＡ４）のうち、いずれか一つのス
イッチだけが閉じるように設計されており、同時に２以
上のスイッチが閉じることはない。また、アドレス線ａ
およびｂから供給されるデジタル信号に応じて、ｓｗＢ
の４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）のうち、
いずれか一つのスイッチだけが閉じるように設計されて
おり、 これらも同時に２以上のスイッチが閉じることは
ない。さらに、ｓｗＡの４つの内部スイッチ（ｓｗＡ１
〜ｓｗＡ４）とｓｗＢの４つの内部スイッチ（ｓｗＢ１
〜ｓｗＢ４）とが閉じるタイミングには、次のような関
係がある。すなわち、ｓｗＡ１が閉じる時はｓｗＢ１が
閉じ、ｓｗＡ２が閉じる時はｓｗＢ２が閉じ、ｓｗＡ３
が閉じる時はｓｗＢ３が閉じ、かつｓｗＡ４が閉じる時
はｓｗＢ４が閉じるように設計されている。従って、ｓ
ｗＡとｓｗＢとによって、常に隣り合う２本の階調電圧
線が選択されることになる。このようにして、いかなる
２ビットのデジタル信号が入力された場合でも、ｓｗＡ
とｓｗＢとによって２つの隣り合う階調電圧線が選択さ
れ、階調電圧が第１の出力線１０８（１０８−１および
１０８−２）に供給される。ここで、ｓｗＡの４つの内
部スイッチによって選択される第１の出力線を、第１の
出力線（Ｈ）１０８−１と呼ぶことにし、ｓｗＢの４つ
の内部スイッチによって選択される第１の出力線を、第
１の出力線（Ｌ）１０８−２と呼ぶことにする。
【００６８】第２のＤ／Ａ変換回路１１４においては、
ラッチ回路を経てアドレス線ｃおよびｄから供給される
２ビットのデジタル信号が、ｓｗＣを制御する。ラッチ
回路を経てアドレス線ｃおよびｄから供給されるデジタ
ル信号に応じて、ｓｗＣの４つの内部スイッチ（ｓｗＣ
１〜ｓｗＣ４）のうち、いずれか一つのスイッチだけが
閉じる（ＯＮ状態となる）ように設計されている。
【００６９】また、内部スイッチ（ｓｗＣ１〜ｓｗＣ
４）のうち、いずれか一つのスイッチが閉じる（ＯＮ状
態となる）際には、少なくとも一時的にスイッチ（ｓｗ
Ｄ）が開く（ＯＦＦ状態となる）ように設計されてい
る。なお、スイッチ（ｓｗＤ）が閉じる際には、内部ス
イッチ（ｓｗＣ１〜ｓｗＣ４）が閉じていても構わな
い。
【００７０】第１の出力線（Ｈ）１０８−１と第１の出
力線（Ｌ）１０８−２とに供給されている階調電圧が第
２のＤ／Ａ変換回路１１４に印加される。また、第１の
出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−
２とは、４つの直列に接続された抵抗（Ｒ１〜Ｒ４）に
よって接続されている。
【００７１】また、第１の出力線（Ｈ）１０８−１と第
１の出力線（Ｌ）１０８−２とに供給されている階調電
圧から、第２のＤ／Ａ変換回路の４つの抵抗（Ｒ１〜Ｒ
４）によって異なる４つの階調電圧が作られる。
【００７２】よって、スイッチｓｗＤが閉じ、予め対応
する階調電圧に近い電圧が第２の出力線に供給された
後、スイッチｓｗＤを開け、ｓｗＣの４つの内部スイッ
チ（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイ
ッチが閉じることで対応する階調電圧が第２の出力線１
１５に供給される。第２の出力線１１５へ供給される階
調電圧は、バッファ（図示せず）などを通してソース信
号線１１７に供給される。
【００７３】本実施例では、消費電力を抑えるため、第
１の出力線（Ｌ）１０８−２に印加される電圧を予め第
２の出力線に供給しているが、特に限定されず、第１の
出力線（Ｈ）１０８−１に印加される電圧を予め第２の
出力線に供給した後、抵抗を通じて印加される電圧値を
差し引く回路として本来の階調電圧になるように設計し
てもよい。
【００７４】なお、本実施例では、４ビットのデジタル
信号を上位２ビットと下位２ビットとに分割し、それぞ
れがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制
御するようにしたが、４ビットのデジタル信号の分割は
これに限定されるわけではない。
【００７５】例えば、 上位３ビットをｓｗＡおよびｓｗ
Ｂのスイッチングに使用し、下位１ビットをｓｗＣのス
イッチングに使用することもできる。この場合、ｓｗＡ
およびｓｗＢの内部スイッチの数は、それぞれ８個とな
り（ｓｗＡ１〜ｓｗＡ８、ｓｗＢ１〜ｓｗＢ８）、階調
電圧線の本数は９本（Ｖ０〜Ｖ８）となる。また、ｓｗ
Ｃの内部スイッチの数は２個（ｓｗＣ１およびｓｗＣ
２）となり、抵抗の数は２個（Ｒ１およびＲ２）とな
る。スイッチｓｗＤが閉じ、予め対応する階調電圧に近
い電圧が第２の出力線に供給された後、スイッチｓｗＤ
を開け、ｓｗＡに３ビットのデジタル信号が入力され、
ｓｗＡの８個の内部スイッチのうち１つが閉じ、１つの
階調電圧線が選択され、その電圧が第１の出力線（Ｈ）
に供給される。また、スイッチｓｗＤが閉じ、予め対応
する階調電圧に近い電圧が第２の出力線に供給された
後、スイッチｓｗＤを開け、ｓｗＢに３ビットのデジタ
ル信号が入力され、ｓｗＢの８個の内部スイッチのうち
１つが閉じ、１つの階調電圧線が選択され、その電圧が
第１の出力線（Ｌ）に供給される。ｓｗＣには１ビット
のデジタル信号が入力され、ｓｗＣの２個の内部スイッ
チのうち１つが閉じ、対応する階調電圧が第２の出力線
に供給される。第２の出力線へ供給される階調電圧は、
バッファなどを通してソース信号線に供給される。
【００７６】また、本実施例では、４ビットのデジタル
信号を扱うＤ／Ａ変換回路について説明したが、本発明
によると、ｎビット（ｎは２以上の自然数）のデジタル
信号を扱うＤ／Ａ変換回路が実現され得る。この場合、
ｎビットのデジタル信号を、上位ｘビットと下位ｙビッ
トとに分割して捉えることができる（ｘ＋ｙ＝ｎ）。こ
の場合、ｓｗＡの内部スイッチの数は２x 個（ｓｗＡ１
〜ｓｗＡ２x ）となり、ｓｗＢの内部スイッチの数も同
じく２x 個（ｓｗＢ１〜ｓｗＢ２x ）となる。また、階
調電圧線の本数は（２x ＋１）本となる。さらに、ｓｗ
Ｃの内部スイッチの数は２y 個（ｓｗＣ１〜ｓｗＣ
２y ）となり、抵抗の数も２y 個（Ｒ１〜Ｒ２ y ）とな
る。
【００７７】ここで、本実施例のＤ／Ａ変換回路を備え
たアクティブマトリクス型液晶表示装置の製造方法につ
いて以下に述べることにする。なお、以下の製造方法
は、本発明の一実施例にすぎず、他の製造方法によって
も本発明のＤ／Ａ変換回路が実現され得る。
【００７８】ここでは表示領域の画素ＴＦＴと、表示領
域の周辺に設けられる駆動回路のＴＦＴを同一基板上に
作製する方法について工程に従って詳細に説明する。但
し、説明を簡単にするために、制御回路ではシフトレジ
スタ回路、バッファ回路などの基本回路であるＣＭＯＳ
回路と、サンプリング回路を形成するｎチャネル型ＴＦ
Ｔとを図示することにする。
【００７９】図６（Ａ）において、基板６０１には低ア
ルカリガラス基板や石英基板を用いることができる。本
実施例では低アルカリガラス基板を用いた。この場合、
ガラス歪み点よりも１０〜２０℃程度低い温度であらか
じめ熱処理しておいても良い。この基板６０１のＴＦＴ
を形成する表面には、基板６０１からの不純物拡散を防
ぐために、酸化シリコン膜、窒化シリコン膜または酸化
窒化シリコン膜などの下地膜６０２を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作
製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００
ｎｍの厚さに積層形成する。
【００８０】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６０
３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方
法で形成する。本実施例では、プラズマＣＶＤ法で非晶
質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造
を有する半導体膜としては、非晶質半導体膜や微結晶半
導体膜があり、非晶質シリコンゲルマニウム膜などの非
晶質構造を有する化合物半導体膜を適用しても良い。ま
た、下地膜６０２と非晶質シリコン膜６０３ａとは同じ
成膜法で形成することが可能であるので、両者を連続形
成しても良い。下地膜を形成した後、一旦大気雰囲気に
晒さないことでその表面の汚染を防ぐことが可能とな
り、作製するＴＦＴの特性バラツキやしきい値電圧の変
動を低減させることができる。（図６（Ａ））
【００８１】そして、公知の結晶化技術を使用して非晶
質シリコン膜６０３ａから結晶質シリコン膜６０３ｂを
形成する。例えば、レーザー結晶化法や熱結晶化法（固
相成長法）を適用すれば良いが、ここでは、特開平７−
１３０６５２号公報で開示された技術に従って、触媒元
素を用いる結晶化法で結晶質シリコン膜６０３ｂを形成
した。結晶化の工程に先立って、非晶質シリコン膜の含
有水素量にもよるが、４００〜５００℃で１時間程度の
熱処理を行い、含有水素量を５atom％以下にしてから結
晶化させることが望ましい。非晶質シリコン膜を結晶化
させると原子の再配列が起こり緻密化するので、作製さ
れる結晶質シリコン膜の厚さは当初の非晶質シリコン膜
の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度
減少した。（図６（Ｂ））
【００８２】そして、結晶質シリコン膜６０３ｂを島状
に分割して、島状半導体層６０４〜６０７を形成する。
その後、プラズマＣＶＤ法またはスパッタ法により５０
〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６
０８を形成する。（図６（Ｃ））
【００８３】そしてレジストマスク６０９を設け、ｎチ
ャネル型ＴＦＴを形成する島状半導体層６０５〜６０７
の全面にしきい値電圧を制御する目的で１×１０16〜５
×１０17atoms／cm3程度の濃度でｐ型を付与する不純物
元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添
加はイオンドープ法で実施しても良いし、非晶質シリコ
ン膜を成膜するときに同時に添加しておくこともでき
る。ここでのボロン（Ｂ）添加は必ずしも必要でない
が、ボロン（Ｂ）を添加した半導体層６１０〜６１２は
ｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収
めるために形成することが好ましかった。（図６
（Ｄ））
【００８４】駆動回路のｎチャネル型ＴＦＴのＬＤＤ領
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層６１０、６１１に選択的に添加する。そのた
め、あらかじめレジストマスク６１３〜６１６を形成し
た。ｎ型を付与する不純物元素としては、リン（Ｐ）や
砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添
加すべく、フォスフィン（ＰＨ3）を用いたイオンドー
プ法を適用した。形成された不純物領域６１７、６１８
のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3
の範囲とすれば良い。本明細書中では、ここで形成され
た不純物領域６１７〜６１９に含まれるｎ型を付与する
不純物元素の濃度を（ｎ-）と表す。また、不純物領域
６１９は、画素マトリクス回路の保持容量を形成するた
めの半導体層であり、この領域にも同じ濃度でリン
（Ｐ）を添加した。（図７（Ａ））
【００８５】次に、マスク層６０８をフッ酸などにより
除去して、図６（Ｄ）と図７（Ａ）で添加した不純物元
素を活性化させる工程を行う。活性化は、窒素雰囲気中
で５００〜６００℃で１〜４時間の熱処理や、レーザー
活性化の方法により行うことができる。また、両者を併
用して行っても良い。本実施例では、レーザー活性化の
方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎ
ｍ）を用い、線状ビームを形成して、発振周波数５〜５
０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2と
して線状ビームのオーバーラップ割合を８０〜９８％と
して走査して、島状半導体層が形成された基板全面を処
理した。尚、レーザー光の照射条件には何ら限定される
事項はなく、実施者が適宣決定すれば良い。
【００８６】そして、ゲート絶縁膜６２０をプラズマＣ
ＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚
さでシリコンを含む絶縁膜で形成する。例えば、１２０
ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶
縁膜には、他のシリコンを含む絶縁膜を単層または積層
構造として用いても良い。（図７（Ｂ））
【００８７】次に、ゲート電極を形成するために第１の
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６２１と金属膜から成る導電層
（Ｂ）６２２とを積層させた。導電層（Ｂ）６２２はタ
ンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）から選ばれた元素、または前
記元素を主成分とする合金か、前記元素を組み合わせた
合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金
膜）で形成すれば良く、導電層（Ａ）１２１は窒化タン
タル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタ
ン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成す
る。また、導電層（Ａ）６２１は代替材料として、タン
グステンシリサイド、チタンシリサイド、モリブデンシ
リサイドを適用しても良い。導電層（Ｂ）は低抵抗化を
図るために含有する不純物濃度を低減させると良く、特
に酸素濃度に関しては３０ｐｐｍ以下とすると良かっ
た。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐ
ｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現
することができた。
【００８８】導電層（Ａ）６２１は１０〜５０ｎｍ（好
ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６２２は
２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）６２１に３
０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６２２
には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で
形成した。このスパッタ法による成膜では、スパッタ用
のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成
する膜の内部応力を緩和して膜の剥離を防止することが
できる。尚、図示しないが、導電層（Ａ）６２１の下に
２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリ
コン膜を形成しておくことは有効である。これにより、
その上に形成される導電膜の密着性向上と酸化防止を図
ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に
含有するアルカリ金属元素がゲート絶縁膜６２０に拡散
するのを防ぐことができる。（図７（Ｃ））
【００８９】次に、レジストマスク６２３〜６２７を形
成し、導電層（Ａ）６２１と導電層（Ｂ）６２２とを一
括でエッチングしてゲート電極６２８〜６３１と容量配
線６３２を形成する。ゲート電極６２８〜６３１と容量
配線６３２は、導電層（Ａ）から成る６２８ａ〜６３２
ａと、導電層（Ｂ）から成る６２８ｂ〜６３２ｂとが一
体として形成されている。この時、駆動回路に形成する
ゲート電極６２９、６３０は不純物領域６１７、６１８
の一部と、ゲート絶縁膜６２０を介して重なるように形
成する。（図７（Ｄ））
【００９０】次いで、駆動回路のｐチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極６２８をマスクとして、自己整合的に不
純物領域を形成する。このとき、ｎチャネル型ＴＦＴが
形成される領域はレジストマスク６３３で被覆してお
く。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ
法で不純物領域６３４を形成した。この領域のボロン
（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となる
ようにする。本明細書中では、ここで形成された不純物
領域６３４に含まれるｐ型を付与する不純物元素の濃度
を（ｐ+）と表す。（図８（Ａ））
【００９１】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６３５〜６３７を形成
し、ｎ型を付与する不純物元素が添加して不純物領域６
３８〜６４２を形成した。これは、フォスフィン（ＰＨ
3）を用いたイオンドープ法で行い、この領域のリン
（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とし
た。本明細書中では、ここで形成された不純物領域６３
８〜６４２に含まれるｎ型を付与する不純物元素の濃度
を（ｎ+）と表す。（図８（Ｂ））
【００９２】不純物領域６３８〜６４２には、既に前工
程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれ
ているが、それに比して十分に高い濃度でリン（Ｐ）が
添加されるので、前工程で添加されたリン（Ｐ）または
ボロン（Ｂ）の影響は考えなくても良い。また、不純物
領域６３８に添加されたリン（Ｐ）濃度は図８（Ａ）で
添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ
型の導電性が確保され、ＴＦＴの特性に何ら影響を与え
ることはなかった。
【００９３】そして、画素マトリクス回路のｎチャネル
型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する
不純物添加の工程を行った。ここではゲート電極６３１
をマスクとして自己整合的にｎ型を付与する不純物元素
をイオンドープ法で添加した。添加するリン（Ｐ）の濃
度は１×１０16〜５×１０18atoms／cm3であり、図７
（Ａ）および図８（Ａ）と図８（Ｂ）で添加する不純物
元素の濃度よりも低濃度で添加することで、実質的には
不純物領域６４３、６４４のみが形成される。本明細書
中では、この不純物領域６４３、６４４に含まれるｎ型
を付与する不純物元素の濃度を（ｎ--）と表す。（図８
（Ｃ））
【００９４】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法、レ
ーザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲
気中で４００〜８００℃、代表的には５００〜６００℃
で行うものであり、本実施例では５５０℃で４時間の熱
処理を行った。また、基板６０１に石英基板のような耐
熱性を有するものを使用した場合には、８００℃で１時
間の熱処理としても良く、不純物元素の活性化と、該不
純物元素が添加された不純物領域とチャネル形成領域と
の接合を良好に形成することができた。
【００９５】この熱処理において、ゲート電極６２８〜
６３１と容量配線６３２形成する金属膜６２８ｂ〜６３
２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６
２８ｃ〜６３２ｃが形成される。例えば、導電層（Ｂ）
６２８ｂ〜６３２ｂがタングステン（Ｗ）の場合には窒
化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）
の場合には窒化タンタル（ＴａＮ）を形成することがで
きる。また、導電層（Ｃ）６２８ｃ〜６３２ｃは、窒素
またはアンモニアなどを用いた窒素を含むプラズマ雰囲
気にゲート電極６２８〜６３１を晒しても同様に形成す
りことができる。さらに、３〜１００％の水素を含む雰
囲気中で、３００〜４５０℃で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行った。この工
程は熱的に励起された水素により半導体層のダングリン
グボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【００９６】島状半導体層が、非晶質シリコン膜から触
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留した。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する
手段の一つにリン（Ｐ）によるゲッタリング作用を利用
する手段があった。ゲッタリングに必要なリン（Ｐ）の
濃度は図８（Ｂ）で形成した不純物領域（ｎ+）と同程
度であり、ここで実施される活性化工程の熱処理によ
り、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチ
ャネル形成領域から触媒元素をゲッタリングすることが
できた。（図８（Ｄ））
【００９７】図１１（Ａ）および図１２（Ａ）はここま
での工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面
およびＣ−Ｃ'断面は図８（Ｄ）のＡ−Ａ'およびＣ−
Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'
断面は図８（Ａ）および図９（Ａ）の断面図に対応して
いる。図１１および図１２の上面図はゲート絶縁膜を省
略しているが、ここまでの工程で少なくとも島状半導体
層６０４〜６０７上にゲート電極６２８〜６３１と容量
配線６３２が図に示すように形成されている。
【００９８】活性化および水素化の工程が終了したら、
ゲート配線とする第２の導電膜を形成する。この第２の
導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅
（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔ
ｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブ
デン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良
い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％
含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６４５と
し、チタン（Ｔｉ）膜を導電層（Ｅ）６４６として形成
した。導電層（Ｄ）６４５は２００〜４００ｎｍ（好ま
しくは２５０〜３５０ｎｍ）とすれば良く、導電層
（Ｅ）１４６は５０〜２００（好ましくは１００〜１５
０ｎｍ）で形成すれば良い。（図９（Ａ））
【００９９】そして、ゲート電極に接続するゲート配線
を形成するために導電層（Ｅ）６４６と導電層（Ｄ）１
４５とをエッチング処理して、ゲート配線６４７、６４
８と容量配線６４９を形成した。エッチング処理は最初
にＳｉＣｌ4とＣｌ2とＢＣｌ 3との混合ガスを用いたド
ライエッチング法で導電層（Ｅ）の表面から導電層
（Ｄ）の途中まで除去し、その後リン酸系のエッチング
溶液によるウエットエッチングで導電層（Ｄ）を除去す
ることにより、下地との選択加工性を保ってゲート配線
を形成することができた。
【０１００】図１１（Ｂ）および図１２（Ｂ）はこの状
態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図
９（Ｂ）のＡ−Ａ'およびＣ−Ｃ'に対応している。ま
た、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図８（Ｂ）および
図９（Ｂ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図
１１（Ｂ）および図１２（Ｂ）において、ゲート配線６
４７、６４８の一部は、ゲート電極６２８、６２９、６
３１の一部と重なり電気的に接触している。この様子は
Ｂ−Ｂ'断面およびＤ−Ｄ'断面に対応した図８（Ｂ）お
よび図９（Ｂ）の断面構造図からも明らかで、第１の導
電層を形成する導電層（Ｃ）と第２の導電層を形成する
導電層（Ｄ）とが電気的に接触している。
【０１０１】第１の層間絶縁膜６５０は５００〜１５０
０ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン
膜で形成され、その後、それぞれの島状半導体層に形成
されたソース領域またはドレイン領域に達するコンタク
トホールを形成し、ソース配線６５１〜６５４と、ドレ
イン配線６５５〜６５８を形成する。図示していない
が、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔ
ｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍ
をスパッタ法で連続して形成した３層構造の積層膜とし
た。
【０１０２】次に、パッシベーション膜６５９として、
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜を５０〜５００ｎｍ（代表的には１００〜３００
ｎｍ）の厚さで形成する。この状態で水素化処理を行う
とＴＦＴの特性向上に対して好ましい結果が得られた。
例えば、３〜１００％の水素を含む雰囲気中で、３００
〜４５０℃で１〜１２時間の熱処理を行うと良く、ある
いはプラズマ水素化法を用いても同様の効果が得られ
た。なお、ここで後に画素電極とドレイン配線を接続す
るためのコンタクトホールを形成する位置において、パ
ッシベーション膜６５９に開口部を形成しておいても良
い。（図９（Ｃ））
【０１０３】図１１（Ｃ）および図１２（Ｃ）のはこの
状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は
図９（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。ま
た、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図８（Ｃ）および
図９（Ｃ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図
１１（Ｃ）と図１２（Ｃ）では第１の層間絶縁膜を省略
して示すが、島状半導体層６０４、６０５、６０７の図
示されていないソースおよびドレイン領域にソース配線
６５１、６５２、６５４とドレイン配線６５５、６５
６、６５８が第１の層間絶縁膜に形成されたコンタクト
ホールを介して接続している。
【０１０４】その後、有機樹脂からなる第２の層間絶縁
膜６６０を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。そして、第２の層間絶縁膜６６０にドレイン配
線６５８に達するコンタクトホールを形成し、画素電極
６６１、６６２を形成する。画素電極は、透過型液晶表
示装置とする場合には透明導電膜を用いれば良く、反射
型の液晶表示装置とする場合には金属膜を用いれば良
い。本実施例では透過型の液晶表示装置とするために、
酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さ
にスパッタ法で形成した。（図１０）
【０１０５】こうして同一基板上に、駆動回路のＴＦＴ
と表示領域の画素ＴＦＴとを有した基板を完成させるこ
とができた。駆動回路にはｐチャネル型ＴＦＴ７０１、
第１のｎチャネル型ＴＦＴ７０２、第２のｎチャネル型
ＴＦＴ７０３、表示領域には画素ＴＦＴ７０４、保持容
量７０５が形成した。本明細書では便宜上このような基
板をアクティブマトリクス基板と呼ぶ。
【０１０６】駆動回路のｐチャネル型ＴＦＴ７０１に
は、島状半導体層６０４にチャネル形成領域７０６、ソ
ース領域７０７ａ、７０７ｂ、ドレイン領域７０８ａ，
７０８ｂを有している。第１のｎチャネル型ＴＦＴ７０
２には、島状半導体層６０５にチャネル形成領域７０
９、ゲート電極６２９と重なるＬＤＤ領域７１０（以
降、このようなＬＤＤ領域をＬovと記す）、ソース領域
７１１、ドレイン領域７１２を有している。このＬov領
域のチャネル長方向の長さは０．５〜３．０μｍ、好ま
しくは１．０〜１．５μｍとした。第２のｎチャネル型
ＴＦＴ７０３には、島状半導体層６０６にチャネル形成
領域７１３、ＬＤＤ領域７１４，７１５、ソース領域７
１６、ドレイン領域７１７を有している。このＬＤＤ領
域はＬov領域とゲート電極６３０と重ならないＬＤＤ領
域（以降、このようなＬＤＤ領域をＬoffと記す）とが
形成され、このＬoff領域のチャネル長方向の長さは
０．３〜２．０μｍ、好ましくは０．５〜１．５μｍで
ある。画素ＴＦＴ７０４には、島状半導体層６０７にチ
ャネル形成領域７１８、７１９、Ｌoff領域７２０〜７
２３、ソースまたはドレイン領域７２４〜７２６を有し
ている。Ｌoff領域のチャネル長方向の長さは０．５〜
３．０μｍ、好ましくは１．５〜２．５μｍである。さ
らに、容量配線６３２、６４９と、ゲート絶縁膜と同じ
材料から成る絶縁膜と、画素ＴＦＴ７０４のドレイン領
域７２６に接続し、ｎ型を付与する不純物元素が添加さ
れた半導体層２２７とから保持容量７０５が形成されて
いる。図１０では画素ＴＦＴ７０４をダブルゲート構造
としたが、シングルゲート構造でも良いし、複数のゲー
ト電極を設けたマルチゲート構造としても差し支えな
い。
【０１０７】次に、上記工程によって作成されたアクテ
ィブマトリクス基板をもとに、図１３に示したアクティ
ブマトリクス型液晶表示装置を作成する工程を説明す
る。
【０１０８】まず、図１０の状態のアクティブマトリク
ス基板に配向膜８０１を形成する。次に、対向基板８０
２を用意する。対向基板は、遮光膜８０３、対向電極８
０４、配向膜８０５とで構成される。
【０１０９】なお、本実施例では、配向膜には液晶分子
が基板に対して平行に配向するようなポリイミド膜を用
いた。なお、配向膜形成後、ラビング処理を施すことに
より、液晶分子がある一定のプレチルト角を持って平行
配向するようにした。
【０１１０】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材（ここでは図示しない）やスペーサ（ここでは
図示しない）などを介して貼り合わせる。その後、両基
板の間に液晶材料８０６を注入し、封止剤によって完全
に封止する。こうして透過型のアクティブマトリクス型
液晶表示装置が完成する。
【０１１１】なお、本実施例では、液晶パネルがＴＮ
（ツイストネマチック）モードによって表示を行うよう
にした。そのため、１対の偏光板がクロスニコル（１対
の偏光板が、それぞれの偏光軸を直交させるような状
態）で、液晶パネルを挟持するように配置された。
【０１１２】よって、本実施例では、液晶表示装置に電
圧が印加されていないとき白表示となる、いわゆるノー
マリホワイトモードで表示を行うことが理解される。
【０１１３】なお、本実施例の液晶パネルは、ＦＰＣを
取り付ける端面のみアクティブマトリクス基板が外部に
出ており、残りの３つの端面は揃っている。
【０１１４】上述した製造方法によって、本実施例のＤ
／Ａ変換回路は、アクティブマトリクス液晶表示装置の
他の駆動回路、他の周辺装置と共に、石英基板やガラス
基板などの絶縁基板上に一体形成され得ることが理解さ
れる。
【０１１５】以上のように、本願発明の半導体装置はＤ
／Ａ変換回路に様々な特徴を有しており、これらの相乗
効果によって明るく高精細な画像が得られ、動作性能お
よび信頼性の高い電気光学装置を得る。そして、そのよ
うな電気光学装置を部品として搭載した高性能な電子機
器を得る。
【０１１６】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればＥＬ（エレクトロルミネッセンス）表示装
置やＥＣ（エレクトロクロミックス）表示装置に本願発
明を適用することも可能であることは言うまでもない。
【０１１７】（実施例２）本実施例では、本発明のＤ／
Ａ変換回路の別の実施形態について説明する。なお、本
実施例では８ビットのＤ／Ａ変換回路を例にとって説明
するが、本発明はこれに限定されるわけではなく、２ビ
ット以上の信号を扱うＤ／Ａ変換回路が実現される。
【０１１８】また、本実施例においては、画素数が、横
１９２０×縦１０８０である液晶表示装置の駆動回路に
備えられたＤ／Ａ変換回路を例にとって説明する。
【０１１９】図４を参照する。図４には本実施例の液晶
表示装置の概略構成図が示されている。本実施例の液晶
表示装置は、第１のソース信号線側シフトレジスタ５０
１、デジタルデコーダのアドレス線（ａ、ｂ、ｃ、ｄ）
５０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, １９１
９）５０３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２,１
９１９）５０４、ラッチパルス線５０５、スイッチング
回路５０６、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ,
０〜１ｓｔ−Ｄ／Ａ, ４７９）５０７、階調電圧線（Ｖ
０〜Ｖ１６）５０８、第１のＤ／Ａ変換回路の第１の出
力線５０９（５０９−１および５０９−２）、第２のソ
ース信号線側シフトレジスタ５１０、デジタルデコーダ
のアドレス線（ｅ、ｆ、ｇ、ｈ）５１１、ラッチ回路
（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）５１２、ラッチ
回路（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）５１３、ラ
ッチパルス線５１４、スイッチング回路５１５、第２の
Ｄ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／
Ａ, ４７９）５１６、第２のＤ／Ａ変換回路の第２の出
力線５１７、スイッチング回路５１８、ゲイト信号線側
シフトレジスタ５１９、ソース信号線５２０、ゲイト信
号線（走査線）５２１、および画素ＴＦＴ５２２などに
よって構成されている。
【０１２０】外部から供給される８ビットのデジタル信
号のうち、上位４ビットのデジタル信号がアドレス線
ａ、ｂ、ｃおよびｄに供給され、下位４ビットのデジタ
ル信号がアドレス線ｅ、ｆ、ｇおよびｈに供給されるよ
うになっている。
【０１２１】１７本の階調電圧線（Ｖ０〜Ｖ１６）５０
８には、Ｖ０〜Ｖ１６間に印加される電圧を抵抗分割す
ることによって、それぞれ異なる電圧が供給されるよう
になっている。また、Ｖ１６の方がＶ０よりも高い電圧
がに印加されている。つまり、本実施例においても、実
施例１と同様にＶ１６、Ｖ１５、………、Ｖ１、Ｖ０の
順に高い電圧が印加されている。
【０１２２】第１のソース信号線側シフトレジスタ５０
１が、ラッチ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １
９１９）にラッチ信号を順次供給し、ラッチ信号が入力
されるタイミングでラッチ回路５０３がアドレス線５０
２（ａ、ｂ、ｃ、ｄ）からデジタル信号が取り込まれ、
保持されるステップ、およびラッチ回路５０４（ＬＡ
２, ０〜ＬＡＴ２, １９１９）にラッチ信号が入力さ
れ、ラッチ回路５０３からデジタル信号が取り込まれ、
保持されるステップは、実施例１に従うのでここでは省
略する。
【０１２３】ラッチ回路５０４（ＬＡＴ２, ０〜ＬＡＴ
２, １９１９）に取り込み、保持された４ビットのデジ
タル信号は、スイッチング回路５０６に入力される。本
実施例では、第１のＤ／Ａ変換回路５０１および第２の
Ｄ／Ａ変換回路５１０がソース信号線４本に１つの割合
で備わっている。そのため、スイッチング回路５０６に
よる、ラッチ回路の選択が必要となっている。実際に
は、それぞれのラッチ回路は、４分の１ライン期間づつ
選択されることになる。なお、スイッチング回路５０６
の機能の詳細については、本出願人による特願平９−２
８６０９８号の実施例１に記載されているので参照され
たい。
【０１２４】本実施例では、４本のソース信号線に対し
て１組のＤ／Ａ変換回路（第１のＤ／Ａ変換回路および
第２のＤ／Ａ変換回路）が備わっているので、４つのラ
ッチ回路ＬＡＴ２, ０〜３においては、それぞれ１ライ
ン期間の４分の１の期間ずつだけ、スイッチング回路５
０６によって選択され、 第１のＤ／Ａ変換回路（１ｓｔ
−Ｄ／Ａ, ０）に４ビットのデジタル信号を供給する。
【０１２５】４ビットのデジタル信号は、第１のＤ／Ａ
変換回路５０７によって、階調電圧に変換され、第２の
Ｄ／Ａ変換回路５１６に供給される。
【０１２６】第２のソース線側シフトレジスタ５１０
が、ラッチ回路５１２（ＬＡＴ３, ０〜ＬＡＴ３, １９
１９）にラッチ信号を順次供給し、ラッチ信号が入力さ
れるタイミングでアドレス線５１１（ｅ、ｆ、ｇ、ｈ）
からデジタル信号を取り込み、保持するステップは、お
よびラッチ回路５１３（ＬＡＴ４, ０〜ＬＡＴ４, １９
１９）にラッチ信号が入力され、ラッチ回路５１２から
デジタル信号が取り込まれ、保持されるステップは、実
施例１に従うのでここでは省略する。なお、本実施例に
おいても、第１のソース信号線側シフトレジスタがラッ
チ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）に
ラッチ信号を送出するタイミングと、第２のソース信号
線側シフトレジスタがラッチ回路５１２（ＬＡＴ３, ０
〜ＬＡＴ３, １９１９）にラッチ信号を送出するタイミ
ングとは同じである。
【０１２７】ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, １
９１９）に取り込み、保持された４ビットのデジタル信
号は、スイッチング回路５１５に入力される。ここで
も、スイッチング回路５０６による、ラッチ回路の選択
が必要となっている。ここでも、ラッチ回路は、４分の
１ライン期間づつ選択される。こうして、第２のＤ／Ａ
変換回路５１６には、ラッチ回路から４ビットのデジタ
ル信号が順次取り込まれる。
【０１２８】第２のＤ／Ａ変換回路５１６は、入力され
るデジタル信号に応じた階調電圧を出力線５１７に供給
する。
【０１２９】ここで、本実施例の第１および第２のＤ／
Ａ変換回路について説明する。図５を参照する。図５
は、第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変
換回路５１６の概略図である。まず、図５を用いて第１
のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５
１６の動作を説明する。
【０１３０】第１のＤ／Ａ変換回路５０７は、１６個の
スイッチ（ｓｗＡ１〜ｓｗＡ１６）を含むスイッチ回路
ｓｗＡと、１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）
を含むスイッチ回路ｓｗＢと、１７本の階調電圧線（Ｖ
０〜Ｖ１６）とによって構成される。第２のＤ／Ａ変換
回路５１６は、１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１
６）を含むスイッチ回路ｓｗＣと、スイッチ回路ｓｗＤ
と、１６個の抵抗（Ｒ１〜Ｒ１６）とによって構成され
る。各抵抗（Ｒ１〜Ｒ１６）の値は、第１の出力線
（Ｈ）５０９−１と第１の出力線（Ｌ）５０９−２との
間に大電流が印加され素子破壊するのを防止するため、
大きく設計するとよい。加えて、各抵抗値を大きくする
ことにより消費電力を抑えることもできる。一方、スイ
ッチ回路ｓｗＤは、スイッチング機能を有する回路であ
れば特に限定されない。なお、ここでは、配線自体が有
する固有抵抗については便宜上考慮していない。
【０１３１】第１のＤ／Ａ変換回路５０７において、ス
イッチング回路５０６によって選択されたラッチ回路を
経てアドレス線ａ、ｂ、ｃおよびｄから供給される４ビ
ットのデジタル信号が、ｓｗＡおよびｓｗＢを制御す
る。ｓｗＡの１６個のスイッチ（ｓｗＡ１〜ｓｗＡ１
６）において、ラッチ回路を経てアドレス線ａ、ｂ、ｃ
およびｄから供給されるデジタル信階調号に応じて、い
ずれか一つのスイッチだけが閉じるようになっており、
同時に２以上のスイッチが閉じることはない。また、ｓ
ｗＢの１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）にお
いても、ラッチ回路を経てアドレス線ａ、ｂ、ｃおよび
ｄから供給されるデジタル信号に応じて、いずれか一つ
のスイッチだけが閉じるようになっており、 同時に２以
上のスイッチが閉じることはない。さらに、ｓｗＡの４
つのスイッチとｓｗＢの４つのスイッチとが閉じるタイ
ミングには、次のような関係がある。すなわち、ｓｗＡ
１が閉じる時はｓｗＢ１が閉じ、ｓｗＡ２が閉じる時は
ｓｗＢ２が閉じ、ｓｗＡ３が閉じる時はｓｗＢ３が閉
じ、かつｓｗＡ４が閉じる時はｓｗＢ４が閉じるように
設計されている。他のスイッチに関しても、ｓｗＡｎと
ｓｗＢｎと（１≦ｎ≦１６；ｎは自然数）が同時に閉じ
るようになっている。従って、ｓｗＡとｓｗＢとによっ
て、常に２つの隣り合う階調電圧線が選択されることに
なる。このようにして、ｓｗＡとｓｗＢとによって２つ
の隣り合う階調電圧線が選択され、第１の出力線（Ｈ）
５０９−１と第１の出力線（Ｌ）５０９−２とに供給さ
れる。
【０１３２】第２のＤ／Ａ変換回路５１６において、ラ
ッチ回路を経てアドレス線ｅ、ｆ、ｇおよびｈから供給
される４ビットのデジタル信号が、ｓｗＣを制御する。
ｓｗＣの１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１６）に
おいて、アドレス線ｅ、ｆ、ｇおよびｈから供給される
デジタル信号に応じて、いずれか一つのスイッチだけが
閉じるようになっている。
【０１３３】ただし、ｓｗＣが閉じる前に、スイッチ回
路ｓｗＤが閉じ対応する階調電圧に近い電圧が予めソー
ス信号線５２０に供給される。また、ｓｗＣが閉じてい
る間は、スイッチ回路ｓｗＤが少なくとも一時的に開く
よう設計されている。なお、ここでは図示しないが、ス
イッチ回路ｓｗＤの開閉をコントロールする信号が印加
される信号線は別に設けられている。
【０１３４】第１の出力線（Ｈ）５０９−１に供給され
ている階調電圧と、第１の出力線（Ｌ）５０９−２に供
給されている階調電圧から、１６個の抵抗（Ｒ１〜Ｒ１
６）によって１６の異なる階調電圧が作られる。スイッ
チｓｗＤが閉じ、予め対応する階調電圧に近い電圧が第
２の出力線に供給された後、スイッチｓｗＤを開け、１
６個のスイッチ（ｓｗＣ）のうち、いずれか一つのスイ
ッチが閉じ、対応する階調電圧が第２の出力線５１７に
供給される。第２の出力線５１７へ供給される階調電圧
は、バッファ（図示せず）などを通してソース信号線５
２０に供給される。
【０１３５】よって、本実施例では、８ビットのデジタ
ル信号のうち上位４ビットによって１６通りの階調電圧
を選択することができ、下位４ビットによって選択され
た階調電圧から更に１６通りの階調電圧を出力すること
ができる。よって、１６（上位４ビット）×１６（下位
４ビット）＝２５６通りの階調電圧を選択することがで
きる。
【０１３６】（実施例３）本実施例では、実施例１と異
なるＤ／Ａ変換回路の例を図１６に示す。なお、図３に
示した回路構成とはスイッチ回路の一部が異なるだけで
その他は同一であるので、同じ構成については同一の符
号を用いることとする。
【０１３７】図１６に示した回路構成においては、ｓｗ
Ｄのスイッチ回路にｓｗＣ（ｓｗＣ１〜ｓｗＣ４）のう
ち、一つのスイッチ回路の機能を兼ね備えた回路構成と
してもよい。本実施例では、図１６中に示したｓｗＤ
（ｓｗＣ１）は、予め本来の階調電圧に近い電圧値を印
加するタイミングをコントロールする信号と、ｓｗＣ１
を開閉するタイミングをコントロールする信号とによっ
て開閉するように設計されている。こうすることでスイ
ッチング素子の数を低減することができるため、回路の
小型化を図ることができる。
【０１３８】（実施例４）本実施例では、実施例１と異
なるＤ／Ａ変換回路の例を図１７に示す。なお、図３に
示した回路構成とはスイッチ回路の一部が異なるだけで
その他は同一であるので、同じ構成については同一の符
号を用いることとする。
【０１３９】図１７に示した回路構成においては、ｓｗ
Ｃ（ｓｗＣ１〜ｓｗＣ４）のうち一つのスイッチ回路に
ｓｗＤのスイッチ回路の機能を兼ね備えた回路構成とし
てもよい。本実施例では、図１７中に示したｓｗＣ１
（ｓｗＤ）は、ｓｗＣ１を開閉するタイミングをコント
ロールする信号と、予め本来の階調電圧に近い電圧値を
印加するタイミングをコントロールする信号とによって
開閉するように設計されている。こうすることでスイッ
チング素子の数を低減することができるため、回路の小
型化を図ることができる。
【０１４０】（実施例５）本実施例では、実施例１と異
なるＤ／Ａ変換回路の例を図１８に示す。なお、図３に
示した回路構成とはバッファ回路の有無が異なるだけで
その他は同一であるので、同じ構成については同一の符
号を用いることとする。
【０１４１】図１８に示した回路構成においては、第２
の出力線１１１５にバッファ回路（オペアンプ、ソース
フォロワ等）１１１３を設けた第２のＤ／Ａ変換回路１
１１４を示した。このような回路構成とすると、このバ
ッファ回路の入力を高インピーダンスにすることが可能
であるので、アナログスイッチに関する要求が緩和され
るため好ましい。
【０１４２】（実施例６）本願発明は従来のＩＣ技術全
般に適用することが可能である。即ち、現在市場に流通
している全ての半導体回路に適用できる。例えば、ワン
チップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣ
プロセッサ等のマイクロプロセッサに適用しても良い
し、Ｄ／Ａコンバータ等の信号処理回路から携帯機器
（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周
波回路に適用しても良い。
【０１４３】（実施例７）本発明を実施して形成された
ＴＦＴは様々な電気光学装置に用いることができる。即
ち、それら電気光学装置を表示媒体として組み込んだ電
子機器全てに本発明を実施できる。
【０１４４】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、ウエアラブルディスプレイ、
カーナビゲーション、パーソナルコンピュータ、携帯情
報端末（モバイルコンピュータ、携帯電話または電子書
籍等）などが挙げられる。それらの一例を図１４に示
す。
【０１４５】図１４（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示装置２
００３、キーボード２００４で構成される。本願発明を
画像入力部２００２、表示装置２００３やその他の信号
制御回路に適用することができる。
【０１４６】図１４（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明を表示装置２１０２、音声
入力部２１０３やその他の信号制御回路に適用すること
ができる。
【０１４７】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５やその他の信号制御回路に適用できる。
【０１４８】図１４（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示装置２３０２、アーム部２３
０３で構成される。本発明は表示装置２３０２やその他
の信号制御回路に適用することができる。
【０１４９】図１４（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカ部２４
０３、記録媒体２４０４、操作スイッチ２４０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。本発明は表示装置２４０２やその
他の信号制御回路に適用することができる。
【０１５０】図１４（Ｆ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本願発明を表示装置２５０２やその他の信号制御回
路に適用することができる。
【０１５１】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜６のどの
ような組み合わせからなる構成を用いても実現すること
ができる。
【０１５２】［実施例９］本発明を実施して形成された
ＴＦＴは様々な電気光学装置に用いることができる。即
ち、それら電気光学装置を表示媒体として組み込んだ電
子機器全てに本発明を実施できる。
【０１５３】その様な電子機器としては、プロジェクタ
ー（リア型またはフロント型）などが挙げられる。それ
らの一例を図１５に示す。
【０１５４】図１５（Ａ）はフロント型プロジェクター
であり、表示装置２６０１、スクリーン２６０２で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。
【０１５５】図１５（Ｂ）はリア型プロジェクターであ
り、本体２７０１、表示装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本発明は表示装
置やその他の信号制御回路に適用することができる。
【０１５６】なお、図１５（Ｃ）は、図１５（Ａ）及び
図１５（Ｂ）中における表示装置２６０１、２７０２の
構造の一例を示した図である。表示装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１５７】また、図１５（Ｄ）は、図１５（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、２８１３、２８１４、偏光
変換素子２８１５、集光レンズ２８１６で構成される。
なお、図１５（Ｄ）に示した光源光学系は一例であって
特に限定されない。例えば、光源光学系に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設け
てもよい。
【０１５８】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜５のどの
ような組み合わせからなる構成を用いても実現すること
ができる。
【０１５９】
【発明の効果】本発明のＤ／Ａ変換回路は、抵抗素子を
通さずに供給された第１の電圧（本来の階調電圧に近い
電圧）を出力線に印加した後、抵抗素子を通して供給さ
れた第２の電圧を印加することで電圧（本来の階調電
圧）の書き込み動作を高速にした。
【０１６０】即ち、本発明のＤ／Ａ変換回路は、第１の
電圧を予備的に書き込み、その後、第１の電圧から本来
の階調電圧まで変化させる第２の電圧を印加すればよい
ため、従来と比較して非常に高速に表示電圧の書き込み
が可能になった。
【図面の簡単な説明】
【図１】 本発明のＤ／Ａ変換回路を備えたアクティブ
マトリクス型液晶表示装置の概略構成図である。
【図２】 ラッチ回路の回路図である。
【図３】 本発明のＤ／Ａ変換回路の構成図である。
【図４】 本発明のＤ／Ａ変換回路を備えたアクティブ
マトリクス型液晶表示装置の構成図である。
【図５】 本発明のＤ／Ａ変換回路の構成図である。
【図６】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの
作製工程を示す断面図。
【図７】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの
作製工程を示す断面図。
【図８】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの
作製工程を示す断面図。
【図９】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの
作製工程を示す断面図。
【図１０】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴ
の断面図。
【図１１】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴ
の作製工程を示す上面図。
【図１２】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴ
の作製工程を示す上面図。
【図１３】 液晶表示装置の断面図。
【図１４】 電子機器の一例を示す図。
【図１５】 電子機器の一例を示す図。
【図１６】 本発明のＤ／Ａ変換回路の回路例である。
【図１７】 本発明のＤ／Ａ変換回路の回路例である。
【図１８】 本発明のＤ／Ａ変換回路の回路例である。
【図１９】 従来のデジタル駆動方式の液晶表示装置の
構成図である。
【図２０】 従来のデジタル駆動方式の液晶表示装置に
用いられているＤ／Ａ変換回路である。
【図２１】 従来のデジタル駆動方式の液晶表示装置に
用いられているＤ／Ａ変換回路である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０２Ｆ 1/133 ５５０ Ｇ０２Ｆ 1/133 ５７５ ５７５ Ｈ０１Ｌ 29/78 ６１２Ｂ Ｆターム(参考） 2H093 NA16 NA43 NA53 NA59 NC21 NC22 NC26 NC34 ND06 ND32 ND60 NG02 NG08 5C006 AA16 AF44 AF83 BB16 BC12 BF03 BF04 BF11 BF15 BF27 BF31 BF43 FA14 FA41 FA56 5C080 AA10 BB05 DD07 DD08 DD22 EE29 FF03 FF11 JJ02 JJ03 JJ06 5F110 AA01 BB01 BB02 BB04 BB20 CC02 DD02 DD03 DD13 DD14 DD15 EE01 EE04 EE05 EE06 EE14 EE15 EE28 EE44 FF04 FF09 FF28 FF30 GG01 GG02 GG13 GG24 GG32 GG43 GG45 GG51 HJ01 HJ04 HJ12 HJ22 HJ23 HL03 HL04 HL07 HL12 HL23 HM15 NN01 NN02 NN04 NN23 NN24 NN27 NN73 PP03 PP34 PP35 QQ05 QQ09 QQ21 QQ28 5J022 AB05 AB09 BA01 BA05 CB02 CF07 CG01

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】入力されるｎビット（ｎは２以上の自然
    数）のデジタル信号に対応する階調電圧が出力線に供給
    されるＤ／Ａ変換回路であって、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
    ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、 前記ｎビットのデジタル信号の上位ｘビットによって
    （２x ＋１）本の階調電圧線のうち隣り合う２本の階調
    電圧線が選択され、 選択された前記隣り合う２本の階調電圧線のうち、いず
    れか一方の階調電圧線に印加された第１階調電圧が出力
    線に供給された後、 前記ｎビットのデジタル信号の下位ｙビットによって、
    選択された前記隣り合う２本の階調電圧線の電位差から
    ２y 通りの第２階調電圧が作り出され、 前記２y 通りの第２階調電圧のうち、いずれか一つの第
    ２階調電圧が出力線に供給されることを特徴とするＤ／
    Ａ変換回路。
  2. 【請求項２】入力されるｎビット（ｎは２以上の自然
    数）のデジタル信号に対応する階調電圧が出力線に供給
    されるＤ／Ａ変換回路であって、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
    ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、 前記ｎビットのデジタル信号の上位ｘビットによって
    （２x ＋１）本の階調電圧線のうち、第ｚおよび第（ｚ
    ＋１）の階調電圧線が選択され（１≦ｚ≦２x；ｚは自
    然数）、 選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
    うち、いずれか一方の階調電圧線に印加された第１階調
    電圧が出力線に供給された後、 前記ｎビットのデジタル信号の下位ｙビットによって、
    選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
    電位差から、２y 通りの第２階調電圧が作り出され、 前記２y 通りの第２階調電圧のうち、いずれか一つの第
    ２階調電圧が出力線に供給されることを特徴とするＤ／
    Ａ変換回路。
  3. 【請求項３】請求項１または請求項２において、前記Ｄ
    ／Ａ変換回路は、薄膜トランジスタを用いて絶縁基板上
    に形成されることを特徴とするＤ／Ａ変換回路。
  4. 【請求項４】請求項１乃至３のいずれか一において、前
    記第１階調電圧は、選択された前記隣り合う２本の階調
    電圧線のうち、もう一方の階調電圧線に印加された電圧
    値より低いことを特徴とするＤ／Ａ変換回路。
  5. 【請求項５】マトリクス状に配置された複数のＴＦＴ
    と、 前記複数のＴＦＴを駆動するソース信号線側駆動回路と
    ゲイト信号線側駆動回路と、 を備えた半導体装置であって、 前期ソース信号線側駆動回路は、入力されるｎビット
    （ｎは２以上の自然数）のデジタル信号に対応する階調
    電圧が出力線に供給されるＤ／Ａ変換回路を備えてお
    り、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
    ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、 前記ｎビットのデジタル信号の上位ｘビットによって
    （２x ＋１）本の階調電圧線のうち隣り合う２本の階調
    電圧線が選択され、 選択された前記隣り合う２本の階調電圧線のうち、いず
    れか一方の階調電圧線に印加された第１階調電圧が出力
    線に供給された後、 前記ｎビットのデジタル信号の下位ｙビットによって、
    選択された前記隣り合う２本の階調電圧線の電位差から
    ２y 通りの第２階調電圧が作り出され、 前記２y 通りの第２階調電圧のうち、いずれか一つの第
    ２階調電圧が出力線に供給されることを特徴とする半導
    体装置。
  6. 【請求項６】マトリクス状に配置された複数のＴＦＴ
    と、 前記複数のＴＦＴを駆動するソース信号線側駆動回路と
    ゲイト信号線側駆動回路と、 を備えた半導体装置であって、 前期ソース信号線側駆動回路は、入力されるｎビット
    （ｎは２以上の自然数）のデジタル信号に対応する階調
    電圧が出力線に供給されるＤ／Ａ変換回路を備えてお
    り、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
    ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、 前記ｎビットのデジタル信号の上位ｘビットによって
    （２x ＋１）本の階調電圧線のうち、第ｚおよび第（ｚ
    ＋１）の階調電圧線が選択され（１≦ｚ≦２x；ｚは自
    然数）、 選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
    うち、いずれか一方の階調電圧線に印加された第１階調
    電圧が出力線に供給された後、 前記ｎビットのデジタル信号の下位ｙビットによって、
    選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
    電位差から、２y 通りの第２階調電圧が作り出され、 前記２y 通りの第２階調電圧のうち、いずれか一つの第
    ２階調電圧が出力線に供給されることを特徴とする半導
    体装置。
  7. 【請求項７】複数のＴＦＴと、 前記複数のＴＦＴを駆動するソース信号線側駆動回路と
    ゲイト信号線側駆動回路と、 を備えた半導体装置であって、 前記ソース信号線側駆動回路は、入力されるｎビット
    （ｎは２以上の自然数）のデジタル信号に対応する階調
    電圧が出力線に供給されるＤ／Ａ変換回路を備えた駆動
    回路を有する半導体装置であって、 前記ｎビットのデジタル信号を上位ｘビットと下位ｙビ
    ットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、 前記ｎビットのデジタル信号の上位ｘビットによって
    （２x ＋１）本の階調電圧線のうち、第ｚおよび第（ｚ
    ＋１）の階調電圧線が選択され（１≦ｚ≦２x；ｚは自
    然数）、 選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
    うち、いずれか一方の階調電圧線に印加された第１階調
    電圧が出力線に供給された後、 前記ｎビットのデジタル信号の下位ｙビットによって、
    選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の
    電位差から、２y 通りの第２階調電圧が作り出され、 前記２y 通りの第２階調電圧のうち、いずれか一つの第
    ２階調電圧が出力線に供給されることを特徴とする半導
    体装置。
  8. 【請求項８】 請求項５乃至７のいずれか一つにおい
    て、前記複数のＴＦＴと、前記ソース信号線側駆動回路
    と、前記ゲイト信号線側駆動回路とは、薄膜トランジス
    タを用いて絶縁基板上に一体形成される記載の半導体装
    置。
  9. 【請求項９】 請求項５乃至８のいずれか一つにおい
    て、前記第１階調電圧は、選択された前記隣り合う２本
    の階調電圧線のうち、もう一方の階調電圧線に印加され
    た電圧値より低いことを特徴とする半導体装置。
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