KR20100025963A

KR20100025963A - 디스플레이 구동회로 및 그 구동방법

Info

Publication number: KR20100025963A
Application number: KR1020080084740A
Authority: KR
Inventors: 김인석; 이재구; 우재혁
Original assignee: 삼성전자주식회사
Priority date: 2008-08-28
Filing date: 2008-08-28
Publication date: 2010-03-10
Also published as: US20100053125A1

Abstract

데이터 전달 특성을 향상시킨 디스플레이 구동회로 및 그 구동방법이 개시된다. 상기 디스플레이 구동회로의 일예에 따르면, 데이터를 저장하는 메모리부와, 복수의 데이터 라인들을 통하여 상기 메모리부로부터 리드된 데이터를 입력받아 데이터 처리를 수행하는 로직회로 및 상기 메모리부와 상기 로직 회로 사이의 데이터 라인들 상에 배치되며, 상기 메모리부로부터 리드된 데이터의 전달을 제어하기 위하여, 상기 복수의 데이터 라인들 각각에 대응하는 전송 게이트들을 포함하는 스위칭부를 구비하는 것을 특징으로 한다.

Description

디스플레이 구동회로 및 그 구동방법{Display driver integrated circuit and operating method thereof}

본 발명은 디스플레이 구동회로 및 그 구동방법에 관한 것으로서, 자세하게는 개선된 데이터 전달 특성을 갖는 디스플레이 구동회로 및 그 구동방법에 관한 것이다.

일반적으로, 노트북 컴퓨터 및 모니터 등에 널리 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device)가 대표적이다. 상기 액정 표시 장치는 화상을 구현하는 패널을 구비하며 상기 패널에는 복수 개의 픽셀이 구비된다. 상기 복수 개의 픽셀은 게이트 선택 신호를 전달하는 다수의 스캔 라인들과, 색상 데이터 즉 계조 데이터를 전달하는 다수의 데이터 라인들이 교차하는 영역에 형성된다.

디스플레이 구동 집적회로(Display Driver IC)는 데이터 라인을 통해 계조 데이터를 패널로 제공함으로써, 패널에 화상이 구현되도록 한다. 또한 모바일 장치에 구비되는 패널을 구동하기 위한 모바일용 디스플레이 구동회로의 경우, 상기 스캔 라인들을 구동하기 위한 스캔 드라이버 및 상기 데이터 라인들을 구동하기 위한 소스 드라이버 등이 하나의 칩에 집적되어 설계될 수 있다. 디스플레이 구동회로는 데이터를 저장하는 메모리를 구비할 수 있으며, 메모리에 저장된 데이터를 리드하고 이에 대한 로직 처리를 수행하며, 이에 따라 발생된 계조 데이터를 패널로 제공한다. 종래의 디스플레이 구동회로의 데이터 전달과 관련된 동작을 도 1을 참조하여 설명하면 다음과 같다.

도 1은 메모리부 및 3상 버퍼를 구비하는 종래의 디스플레이 구동회로를 나타내는 회로도이다. 도시된 바와 같이 상기 디스플레이 구동회로(10)는 패널(미도시)에 구현되는 화상의 계조와 관련된 데이터를 저장하는 적어도 하나의 메모리부(11_1, 11_2)와, 상기 메모리부(11_1, 11_2)로부터 리드된 데이터의 전달을 제어하기 위한 적어도 하나의 버퍼부(12_1, 12_2)를 구비할 수 있다. 버퍼부(12_1, 12_2)는, 데이터를 제공하기 위해 메모리부(11_1, 11_2)에 구비되는 데이터 포트의 수에 해당하는 만큼의 3상 버퍼들을 구비할 수 있다. 메모리부(11_1, 11_2)에서 병렬하게 리드되는 데이터는, 상기 버퍼부(12_1, 12_2)를 거쳐 상기 데이터의 처리를 위한 소스 드라이버 내의 로직 회로로 제공된다.

메모리부(11_1, 11_2)에서 리드된 데이터는 병렬하게 버퍼부(12_1, 12_2)로 제공되며, 버퍼부(12_1, 12_2)는 제1 제어신호들(CS1) 및 제2 제어신호들(CS2)에 응답하여 상기 데이터를 데이터 라인들을 통하여 직렬하게 출력한다. 일예로서, 계조가 24비트의 데이터(8비트 R 컬러, 8비트 G 컬러, 8비트 B 컬러)로 구현되는 경우, 상기 버퍼부(12_1, 12_2)는 메모리부(11_1, 11_2)에서 병렬하게 제공된 데이터를 24 비트의 데이터(D<0>, D<1>, ..., D<23>) 씩 순차적으로 출력할 수 있다.

그러나, 상기와 같이 구성되는 종래의 디스플레이 구동회로(10)는, 메모리부(11_1, 11_2)에서 리드된 데이터를 전달하기 위하여 일반적으로 사이즈가 큰 3상 버퍼(Tri-state buffer)를 사용하였다. 데이터 전달 동작시 첫 번째 24 비트 데이터(D1<0:23>)를 전달하기 위하여 이에 대응하는 버퍼들을 인에이블 시키고 나머지 버퍼들을 디스에이블 시킨다. 그러나, 상기 디스에이블된 버퍼들에 구비되는 큰 사이즈의 NMOS 트랜지스터 및 PMOS 트랜지스터들이 데이터 라인들에 연결되어 있으므로, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터들에 의한 기생 커패시턴스(Parastic capacitance) 성분에 의한 로드(load)가 발생하게 된다. 또한, 데이터를 전달하기 위한 데이터 라인들 사이의 메탈간 커패시턴스(met-to-met capacitance) 성분 또한 상당히 크므로, 이에 의한 로드 또한 커지게 되는 문제가 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 데이터 라인에 발생하는 로드(load)를 감소시켜 데이터 전달 특성을 향상시키는 디스플레이 구동회로 및 그 구동방법을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 디스플레이 구동회로는, 데이터를 저장하는 메모리부와, 복수의 데이터 라인들을 통하여 상기 메모리부로부터 리드된 데이터를 입력받아 데이터 처리를 수행하는 로직회로 및 상기 메모리부와 상기 로직 회로 사이의 데이터 라인들 상에 배치되며, 상기 메모리부로부터 리드된 데이터의 전달을 제어하기 위하여, 상기 복수의 데이터 라인들 각각에 대응하는 전송 게이트들을 포함하는 스위칭부를 구비하는 것을 특징으로 한다.

한편, 상기 스위칭부는, 상기 전송 게이트 각각에 대응하여 배치되며, 상기 전송 게이트를 제어하기 위한 제1 제어신호를 입력받아 반전된 제1 제어신호를 발생하는 인버터를 더 포함할 수 있다.

한편, 상기 메모리부는, m*n 비트의 데이터를 출력하기 위한 m*n 개의 출력 포트를 구비하고(단 m, n은 정수), 상기 스위칭부는 제1 내지 제n 스위칭 그룹들을 구비하고, 각각의 스위칭 그룹은 m 비트의 데이터에 대응하는 m 개의 전송 게이트를 포함하며, 상기 제1 내지 제n 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활 성화되는 경우 나머지 스위칭 그룹에 포함되는 전송 게이트들은 턴오프될 수 있다.

한편, 상기 메모리부는, m*n 비트의 데이터를 출력하기 위한 m*n 개의 출력 포트를 구비하고(단 m, n은 정수), 상기 복수의 데이터 라인들은, 상기 메모리부의 출력 포트에 연결되는 로컬 데이터 라인들과, 상기 로컬 데이터 라인들과 상기 로직 회로의 입력단 사이에 연결되는 글로벌 데이터 라인들을 구비할 수 있다.

바람직하게는, 상기 스위칭부는, 상기 로컬 데이터 라인들 상에 배치되어 상기 메모리부로부터 리드된 데이터의 전달을 제어하는 전송 게이트들을 포함하는 제1 스위칭부 및 상기 로컬 데이터 라인들과 상기 글로벌 데이터 라인들을 서로 연결하기 위한 전송 게이트들을 포함하는 제2 스위칭부를 구비하는 것을 특징으로 한다.

또한 바람직하게는, 상기 제1 스위칭부는 n 개의 제1 스위칭 그룹들을 구비하고, 각각의 제1 스위칭 그룹은 m 비트의 데이터에 대응하는 m 개의 전송 게이트를 포함하며, 상기 제2 스위칭부는 x 개(단, x는 정수)의 제2 스위칭 그룹들을 구비하고, 각각의 제2 스위칭 그룹은 상기 m 비트의 데이터를 전달하기 위한 m 개의 전송 게이트를 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 각각의 제2 스위칭 그룹은, 상기 n 개의 제1 스위칭 그룹들 중 (n/x) 개의 스위칭 그룹들과 전기적으로 연결되며, 상기 (n/x) 개의 스위칭 그룹들로부터 수신된 데이터를 순차적으로 상기 글로벌 데이터 라인들로 전달하는 것을 특징으로 한다.

또한 바람직하게는, 상기 n 개의 제1 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화되면 나머지 스위칭 그룹이 비활성화되고, 상기 x 개의 제2 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화되면 나머지 스위칭 그룹이 비활성화되는 것을 특징으로 한다.

한편, 상기 메모리부는 복수 개의 메모리들을 구비하고, 상기 글로벌 데이터 라인들은 상기 복수 개의 메모리들에 전기적으로 연결되며, 상기 글로벌 데이터 라인들 상에 배치되며, 제1 메모리로부터의 데이터가 전달되는 노드들과 상기 제1 메모리와 인접하는 제2 메모리로부터의 데이터가 전달되는 노드들 사이에 연결되는 버퍼들을 더 구비할 수 있다.

한편, 상기 글로벌 데이터 라인들은, 서로 비인접하게 배치되며 동일한 메탈층으로 형성되는 제1 글로벌 데이터 라인들 및 상기 제1 글로벌 데이터 라인들 사이에 배치되며, 상기 제1 글로벌 데이터 라인들과 서로 다른 메탈층으로 형성되는 제2 글로벌 데이터 라인들을 구비할 수 있다.

한편, 본 발명의 다른 실시예에 따른 디스플레이 장치를 구동하기 위한 디스플레이 구동회로는, 데이터를 저장하는 메모리부와, 상기 메모리부의 데이터 포트들 각각에 연결되는 로컬 데이터 라인들과, 상기 로컬 데이터 라인들과 스위칭 가능하게 연결되며, 상기 디스플레이 장치를 구동하기 위하여 상기 로컬 데이터 라인들을 통해 수신된 데이터를 로직 회로로 제공하는 글로벌 데이터 라인들과, 상기 로컬 데이터 라인들 각각에 배치되어, 상기 메모리부로부터 출력되는 데이터의 전달을 제어하기 위한 제1 스위칭부 및 상기 로컬 데이터 라인들과 상기 글로벌 데이터 라인들 사이에 배치되어, 상기 로컬 데이터 라인들로부터 수신된 데이터를 상기 글로벌 데이터 라인들로 전달하기 위한 제2 스위칭부를 구비하는 것을 특징으로 한다.

한편, 본 발명의 일 실시예에 따른 디스플레이 구동회로의 동작 방법는, 제1 스위칭부의 제1 내지 제a 스위칭 그룹(단, a은 정수)을 순차적으로 활성화시켜, 메모리부로부터 리드된 데이터를 로컬 데이터 라인을 통해 전달하는 단계와, 상기 제1 스위칭부의 제1 내지 제a 스위칭 그룹에 공통하게 연결되는 제2 스위칭부의 제1 스위칭 그룹을 활성화하여, 상기 로컬 데이터 라인을 통해 수신된 데이터를 글로벌 데이터 라인으로 전달하는 단계 및 상기 글로벌 데이터 라인을 통하여 상기 데이터를 데이터 처리를 위한 로직 회로로 제공하는 단계를 구비하는 것을 특징으로 한다.

상기한 바와 같은 본 발명의 디스플레이 구동회로 및 그 구동방법에 따르면, 데이터를 전달하는 데이터 라인 상의 로드(laod)를 감소시켜 데이터 전달 특성을 향상시킬 수 있는 효과가 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 일실시예에 따른 디스플레이 구동회로를 나타내는 블록도이다. 도 2에 도시된 바와 같이 상기 디스플레이 구동회로(100)는, 패널(미도시)에 구현되는 화상의 계조와 관련된 데이터를 저장하는 메모리부(110)와, 상기 메모리부(110)에서 리드된 데이터를 스위칭하여 상기 데이터의 전달을 제어하는 적어도 하나의 스위칭부(121, 122)와, 데이터 라인들을 통하여 제공되는 상기 데이터를 입력받아 데이터 처리를 수행하는 적어도 하나의 로직회로(130, 140, 150)를 구비할 수 있다. 일예로서, 상기 데이터 처리를 수행하는 적어도 하나의 로직회로(130, 140, 10)는, 쉬프트 레지스터(130)와 디코더(140) 및 앰프(150) 등을 구비할 수 있다. 상기 쉬프트 레지스터(130)와 디코더(140) 및 앰프(150)는 상기 디스플레이 구동회로(100)에서 소스 드라이버를 구성한다.

도 2에는 하나의 메모리부(110)만이 도시되어 있으나, 본 발명의 일실시예에 따른 디스플레이 구동회로(100)는 복수 개의 메모리부를 구비할 수 있다. 일예로서, 디스플레이 구동회로(100)가 해상도 320*240의 QVGA 급의 패널을 구동하고 네 개의 메모리부를 구비하며, 24비트의 데이터(일예로서, 8비트 R 컬러, 8비트 G 컬러, 8비트 B 컬러)에 의해 계조가 구현되는 경우, 각각의 메모리부는 하나의 로우(row) 당 1440 비트(60*24)의 데이터를 저장할 수 있다. 상기와 같은 수치와 관련된 구성은, 구동하고자 하는 패널의 해상도와, 디스플레이 구동회로(100)에 구비되는 메모리부의 개수 등 다양한 원인에 의하여 가변될 수 있다.

메모리부(110)는 소정의 리드 동작에 각각의 로우(row)에 저장된 데이터(일 예로서 1440 비트의 데이터)를 출력한다. 상기 적어도 하나의 스위칭부(121, 122)는, 메모리부(110)와 로직회로(130, 140, 150) 사이에 배치되어 상기 데이터의 전달을 제어한다. 앞서 언급한 바와 같이, 상기 로직회로(130, 140, 150)는 디스플레이 구동회로(100) 내의 소스 드라이버를 구성할 수 있으며, 상기 적어도 하나의 스위칭부(121, 122)는 소스 드라이버 내에 배치되도록 구현될 수도 있으며, 또한 소스 드라이버 외부에 배치되도록 구현되어도 무방하다.

바람직하게는, 상기 적어도 하나의 스위칭부(121, 122)는 제1 스위치부(121)와 제2 스위치부(122)를 구비한다. 제1 스위치부(121)는, 메모리부(110)의 데이터 포트 각각에 연결되는 로컬 데이터 라인들(local data line) 상에 배치되어 데이터의 전달을 제어하는 스위치들을 구비한다. 특히, 상기 스위치들 각각은 구동능력을 향상하기 위한 큰 사이즈의 3상 버퍼를 사용하는 대신에 작은 사이즈의 전송 게이트를 구비한다. 또한 상기 스위치들 각각에 구비되는 전송 게이트를 제어하기 위하여, 상기 전송 게이트 각각에 대응하여 인버터가 배치될 수 있다. 제1 스위치부(121)를 제어하기 위하어 적어도 하나의 제1 제어신호들(CS1)이 제1 스위치부(121)로 제공되며, 각각의 전송 게이트는 상기 제1 제어신호(CS1)과 상기 제1 제어신호(CS1)를 반전한 신호에 응답하여 그 스위칭이 제어된다.

한편, 제2 스위치부(122)는, 제1 스위치부(121)를 통해 전달된 데이터를 글로벌 데이터 라인들(global data line)으로 제공하기 위한 제어동작을 수행한다. 바람직하게는, 상기 제2 스위치부(122)는 적어도 하나의 제2 제어신호들(CS2)에 응답하여 데이터의 전달을 제어한다. 글로벌 데이터 라인들(global data line)로 전 달된 데이터는 패널을 구동하기 위한 실제 계조 데이터로 변환되기 위하여 적어도 하나의 로직 회로를 거치게 된다. 일예로서, 데이터는 글로벌 데이터 라인들(global data line)을 통하여 소스 드라이버 내의 쉬프트 레지스터(130)로 전달될 수 있다.

상기와 같이 구성될 수 있는 본 발명의 일실시예에 따른 디스플레이 구동회로(100)의 동작을 상세히 설명하면 다음과 같다.

메모리부(110)의 리드 동작을 위하여 소정의 명령신호, 어드레스 신호(이상 미도시) 등이 제공됨에 따라 메모리부(110)의 하나의 로우(row)에 해당하는 데이터가 리드된다. 메모리부(110)는 하나의 로우(row)에 해당하는 m*n 비트의 데이터를 출력하기 위하여 m*n 개의 출력 포트를 구비할 수 있다. 도 1에는 그 일예로서, 패널(미도시)상에서 하나의 컬러가 24비트의 데이터(8비트 R 컬러, 8비트 G 컬러, 8비트 B 컬러)에 의해 구현되는 경우, 메모리부(110)는 각각 24비트로 이루어지는 60 개의 데이터(D1<0:23> 내지 D60<0:23>)에 대응하는 출력 포트를 구비하는 것이 도시된다.

메모리부(110)에서 리드된 데이터는 로컬 데이터 라인(local data line)을 통해 전달된다. 메모리부(110)에서 리드된 데이터는 제1 스위치부(121)로 병렬하게 제공되며, 상기 데이터는 제1 스위치부(121) 및 제2 스위치부(122)를 거쳐 로직회로(일예로서 쉬프트 레지스터(130))로 소정의 비트씩 순차적으로 제공된다.

제1 스위치부(121)는 각각의 로컬 데이터 라인 상에 배치된 스위치들을 구비하며, 상술한 바와 같이 각각의 스위치는 전송 게이트와 인버터를 포함할 수 있다. 상기 전송 게이트는 제1 제어신호(CS1)와 상기 제1 제어신호(CS1)의 반전된 신호에 응답하여 스위칭된다. 한편, 제2 스위치부(122)는 상기 로컬 데이터 라인과 글로벌 데이터 라인 사이에 연결되어, 제1 스위치부(121)를 통해 제공된 데이터를 글로벌 데이터 라인으로 전달한다. 제2 스위치부(122)에 구비되는 스위치 각각 또한 전송 게이트와 인버터를 포함할 수 있다. 제2 스위치부(122)에 구비되는 전송 게이트는 제2 제어신호(CS2)와 상기 제2 제어신호(CS2)의 반전된 신호에 응답하여 스위칭될 수 있다.

먼저, 제1 스위치부(121)에 구비되는 스위치들 중 첫 번째 24 비트의 데이터에 대응하는 스위치들을 턴온시킨다. 이에 따라 제1 스위치부(121)로 병렬하게 제공된 데이터들(D1<0:23> 내지 D60<0:23>) 중 첫 번째 24 비트의 데이터(D1<0:23>)가 제2 스위치부(122)로 제공되고, 상기 첫 번째 24 비트의 데이터(D1<0:23>)는 제2 스위치부(122)의 스위칭 동작에 의하여 글로벌 데이터 라인으로 전달된다. 이후 제1 스위치부(121)에 구비되는 스위치들 중 두 번째 24 비트의 데이터에 대응하는 스위치들을 턴온시킨다. 이에 따라 두 번째 24 비트의 데이터(D2<0:23>)가 제1 스위치부(121) 및 제2 스위치부(122)를 거쳐 글로벌 데이터 라인으로 전달된다. 상기와 같은 동작은 메모리부(110)에서 독출된 전체 데이터(일예로서, 첫 번째 24 비트의 데이터 D1<0:23> 내지 육십 번째 24 비트의 데이터 D60<0:23>) 전체에 걸쳐 수행된다.

특히, 본 발명의 일실시예에 따르면, 제1 스위치부(121)에 구비되는 스위치들을 소정의 갯수로 그룹핑시키며, 또한 제2 스위치부(122)에 구비되는 스위치들을 소정의 갯수로 그룹핑시킨다. 일예로서, 제1 스위치부(121)에 구비되는 스위치들에 대하여, 8비트 R 컬러와 8비트 G 컬러 및 8비트 B 컬러로 이루어지는 24 비트의 데이터에 대응하는 24 개의 스위치들이 하나의 스위칭 그룹으로 설정된다. 첫 번째 24 비트의 데이터(D1<0:23>)를 전달하기 위하여 제1 스위칭 그룹이 활성화되는 경우, 나머지 스위칭 그룹들은 비활성화된다. 이와 유사하게, 어느 하나의 24 비트의 데이터가 전달되는 경우, 상기 24 비트의 데이터에 대응하는 스위칭 그룹만이 활성화되며, 나머지 스위칭 그룹들은 비활성화된다.

한편, 제2 스위치부(122) 또한 제1 스위치부(121)의 하나의 스위칭 그룹에 포함되는 스위치들과 동일한 개수의 스위치들이 하나의 스위칭 그룹으로 설정된다. 바람직하게는, 제1 스위치부(121)가 제2 스위치부(122)보다 더 많은 수의 스위칭 그룹을 갖는다. 이에 따라, 제2 스위치부(122)에 구비되는 각각의 스위칭 그룹은 제1 스위치부(121)의 적어도 두 개 이상의 스위칭 그룹들과 연결된다. 도 1의 경우, 제1 스위치부(121)의 10 개의 스위칭 그룹들이 제2 스위치부(122)의 하나의 스위칭 그룹과 연결되는 것이 도시된다. 상기 제1 스위치부(121)와 마찬가지로, 제2 스위치부(122) 또한 어느 하나의 스위칭 그룹이 활성화되면 나머지 스위칭 그룹들은 비활성화된다.

상술한 바와 같은 스위칭 그룹을 고려하여 본 발명의 동작의 일예를 설명하면 다음과 같다.

먼저, 제1 스위치부(121)를 제어하기 위한 제1 제어신호(CS1)에 응답하여, 제1 스위치부(121)의 제1 스위칭 그룹이 활성화되고 나머지 스위칭 그룹은 비활성 화된다. 이에 따라 첫 번째 24 비트의 데이터(D1<0:23>)가 제2 스위치부(122)로 전달된다.

또한, 제2 스위치부(122)를 제어하기 위한 제2 제어신호(CS2)에 응답하여, 제2 스위치부(122)의 제1 스위칭 그룹만이 활성화되고 나머지 스위칭 그룹은 비활성화된다. 이에 따라 첫 번째 24 비트의 데이터(D1<0:23>)가 제2 스위치부(122)를 거쳐 글로벌 데이터 라인으로 전달된다. 상기 제2 스위치부(122)의 제1 스위칭 그룹은 제1 스위치부(121)의 제1 스위칭 그룹 내지 제10 스위칭 그룹들과 전기적으로 연결될 수 있으며, 상기 제1 스위치부(121)의 제1 스위칭 그룹 내지 제10 스위칭 그룹들이 순차적으로 활성화되는 동안 상기 제2 스위치부(122)의 제1 스위칭 그룹만이 활성화된다.

이후, 제1 스위치부(121)의 제2 스위칭 그룹이 활성화됨에 따라 두 번째 24 비트의 데이터(D2<0:23>)가 제2 스위치부(122)로 전달되며, 상기 두 번째 24 비트의 데이터(D2<0:23>)는 제2 스위치부(122)의 제1 스위칭 그룹을 통하여 글로벌 데이터 라인으로 전달된다. 상기와 같은 방식에 따라, 세 번째 24 비트의 데이터(D3<0:23>) 내지 열 번째 24 비트의 데이터(D10<0:23>)가 제1 스위치부(121)의 대응하는 스위칭 그룹 및 제2 스위치부(122)의 제1 스위칭 그룹을 통하여 글로벌 데이터 라인으로 순차적으로 전달된다.

또한, 제2 스위치부(122)의 제2 스위칭 그룹은 제1 스위치부(121)의 제11 스위칭 그룹 내지 제20 스위칭 그룹들과 전기적으로 연결될 수 있으며, 상기 제1 스위치부(121)의 제11 스위칭 그룹 내지 제20 스위칭 그룹들이 순차적으로 활성화되 는 동안 상기 제2 스위치부(122)의 제2 스위칭 그룹만이 활성화된다. 열 한번째 24 비트의 데이터(D11<0:23>) 내지 스무 번째 24 비트의 데이터(D20<0:23>)는 제1 스위치부(121)의 대응하는 스위칭 그룹 및 제2 스위치부(122)의 제2 스위칭 그룹을 통하여 글로벌 데이터 라인으로 순차적으로 전달된다.

상기와 같은 동작에 따라 메모리부(110)의 데이터에 대한 전달 동작이 완료되면, 상기 메모리부(110) 외에 추가적으로 구비될 수 있는 메모리부(미도시)에 대한 데이터 전달 동작이 수행된다. 이에 따라 패널의 하나의 라인에 대한 디스플레이 동작이 수행되며, 상기 하나의 라인에 대한 디스플레이 동작이 완료되면 다음 라인에 대한 디스플레이 동작을 위하여 상술하였던 바와 같은 메모리부의 리드 동작 및 리드된 데이터의 전달 동작이 반복된다.

상기와 같은 구성에 따르면, 데이터 전달시 데이터 라인에 발생하는 로드(load)를 감소시킬 수 있으므로, 데이터 구동시 발생하는 전력 소모를 감소시킬 수 있다. 즉, 종래의 경우에는 메모리부(110)의 데이터 포트들 각각에 연결되는 3상 버퍼들 모두가 상기 데이터 라인에 로드(load)로 작용하였으나, 도 2에 도시된 바와 같이 메모리부(110)의 일부의 데이터 포트들만에 연결된 스위치만이 상기 데이터 라인에 로드(load)로 작용한다.

도 3은 복수 개의 메모리부를 구비하는 디스플레이 구동회로의 데이터 라인 구조를 나타내는 도면이다. 도 3에 도시된 구성들 중 도 2와 동일한 참조번호를 갖는 구성은 그 동작 또한 유사한 것이므로, 이에 대한 자세한 설명은 생략한다.

도 3에는 두 개의 메모리부(111, 112)가 도시되어 있으나, 디스플레이 구동 회로(100)는 더 많은 수의 메모리부를 구비할 수 있다. 일예로서, 제1 메모리부(111)에 연결되는 제1 스위칭부(121_1)는, 제1 메모리부(111)에 구비되는 데이터 포트들에 해당하는 개수의 스위치들을 구비한다. 상술하였던 바와 같이 상기 스위치들 각각은 전송 게이트 및 인버터를 포함할 수 있다. 제1 스위칭부(121_1)는, 제1 제어신호(CS1)에 응답하여 소정 비트의 데이터(일예로서, 24 비트의 데이터)를 제2 스위칭부(122_1)로 전달한다. 제2 스위칭부(122_1)에 구비되는 하나의 스위칭 그룹은 제1 스위칭부(121_1)에 구비되는 적어도 두 개의 스위칭 그룹과 전기적으로 연결되며, 제2 제어신호(CS2)에 응답하여 제1 스위칭부(121_1)를 통하여 전달된 데이터를 글로벌 데이터 라인으로 제공한다.

이와 마찬가지로, 제2 메모리부(112)에 연결되는 제1 스위칭부(121_2) 또한, 제2 메모리부(112)에 구비되는 데이터 포트들에 해당하는 개수의 스위치들을 구비한다. 또한 제2 메모리부(112)에 대응하여 배치되는 제2 스위칭부(122_2)는 적어도 하나의 스위칭 그룹을 구비한다. 또한 제2 스위칭부(122_2)에 구비되는 하나의 스위칭 그룹은 제1 스위칭부(121_2)에 구비되는 적어도 두 개의 스위칭 그룹과 전기적으로 연결되며, 제1 스위칭부(121_2)를 통하여 전달된 데이터를 글로벌 데이터 라인으로 제공한다. 또한 상기 제2 메모리부(112)에 대응하는 제1 스위칭부(121_2)는 제3 제어신호(CS3)에 의해 스위칭이 제어될 수 있으며, 제2 스위칭부(122_2)는 제4제어신호(CS4)에 의해 스위칭이 제어될 수 있다.

도시된 바와 같이 메모리부(111, 112)는 출력 데이터의 로딩(loading) 능력을 향상하기 위하여, 데이터 포트들 각각에 대응하여 배치되는 버퍼들을 구비한다. 또한 상술하였던 바와 같이, 본 발명의 일실시예에 따른 디스플레이 구동회로(100)는 제1 스위치부(121_1, 121_2) 및 제2 스위치부(122_1, 122_2)에 구비되는 스위치들을 그룹핑시키고, 제1 스위치부(121_1, 121_2) 내의 복수의 스위칭 그룹이 제2 스위치부(122_1, 122_2) 내의 어느 하나의 스위칭 그룹과 연결되는 구조를 갖도록 한다. 상기와 같은 구조에 의하여 데이터 전달시 로드(load)로 작용하는 소자의 수를 감소시킬 수 있다. 이에 따라, 메모리부(111, 112) 내에 구비되는 버퍼만으로도 데이터를 충분히 구동할 수 있으며, 상기 메모리부(111, 112)에서 출력되는 데이터를 스위칭하기 위한 소자로서 큰 사이즈의 3상 버퍼가 사용될 필요가 없다.

한편, 본 발명의 일실시예에 따른 디스플레이 구동회로(100)는, 글로벌 데이터 라인 상에 배치되는 버퍼부(160)를 더 구비할 수 있다. 바람직하게는, 상기 버퍼부(160)는, 글로벌 데이터 라인 상에서 제1 메모리부(111)와 제2 메모리부(112) 사이에 대응하는 위치에 배치될 수 있다. 디스플레이 구동회로(100)가 더 많은 수의 메모리부들을 구비하는 경우, 상기 버퍼부(160)는 상기 메모리부들 사이에 대응하는 위치에 더 배치될 수 있다.

도 4는 도 3에 도시된 버퍼부 및 글로벌 데이터 라인의 일예를 나타내는 회로도이다. 도 4에 도시된 바와 같이, 하나 이상의 메모리부로부터 리드된 데이터는 글로벌 데이터 라인을 통하여 소정 비트(일예로서, 24 비트)의 데이터 씩 순차적으로 로직 회로로 제공된다.

바람직하게는, 상기 버퍼부(160)는 글로벌 데이터 라인들에 해당하는 개수의 버퍼들을 구비할 수 있다. 상기 버퍼들 각각은 글로벌 데이터 라인들 각각에 배치 되어, 입력되는 데이터를 버퍼링하여 출력한다. 이에 따라, 소정의 메모리부와 로직 회로 사이의 데이터 경로가 길더라도, 상기 버퍼부(160)에 구비되는 버퍼들의 동작에 의하여 상기 데이터의 구동능력을 향상시킬 수 있으므로, 로직 회로로 제공되는 데이터의 레벨이 변동되는 것을 방지할 수 있다.

또한, 제1 메모리부(111)의 데이터 리드가 완료되고 제2 메모리부(112)의 데이터가 리드되는 경우, 상기 제1 메모리부(111)와 제2 메모리부(112) 사이에 배치되는 버퍼부(160)를 디스에이블 시킨다. 이에 따라 제2 메모리부(112)에서 리드된 데이터를 글로벌 데이터 라인을 통해 전달하는 경우, 제1 메모리부(111) 및 이에 연결된 스위칭 소자들에 의해 발생될 수 있는 로드(load)를 방지한다. 만약, 제2 메모리부(112)의 데이터 리드가 완료되고, 상기 제2 메모리부(112)와 인접한 제3 메모리부(미도시)의 데이터가 리드되는 경우, 상기 제2 메모리부(112)와 제3 메모리부(미도시) 사이에 배치되는 버퍼부(미도시) 또한 디스에이블 시킨다. 또한 상기와 같은 버퍼부(160)의 동작은, 제1 스위치부(121_1, 121_2) 및 제2 스위치부(122_1, 122_2)를 제어하기 위한 제어신호와는 별도의 제어신호(CS5)에 의해 제어될 수 있다.

한편, 상술하였던 바와 같이, 하나 이상의 메모리부로부터 병렬하게 리드된 데이터는 소정 비트의 데이터(일예로서, 24 비트의 데이터) 씩 순차적으로 글로벌 데이터 라인을 통해 로직회로로 전달될 수 있다. 이를 위하여, 도 4에 도시된 바와 같이, 상기 글로벌 데이터 라인은 상기 소정 비트의 데이터의 수에 대응하는 메탈 라인들로 이루어질 수 있다. 본 발명의 일실시에에 따르면 상기 글로벌 데이터 라 인들 사이에 발생하는 기생 커패시턴스 성분에 의한 로드(load)를 감소시키기 위하여, 적어도 하나의 글로벌 데이터 라인은 다른 글로벌 데이터 라인과 서로 다른 층에 배치되도록 한다. 바람직하게는, 서로 인접하는 글로벌 데이터 라인들은 서로 다른 층에 배치함으로써, 서로 인접하는 글로벌 데이터 라인들 사이에 발생하는 기생 커패시턴스 성분을 감소시킨다. 일예로서, 24 비트의 데이터 중 홀수 번째 데이터(D<0>, D<2>, D<4>, ...)를 전달하는 글로벌 데이터 라인을 형성하는 메탈들과 짝수 번째 데이터(D<1>, D<3>, D<5>, ...)를 전달하는 글로벌 데이터 라인을 형성하는 메탈들이 서로 다른 층에 배치되도록 한다.

도 5는 도 2의 디스플레이 구동회로의 일 구현예를 자세하게 나타내는 회로도이다. 도시된 바와 같이, 제1 스위칭부에 구비되는 스위치들은 메모리부로부터 리드된 데이터를 수신하고, 상기 데이터의 전달을 제어한다. 도면의 편의상 24 비트의 데이터(일예로서, 첫 번째 24 비트의 데이터 D1<0:23>)에 대응하여 하나의 전송 게이트 및 인버터를 도시하였으나, 실제 구현상으로는 하나의 비트의 데이터에 대응하여 하나의 전송 게이트 및 인버터가 배치된다. 또한 제2 스위칭부의 경우 전송 게이트만을 도시하였으나, 상기 제2 스위칭부를 제어하기 위하여 제2 제어신호(CS2) 또는 제4 제어신호(CS4)를 반전시켜 출력하는 인버터가 상기 전송 게이트에 대응하여 배치될 수 있다.

제1 메모리부로부터 리드된 데이터(일예로서, D1<0:23> 내지 D60<0:23>)는, 제1 스위칭부에 구비되는 제1 스위칭 그룹 내지 제60 스위칭 그룹으로 병렬하게 제공되며, 상기 제1 스위칭부의 제1 스위칭 그룹 내지 제60 스위칭 그룹은 각각 순차 적으로 활성화된다. 제1 스위칭부에 구비되는 제1 스위칭 그룹 내지 제10 스위칭 그룹이 순차적으로 활성화되는 것에 대응하여, 이에 연결되는 제2 스위칭부의 제1 스위칭 그룹이 활성화된다. 이에 따라 데이터 D1<0:23> 내지 D10<0:23>는 제2 스위칭부의 제1 스위칭 그룹을 통하여 24 비트의 데이터 씩 순차적으로 글로벌 데이터 라인으로 전달된다.

상기와 같은 동작에 따라, 이후 제1 스위칭부에 구비되는 제11 스위칭 그룹 내지 제20 스위칭 그룹이 순차적으로 활성화되고, 또한 이에 대응하여 제2 스위칭부의 제2 스위칭 그룹이 활성화된다. 이에 따라 데이터 D11<0:23> 내지 D20<0:23>는 제2 스위칭부의 제2 스위칭 그룹을 통하여 24 비트의 데이터 씩 순차적으로 글로벌 데이터 라인으로 전달된다.

제1 메모리부에서 리드된 데이터가 글로벌 데이터 라인을 통해 전달되고 나면, 이후 제2 메모리부에서 리드된 데이터의 전달 동작이 수행된다. 이 경우, 글로벌 데이터 라인 상에서 제1 메모리부와 제2 메모리부 사이에 위치하는 버퍼부는 디스에이블 된다. 제2 메모리부로부터 리드된 데이터는 제1 스위칭부의 대응하는 스위칭 그룹 및 제2 스위칭부의 대응하는 스위칭 그룹을 통하여 순차적으로 글로벌 데이터 라인으로 전달된다.

도 6은 본 발명의 다른 실시예에 따른 디스플레이 구동회로를 나타내는 블록도이다. 도시된 바와 같이 상기 디스플레이 구동회로(200)는, 계조와 관련된 데이터를 저장하는 메모리부(210)와, 상기 메모리부(210)로부터 병렬하게 리드된 데이터를 소정의 비트씩 직렬하게 입력받아, 상기 디스플레이 구동회로(200)가 구동하 기 위한 패널(미도시)의 특성에 적합하도록 데이터를 처리하는 로직회로(220) 및 상기 로직회로(220)로부터 로직 처리를 거친 데이터를 입력받아 패널을 구동하기 위한 계조 데이터를 발생하는 소스 드라이버(230)를 구비할 수 있다.

또한, 상기 소스 드라이버(230)는, 각각의 데이터 비트에 대응하는 전송 게이트들과 인버터들을 구비하는 제1 스위칭부(241_1), 제1 스위칭부(241_1)에서 전달된 데이터를 수신하고 이를 글로벌 데이터 라인으로 전달하기 위하여 하나 이상의 전송 게이트들과 인버터들을 구비하는 제2 스위칭부(241_2)를 구비한다. 또한 소스 드라이버(230)는 상기 로직 회로(220)로부터 데이터를 순차적으로 수신하고 이를 병렬하게 출력하는 쉬프트 레지스터(242), 상기 쉬프트 레지스터(242)로부터 제공된 디지털 데이터를 아날로그 신호로 변환하는 디코더(243) 및 상기 디코더(243)로부터 제공된 아날로그 신호를 증폭하여 상기 계조 데이터로서 출력하는 앰프(244)를 더 구비할 수 있다.

상기 제1 스위칭부(241_1) 및 제2 스위칭부(241_2)에 구비되는 자세한 회로 구성 및 그 동작은, 도 2 내지 도 5에서 설명되었던 내용과 동일 또는 유사한 것으로서 이에 대한 자세한 설명은 생략한다. 또한, 도 6에 도시된 본 발명의 일실시예에서는, 상기 제1 스위칭부(241_1) 및 제2 스위칭부(241_2)가 소스 드라이버(230) 내에 구비되는 것으로 설명되었으나, 상기 제1 스위칭부(241_1) 및 제2 스위칭부(241_2)는 소스 드라이버(230) 외부에 배치되어도 무방하다.

제1 스위칭부(241_1)는 메모리부(210)로부터 리드된 데이터를 병렬하게 수신하고, 소정의 비트수 만큼씩 상기 데이터를 제2 스위칭부(241_2)로 순차적으로 출 력한다. 제2 스위칭부(241_2)는 제1 스위칭부(241_1)의 스위칭 동작과 연동하여, 상기 제1 스위칭부(241_1)로부터 순차적으로 제공되는 데이터를 글로벌 데이터 라인으로 전달한다. 로직 회로(220)는 글로벌 데이터 라인을 통하여 데이터를 직렬하게 입력받는다. 로직 회로(220)는 디스플레이 구동회로(200)가 구동하는 패널의 특성에 적합하도록 기 설정된 데이터 처리 동작을 수행하고, 로직 처리가 완료된 데이터를 소스 드라이버(230)로 제공한다. 바람직하게는, 상기 로직 처리가 완료된 데이터는 소스 드라이버(230) 내에 구비되는 쉬프트 레지스터(242)로 순차적으로 제공된다. 쉬프트 레지스터(242)는 순차적으로 제공되는 데이터에 대한 쉬프팅 동작 및 저장 동작에 기반하여, 패널의 하나의 라인에 대응하는 데이터를 상기 디코더(243)로 병렬하게 제공한다. 상기 병렬하게 제공되는 데이터의 디코딩 동작 및 증폭 동작을 거쳐 발생된 계조 데이터에 의하여, 패널은 이에 대응하는 계조로서 화상을 디스플레이한다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

도 1은 메모리부 및 3상 버퍼를 구비하는 종래의 디스플레이 구동회로를 나타내는 회로도이다.

도 2는 본 발명의 일실시예에 따른 디스플레이 구동회로를 나타내는 블록도이다.

도 3은 복수 개의 메모리부를 구비하는 디스플레이 구동회로의 데이터 라인 구조를 나타내는 도면이다.

도 4는 도 3에 도시된 버퍼부 및 글로벌 데이터 라인의 일예를 나타내는 회로도이다.

도 5는 도 2의 디스플레이 구동회로의 일 구현예를 자세하게 나타내는 회로도이다.

도 6은 본 발명의 다른 실시예에 따른 디스플레이 구동회로(200)를 나타내는 블록도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100: 디스플레이 구동회로

110: 메모리부

121: 제1 스위칭부 122: 제2 스위칭부

130: 쉬프트 레지스터

140: 디코더

150: 앰프

Claims

데이터를 저장하는 메모리부;

복수의 데이터 라인들을 통하여 상기 메모리부로부터 리드된 데이터를 입력받아 데이터 처리를 수행하는 로직회로 ; 및

상기 메모리부와 상기 로직 회로 사이의 데이터 라인들 상에 배치되며, 상기 메모리부로부터 리드된 데이터의 전달을 제어하기 위하여, 상기 복수의 데이터 라인들 각각에 대응하는 전송 게이트들을 포함하는 스위칭부를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
제1항에 있어서, 상기 스위칭부는,

상기 전송 게이트 각각에 대응하여 배치되며, 상기 전송 게이트를 제어하기 위한 제1 제어신호를 입력받아 반전된 제1 제어신호를 발생하는 인버터를 더 포함하는 것을 특징으로 하는 디스플레이 구동회로.
제1항에 있어서,

상기 메모리부는, m*n 비트의 데이터를 출력하기 위한 m*n 개의 출력 포트를 구비하고(단 m, n은 정수),

상기 스위칭부는 제1 내지 제n 스위칭 그룹들을 구비하고, 각각의 스위칭 그룹은 m 비트의 데이터에 대응하는 m 개의 전송 게이트를 포함하며, 상기 제1 내지 제n 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화되는 경우 나머지 스위칭 그룹에 포함되는 전송 게이트들은 턴오프되는 것을 특징으로 하는 디스플레이 구동회로.
제1항에 있어서,

상기 메모리부는, m*n 비트의 데이터를 출력하기 위한 m*n 개의 출력 포트를 구비하고(단 m, n은 정수),

상기 복수의 데이터 라인들은, 상기 메모리부의 출력 포트에 연결되는 로컬 데이터 라인들과, 상기 로컬 데이터 라인들과 상기 로직 회로의 입력단 사이에 연결되는 글로벌 데이터 라인들을 구비하는 것을 특징으로 하는 디스플레이 구동회로.
제4항에 있어서, 상기 스위칭부는,

상기 로컬 데이터 라인들 상에 배치되어 상기 메모리부로부터 리드된 데이터의 전달을 제어하는 전송 게이트들을 포함하는 제1 스위칭부; 및

상기 로컬 데이터 라인들과 상기 글로벌 데이터 라인들을 서로 연결하기 위한 전송 게이트들을 포함하는 제2 스위칭부를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
제5항에 있어서,

상기 제1 스위칭부는 n 개의 제1 스위칭 그룹들을 구비하고, 각각의 제1 스위칭 그룹은 m 비트의 데이터에 대응하는 m 개의 전송 게이트를 포함하며,

상기 제2 스위칭부는 x 개(단, x는 정수)의 제2 스위칭 그룹들을 구비하고, 각각의 제2 스위칭 그룹은 상기 m 비트의 데이터를 전달하기 위한 m 개의 전송 게이트를 포함하는 것을 특징으로 하는 디스플레이 구동회로.
제6항에 있어서,

상기 각각의 제2 스위칭 그룹은, 상기 n 개의 제1 스위칭 그룹들 중 (n/x) 개의 스위칭 그룹들과 전기적으로 연결되며, 상기 (n/x) 개의 스위칭 그룹들로부터 수신된 데이터를 순차적으로 상기 글로벌 데이터 라인들로 전달하는 것을 특징으로 하는 디스플레이 구동회로.
제7항에 있어서,

상기 n 개의 제1 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화되면 나머지 스위칭 그룹이 비활성화되고,

상기 x 개의 제2 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화되면 나머지 스위칭 그룹이 비활성화되는 것을 특징으로 하는 디스플레이 구동회로.
제4항에 있어서,

상기 메모리부는 복수 개의 메모리들을 구비하고, 상기 글로벌 데이터 라인 들은 상기 복수 개의 메모리들에 전기적으로 연결되며,

상기 글로벌 데이터 라인들 상에 배치되며, 제1 메모리로부터의 데이터가 전달되는 노드들과 상기 제1 메모리와 인접하는 제2 메모리로부터의 데이터가 전달되는 노드들 사이에 연결되는 버퍼들을 더 구비하는 것을 특징으로 하는 디스플레이 구동회로.
제4항에 있어서, 상기 글로벌 데이터 라인들은,

서로 비인접하게 배치되며 동일한 메탈층으로 형성되는 제1 글로벌 데이터 라인들; 및

상기 제1 글로벌 데이터 라인들 사이에 배치되며, 상기 제1 글로벌 데이터 라인들과 서로 다른 메탈층으로 형성되는 제2 글로벌 데이터 라인들을 구비하는 것을 특징으로 하는 디스플레이 구동회로.
디스플레이 장치를 구동하기 위한 디스플레이 구동회로에 있어서,

데이터를 저장하는 메모리부;

상기 메모리부의 데이터 포트들 각각에 연결되는 로컬 데이터 라인들;

상기 로컬 데이터 라인들과 스위칭 가능하게 연결되며, 상기 디스플레이 장치를 구동하기 위하여 상기 로컬 데이터 라인들을 통해 수신된 데이터를 로직 회로로 제공하는 글로벌 데이터 라인들;

상기 로컬 데이터 라인들 각각에 배치되어, 상기 메모리부로부터 출력되는 데이터의 전달을 제어하기 위한 제1 스위칭부; 및

상기 로컬 데이터 라인들과 상기 글로벌 데이터 라인들 사이에 배치되어, 상기 로컬 데이터 라인들로부터 수신된 데이터를 상기 글로벌 데이터 라인들로 전달하기 위한 제2 스위칭부를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
제11항에 있어서,

상기 메모리부는 m*n 비트의 데이터를 출력하기 위한 m*n 개의 출력 포트를 구비하며(단 m, n은 정수),

상기 제1 스위칭부는 제1 내지 제n 스위칭 그룹들을 구비하고, 상기 제1 스위칭부의 각각의 스위칭 그룹은 m 개의 스위치들을 구비하는 것을 특징으로 하는 디스플레이 구동회로.
제12항에 있어서,

상기 제2 스위칭부는 제1 내지 제x 스위칭 그룹들을 구비하고(단 x는 정수), 상기 제2 스위칭부의 각각의 스위칭 그룹은 m 개의 스위치들을 구비하며,

상기 제2 스위칭부의 각각의 스위칭 그룹은, 상기 제1 스위칭부의 (n/x) 개의 스위칭 그룹들과 전기적으로 연결되고, 상기 제1 스위칭부의 각각의 스위칭 그룹들로부터의 데이터를 순차적으로 상기 글로벌 데이터 라인들로 전달하는 것을 특징으로 하는 디스플레이 구동회로.
제13항에 있어서, 상기 제1 스위칭부 및 제2 스위칭부에 구비되는 각각의 스위치는,

전송 게이트; 및

상기 전송 게이트를 제어하기 위한 제어신호를 반전시키는 인버터를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
제13항에 있어서,

제1 스위칭부의 제1 내지 제n 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화된 경우 나머지 스위칭 그룹은 비활성화되며,

제2 스위칭부의 제1 내지 제x 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화된 경우 나머지 스위칭 그룹은 비활성화되는 것을 특징으로 하는 디스플레이 구동회로.
제11항에 있어서,

상기 메모리부는 복수 개의 메모리들을 구비하고, 상기 글로벌 데이터 라인들은 상기 복수 개의 메모리들에 전기적으로 연결되며,

상기 글로벌 데이터 라인들 상에 배치되며, 제1 메모리로부터의 데이터가 전달되는 노드들과 상기 제1 메모리와 인접하는 제2 메모리로부터의 데이터가 전달되는 노드들 사이에 연결되는 버퍼들을 더 구비하는 것을 특징으로 하는 디스플레이 구동회로.
제11항에 있어서, 상기 글로벌 데이터 라인들은,

서로 비인접하게 배치되며 동일한 메탈층으로 형성되는 제1 글로벌 데이터 라인들; 및

상기 제1 글로벌 데이터 라인들 사이에 배치되며, 상기 제1 글로벌 데이터 라인들과 서로 다른 메탈층으로 형성되는 제2 글로벌 데이터 라인들을 구비하는 것을 특징으로 하는 디스플레이 구동회로.
디스플레이 구동회로의 동작 방법에 있어서,

제1 스위칭부의 제1 내지 제a 스위칭 그룹(단, a은 정수)을 순차적으로 활성화시켜, 메모리부로부터 리드된 데이터를 로컬 데이터 라인을 통해 전달하는 단계;

상기 제1 스위칭부의 제1 내지 제a 스위칭 그룹에 공통하게 연결되는 제2 스위칭부의 제1 스위칭 그룹을 활성화하여, 상기 로컬 데이터 라인을 통해 수신된 데이터를 글로벌 데이터 라인으로 전달하는 단계; 및

상기 글로벌 데이터 라인을 통하여 상기 데이터를 데이터 처리를 위한 로직 회로로 제공하는 단계를 구비하는 것을 특징으로 하는 디스플레이 구동회로의 동작 방법.
제18항에 있어서,

상기 제1 스위칭부 및 제2 스위칭부의 스위치들 각각은 전송 게이트를 구비 하는 것을 특징으로 하는 디스플레이 구동회로의 동작 방법.
제19항에 있어서,

상기 제1 스위칭부의 제1 내지 제a 스위칭 그룹을 순차적으로 활성화한 이후, (a+1) 내지 (2*a) 스위칭 그룹을 순차적으로 활성화시켜, 이에 대응하는 데이터를 로컬 데이터 라인을 통해 전달하는 단계; 및

상기 제1 스위칭부의 (a+1) 내지 (2*a) 스위칭 그룹에 공통하게 연결되는 제2 스위칭부의 제2 스위칭 그룹을 활성화하여, 상기 로컬 데이터 라인을 통해 수신된 데이터를 상기 글로벌 데이터 라인으로 전달하는 단계를 더 구비하는 것을 특징으로 하는 디스플레이 구동회로의 동작 방법.
제20항에 있어서,

상기 제1 스위칭부에 구비되는 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화되면, 나머지 스위칭 그룹들이 비활성화되고,

상기 제2 스위칭부에 구비되는 스위칭 그룹들 중 어느 하나의 스위칭 그룹이 활성화되면, 나머지 스위칭 그룹들이 비활성화되는 것을 특징으로 하는 디스플레이 구동회로의 동작 방법.