JP2006337710A - アクティブマトリクス基板およびそれを用いた表示装置 - Google Patents

Abstract

【課題】アクティブマトリクス基板を用いる液晶表示装置を小型化する。
【解決手段】表示部６００の一側に第１のゲートドライバ４００を備え、他側に第２のゲートドライバ５００を備える。第１のゲートドライバ４００から出力される第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１は、奇数行目のゲートバスラインを選択するとともに、第２のゲートドライバ５００を動作させる。一方、第２のゲートドライバ５００から出力される第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍは、偶数行目のゲートバスラインを選択するとともに、第１のゲートドライバ４００を動作させる。第１のゲートドライバ４００内のバッファ回路４３と第２のゲートドライバ５００内のバッファ回路５３とを表示部６００の左右に千鳥配置し、各バッファ回路内のインバータ回路をソースバスラインの延びる方向に直列に接続する。
【選択図】図２

Description

本発明は、表示装置、および表示装置等に用いられるアクティブマトリクス基板に関し、特にアクティブマトリクス基板上に形成される走査信号線駆動回路に関する。

図１４は、従来のアクティブマトリクス型液晶表示装置の全体構成図である。この液晶表示装置は、表示制御回路２００とソースドライバ３００とゲートドライバ７００と表示部６００とを有している。表示部６００には、互いに交差（直交）する複数（ｎ本）のソースバスラインＳＬ１〜ＳＬｎと複数（ｍ本）のゲートバスラインＧＬ１〜ＧＬｍとが設けられている。ソースバスラインＳＬ１〜ＳＬｎとゲートバスラインＧＬ１〜ＧＬｍとの交差点には、それぞれ画素形成部６０が設けられている。ソースバスラインＳＬ１〜ＳＬｎはソースドライバ３００と接続され、ゲートバスラインＧＬ１〜ＧＬｍはゲートドライバ７００と接続されている。なお、ソースドライバ３００とゲートドライバ７００と表示部６００とは、アクティブマトリクス基板１００上に設けられている。

表示制御回路２００は、画像信号ＤＡＴと、表示部６００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＰＳ、ソースクロック信号ＳＣＫ、ソースクロック反転信号ＳＣＫＢ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、ゲートクロック反転信号ＧＣＫＢ、およびパルス幅制御信号ＰＷＣとを出力する。ソースドライバ３００は、ソーススタートパルス信号ＳＰＳ、ソースクロック信号ＳＣＫ、ソースクロック反転信号ＳＣＫＢ、および画像信号ＤＡＴを受け取り、表示部６００を駆動するために、駆動用の映像信号を映像信号線ＳＬ１〜ＳＬｎに印加する。ゲートドライバ７００は、各ゲートバスラインＧＬ１〜ＧＬｍを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、ゲートクロック反転信号ＧＣＫＢ、およびパルス幅制御信号ＰＷＣに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１〜ＧＬｍへの印加を１垂直走査期間を周期として繰り返す。

図１５は、このようなアクティブマトリクス型液晶表示装置のゲートドライバ７００の詳細な構成を示すブロック図である。このゲートドライバ７００には、シフトレジスタ７０とバッファ回路群７１とが含まれている。シフトレジスタ７０には、Ｄ型フリップフロップ回路７２とＮＡＮＤ回路７３とＮＯＲ回路７４とが、それぞれ（ｍ＋１）個ずつ設けられている。これにより、（ｍ＋１）段のシフトレジスタが形成されている。その（ｍ＋１）段のシフトレジスタのうちの２段目以降は、それぞれゲートバスラインＧＬ１〜ＧＬｍと対応づけられるようにして設けられている。

ここで、シフトレジスタ７０のｘ段目に含まれるＤ型フリップフロップ回路７２、ＮＡＮＤ回路７３、およびＮＯＲ回路７４の動作について説明する。Ｄ型フリップフロップ回路７２は、ゲートクロック信号ＧＣＫとゲートクロック反転信号ＧＣＫＢと（ｘ−１）段目のＤ型フリップフロップ回路７２からの出力信号Ｑｘ−２とを受け取り、出力信号Ｑｘ−１を出力する。なお、１段目のＤ型フリップフロップ回路７２については、前段のＤ型フリップフロップ回路７２からの出力信号Ｑｘ−２に代えて、ゲートスタートパルス信号ＧＳＰを受け取る。ＮＡＮＤ回路７３は、（ｘ−１）段目のＤ型フリップフロップ回路７２からの出力信号Ｑｘ−２とｘ段目のＤ型フリップフロップ回路７２からの出力信号Ｑｘ−１とを受け取り、それらの否定論理積を示す信号ＮＯＵＴ＿ｘ−１を出力する。ＮＯＲ回路７４は、ｘ段目のＮＡＮＤ回路７３からの出力信号ＮＯＵＴ＿ｘ−１とパルス幅制御信号ＰＷＣとを受け取り、それらの否定論理和を示す信号を出力する。

バッファ回路群７１には、ゲートバスラインＧＬ１〜ＧＬｍに対応するようにして、ｍ個のバッファ回路７５が設けられている。各バッファ回路７５には、直列に接続された２個のインバータ回路７６、７７が含まれている。これらのインバータ回路７６、７７は、入力された信号の論理レベルを反転させつつ、その信号の電流を増幅させる。

図１６は、この液晶表示装置における信号波形図である。図１６に示すように、表示制御回路２００からゲートドライバ７００に、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、ゲートクロック反転信号ＧＣＫＢ、およびパルス幅制御信号ＰＷＣが与えられる。これにより、ゲートバスラインＧＬ１〜ＧＬｍが１水平走査期間ずつ順次に選択される。なお、本説明においては、１行目からｍ行目のゲートバスラインとそれらの走査信号とは、同じ参照符号「ＧＬ１〜ＧＬｍ」を用いる。

このような液晶表示装置において、従来、バッファ回路７５のレイアウトは、図１７に示すようなものであった。上述のとおり、各バッファ回路７５には、それぞれ２個のインバータ回路７６、７７が含まれている。それら２個のインバータ回路７６、７７は、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に直列に接続されている。ところで、バッファ回路７５は走査信号の駆動能力を高めるために設けられているが、バッファ回路７５を構成するインバータ回路内のトランジスタのチャネル幅を大きくするほど走査信号の駆動能力は高められる。ところが、トランジスタのチャネル幅を大きくすると、ゲート容量が増大するため、走査信号に遅延が生じる。このため、バッファ回路７５内に複数個のインバータ回路を直列に接続する場合には、シフトレジスタ７０に最も近い位置に配置されているインバータ回路から順に約３倍程度ずつチャネル幅が大きくなるように構成されることがある。上述のような液晶表示装置においては、例えば、インバータ回路７７内のトランジスタのチャネル幅Ｗ２は、インバータ回路７６内のトランジスタのチャネル幅Ｗ１の約３倍となっている。

このような液晶表示装置に関して、近年、表示画像の高精細化が強く要求されている。そのため、表示部６００内により多くの画素を形成する必要性が高まっている。しかしながら、バッファ回路７５の構成を図１７に示すようなものにした場合、ゲートバスライン間の距離ＷＰが大きくなるため、容易に高精細化を実現することができない。

そこで、図１８に示すように、バッファ回路７５内の２個のインバータ回路７６ａ、７７ａをゲートバスラインＧＬ１〜ＧＬｍの延びる方向に直列に接続する構成が提案されている。この構成によれば、図１７に示す構成と比べて、ゲートバスライン間の距離ＷＰを小さくすることができる。ところが、液晶表示装置を携帯電話等の電子機器に適用する場合、ユーザの要望等により、ゲートバスラインＧＬ１〜ＧＬｍの延びる方向については、一般的に電子機器の中心位置と表示部６００の中心位置とが一致するような構成とされる。図１８に示すような構成の場合、ゲートバスラインＧＬ１〜ＧＬｍの延びる方向についてのバッファ回路７５の幅ＷＢが大きくなる。このため、図１９に示すように、参照符号７で示す領域のような無駄な領域が大きくなる。

そこで、図２０に示すように、表示部６００の左右両側にゲートドライバを備える構成の液晶表示装置が提案されている。この液晶表示装置は、表示制御回路２００とソースドライバ３００と第１のゲートドライバ８００と第２のゲートドライバ９００と表示部６００とを備えている。第１のゲートドライバ８００には、第１のシフトレジスタ８０と第１のバッファ回路群８１とが含まれている。第２のゲートドライバ９００には、第２のシフトレジスタ９０と第２のバッファ回路群９１とが含まれている。

表示制御回路２００は、画像信号ＤＡＴと、表示部６００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＰＳ、ソースクロック信号ＳＣＫ、ソースクロック反転信号ＳＣＫＢ、第１のゲートスタートパルス信号ＧＳＰ１、第１のゲートクロック信号ＧＣＫ１、第１のゲートクロック反転信号ＧＣＫＢ１、第１のパルス幅制御信号ＰＷＣ１、第２のゲートスタートパルス信号ＧＳＰ２、第２のゲートクロック信号ＧＣＫ２、第２のゲートクロック反転信号ＧＣＫＢ２、および第２のパルス幅制御信号ＰＷＣ２とを出力する。第１のゲートドライバ８００は、表示制御回路２００から出力される第１のゲートスタートパルス信号ＧＳＰ１、第１のゲートクロック信号ＧＣＫ１、第１のゲートクロック反転信号ＧＣＫＢ１、および第１のパルス幅制御信号ＰＷＣ１に基づいて、奇数行目のゲートバスラインＧ１、Ｇ３、・・・、Ｇｍ−１を順次に選択する。第２のゲートドライバ９００は、表示制御回路２００から出力される第２のゲートスタートパルス信号ＧＳＰ２、第２のゲートクロック信号ＧＣＫ２、第２のゲートクロック反転信号ＧＣＫＢ２、および第２のパルス幅制御信号ＰＷＣ２に基づいて、偶数行目のゲートバスラインＧ２、Ｇ４、・・・、Ｇｍを順次に選択する。

図２１は、第１のゲートドライバ８００の詳細な構成を示すブロック図であり、図２２は、第２のゲートドライバ９００の詳細な構成を示すブロック図である。図２１に示すように、第１のシフトレジスタ８０には、奇数行目のゲートバスラインＧ１、Ｇ３、・・・、Ｇｍ−１に対応するようにして、Ｄ型フリップフロップ回路８２とＮＡＮＤ回路８３とＮＯＲ回路８４とが設けられている。第１のバッファ回路群８１には、奇数行目のゲートバスラインＧ１、Ｇ３、・・・、Ｇｍ−１に対応するようにして、バッファ回路８５が設けられている。同様に、第２のシフトレジスタ９０には、偶数行目のゲートバスラインＧ２、Ｇ４、・・・、Ｇｍに対応するようにして、Ｄ型フリップフロップ回路９２とＮＡＮＤ回路９３とＮＯＲ回路９４とが設けられている。第２のバッファ回路群９１には、偶数行目のゲートバスラインＧ２、Ｇ４、・・・、Ｇｍに対応するようにして、バッファ回路９５が設けられている。このような構成において、図２３に示すように、第１のゲートスタートパルス信号ＧＳＰ１、第１のゲートクロック信号ＧＣＫ１、第１のゲートクロック反転信号ＧＣＫＢ１、および第１のパルス幅制御信号ＰＷＣ１が第１のゲートドライバ８００に与えられ、第２のゲートスタートパルス信号ＧＳＰ２、第２のゲートクロック信号ＧＣＫ２、第２のゲートクロック反転信号ＧＣＫＢ２、および第２のパルス幅制御信号ＰＷＣ２が第２のゲートドライバ９００に与えられる。これにより、ゲートバスラインＧＬ１〜ＧＬｍが１水平走査期間ずつ順次に選択される。

ここで、この液晶表示装置の第１のゲートドライバ８００に含まれているバッファ回路８５と第２のゲートドライバ９００に含まれているバッファ回路９５との位置関係について説明する。図２４は、この液晶表示装置における第１のバッファ回路群８１内のバッファ回路８５と第２のバッファ回路群９１内のバッファ回路９５のレイアウトを示す図である。バッファ回路８５とバッファ回路９５とは、表示部６００を挟んで千鳥状に配置されている。また、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に着目した場合、バッファ回路８５とバッファ回路９５とが重複する領域が存在している。例えば、図２４において参照符号Ｈ１で示す領域については、表示部６００の左側には１行目のゲートバスラインＧＬ１に対応して設けられているバッファ回路８５の一部が含まれており、表示部６００の右側には２行目のゲートバスラインＧＬ２に対応して設けられているバッファ回路９５の一部が含まれている。バッファ回路８５とバッファ回路９５とをこのように配置することによって、表示部６００の一側にのみバッファ回路が設けられている構成と比べて、走査信号線間の距離ＷＰが短くなっている。

なお、表示部６００の左右両側にゲートドライバを備える液晶表示装置の構成については、例えば、特許文献１に開示されている。
特開２００４−６１６７０号公報

ところが、図２０に示すような表示部６００の両側にゲートドライバを備える構成にした場合、２個のゲートドライバをそれぞれ動作させる必要がある。このため、必要とされるクロック信号等の制御信号の数が増大し、回路規模が大きくなる。その結果、機器の額縁等のサイズが大きくなり、小型化が阻害される。

そこで、本発明は、アクティブマトリクス基板を用いる表示装置を小型化することを目的とする。

第１の発明は、表示装置のためのアクティブマトリクス基板であって、
表示すべき画像に基づく映像信号を伝達するための複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応してマトリクス状に配置された複数の画素形成部を含み前記画像を表示する表示部と、
前記表示部の一側に設けられ前記複数の走査信号線のうちの奇数行目の走査信号線を駆動する第１の走査信号線駆動回路であって、前記第１の走査信号線駆動回路の外部から与えられる複数の第２の次行駆動信号を受け取り、当該複数の第２の次行駆動信号に基づいて、前記奇数行目の走査信号線を駆動するための複数の第１の走査信号と当該駆動された奇数行目の走査信号線の次の行の走査信号線を駆動するための複数の第１の次行駆動信号とを出力する前記第１の走査信号線駆動回路と、
前記表示部の他側に設けられ前記複数の走査信号線のうちの偶数行目の走査信号線を駆動する第２の走査信号線駆動回路であって、前記第２の走査信号線駆動回路の外部から与えられる前記複数の第１の次行駆動信号を受け取り、当該複数の第１の次行駆動信号に基づいて、前記偶数行目の走査信号線を駆動するための複数の第２の走査信号と、当該駆動された偶数行目の走査信号線の次の行の走査信号線を駆動するための前記複数の第２の次行駆動信号とを出力する前記第２の走査信号線駆動回路と
を備えることを特徴とする。

第２の発明は、第１の発明において、
前記第１の走査信号線駆動回路は、
前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第１の走査信号を出力する第１のスイッチ回路であって、前記奇数行目の走査信号線が駆動されるべき期間を示す第１の駆動信号を受け取り、オン状態の期間中には、前記第１の駆動信号を前記第１の走査信号として出力する前記第１のスイッチ回路と、
前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線の前の行の走査信号線を駆動するための前記第２の走査信号に対応づけられる前記第２の次行駆動信号に基づいて、対応する走査信号線に対応する第１のスイッチ回路をオン状態にするための第１の双安定回路とを含み、
前記第２の走査信号線駆動回路は、
前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第２の走査信号を出力する第２のスイッチ回路であって、前記偶数行目の走査信号線が駆動されるべき期間を示す第２の駆動信号を受け取り、オン状態の期間中には、前記第２の駆動信号を前記第２の走査信号として出力する前記第２のスイッチ回路と、
前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線の前の行の走査信号線を駆動するための前記第１の走査信号に対応づけられる前記第１の次行駆動信号に基づいて、対応する走査信号線に対応する第２のスイッチ回路をオン状態にするための第２の双安定回路とを含むことを特徴とする。

第３の発明は、第２の発明において、
前記第１の双安定回路は、対応する走査信号線の次の行の走査信号線を駆動するための前記第２の走査信号に対応づけられる前記第２の次行駆動信号に基づいて、対応する走査信号線に対応する前記第１のスイッチ回路をオフ状態にし、
前記第２の双安定回路は、対応する走査信号線の次の行の走査信号線を駆動するための前記第１の走査信号に対応づけられる前記第１の次行駆動信号に基づいて、対応する走査信号線に対応する前記第２のスイッチ回路をオフ状態にすることを特徴とする。

第４の発明は、第２または第３の発明において、
前記第１の双安定回路と前記第２の双安定回路とは、セットリセット型のフリップフロップ回路であることを特徴とする。

第５の発明は、第１から第４までのいずれかの発明において、
前記第１の走査信号線駆動回路は、前記第１の次行駆動信号として、前記第１の走査信号を前記第２の走査信号線駆動回路に与え、
前記第２の走査信号線駆動回路は、前記第２の次行駆動信号として、前記第２の走査信号を前記第１の走査信号線駆動回路に与えることを特徴とする。

第６の発明は、第１の発明において、
前記第１の走査信号線駆動回路は、
前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第１の走査信号を出力する第３のスイッチ回路であって、前記奇数行目の走査信号線が駆動されるべき期間を示す第１の駆動信号を受け取り、対応する走査信号線の前の行の走査信号線を駆動するための前記第２の走査信号に対応づけられる前記第２の次行駆動信号に基づいてオン状態となり、オン状態の期間中には、前記第１の駆動信号を前記第１の走査信号として出力する前記第３のスイッチ回路と、
前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線を駆動するための前記第１の走査信号に基づいて前記第１の次行駆動信号を出力する第３の双安定回路とを含み、
前記第２の走査信号線駆動回路は、
前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第２の走査信号を出力する第４のスイッチ回路であって、前記偶数行目の走査信号線が駆動されるべき期間を示す第２の駆動信号を受け取り、対応する走査信号線の前の行の走査信号線を駆動するための前記第１の走査信号に対応づけられる前記第１の次行駆動信号に基づいてオン状態となり、オン状態の期間中には、前記第２の駆動信号を前記第２の走査信号として出力する前記第４のスイッチ回路と、
前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線を駆動するための前記第２の走査信号に基づいて前記第２の次行駆動信号を出力する第４の双安定回路とを含むことを特徴とする。

第７の発明は、第６の発明において、
前記第３の双安定回路は、対応する走査信号線の次々行の走査信号線を駆動するための前記第１の走査信号に基づいて、対応する走査信号線の次の行の走査信号線に前記第２の走査信号を出力するための前記第４のスイッチ回路がオフ状態となるように、前記第１の次行駆動信号を出力し、
前記第４の双安定回路は、対応する走査信号線の次々行の走査信号線を駆動するための前記第２の走査信号に基づいて、対応する走査信号線の次の行の走査信号線に前記第１の走査信号を出力するための前記第３のスイッチ回路がオフ状態となるように、前記第２の次行駆動信号を出力することを特徴とする。

第８の発明は、第６または第７の発明において、
前記第３の双安定回路と前記第４の双安定回路とは、セットリセット型のフリップフロップ回路であることを特徴とする。

第９の発明は、第１から第８までのいずれかの発明において、
前記第１の走査信号線駆動回路は、前記奇数行目の走査信号線のそれぞれに対応して設けられ前記第１の走査信号を増幅させる第１のバッファ回路を更に含み、
前記第２の走査信号線駆動回路は、前記偶数行目の走査信号線のそれぞれに対応して設けられ前記第２の走査信号を増幅させる第２のバッファ回路を更に含むことを特徴とする。

第１０の発明は、第９の発明において、
前記第１のバッファ回路と前記第２のバッファ回路とは、それぞれのドレイン端子が接続されるように前記複数の走査信号線の延びる方向に並べて配置されたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからなる偶数個のインバータ回路であって、前記複数の映像信号線の延びる方向に直列に接続された前記偶数個のインバータ回路によって構成されていることを特徴とする。

第１１の発明は、液晶表示装置であって、
第１から第１０までのいずれかの発明に係るアクティブマトリクス基板を備えることを特徴とする。

上記第１の発明によれば、表示部の一側に第１の走査信号線駆動回路が設けられ、表示部の他側に第２の走査信号線駆動回路が設けられている。第１の走査信号線駆動回路は、奇数行目の走査信号線を駆動するとともに、偶数行目の走査信号線を駆動させるための第１の次行駆動信号を第２の走査信号線駆動回路に与える。第２の走査信号線駆動回路は、偶数行目の走査信号線を駆動するとともに、奇数行目の走査信号線を駆動させるための第２の次行駆動信号を第１の走査信号線駆動回路に与える。これにより、第１の走査信号線駆動回路と第２の走査信号線駆動回路とは、互いに、他方から与えられた次行駆動信号に基づいて走査信号線を駆動することができる。このため、従来、走査信号線駆動回路を駆動するために必要とされていたクロック信号等を、表示制御回路から走査信号線駆動回路に与える必要がなくなる。その結果、回路規模が削減され、装置が小型化される。

上記第２の発明によれば、第１の走査信号線駆動回路には、奇数行目の走査信号線のそれぞれに対応してフリップフロップ回路とスイッチ回路とが設けられ、第２の走査信号線駆動回路には、偶数行目の走査信号線のそれぞれに対応してフリップフロップ回路とスイッチ回路とが設けられている。各フリップフロップ回路は、対応する走査信号線の前の行の走査信号線を駆動するための走査信号に基づいてスイッチ回路をオン状態にする。一方、スイッチ回路は、各走査信号線を駆動する期間を示す駆動信号を受け取り、オン状態の期間中には、当該駆動信号を走査信号として出力する。これにより、外部から走査信号線駆動回路に制御信号等を与えることなくスイッチ回路をオン状態にすることができ、スイッチ回路がオン状態の期間中には、当該スイッチ回路に与えられる駆動信号に基づいて、対応する走査信号線が駆動される。このため、上記第１の発明と同様、回路規模が削減され、装置が小型化される。

上記第３の発明によれば、各フリップフロップ回路は、対応する走査信号線の次の行の走査信号線を駆動するための走査信号と対応づけられる次行駆動信号に基づいて、スイッチ回路をオフ状態にする。このため、スイッチ回路をオフ状態にするために、外部から走査信号線駆動回路に制御信号等を与える必要がなくなる。

上記第４の発明によれば、第１のフリップフロップ回路と第２のフリップフロップ回路とは、セットリセット型のフリップフロップ回路である。このため、Ｄ型フリップフロップ回路よりも簡易な構成で実現することができる。

上記第５の発明によれば、走査信号線を駆動するための走査信号が、それぞれ、対応する走査信号線の次の行の走査信号線を駆動するための次行駆動信号として第１または第２の走査信号線駆動回路に与えられる。このため、走査信号線以外に、第１の走査信号線駆動回路と第２の走査信号線駆動回路とを接続するための信号線を備える必要がない。これにより、回路規模を更に削減することができ、装置をより小型化することが可能となる。

上記第６の発明によれば、第１の走査信号線駆動回路には、奇数行目の走査信号線のそれぞれに対応してフリップフロップ回路とスイッチ回路とが設けられ、第２の走査信号線駆動回路には、偶数行目の走査信号線のそれぞれに対応してフリップフロップ回路とスイッチ回路とが設けられている。各フリップフロップ回路は、対応する走査信号線の次の行の走査信号線を駆動するための次行駆動信号を出力する。スイッチ回路は、その次行駆動信号に基づいてオン状態にされる。スイッチ回路は、また、各走査信号線を駆動する期間を示す駆動信号を受け取り、オン状態の期間中には、当該駆動信号を走査信号として出力する。これにより、外部から走査信号線駆動回路に制御信号等を与えることなくスイッチ回路をオン状態にすることができ、スイッチ回路がオン状態の期間中には、当該スイッチ回路に与えられる駆動信号に基づいて、対応する走査信号線が駆動される。このため、上記第１の発明と同様、回路規模が削減され、装置が小型化される。

上記第７の発明によれば、各フリップフロップ回路は、対応する走査信号線の次々行の走査信号線を駆動するための走査信号に基づいて、スイッチ回路をオフ状態にする。このため、スイッチ回路をオフ状態にするために、外部から走査信号線駆動回路に制御信号等を与える必要がなくなる。

上記第８の発明によれば、第３のフリップフロップ回路と第４のフリップフロップ回路とは、セットリセット型のフリップフロップ回路である。このため、Ｄ型フリップフロップ回路よりも簡易な構成で実現することができる。

上記第９の発明によれば、第１の走査信号線駆動回路および第２の走査信号線駆動回路には、走査信号の電流を増幅するためのバッファ回路が設けられている。このため、走査信号の駆動能力が高められ、走査信号の遅延の発生が抑制される。これにより、表示上の不具合を引き起こすことなく、装置の小型化が実現される。

上記第１０の発明によれば、第１の走査信号線駆動回路および第２の走査信号線駆動回路に含まれるバッファ回路は、映像信号線の延びる方向に直列に接続されたインバータ回路によって構成されている。また、第１の走査信号線駆動回路は表示部の一側に、第２の信号線駆動回路は表示部の他側に設けられている。このため、第１の走査信号線駆動回路に含まれるバッファ回路と第２の走査信号線駆動回路に含まれるバッファ回路とを千鳥状に配置することによって、走査信号線間の距離をより小さくすることができる。また、このアクティブマトリクス基板を備えた表示装置を携帯電話等の電子機器に適用する場合に、無駄な領域を削減しつつ、左右対称となるように表示部を当該電子機器に組み込むことが容易になる。これにより、容易に装置の小型化や狭額縁化が可能となる。

上記第１１の発明によれば、アクティブマトリクス型の表示装置が小型化される。

以下、添付図面を参照しつつ本発明の実施形態について説明する。

＜１．第１の実施形態＞
＜１．１ 液晶表示装置の全体構成および動作＞
図１は、本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と第１のゲートドライバ（第１の走査信号線駆動回路）４００と第２のゲートドライバ（第２の走査信号線駆動回路）５００と表示部６００とを備えている。第１のゲートドライバ４００と第２のゲートドライバ５００とは、図１に示すように、表示部６００を挟むようにして設けられている。すなわち、第１のゲートドライバ４００は表示部６００の左側に設けられ、第２のゲートドライバ５００は表示部６００の右側に設けられている。なお、ソースドライバ３００、第１のゲートドライバ４００、第２のゲートドライバ５００、および表示部６００は、アクティブマトリクス基板１００上に設けられている。

表示部６００には、互いに交差（直交）する複数（ｎ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｎと複数（ｍ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｍとが設けられている。ソースバスラインＳＬ１〜ＳＬｎはソースドライバ３００と接続されている。ゲートバスラインＧＬ１〜ＧＬｍについては、第１のゲートドライバ４００と第２のゲートドライバ５００とに接続されている。また、表示部６００には、ソースバスラインＳＬ１〜ＳＬｎとゲートバスラインＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素形成部６０が含まれている。

表示制御回路２００は、画像信号ＤＡＴと、表示部６００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＰＳ、ソースクロック信号ＳＣＫ、ソースクロック反転信号ＳＣＫＢ、ゲートスタートパルス信号ＧＳＰ、第１の駆動信号としての第１のパルス幅制御信号ＰＷＣ１、および第２の駆動信号としての第２のパルス幅制御信号ＰＷＣ２とを出力する。

ソースドライバ３００は、サンプリングパルス生成回路３０とサンプリング回路３１とを備えている。サンプリングパルス生成回路３０は、表示制御回路２００から出力されるスタートパルス信号ＳＰＳとソースクロック信号ＳＣＫとソースクロック反転信号ＳＣＫＢとを受け取り、サンプリングパルスを出力する。サンプリング回路３１は、サンプリングパルス生成回路３０から出力されるサンプリングパルスに基づいて画像信号ＤＡＴをサンプリングし、それを駆動用の映像信号としてソースバスラインＳＬ１〜ＳＬｎに出力する。

第１のゲートドライバ４００は、第１の走査信号生成回路群４０と第１のバッファ回路群４１とを備えている。第１の走査信号生成回路群４０は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰと第１のパルス幅制御信号ＰＷＣ１とを受け取り、更に、第２のゲートドライバ５００から出力される第２の次行駆動信号としての第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍを受け取る。そして、それらの信号に基づいて、奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を選択するための第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を出力する。

第２のゲートドライバ５００は、第２の走査信号生成回路群５０と第２のバッファ回路群５１とを備えている。第２の走査信号生成回路群５０は、表示制御回路２００から出力される第２のパルス幅制御信号ＰＷＣ２を受け取り、更に、第１のゲートドライバ４００から出力される第１の次行駆動信号としての第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を受け取る。そして、それらの信号に基づいて、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍを選択するための第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍを出力する。

以上のように、奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を選択するための第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１が第１のゲートドライバ４００から出力され、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍを選択するための第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍが第２のゲートドライバ５００から出力される。これにより、各ゲートバスラインＧＬ１〜ＧＬｍへのアクティブな走査信号の印加が１垂直走査期間を周期として繰り返される。

＜１．２ ゲートドライバ＞
＜１．２．１ ゲートドライバの全体構成＞
次に、本実施形態におけるゲートドライバの構成について説明する。本実施形態においては、上述したように、表示部６００の左右両側にゲートドライバが設けられた構成となっている。図２は、本実施形態における要部の詳細な構成を示すブロック図である。図２に示すように、第１の走査信号生成回路群４０には、複数個の走査信号生成回路（第１の走査信号生成回路）４２が含まれており、第２の走査信号生成回路群５０には、複数個の走査信号生成回路（第２の走査信号生成回路）５２が含まれている。また、第１のバッファ回路群４１には、複数個のバッファ回路（第１のバッファ回路）４３が含まれており、第２のバッファ回路群５１には、複数個のバッファ回路（第２のバッファ回路）５３が含まれている。第１の走査信号生成回路４２と第１のバッファ回路４３とは、それぞれ奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１に対応して設けられている。第２の走査信号生成回路５２と第２のバッファ回路５３とは、それぞれ偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応して設けられている。

第１の走査信号生成回路４２には、第１のパルス幅制御信号ＰＷＣ１が与えられ、第２の走査信号生成回路５２には、第２のパルス幅制御信号ＰＷＣ２が与えられる。１行目のゲートバスラインＧＬ１に対応して設けられている第１の走査信号生成回路４２には、さらに、ゲートスタートパルス信号ＧＳＰが与えられる。このような構成により、奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１については第１の走査信号生成回路群４０から走査信号が与えられ、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍについては第２の走査信号生成回路群５０から走査信号が与えられる。

１行目のゲートバスラインＧＬ１に対応する第１の走査信号生成回路４２には、セットリセット型のフリップフロップ回路（第１のフリップフロップ回路）ＦＦ１とアナログスイッチ（第１のスイッチ回路）ＳＷ１とインバータ回路ＩＮＶ１とが含まれている。２行目以降のゲートバスラインＧＬ２〜ＧＬｍに対応する第１の走査信号生成回路４２および第２の走査信号生成回路５２には、セットリセット型のフリップフロップ回路（第１または第２のフリップフロップ回路）ＦＦ２〜ＦＦｍとアナログスイッチ（第１または第２のスイッチ回路）ＳＷ２〜ＳＷｍとインバータ回路ＩＮＶ２〜ＩＮＶｍ、ＩＮＶＳ２〜ＩＮＶＳｍとが含まれている。

１行目のゲートバスラインＧＬ１に対応する第１のフリップフロップ回路ＦＦ１には、ゲートスタートパルス信号ＧＳＰと２行目のゲートバスラインＧＬ２を選択するための第２の走査信号ＧＬ２とが与えられる。それらの信号に基づき、第１のフリップフロップ回路ＦＦ１は出力信号Ｑ１を出力する。２行目以降のゲートバスラインＧＬ２〜ＧＬｍに対応する第１または第２のフリップフロップ回路ＦＦ２〜ＦＦｍには、それぞれの行の前行のゲートバスラインを選択するための走査信号と、それぞれの行の次行のゲートバスラインを選択するための走査信号とが与えられる。それらの信号に基づき、第１または第２のフリップフロップ回路ＦＦ２〜ＦＦｍは出力信号Ｑ２〜Ｑｍを出力する。

奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１に対応する第１のスイッチ回路ＳＷ１、ＳＷ３、・・・、ＳＷｍ−１は、第１のパルス幅制御信号ＰＷＣ１と、第１のフリップフロップ回路ＦＦ１、ＦＦ３、・・・、ＦＦｍ−１からの出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１とを受け取り、出力信号ＳＲＯ１、ＳＲＯ３、・・・、ＳＲＯｍ−１を出力する。出力信号ＳＲＯ１、ＳＲＯ３、・・・、ＳＲＯｍ−１は、インバータ回路ＩＮＶ１、ＩＮＶ３、・・・、ＩＮＶｍ−１によって反転し、その反転後の信号が第１のバッファ回路４３に与えられる。第１のバッファ回路４３は、出力信号ＳＲＯ１、ＳＲＯ３、・・・、ＳＲＯｍ−１の反転後の信号を受け取り、第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を出力する。

一方、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応する第２のスイッチ回路ＳＷ２、ＳＷ４、・・・、ＳＷｍは、第２のパルス幅制御信号ＰＷＣ２と、第２のフリップフロップ回路ＦＦ２、ＦＦ４、・・・、ＦＦｍからの出力信号Ｑ２、Ｑ４、・・・、Ｑｍとを受け取り、出力信号ＳＲＯ２、ＳＲＯ４、・・・、ＳＲＯｍを出力する。出力信号ＳＲＯ２、ＳＲＯ４、・・・、ＳＲＯｍは、インバータ回路ＩＮＶ２、ＩＮＶ４、・・・、ＩＮＶｍによって反転し、その反転後の信号が第２のバッファ回路５３に与えられる。第２のバッファ回路５３は、出力信号ＳＲＯ２、ＳＲＯ４、・・・、ＳＲＯｍの反転後の信号を受け取り、第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍを出力する。

＜１．２．２ フリップフロップ回路の構成および動作＞
図３は、本実施形態における第１および第２の走査信号生成回路４２、５２に含まれているセットリセット型のフリップフロップ回路ＦＦ１〜ＦＦｍの具体的な構成を示す回路図である。各フリップフロップ回路には、３個のＰ型ＭＯＳトランジスタＰ１、Ｐ４、Ｐ５と、４個のＮ型ＭＯＳトランジスタＮ２、Ｎ３、Ｎ６、Ｎ７と、２個のインバータ回路ＩＮＶ０１、ＩＮＶ０２とが含まれている。

図３に示すように、Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ３とが直列に接続され、Ｐ型ＭＯＳトランジスタＰ４とＰ型ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ６とＮ型ＭＯＳトランジスタＮ７とが直列に接続されている。Ｐ型ＭＯＳトランジスタＰ１およびＰ４のソース端子は電源ＶＣＣに接続され、Ｎ型ＭＯＳトランジスタＮ３およびＮ７のソース端子は接地されている。Ｐ型ＭＯＳトランジスタＰ１のドレイン端子とＮ型ＭＯＳトランジスタＮ２のドレイン端子とは接続され、Ｐ型ＭＯＳトランジスタＰ５のドレイン端子とＮ型ＭＯＳトランジスタＮ６のドレイン端子とは接続されている。

また、Ｐ型ＭＯＳトランジスタＰ１およびＰ５、Ｎ型ＭＯＳトランジスタＮ２およびＮ６のドレイン端子は、インバータ回路ＩＮＶ０１の入力端子と接続されている。インバータ回路ＩＮＶ０１とインバータ回路ＩＮＶ０２とは直列に接続されており、それらの接続点はＰ型ＭＯＳトランジスタＰ５のゲート端子およびＮ型ＭＯＳトランジスタＮ６のゲート端子と接続されている。

このフリップフロップ回路に入力されるセット信号Ｓの反転信号は、Ｐ型ＭＯＳトランジスタＰ１、Ｎ型ＭＯＳトランジスタＮ３およびＮ７のゲート端子に与えられる。一方、リセット信号Ｒは、Ｐ型ＭＯＳトランジスタＰ４およびＮ型ＭＯＳトランジスタＮ２のゲート端子に与えられる。また、このフリップフロップ回路の外部には、インバータ回路ＩＮＶ０２から出力信号Ｑが出力される。

上述のような構成において、リセット信号Ｒの論理レベルがローレベルである時にセット信号Ｓの反転信号の論理レベルがハイレベルからローレベルに変化すると、Ｐ型ＭＯＳトランジスタＰ１はオン状態になる。この時、Ｎ型ＭＯＳトランジスタＮ２はオフ状態であるので、インバータ回路ＩＮＶ０１の入力端子に与えられる信号の論理レベルはハイレベルとなる。上述のようにインバータ回路ＩＮＶ０１とインバータ回路ＩＮＶ０２とは直列に接続されているので、この時、インバータ回路ＩＮＶ０２から出力される出力信号Ｑの論理レベルはハイレベルとなる。また、リセット信号Ｒの論理レベルはローレベルであるのでＰ型ＭＯＳトランジスタＰ４はオン状態であり、インバータ回路ＩＮＶ０１から出力される信号の論理レベルもローレベルであるので、Ｐ型ＭＯＳトランジスタＰ５はオン状態になる。従って、リセット信号Ｒの論理レベルがローレベルで維持されている期間中においては、セット信号Ｓの反転信号の論理レベルがローレベルからハイレベルに変化しても、出力信号Ｑの論理レベルはハイレベルのまま維持される。

セット信号Ｓの反転信号の論理レベルがローレベルからハイレベルに変化した後、リセット信号Ｒの論理レベルがローレベルからハイレベルに変化すると、Ｐ型ＭＯＳトランジスタＰ１およびＰ４はオフ状態になり、Ｎ型ＭＯＳトランジスタＮ２およびＮ３はオン状態になる。これにより、インバータ回路ＩＮＶ０１の入力端子に与えられる信号の論理レベルはローレベルとなる。従って、インバータ回路ＩＮＶ０２から出力される出力信号Ｑの論理レベルはローレベルとなる。また、セット信号Ｓの反転信号の論理レベルはハイレベルであるので、Ｎ型ＭＯＳトランジスタＮ７はオン状態であり、インバータ回路ＩＮＶ０１から出力される信号の論理レベルもハイレベルであるので、Ｎ型ＭＯＳトランジスタＮ６もオン状態になる。従って、セット信号Ｓの反転信号の論理レベルがハイレベルで維持されている期間中においては、リセット信号Ｒの論理レベルがハイレベルからローレベルに変化しても、出力信号Ｑの論理レベルはローレベルのまま維持される。

以上のように、本実施形態においては、リセット信号Ｒの論理レベルがローレベルになっている期間中にセット信号Ｓの反転信号の論理レベルをハイレベルからローレベルに変化させることによって、出力信号Ｑの論理レベルをローレベルからハイレベルに変化させている。一方、セット信号Ｓの反転信号の論理レベルがハイレベルになっている期間中にリセット信号Ｒの論理レベルをローレベルからハイレベルに変化させることによって、出力信号Ｑの論理レベルをハイレベルからローレベルに変化させている。

なお、本実施形態においては、セット信号Ｓは、ゲートスタートパルス信号ＧＳＰまたは各フリップフロップ回路に対応するゲートバスラインの前行のゲートバスラインに与えられる走査信号に相当する。リセット信号Ｒは、各フリップフロップ回路に対応するゲートバスラインの次行のゲートバスラインに与えられる走査信号に相当する。出力信号Ｑは、アナログスイッチＳＷ１〜ＳＷｍに与えられる出力信号Ｑ１〜Ｑｍに相当する。

＜１．２．３ アナログスイッチの構成および動作＞
図４は、本実施形態における第１および第２の走査信号生成回路４２、５２に含まれているアナログスイッチＳＷ１〜ＳＷｍの具体的な構成を示す回路図である。各アナログスイッチには、Ｐ型ＭＯＳトランジスタＰ１１とＮ型ＭＯＳトランジスタＮ１１とからなるＣＭＯＳスイッチと、インバータ回路ＩＶ１１と、Ｐ型ＭＯＳトランジスタＰ１２とが含まれている。

図４に示すように、Ｎ型ＭＯＳトランジスタＮ１１のゲート端子とインバータ回路ＩＶ１１の入力端子とＰ型ＭＯＳトランジスタＰ１２のゲート端子が接続されている。また、Ｐ型ＭＯＳトランジスタＰ１１のゲート端子とインバータ回路ＩＶ１１の出力端子とが接続されている。Ｐ型ＭＯＳトランジスタＰ１２のドレイン端子は電源ＶＣＣに接続され、Ｐ型ＭＯＳトランジスタＰ１２のソース端子はＣＭＯＳスイッチの出力端子に接続されている。外部からの入力信号ＳＩＮはＣＭＯＳスイッチの入力端子に与えられ、外部からの制御信号ＳＣＴＬはＮ型ＭＯＳトランジスタＮ１１のゲート端子に与えられる。外部への出力信号ＳＯＵＴは、ＣＭＯＳスイッチの出力端子から出力される。

上述のような構成において、制御信号ＳＣＴＬの論理レベルがローレベルである時には、Ｐ型ＭＯＳトランジスタＰ１１のゲート端子とＮ型ＭＯＳトランジスタＮ１１のゲート端子とは共にオフ状態になるので、ＣＭＯＳスイッチは閉じた状態となる。この時、Ｐ型ＭＯＳトランジスタＰ１２のゲート端子はオン状態になっている。従って、入力信号ＳＩＮの論理レベルにかかわらず、出力信号ＳＯＵＴの論理レベルはハイレベルとなる。

一方、制御信号ＳＣＴＬの論理レベルがハイレベルである時には、Ｐ型ＭＯＳトランジスタＰ１１のゲート端子とＮ型ＭＯＳトランジスタＮ１１のゲート端子とは共にオン状態になるので、ＣＭＯＳスイッチは開いた状態となる。この時、Ｐ型ＭＯＳトランジスタＰ１２のゲート端子はオフ状態になっている。従って、出力信号ＳＯＵＴの論理レベルは、入力信号ＳＩＮの論理レベルと同じになる。

本実施形態においては、入力信号ＳＩＮは、第１のパルス幅制御信号ＰＷＣ１または第２のパルス幅制御信号ＰＷＣ２に相当する。制御信号ＳＣＴＬは、第１または第２のフリップフロップ回路ＦＦ１〜ＦＦｍから出力される出力信号Ｑ１〜Ｑｍに相当する。出力信号ＳＯＵＴは、インバータ回路ＩＮＶ１〜ＩＮＶｍに与えられる信号ＳＲＯ１〜ＳＲＯｍに相当する。

＜１．２．４ バッファ回路＞
次に、本実施形態におけるバッファ回路の構成について説明する。図２に示したように、各バッファ回路４３、５３には、直列に接続された２個のインバータ回路が含まれている。これらのインバータ回路は、入力された信号の論理レベルを反転させつつ、電流を増幅させる。図５は、インバータ回路の構成を示す回路図である。このインバータ回路は、直列に接続されたＰ型ＭＯＳトランジスタＰ２１とＮ型ＭＯＳトランジスタＮ２１とによって構成されている。Ｐ型ＭＯＳトランジスタＰ２１のドレイン端子とＮ型ＭＯＳトランジスタＮ２１のドレイン端子とが接続されている。また、Ｐ型ＭＯＳトランジスタＰ２１のソース端子は電源ＶＣＣに接続され、Ｎ型ＭＯＳトランジスタＮ２１のソース端子は接地されている。

上述のような構成において、このインバータ回路に与えられる入力信号ＩＮの論理レベルがハイレベルである時には、Ｐ型ＭＯＳトランジスタＰ２１はオフ状態になり、Ｎ型ＭＯＳトランジスタＮ２１はオン状態になるので、出力信号ＯＵＴの論理レベルはローレベルとなる。一方、入力信号ＩＮの論理レベルがローレベルである時には、Ｐ型ＭＯＳトランジスタＰ２１はオン状態になり、Ｎ型ＭＯＳトランジスタＮ２１はオフ状態になるので、出力信号ＯＵＴの論理レベルはハイレベルとなる。このようにして、インバータ回路によって、入力信号ＩＮの論理レベルが反転される。

図６は、本実施形態における第１および第２のバッファ回路４３、５３のレイアウトを示す図である。図６に示すように、各バッファ回路４３、５３について、２個のインバータ回路ＩＮＶｋ１、ＩＮＶｋ２（ｋ＝１、２、・・・、ｍ）がソースバスラインＳＬ１〜ＳＬｎの延びる方向に直列に接続されている。第１のバッファ回路４３と第２のバッファ回路５３との位置関係に着目すると、各バッファ回路が表示部６００を挟んで千鳥状に配置されている。さらに、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に着目した場合、第１のバッファ回路４３と第２のバッファ回路５３とが重複する領域が存在している。例えば、図６において参照符号Ｈ１で示す領域については、表示部６００の左側には１行目のゲートバスラインＧＬ１に対応して設けられている第１のバッファ回路４３の一部が含まれており、表示部６００の右側には２行目のゲートバスラインＧＬ２に対応して設けられている第２のバッファ回路５３の一部が含まれている。

＜１．３ 駆動方法＞
次に、図７を参照しつつ、本実施形態における駆動方法について説明する。表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰの論理レベルがハイレベルからローレベルに変化すると、第１のフリップフロップ回路ＦＦ１のセット端子Ｓに与えられる信号の論理レベルがハイレベルからローレベルに変化する（時点ｔ１）。これにより、第１のフリップフロップ回路ＦＦ１からの出力信号Ｑ１の論理レベルが、ローレベルからハイレベルに変化する。その出力信号Ｑ１の論理レベルは、次に第１のフリップフロップ回路ＦＦ１のリセット端子Ｒに論理レベルがハイレベルの信号が与えられるまで（時点ｔ５まで）、ハイレベルのまま維持される。

上述のとおり、第１のフリップフロップ回路ＦＦ１からの出力信号Ｑ１の論理レベルがハイレベルとなっている期間中には、第１のスイッチ回路ＳＷ１から出力される信号ＳＲＯ１の論理レベルは、第１のパルス幅制御信号ＰＷＣ１の論理レベルと同じになる。従って、時点ｔ１からｔ５までの期間のうち、パルス幅制御信号ＰＷＣ１の論理レベルがローレベルになっている期間についてのみ、信号ＳＲＯ１の論理レベルがローレベルとなる。すなわち、時点ｔ３から時点ｔ４までの期間のみ、信号ＳＲＯ１の論理レベルがローレベルとなる。その信号ＳＲＯ１は、図２に示すように、直列に接続された３個のインバータ回路ＩＮＶ１、ＩＮＶ１１、およびＩＮＶ１２に与えられる。従って、１行目のゲートバスラインＧＬ１に対応して設けられているバッファ回路４３から出力される第１の走査信号ＧＬ１の論理レベルは、時点ｔ３から時点ｔ４までの期間のみハイレベルとなる。

第１の走査信号ＧＬ１は、２行目のゲートバスラインＧＬ２に対応して設けられている第２の走査信号生成回路５２に含まれているインバータ回路ＩＮＶＳ２に与えられる。このため、インバータ回路ＩＮＶＳ２から出力されるセット信号Ｓ１の論理レベルは、第１の走査信号ＧＬ１の論理レベルとは反転したものとなる。従って、時点ｔ３になると、第２のフリップフロップ回路ＦＦ２のセット端子Ｓに与えられるセット信号Ｓ１の論理レベルがハイレベルからローレベルに変化する。これにより、第２のフリップフロップ回路ＦＦ２からの出力信号Ｑ２の論理レベルが、ローレベルからハイレベルに変化する。このように、第１の走査信号ＧＬ１は、１行目の走査信号線ＧＬ１を選択する機能に加え、２行目のゲートバスラインＧＬ２に対応して設けられている第２の走査信号生成回路５２内の第２のフリップフロップ回路ＦＦ２をセットする機能をも有している。

出力信号Ｑ２の論理レベルがハイレベルとなっている状態は、次に第２のフリップフロップ回路ＦＦ２のリセット端子Ｒに論理レベルがハイレベルの信号が与えられるまで（時点ｔ７まで）維持される。また、第２のフリップフロップ回路ＦＦ２からの出力信号Ｑ２の論理レベルがハイレベルとなっている期間中には、第２のスイッチ回路ＳＷ２から出力される信号ＳＲＯ２の論理レベルは第２のパルス幅制御信号ＰＷＣ２の論理レベルと同じになる。従って、時点ｔ３からｔ７までの期間のうち、パルス幅制御信号ＰＷＣ２の論理レベルがローレベルになっている期間についてのみ、信号ＳＲＯ２の論理レベルがローレベルとなる。すなわち、時点ｔ５から時点ｔ６までの期間のみ、信号ＳＲＯ２の論理レベルがローレベルとなる。これにより、２行目のゲートバスラインＧＬ２に対応して設けられている第２のバッファ回路５３から出力される第２の走査信号ＧＬ２の論理レベルは、時点ｔ５から時点ｔ６までの期間のみハイレベルとなる。

第２の走査信号ＧＬ２は、３行目のゲートバスラインＧＬ３に対応して設けられている第１の走査信号生成回路４２に含まれているインバータ回路ＩＮＶＳ３に与えられるとともに、１行目のゲートバスラインＧＬ１に対応して設けられている第１の走査信号生成回路４２に含まれている第１のフリップフロップ回路ＦＦ１のリセット端子Ｒにも与えられる。このため、第２の走査信号ＧＬ２の論理レベルがローレベルからハイレベルに変化する時点ｔ５に、第１のフリップフロップ回路ＦＦ１のリセット端子Ｒに与えられる信号の論理レベルがローレベルからハイレベルに変化する。その結果、論理レベルがハイレベルとなっている状態が時点ｔ１から継続していた信号Ｑ１の論理レベルが、時点ｔ５にローレベルとなる。このように、第２の走査信号ＧＬ２は、２行目のゲートバスラインＧＬ２を選択する機能に加え、１行目のゲートバスラインＧＬ１に対応して設けられている第１の走査信号生成回路４２内の第１のフリップフロップ回路ＦＦ１をリセットする機能をも有している。さらに、第２の走査信号ＧＬ２は、上述した第１の走査信号ＧＬ１と同様、次の行のゲートバスライン（すなわち３行目のゲートバスラインＧＬ３）に対応して設けられている第１の走査信号生成回路４２内の第１のフリップフロップ回路ＦＦ３をセットする機能をも有している。

３行目以降のゲートバスラインに与えられる走査信号についても、第２の走査信号ＧＬ２と同様に、ゲートバスラインを選択するとともに、前の行のゲートバスラインに対応して設けられている走査信号生成回路内のフリップフロップ回路をリセットし、次の行のゲートバスラインに対応して設けられている走査信号生成回路内のフリップフロップ回路をセットする。その結果、図７に示すように、従来と同様に所定の期間ずつゲートバスラインＧＬ１〜ＧＬｍが１行ずつ順次に選択される。

＜１．４ 効果＞
以上のように、本実施形態によると、表示部６００の一側に奇数行目のゲートバスラインを選択するための第１のゲートドライバ４００が設けられ、表示部６００の他側に偶数行目のゲートバスラインを選択するための第２のゲートドライバ５００が設けられている。第１のゲートドライバ４００内には、奇数行目のゲートバスラインに対応するようにして第１の走査信号生成回路４２と第１のバッファ回路４３とが設けられ、第２のゲートドライバ５００内には、偶数行目のゲートバスラインに対応するようにして第２の走査信号生成回路５２と第２のバッファ回路５３とが設けられている。各走査信号生成回路４２、５２には、表示制御回路２００から送られる第１または第２のパルス幅制御信号ＰＷＣ１またはＰＷＣ２と、前行のゲートバスラインを選択するための走査信号と、次行のゲートバスラインを選択するための走査信号とが与えられ、それらの信号に基づいて走査信号が生成される。このため、ゲートドライバ内のシフトレジスタを動作させるために従来必要とされていたクロック信号等が不要となる。これにより、ゲートドライバを動作させるためのクロック信号等の制御信号を削減しつつ、表示部６００の両側に設けられたゲートドライバ（第１のゲートドライバ４００および第２のゲートドライバ５００）を従来と同様に動作させることができる。その結果、回路規模が削減され、装置が従来よりも小型化される。

また、表示部６００の両側に設けられているゲートドライバ４００、５００内のバッファ回路４３、５３は、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に直列に接続された２個のインバータ回路によって構成されている。このため、この表示装置を携帯電話等の電子機器に適用する場合に、無駄な領域を削減しつつ、左右対称となるように表示部６００を当該電子機器に組み込むことが容易になる。さらに、表示部６００の一側に設けられた第１のバッファ回路４３と他側に設けられた第２のバッファ回路５３とは、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に着目した場合に、互いに重複した領域が生ずるように千鳥配置されている。このため、走査信号線間の距離ＷＰをより小さくすることができ、より装置の小型化や狭額縁化が可能となる。

さらにまた、走査信号生成回路４２、５２に含まれているフリップフロップ回路ＦＦ１〜ＦＦｍは、セットリセット型のフリップフロップ回路である。このため、Ｄ型フリップフロップ回路よりも簡易な構成で実現することができる。

＜２．第２の実施形態＞
＜２．１ 液晶表示装置の全体構成および動作＞
図８は、本発明の第２の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、上記第１の実施形態と同様、表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と第１のゲートドライバ（第１の走査信号線駆動回路）４００と第２のゲートドライバ（第２の走査信号線駆動回路）５００と表示部６００とを備えている。第１の実施形態とは異なり、各ゲートバスラインＧＬ１〜ＧＬｍに対応するようにして、第１の走査信号生成回路群４０と第２の走査信号生成回路群５０とを接続するための配線が設けられている。

第１の走査信号生成回路群４０は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ、第１のパルス幅制御信号ＰＷＣ１に加え、第２のゲートドライバ５００からの出力信号Ｑ２、Ｑ４、・・・、Ｑｍを受け取る。そして、それらの信号に基づいて、奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を選択するための第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１と、第２の走査信号生成回路群５０を動作させるための出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１とを出力する。

第２の走査信号生成回路群５０は、表示制御回路２００から出力される第２のパルス幅制御信号ＰＷＣ２に加え、第１のゲートドライバ４００からの出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１を受け取る。そして、それらの信号に基づいて、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍを選択するための第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍと、第１の走査信号生成回路群４０を動作させるための出力信号Ｑ２、Ｑ４、・・・、Ｑｍとを出力する。

第１の走査信号生成回路群４０および第２の走査信号生成回路群５０以外の構成要素の動作については、第１の実施形態と同様であるので、説明を省略する。

＜２．２ ゲートドライバ＞
次に、本実施形態におけるゲートドライバの構成について説明する。図９は、本実施形態における要部の詳細な構成を示すブロック図である。図９に示すように、第１の走査信号生成回路群４０には、複数個の走査信号生成回路（第１の走査信号生成回路）４４が含まれており、第２の走査信号生成回路群５０には、複数個の走査信号生成回路（第２の走査信号生成回路）５４が含まれている。第１の走査信号生成回路４４は、それぞれ奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１に対応して設けられており、第２の走査信号生成回路５４は、それぞれ偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応して設けられている。

第１の走査信号生成回路４４には、アナログスイッチ（第３のスイッチ回路）４４１とＮ型ＭＯＳトランジスタ４４２とセットリセット型のフリップフロップ回路（第３のフリップフロップ回路）４４３とインバータ回路４４４とが含まれている。同様に、第２の走査信号生成回路５４には、アナログスイッチ（第４のスイッチ回路）５４１とＮ型ＭＯＳトランジスタ５４２とセットリセット型のフリップフロップ回路（第４のフリップフロップ回路）５４３とインバータ回路５４４とが含まれている。

１行目のゲートバスラインＧＬ１に対応する第３のスイッチ回路４４１には、ゲートスタートパルス信号ＧＳＰと第１のパルス幅制御信号ＰＷＣ１とが与えられる。また、１行目のゲートバスラインＧＬ１に対応するＮ型ＭＯＳトランジスタ４４２のゲート端子には、ゲートスタートパルス信号ＧＳＰが与えられる。これにより、第３のスイッチ回路４４１からの出力信号は、Ｎ型ＭＯＳトランジスタ４４２のオン／オフ状態によって制御される。その第３のスイッチ回路４４１からの出力信号は、インバータ回路４４４によって反転し、その反転後の信号の電流がバッファ回路で増幅され、第１の走査信号ＧＬ１として出力される。

３行目以降の奇数行目のゲートバスラインＧＬ３、・・・、ＧＬｍ−１に対応する第３のスイッチ回路４４１には、それぞれの行の前行のゲートバスラインに対応して設けられている第２の走査信号生成回路５４内の第４のフリップフロップ回路５４３からの出力信号Ｑ２、Ｑ４、・・・、Ｑｍと第１のパルス幅制御信号ＰＷＣ１とが与えられる。また、３行目以降の奇数行目のゲートバスラインＧＬ３、・・・、ＧＬｍ−１に対応するＮ型ＭＯＳトランジスタ４４２のゲート端子には、上記出力信号Ｑ２、Ｑ４、・・・、Ｑｍがそれぞれ与えられる。これにより、第３のスイッチ回路４４１からの出力信号は、Ｎ型ＭＯＳトランジスタ４４２のオン／オフ状態によって制御される。その第３のスイッチ回路４４１からの出力信号は、インバータ回路４４４によって反転し、その反転後の信号の電流がバッファ回路で増幅され、第１の走査信号ＧＬ３、・・・、ＧＬｍ−１として出力される。

奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１に対応する第３のフリップフロップ回路４４３は、第３のスイッチ回路４４１からの出力信号によってセットされ、それぞれの行の次々行のゲートバスラインを選択するための走査信号によってリセットされる。そして、第３のフリップフロップ回路４４３からは、出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１が出力される。

一方、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応する第４のスイッチ回路５４１には、それぞれの行の前行のゲートバスラインに対応して設けられている第１の走査信号生成回路４４内の第３のフリップフロップ回路４４３からの出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１と第２のパルス幅制御信号ＰＷＣ２とが与えられる。また、Ｎ型ＭＯＳトランジスタ５４２のゲート端子には、上記出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１が与えられる。これにより、第４のスイッチ回路５４１からの出力信号は、Ｎ型ＭＯＳトランジスタ５４２のオン／オフ状態によって制御される。その第４のスイッチ回路５４１からの出力信号は、インバータ回路５４４によって反転し、その反転後の信号の電流がバッファ回路で増幅され、第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬとして出力される。

偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応する第４のフリップフロップ回路５４３は、第４のスイッチ回路５４１からの出力信号によってセットされ、それぞれの行の次々行のゲートバスラインを選択するための走査信号によってリセットされる。そして、第４のフリップフロップ回路５４３からは、出力信号Ｑ２、Ｑ４、・・・、Ｑｍが出力される。

なお、第１および第２のバッファ回路群４１、５１に含まれているバッファ回路のレイアウトについては、上記第１の実施形態と同様である。すなわち、図６に示すように、各バッファ回路について、２個のインバータ回路が映像信号線ＳＬ１〜ＳＬｎの延びる方向に直列に接続されている。また、表示部６００を挟んで、各バッファ回路が千鳥状に配置されている。

＜２．３ 駆動方法＞
次に図１０を参照しつつ、本実施形態における駆動方法について説明する。まず、１行目のゲートバスラインＧＬ１に対応する第１の走査信号生成回路４４に着目する。表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰの論理レベルがローレベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタ４４２はオフ状態になる（時点ｔ１）。この状態は時点ｔ５まで継続するが、この期間中には、第３のスイッチ回路４４１からの出力信号の論理レベルは第１のパルス幅制御信号ＰＷＣ１の論理レベルと同じになる。従って、時点ｔ２になると、第３のスイッチ回路４４１からの出力信号の論理レベルはハイレベルからローレベルに変化する。これにより、第３のフリップフロップ回路４４３はセットされ、出力信号Ｑ１の論理レベルがローレベルからハイレベルに変化する。また、時点ｔ２から時点ｔ３までの期間中、第１のパルス幅制御信号ＰＷＣ１の論理レベルがローレベルの状態が継続する。これにより、時点ｔ２から時点ｔ３の期間中、第１の走査信号ＧＬ１の論理レベルはハイレベルとなる。

次に、２行目のゲートバスラインＧＬ２に対応する第２の走査信号生成回路５４に着目する。上記出力信号Ｑ１の論理レベルがローレベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタ５４２はオフ状態になる（時点ｔ２）。この状態は時点ｔ７まで継続するが、この期間中には、第４のスイッチ回路５４１からの出力信号の論理レベルは第２のパルス幅制御信号ＰＷＣ２の論理レベルと同じになる。従って、時点ｔ４になると、第４のスイッチ回路５４１からの出力信号の論理レベルはハイレベルからローレベルに変化する。これにより、第４のフリップフロップ回路５４３はセットされ、出力信号Ｑ２の論理レベルがローレベルからハイレベルに変化する。また、時点ｔ４から時点ｔ６までの期間中、第２のパルス幅制御信号ＰＷＣ２の論理レベルがローレベルの状態が継続する。これにより、時点ｔ４から時点ｔ６の期間中、第２の走査信号ＧＬ２の論理レベルはハイレベルとなる。

次に、３行目のゲートバスラインＧＬ３に対応する第１の走査信号生成回路４４に着目する。上記出力信号Ｑ２の論理レベルがローレベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタ４４２はオフ状態になる（時点ｔ４）。この状態は時点ｔ８まで継続するが、この期間中には、第３のスイッチ回路４４１からの出力信号の論理レベルは第１のパルス幅制御信号ＰＷＣ１の論理レベルと同じになる。従って、時点ｔ７になると、第３のスイッチ回路４４１からの出力信号の論理レベルはハイレベルからローレベルに変化する。これにより、第３のフリップフロップ回路４４３はセットされ、出力信号Ｑ３の論理レベルがローレベルからハイレベルに変化する。また、時点ｔ７には、第１の走査信号ＧＬ３の論理レベルがローレベルからハイレベルに変化する。第１の走査信号ＧＬ３は、図９に示すように、１行目のゲートバスラインＧＬ１に対応する第１の走査信号生成回路４４内に設けられている第３のフリップフロップ回路４４３のリセット端子にも与えられる。従って、時点ｔ７になると、１行目のゲートバスラインＧＬ１に対応する第１の走査信号生成回路４４内に設けられている第３のフリップフロップ回路４４３がリセットされ、出力信号Ｑ１の論理レベルがハイレベルからローレベルに変化する。

以上のようにして、各ゲートバスラインＧＬ１〜ＧＬｍに対応して設けられている第１および第２の走査信号生成回路４４、５４において、パルス幅制御信号（第１のパルス幅制御信号ＰＷＣ１、第２のパルス幅制御信号ＰＷＣ２）と、それぞれの前行のゲートバスラインに対応して設けられている第１の走査信号生成回路４４内の第３のフリップフロップ回路４４３または第２の走査信号生成回路５４内の第４のフリップフロップ回路５４３からの出力信号とに基づいて、第１または第２の走査信号ＧＬ１〜ＧＬｍと出力信号Ｑ１〜Ｑｍとが生成される。また、各ゲートバスラインＧＬ１〜ＧＬｍに対応して設けられている第３または第４のフリップフロップ回路４４３、５４３は、それぞれ行の次々行のゲートバスラインを選択する走査信号によってリセットされる。このようにして、図１０に示すように、従来と同様に所定の期間ずつゲートバスラインＧＬ１〜ＧＬｍが１行ずつ順次に選択される。

＜２．４ 効果＞
以上のように、本実施形態においても、上記第１の実施形態と同様、表示部６００の一側に奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を選択するための第１のゲートドライバ４００が設けられ、表示部６００の他側に偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍを選択するための第２のゲートドライバ５００が設けられている。第１および第２のゲートドライバ４００、５００内の各走査信号生成回路４４、５４には、表示制御回路２００から送られる第１または第２のパルス幅制御信号ＰＷＣ１またはＰＷＣ２と、前行の走査信号生成回路内のフリップフロップ回路からの出力信号と、次々行の走査信号とが与えられる。そして、それらの信号に基づいて、各走査信号生成回路において第１または第２の走査信号ＧＬ１〜ＧＬｍが生成される。

このように、本実施形態においても、ゲートドライバ内のシフトレジスタを動作させるために従来必要とされていたクロック信号等が不要となる。これにより、ゲートドライバを動作させるためのクロック信号等の制御信号を削減しつつ、表示部６００の両側に設けられたゲートドライバ（第１のゲートドライバ４００および第２のゲートドライバ５００）を動作させることができる。その結果、回路規模が削減され、装置の小型化が可能となる。

なお、本実施形態においては、第１のゲートドライバ４００からの出力信号を第２のゲートドライバ５００に与えるために、あるいは、第２のゲートドライバ５００からの出力信号を第１のゲートドライバ４００に与えるために、ゲートバスラインＧＬ１〜ＧＬｍとは異なる信号線が用いられている。これについては、専用線を備えてもよいし、表示上の不具合等が生じないのであれば既存の信号線を用いてもよい。

また、上記第１の実施形態と同様に、表示部６００の両側に設けられているゲートドライバ内のバッファ回路をソースバスラインＳＬ１〜ＳＬｎの延びる方向に直列に接続された２個のインバータ回路によって構成することによって、走査信号線間の距離をより小さくすることができ、より装置の小型化や狭額縁化が可能となる。

＜３．変形例＞
次に変形例について説明する。図１１は、変形例に係るアクティブマトリクス型液晶表示装置の全体構成図を示すブロック図である。上記各実施形態とは異なり、第１のゲートドライバ４００および第２のゲートドライバ５００には、バッファ回路が設けられていない。また、上記各実施形態と比べると、第１のゲートドライバ４００および第２のゲートドライバ５００を動作させるために表示制御回路２００から出力される制御信号の数が多くなっている。

図１２は、この液晶表示装置の要部の詳細な構成を示すブロック図である。本変形例においては、第１の走査信号生成回路４５には、レベルシフタ４５１とセットリセット型のフリップフロップ回路４５２とインバータ回路４５３とが設けられている。同様に、第２の走査信号生成回路５５には、レベルシフタ５５１とセットリセット型のフリップフロップ回路５５２とインバータ回路５５３とが設けられている。なお、本変形例においては、各走査信号生成回路４５、５５内のレベルシフタ４５１、５５１によって、表示制御回路２００から第１または第２のゲートドライバ４００、５００に与えられる駆動電圧が高められている。

各走査信号生成回路４５、５５では、第１または第２のパルス幅制御信号ＰＷＣ１、ＰＷＣ２と、第１または第２のパルス制御反転信号ＰＷＣＢ１、ＰＷＣＢ２と、前行のゲートバスラインに対応する走査信号生成回路内のフリップフロップ回路からの出力信号とに基づいて、第１または第２の走査信号ＧＬ１〜ＧＬｍが生成される。また、各走査信号生成回路４５、５５内のフリップフロップ回路４５２、５５２は、次々行のゲートバスラインを選択するための走査信号によってリセットされる。なお、ゲートスタートパルス信号ＧＳＰについては、１行目のゲートバスラインＧＬ１に対応する走査信号生成回路４５に直接与えられるのではなく、レベルシフタＬＳを介して走査信号生成回路４５に与えられる。

以上のような構成において、図１３に示すように、第１のゲートドライバ４００には、ゲートスタートパルス信号ＧＳＰと第１のパルス幅制御信号ＰＷＣ１と第１のパルス幅制御反転信号ＰＷＣＢ１とが与えられ、第２のゲートドライバ５００には、第２のパルス幅制御信号ＰＷＣ１と第２のパルス幅制御反転信号ＰＷＣＢ２とが与えられる。これにより、上記各実施形態と同様、各ゲートバスラインＧＬ１〜ＧＬｍが１水平走査期間ずつ順次に選択される。このように、本変形例によっても、回路規模が削減され、装置が小型化される。

＜４．その他＞
上記各実施形態においては、アクティブマトリクス型液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。例えば、アクティブマトリクス型の有機ＥＬ表示装置にも適用することができる。

また、本発明は、ドライバモノリシック型の表示装置にもそれ以外の表示装置にも適用することができるが、ドライバモノリシック型の表示装置に好適である。

本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態における要部の詳細な構成を示すブロック図である。 上記第１の実施形態におけるフリップフロップ回路の構成を示す回路図である。 上記第１の実施形態におけるアナログスイッチの構成を示す回路図である。 上記第１の実施形態におけるインバータ回路の構成を示す回路図である。 上記第１の実施形態におけるバッファ回路のレイアウトを示す図である。 上記第１の実施形態における信号波形図である。 本発明の第２の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。 上記第２の実施形態における要部の詳細な構成を示すブロック図である。 上記第２の実施形態における信号波形図である。 変形例に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。 上記変形例における要部の詳細な構成を示すブロック図である。 上記変形例における信号波形図である。 従来のアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。 従来例におけるゲートドライバの詳細な構成を示すブロック図である。 従来例における信号波形図である。 従来例におけるバッファ回路のレイアウトを示す図である。 従来例の別の例におけるバッファ回路のレイアウトを示す図である。 従来例において、液晶表示装置を携帯電話等の電子機器に適用した場合について説明するための図である。 従来例において、ゲートドライバが表示部の左右両側にある場合の全体構成を示すブロック図である。 従来例において、ゲートドライバが表示部の左右両側にある場合の一側のゲートドライバの詳細な構成を示すブロック図である。 従来例において、ゲートドライバが表示部の左右両側にある場合の他側のゲートドライバの詳細な構成を示すブロック図である。 従来例において、ゲートドライバが表示部の左右両側にある場合の信号波形図である。 従来例において、ゲートドライバが表示部の左右両側にある場合のバッファ回路のレイアウトを示す図である。

符号の説明

４０…第１の走査信号生成回路群
４１…第１のバッファ回路群
４２…第１の走査信号生成回路
４３…バッファ回路
５０…第２の走査信号生成回路群
５１…第２のバッファ回路群
５２…第２の走査信号生成回路
５３…バッファ回路
１００…アクティブマトリクス基板
２００…表示制御回路
４００…第１のゲートドライバ
５００…第２のゲートドライバ
６００…表示部
ＦＦ１〜ＦＦｍ…セットリセット型フリップフロップ回路
ＧＬ１〜ＧＬｍ…ゲートバスライン（走査信号線）
ＳＬ１〜ＳＬｎ…ソースバスライン（映像信号線）
ＳＷ１〜ＳＷｍ…アナログスイッチ
ＩＮＶ１〜ＩＮＶｍ…インバータ回路
ＩＮＶ１１〜ＩＮＶｍ１…インバータ回路
ＩＮＶ１２〜ＩＮＶｍ２…インバータ回路

Claims (11)

1. 表示装置のためのアクティブマトリクス基板であって、
   表示すべき画像に基づく映像信号を伝達するための複数の映像信号線と、
   前記複数の映像信号線と交差する複数の走査信号線と、
   前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応してマトリクス状に配置された複数の画素形成部を含み前記画像を表示する表示部と、
   前記表示部の一側に設けられ前記複数の走査信号線のうちの奇数行目の走査信号線を駆動する第１の走査信号線駆動回路であって、前記第１の走査信号線駆動回路の外部から与えられる複数の第２の次行駆動信号を受け取り、当該複数の第２の次行駆動信号に基づいて、前記奇数行目の走査信号線を駆動するための複数の第１の走査信号と当該駆動された奇数行目の走査信号線の次の行の走査信号線を駆動するための複数の第１の次行駆動信号とを出力する前記第１の走査信号線駆動回路と、
   前記表示部の他側に設けられ前記複数の走査信号線のうちの偶数行目の走査信号線を駆動する第２の走査信号線駆動回路であって、前記第２の走査信号線駆動回路の外部から与えられる前記複数の第１の次行駆動信号を受け取り、当該複数の第１の次行駆動信号に基づいて、前記偶数行目の走査信号線を駆動するための複数の第２の走査信号と、当該駆動された偶数行目の走査信号線の次の行の走査信号線を駆動するための前記複数の第２の次行駆動信号とを出力する前記第２の走査信号線駆動回路と
   を備えることを特徴とする、アクティブマトリクス基板。
2. 前記第１の走査信号線駆動回路は、
   前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第１の走査信号を出力する第１のスイッチ回路であって、前記奇数行目の走査信号線が駆動されるべき期間を示す第１の駆動信号を受け取り、オン状態の期間中には、前記第１の駆動信号を前記第１の走査信号として出力する前記第１のスイッチ回路と、
   前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線の前の行の走査信号線を駆動するための前記第２の走査信号に対応づけられる前記第２の次行駆動信号に基づいて、対応する走査信号線に対応する第１のスイッチ回路をオン状態にするための第１の双安定回路とを含み、
   前記第２の走査信号線駆動回路は、
   前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第２の走査信号を出力する第２のスイッチ回路であって、前記偶数行目の走査信号線が駆動されるべき期間を示す第２の駆動信号を受け取り、オン状態の期間中には、前記第２の駆動信号を前記第２の走査信号として出力する前記第２のスイッチ回路と、
   前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線の前の行の走査信号線を駆動するための前記第１の走査信号に対応づけられる前記第１の次行駆動信号に基づいて、対応する走査信号線に対応する第２のスイッチ回路をオン状態にするための第２の双安定回路とを含むことを特徴とする、請求項１に記載のアクティブマトリクス基板。
3. 前記第１の双安定回路は、対応する走査信号線の次の行の走査信号線を駆動するための前記第２の走査信号に対応づけられる前記第２の次行駆動信号に基づいて、対応する走査信号線に対応する前記第１のスイッチ回路をオフ状態にし、
   前記第２の双安定回路は、対応する走査信号線の次の行の走査信号線を駆動するための前記第１の走査信号に対応づけられる前記第１の次行駆動信号に基づいて、対応する走査信号線に対応する前記第２のスイッチ回路をオフ状態にすることを特徴とする、請求項２に記載のアクティブマトリクス基板。
4. 前記第１の双安定回路と前記第２の双安定回路とは、セットリセット型のフリップフロップ回路であることを特徴とする、請求項２または３に記載のアクティブマトリクス基板。
5. 前記第１の走査信号線駆動回路は、前記第１の次行駆動信号として、前記第１の走査信号を前記第２の走査信号線駆動回路に与え、
   前記第２の走査信号線駆動回路は、前記第２の次行駆動信号として、前記第２の走査信号を前記第１の走査信号線駆動回路に与えることを特徴とする、請求項１から４までのいずれか１項に記載のアクティブマトリクス基板。
6. 前記第１の走査信号線駆動回路は、
   前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第１の走査信号を出力する第３のスイッチ回路であって、前記奇数行目の走査信号線が駆動されるべき期間を示す第１の駆動信号を受け取り、対応する走査信号線の前の行の走査信号線を駆動するための前記第２の走査信号に対応づけられる前記第２の次行駆動信号に基づいてオン状態となり、オン状態の期間中には、前記第１の駆動信号を前記第１の走査信号として出力する前記第３のスイッチ回路と、
   前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線を駆動するための前記第１の走査信号に基づいて前記第１の次行駆動信号を出力する第３の双安定回路とを含み、
   前記第２の走査信号線駆動回路は、
   前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第２の走査信号を出力する第４のスイッチ回路であって、前記偶数行目の走査信号線が駆動されるべき期間を示す第２の駆動信号を受け取り、対応する走査信号線の前の行の走査信号線を駆動するための前記第１の走査信号に対応づけられる前記第１の次行駆動信号に基づいてオン状態となり、オン状態の期間中には、前記第２の駆動信号を前記第２の走査信号として出力する前記第４のスイッチ回路と、
   前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線を駆動するための前記第２の走査信号に基づいて前記第２の次行駆動信号を出力する第４の双安定回路とを含むことを特徴とする、請求項１に記載のアクティブマトリクス基板。
7. 前記第３の双安定回路は、対応する走査信号線の次々行の走査信号線を駆動するための前記第１の走査信号に基づいて、対応する走査信号線の次の行の走査信号線に前記第２の走査信号を出力するための前記第４のスイッチ回路がオフ状態となるように、前記第１の次行駆動信号を出力し、
   前記第４の双安定回路は、対応する走査信号線の次々行の走査信号線を駆動するための前記第２の走査信号に基づいて、対応する走査信号線の次の行の走査信号線に前記第１の走査信号を出力するための前記第３のスイッチ回路がオフ状態となるように、前記第２の次行駆動信号を出力することを特徴とする、請求項６に記載のアクティブマトリクス基板。
8. 前記第３の双安定回路と前記第４の双安定回路とは、セットリセット型のフリップフロップ回路であることを特徴とする、請求項６または７に記載のアクティブマトリクス基板。
9. 前記第１の走査信号線駆動回路は、前記奇数行目の走査信号線のそれぞれに対応して設けられ前記第１の走査信号を増幅させる第１のバッファ回路を更に含み、
   前記第２の走査信号線駆動回路は、前記偶数行目の走査信号線のそれぞれに対応して設けられ前記第２の走査信号を増幅させる第２のバッファ回路を更に含むことを特徴とする、請求項１から８までのいずれか１項に記載のアクティブマトリクス基板。
10. 前記第１のバッファ回路と前記第２のバッファ回路とは、それぞれのドレイン端子が接続されるように前記複数の走査信号線の延びる方向に並べて配置されたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからなる偶数個のインバータ回路であって、前記複数の映像信号線の延びる方向に直列に接続された前記偶数個のインバータ回路によって構成されていることを特徴とする、請求項９に記載のアクティブマトリクス基板。
11. 請求項１から１０までのいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする表示装置。
    

Images