JP2012230301A - 半導体装置、表示装置および電子機器 - Google Patents

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Abstract

【課題】特性の劣化を抑えつつ省スペース化を図ることが可能な半導体装置等を提供する。
【解決手段】半導体装置は、基板上の第１の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する１または複数の第１の配線と、基板上の第１の方向とは異なる第２の方向に沿って延在する幹配線部と、主配線部と分岐配線部との間隙領域内で第１の方向に沿って延在する複数の枝配線部とを有する１または複数の第２の配線と、複数の枝配線部が個別にゲート電極として機能すると共に、主配線部内および分岐配線部内に形成されたソース領域と、複数の枝配線部間に形成されたドレイン領域とを有し、各々が第２の方向に沿って複数個に分割形成されてなる１または複数のトランジスタと、第２の方向に沿って延在し、トランジスタのドレイン領域と電気的に接続された１または複数の第３の配線とを備えている。
【選択図】図１０

Description

本開示は、トランジスタを含む所定の回路を有する半導体装置、ならびにそのような半導体装置を備えた表示装置および電子機器に関する。
従来、例えば液晶素子や有機ＥＬ（Electro Luminescence）素子の様々なタイプの表示素子を用いた表示装置が開発されている。このような表示装置では一般に、複数の画素を有する表示領域（有効表示領域）の外縁（外周）に位置する額縁領域（非表示領域）に、周辺回路が配設されている。
この周辺回路は、複数の画素を駆動する駆動回路（半導体装置）等からなり、例えば、複数の画素を順次駆動する走査線駆動回路（垂直駆動回路）や、駆動対象の画素に対して映像信号を供給する信号線駆動回路（水平駆動回路）などが挙げられる。ここで、垂直駆動回路は一般に、複数のバッファ回路等を用いて構成されている（例えば、特許文献１参照）。
特開２００９−１６９０４３号公報
ところで、昨今の表示装置では、狭額縁化（額縁領域面積の削減）が求められる傾向にある。ただし、周辺回路（半導体装置）内の配線幅等を単純に狭くした場合、周辺回路での回路特性（動作特性）等が劣化し、その結果、表示画質の低下（例えばフリッカ現象の発生等）が生じてしまうことになる。したがって、特性の劣化を抑えつつ省スペース化（省面積化）を実現する手法の提案が望まれる。
本開示はかかる問題点に鑑みてなされたもので、その目的は、特性の劣化を抑えつつ省スペース化を図ることが可能な半導体装置、表示装置および電子機器を提供することにある。
本開示の半導体装置は、基板上の第１の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する１または複数の第１の配線と、基板上の第１の方向とは異なる第２の方向に沿って延在する幹配線部と、主配線部と分岐配線部との間隙領域内で第１の方向に沿って延在する複数の枝配線部とを有する１または複数の第２の配線と、複数の枝配線部が個別にゲート電極として機能すると共に、主配線部内および分岐配線部内に形成されたソース領域と、複数の枝配線部間に形成されたドレイン領域とを有し、各々が第２の方向に沿って複数個に分割形成されてなる１または複数のトランジスタと、第２の方向に沿って延在し、トランジスタのドレイン領域と電気的に接続された１または複数の第３の配線とを備えたものである。
本開示の表示装置は、表示部と、上記本開示の半導体装置を含む駆動部とを備えたものである。
本開示の電子機器は、上記本開示の表示装置を備えたものである。
本開示の半導体装置、表示装置および電子機器では、第１の方向に沿って延在する第１の配線が、上記主配線部および分岐配線部を含んで構成され、これらの主配線部内および分岐配線部内にトランジスタのソース領域が形成されている。また、第２の配線が、第２の方向に沿って延在する幹配線部と第１の方向に沿って延在する複数の枝配線部とを含んで構成され、これら複数の枝配線部間にトランジスタのドレイン領域が形成されている。更に、第２の方向に沿って延在する第３の配線が、このトランジスタのドレイン領域と電気的に接続されている。そして、このトランジスタは第２の方向に沿って複数個に分割形成されてなり、上記複数の枝配線部が、この分割形成されたトランジスタにおける各ゲート電極として個別に機能している。このように、ゲート電極が第１の方向に沿って延在する（第１の方向に沿って配置された）トランジスタが、この第１の方向とは異なる第２の方向に沿って複数個に分割形成されてなると共に、互いに離隔配置された主配線部および分岐配線部が、このトランジスタのソース領域を含んでいる。これにより、第１の配線の配線幅（主配線部および分岐配線部の第２の方向に沿った配線幅）が確保されつつ、半導体装置全体としての第２の方向への配置効率が向上する（第２の方向に沿った配置幅が抑えられる）。
本開示の半導体装置、表示装置および電子機器によれば、上記第１ないし第３の配線と上記トランジスタとを設けるようにしたので、第１の配線における上記第２の方向に沿った配線幅を確保しつつ、半導体装置全体としての第２の方向への配置効率を向上させることができる。よって、特性の劣化（例えば表示画質の低下等）を抑えつつ、省スペース化を図ることが可能となる。
タッチセンサ付きの表示装置の動作原理を説明するための図であり、指非接触時の状態を示す図である。 タッチセンサ付きの表示装置の動作原理を説明するための図であり、指接触時の状態を示す図である。 タッチセンサ付きの表示装置の動作原理を説明するための図であり、タッチセンサの駆動信号および検出信号の波形の一例を示す図である。 本開示の第１の実施の形態に係る半導体装置を備えた表示装置（タッチセンサ付きの表示装置）の概略断面構造を表す断面図である。 図４に示した表示装置の要部（共通電極およびセンサ用検出電極）の一構成例を示す斜視図である。 図４に示した表示装置における画素構造およびドライバの詳細構成の一例を表すブロック図である。 図４に示した表示装置における画素構造およびドライバの詳細構成の他の例を表すブロック図である。 図６または図７に示したバッファ回路（半導体装置）の一例を表す回路図である。 図８に示したバッファ回路により生成されるコモン駆動信号の一例を表すタイミング波形図である。 第１の実施の形態に係るバッファ回路の配置構成例を表す模式平面図である。 図１０に示したＩＩ−ＩＩ線に沿った矢視断面構成例を表す模式図である。 図４に示した表示装置における検出回路の一例を示す回路図である。 比較例に係るバッファ回路の配置構成例を表す模式平面図である。 第２の実施の形態に係るバッファ回路の配置構成例を表す模式平面図である。 変形例１に係るバッファ回路の配置構成例を表す模式平面図である。 変形例１の形態に係るバッファ回路の他の配置構成例を表す模式平面図である。 変形例２に係るインバータ回路（半導体装置）の配置構成例を表す模式平面図である。 変形例２に係るインバータ回路の他の配置構成例を表す模式平面図である。 上記各実施の形態等の表示装置の適用例１における（Ａ）表側から見た外観、（Ｂ）裏側から見た外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．タッチセンサ付きの表示装置におけるタッチ検出方式の基本原理
２．第１の実施の形態（トランジスタを偶数個に分割形成した例）
３．第２の実施の形態（トランジスタを奇数個に分割形成した例）
４．第１，第２の実施の形態に共通の変形例
変形例１（電源線の配線に部分的に貫通孔を設けた例）
変形例２（バッファ回路の代わりにインバータ回路に適用した例）
５．適用例（表示装置の電子機器への適用例）
６．その他の変形例
＜タッチ検出方式の基本原理＞
最初に図１〜図３を参照して、以下の実施の形態等に係る表示装置（タッチセンサ付きの表示装置）における、タッチ検出方式の基本原理について説明する。このタッチ検出方式は、静電容量型タッチセンサとして具現化されるものであり、例えば図１（Ａ）に示したように、誘電体Ｄｉを挟んで互いに対向配置された一対の電極（駆動電極Ｅ１および検出電極Ｅ２）を用い、容量素子を構成する。この構造は、図１（Ｂ）に示した等価回路として表される。駆動電極Ｅ１、検出電極Ｅ２および誘電体Ｄｉによって、容量素子Ｃ１が構成される。容量素子Ｃ１は、その一端が交流信号源（駆動信号源）Ｓacに接続され、他端Ｐは抵抗器Ｒを介して接地されると共に、電圧検出器（検出回路）ＤＥＴに接続される。交流信号源Ｓacから駆動電極Ｅ１（容量素子Ｃ１の一端）に所定の周波数（例えば数ｋＨｚ〜十数ｋＨｚ程度）の交流矩形波Ｓｇ（図３（Ｂ））を印加すると、検出電極Ｅ２（容量素子Ｃ１の他端Ｐ）に、図３（Ａ）に示したような出力波形（検出信号Ｖdet）が現れる。なお、この交流矩形波Ｓｇは、後述するコモン駆動信号Ｖcomに相当するものである。
指が接触（または近接）していない状態では、図１に示したように、容量素子Ｃ１に対する充放電に伴って、容量素子Ｃ１の容量値に応じた電流Ｉ０が流れる。このときの容量素子Ｃ１の他端Ｐの電位波形は、例えば図３（Ａ）の波形Ｖ０のようになり、これが電圧検出器ＤＥＴによって検出される。
一方、指が接触（または近接）した状態では、図２に示したように、指によって形成される容量素子Ｃ２が容量素子Ｃ１に直列に追加された形となる。この状態では、容量素子Ｃ１，Ｃ２に対する充放電に伴って、それぞれ電流Ｉ１，Ｉ２が流れる。このときの容量素子Ｃ１の他端Ｐの電位波形は、例えば図３（Ａ）の波形Ｖ１のようになり、これが電圧検出器ＤＥＴによって検出される。このとき、点Ｐの電位は、容量素子Ｃ１，Ｃ２を流れる電流Ｉ１，Ｉ２の値によって定まる分圧電位となる。このため、波形Ｖ１は、非接触状態での波形Ｖ０よりも小さい値となる。電圧検出器ＤＥＴは、後述するように、検出した電圧を所定のしきい値電圧Ｖthと比較し、このしきい値電圧以上であれば非接触状態と判断する一方、しきい値電圧未満であれば接触状態と判断する。このようにして、タッチ検出が可能となる。
＜第１の実施の形態＞
［表示装置１の構成］
図４は、本開示の第１の実施の形態に係る半導体装置を備えた表示装置（タッチセンサ付きの表示装置１）の要部断面構造を表すものである。この表示装置１は、表示素子として液晶素子を用いると共に、この液晶素子に元々備えられている電極の一部（後述する共通電極４３）および表示用駆動信号（後述するコモン駆動信号Ｖcom）を兼用して静電容量型タッチセンサを構成したものである。すなわち、表示装置１は、表示機能およびタッチセンサ機能を有している。
図４に示したように、この表示装置１は、画素基板２と、この画素基板２に対向して配置された対向基板４と、画素基板２と対向基板４との間に挿設された液晶層６とを備えている。
画素基板２は、回路基板としてのＴＦＴ基板２１と、このＴＦＴ基板２１上に形成された共通電極／センサ駆動用電極４３と、この共通電極／センサ駆動用電極４３上において絶縁層２３を介してマトリクス状に配設された複数の画素電極２２とを有する。ＴＦＴ基板２１には、各画素電極２２を駆動するための図示しない表示ドライバ（後述する駆動部）やＴＦＴ（薄膜トランジスタ）の他、各画素電極２２に画像信号を供給する信号線（後述するデータ線２５）や、各ＴＦＴを駆動するゲート線（後述するゲート線２６）等の配線が形成されている。ＴＦＴ基板２１にはまた、後述するタッチ検出動作を行う検出回路が形成されていてもよい。
共通電極／センサ用駆動電極４３（以下、単に「共通電極４３」と称する）は、各表示画素に共通の共通電極であると共に、タッチ検出動作を行うタッチセンサの一部を構成するセンサ用駆動電極としても兼用されるものであり、図１における駆動電極Ｅ１に相当する。すなわち、この共通電極４３には、交流矩形波形のコモン駆動信号Ｖcomが印加されるようになっている。このコモン駆動信号Ｖcomは、画素電極２２に印加される画素電圧とともに各表示画素の表示電圧を画定するものであるが、タッチセンサの駆動信号としても兼用されるものであり、図１の駆動信号線Ｓacから供給される交流矩形波Ｓｇに相当する。すなわち、このコモン駆動信号Ｖcomは、所定の周期ごとに極性反転するものとなっている。
対向基板４は、ガラス基板４１と、このガラス基板４１の一方の面に形成されたカラーフィルタ４２と、このカラーフィルタ４２の上に形成されたセンサ用検出電極（タッチ検出電極）４４とを有する。また、ガラス基板４１の他方の面には、偏光板４５が配設されている。
カラーフィルタ４２は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ層を周期的に配列して構成したものであり、表示画素（画素電極２２）ごとにＲ、Ｇ、Ｂの３色が１組として対応付けられている。センサ用検出電極４４は、タッチセンサの一部を構成するものであり、図１における検出電極Ｅ２に相当する。
液晶層６は、電界の状態に応じてそこを通過する光を変調するものであり、例えば、ＴＮ（ツイステッドネマティック）、ＶＡ（垂直配向）、ＥＣＢ（電界制御複屈折）等の各種モードの液晶が用いられる。あるいは、ＦＦＳ（フリンジフィールドスイッチング）モードや、ＩＰＳ（インプレーンスイッチング）モード等の横電界モードの液晶を用いるようにしてもよい。
なお、液晶層６と画素基板２との間、および液晶層６と対向基板４との間には、それぞれ配向膜が配設され、また、画素基板２の下面側には入射側偏光板が配置されるが、ここでは図示を省略している。
（共通電極４３およびセンサ用検出電極４４の詳細構成例）
図５は、対向基板４における共通電極４３およびセンサ用検出電極４４の一構成例を斜視状態にて表したものである。この例では、共通電極４３は、図の左右方向に延在する複数のストライプ状の電極パターン（ここでは、一例としてｎ個（ｎ：２以上の整数）の共通電極４３１〜４３ｎからなる）に分割されている。各電極パターンには、共通電極ドライバ４３Ｄによってコモン駆動信号Ｖcomが順次供給され、後述するように時分割的に線順次走査駆動が行われるようになっている。一方、センサ用検出電極４４は、共通電極４３の電極パターンの延在方向と直交する方向に延びる複数のストライプ状の電極パターンから構成されている。センサ用検出電極４４の各電極パターンからは、それぞれ、検出信号Ｖdetが出力され、後述する検出回路８に入力されるようになっている。
（画素構造およびドライバの構成例）
図６および図７は、表示装置１における画素構造および各種ドライバの構成例を表したものである。表示装置１では、有効表示領域１０Ａ内に、ＴＦＴ素子Ｔｒと液晶素子ＬＣとを有する複数の表示画素２０（画素）がマトリクス状に配置されている。すなわち、複数の表示画素２０を有する表示部が、有効表示領域１０Ａに配設されている。また、この有効表示領域１０Ａの外縁（外周）に位置する額縁領域（非表示領域）１０Ｂ内には、後述する半導体装置を含む表示ドライバ（駆動部）と、検出回路８（ＤＥＴ）とが配設されている。なお、図６および図７において、Ｘ軸方向が水平ライン方向（Ｈ方向，第２の方向）に対応すると共に、Ｙ軸方向が垂直ライン方向（Ｖ方向，第１の方向）に対応し、以降の他の図においても同様である。
具体的には、図６に示した例では、額縁領域１０Ｂ内には、表示ドライバとしてのゲートドライバ２６Ｄ（走査線駆動回路）、共通電極ドライバ４３Ｄおよびデータドライバ２５Ｄ（信号線駆動回路）と、検出回路８とが配設されている。ゲートドライバ２６Ｄは、複数の表示画素２０を垂直ライン方向（Ｙ軸方向，第１の方向）に沿って順次駆動する回路である。データドライバ２５Ｄは、駆動対象の表示画素２０に対して映像信号を供給する回路である。ここで、ゲートドライバ２６Ｄ、共通電極ドライバ４３Ｄおよびデータドライバ２５Ｄが、本開示における「駆動部」の一具体例に対応し、データドライバ２５Ｄが本開示における「水平駆動回路」の一具体例に対応する。
表示画素２０には、ゲートドライバ２６Ｄに接続されたゲート線２６と、データドライバ２５Ｄに接続された信号線（データ線）２５と、共通電極ドライバ４３Ｄに接続された共通電極４３１〜４３ｎとが接続されている。共通電極ドライバ４３Ｄは、前述したように、共通電極４３１〜４３ｎに対してコモン駆動信号Ｖcom（Ｖcom(1)〜Ｖcom(n)）を順次供給するものである。この共通電極ドライバ４３Ｄは、例えば、シフトレジスタ４３Ｄ１と、ＣＯＭセレクト部４３Ｄ２と、レベルシフタ４３Ｄ３と、ＣＯＭバッファ４３Ｄ４とを有している。
シフトレジスタ４３Ｄ１は、入力パルスを順次転送するためのロジック回路である。具体的には、このシフトレジスタ４３Ｄ１に対して転送トリガーパルス（スタートパルス）を入力することにより、クロック転送を開始するようになっている。また、１フレーム期間内で複数回のスタートパルスを入力するようにした場合には、その度に転送を繰り返すことができるようになっている。なお、シフトレジスタ４３Ｄ１としては、複数個の共通電極４３１〜４３ｎをそれぞれ制御するために、各々独立した転送ロジック回路としてもよい。ただし、その場合には制御回路規模が大きくなるため、後述する図７に示したように、転送ロジック回路は、ゲートドライバと共通電極ドライバとで共用するようにすることが好ましく、更には、共通電極４３の個数に関わらず単一であることが好ましい。
ＣＯＭセレクト部４３Ｄ２は、コモン駆動信号Ｖcomを、有効表示領域１０Ａ内の各表示画素２０に対して出力するか否かを制御するロジック回路である。すなわち、コモン駆動信号Ｖcomの出力を、有効表示領域１０Ａ内の位置等に応じて制御している。さらに、詳細は後述するが、このＣＯＭセレクト部４３Ｄ２に対して入力する制御パルスを可変とすることにより、例えば１水平ラインごとにコモン駆動信号Ｖcomの出力位置を任意に移動させたり、複数の水平期間後に出力位置を移動させたりすることが可能となっている。
レベルシフタ４３Ｄ３は、ＣＯＭセレクト部４３Ｄ２から供給される制御信号を、コモン駆動信号Ｖcomを制御するのに十分な電位レベルまでシフトさせるための回路である。
ＣＯＭバッファ４３Ｄ４は、コモン駆動信号Ｖcom（Ｖcom(1)〜Ｖcom(n)）を順次供給するための最終出力ロジック回路であり、後述するバッファ回路（図８）を含んで構成されている。なお、このＣＯＭバッファ４３Ｄ４には、コモン駆動信号Ｖcomを生成する際に用いられる所定のＣＯＭ電圧（例えば、後述する電源線Ｌｖ１，Ｌｖ２の電位）が供給されるようになっている。
一方、図７に示した例では、額縁領域１０Ｂ内には、表示ドライバとしてのＴ／Ｇ・ＤＣ／ＤＣコンバータ２０Ｄ、ゲート・共通電極ドライバ４０Ｄおよびデータドライバ２５Ｄと、検出回路８とが配設されている。Ｔ／Ｇ・ＤＣ／ＤＣコンバータ２０Ｄは、Ｔ／Ｇ（タイミング・ジェネレータ）およびＤＣ／ＤＣコンバータとしての役割を果たすものである。ゲート・共通電極ドライバ４０Ｄは、ゲート線２６を介して各表示画素２０に対してゲート駆動信号を供給すると共に、共通電極４３１〜４３ｎに対してコモン駆動信号Ｖcom（Ｖcom(1)〜Ｖcom(n)）を順次供給するものである。ここで、ゲート・共通電極ドライバ４０Ｄおよびデータドライバ２５Ｄが、本開示における「駆動部」の一具体例に対応する。
表示画素２０には、ゲート・共通電極ドライバ４０Ｄに接続されたゲート線２６および共通電極４３１〜４３ｎと、データドライバ２５Ｄに接続されたデータ線２５とが接続されている。ゲート・共通電極ドライバ４０Ｄは、例えば、シフトレジスタ４０Ｄ１と、イネーブル・コントロール部４０Ｄ２と、ゲート／ＣＯＭセレクト部４０Ｄ３と、レベルシフタ４０Ｄ４と、ゲート／ＣＯＭバッファ４０Ｄ５とを有している。
シフトレジスタ４０Ｄ１は、ゲートドライバと共通電極ドライバとで共用されていること以外は、前述したシフトレジスタ４３Ｄ１と同様の機能を有している。
イネールブル・コントロール部４０Ｄ２は、シフトレジスタ４０Ｄ１から転送されたクロックパルスを利用してイネーブルパルスを取り込むことにより、ゲート線２６を制御するためのパルスを生成するものである。
ゲート／ＣＯＭセレクト部４０Ｄ３は、コモン駆動信号Ｖcomおよびゲート信号ＶＧをそれぞれ、有効表示領域１０Ａ内の各表示画素２０に対して出力するか否かを制御するロジック回路である。すなわち、コモン駆動信号Ｖcomおよびゲート信号ＶＧの出力をそれぞれ、有効表示領域１０Ａ内の位置等に応じて制御している。
レベルシフタ４０Ｄ４は、ゲート／ＣＯＭセレクト部４０Ｄ３から供給される制御信号を、ゲート信号ＶＧおよびコモン駆動信号Ｖcomをそれぞれ制御するのに十分な電位レベルまでシフトさせるための回路である。
ゲート／ＣＯＭバッファ４０Ｄ５は、コモン駆動信号Ｖcom（Ｖcom(1)〜Ｖcom(n)）およびゲート信号ＶＧ（ＶＧ(1)〜ＶＧ(n)）をそれぞれ順次供給するための最終出力ロジック回路であり、後述するバッファ回路（図８）を含んで構成されている。なお、このゲート／ＣＯＭバッファ４０Ｄ５には、コモン駆動信号Ｖcomおよびゲート電圧ＶＧを生成する際に用いられる所定のＣＯＭ／ゲート電圧（例えば、後述する電源線Ｌｖ１，Ｌｖ２の電位）が供給されるようになっている。
（バッファ回路の回路構成例）
図８は、図６，図７に示したバッファ回路（ＣＯＭバッファ４３Ｄ４、ゲート／ＣＯＭバッファ４０Ｄ５、またはゲートドライバ２６Ｄ内の図示しないバッファ回路）の回路構成例を表したものである。ここで、このバッファ回路が、本開示における「垂直駆動回路」および「半導体装置（半導体回路）」の一具体例に対応する。ただし、以下では説明の便宜上、ＣＯＭバッファ４３Ｄ４におけるバッファ回路の回路構成例として説明する。
このＣＯＭバッファ４３Ｄ４は、垂直ライン方向（Ｙ軸方向）に沿って、複数の単位回路４６を有している。各単位回路４６には、一対の制御信号線ＣＴＬ，ｘＣＴＬと、１つのコモン駆動信号（出力信号線）Ｖcomと、一対の電源線Ｌｖ１，Ｌｖ２とが接続されている。具体的には、図８中の１番上に配置された単位回路４６には、制御信号線ＣＴＬ(1)，ｘＣＴＬ(1)、出力信号線Ｖcom(1)および電源線Ｌｖ１，ＬＶ２が接続されている。同様に、図８中の真ん中に配置された単位回路４６には、制御信号線ＣＴＬ(2)，ｘＣＴＬ(2)、出力信号線Ｖcom(2)および電源線Ｌｖ１，ＬＶ２が接続されている。図８中の１番下に配置された単位回路４６には、制御信号線ＣＴＬ(3)，ｘＣＴＬ(3)、出力信号線Ｖcom(3)および電源線Ｌｖ１，ＬＶ２が接続されている。なお、制御信号線ｘＣＴＬは、制御信号線ＣＴＬに供給される制御信号に対する論理反転信号が供給される信号線を意味している。
また、各単位回路４６は、２つのＮ型のトランジスタＴｎ１，Ｔｎ２と、２つのＰ型のトランジスタＴｐ１，Ｔｐ２とからなるバッファ回路を有している。具体的には、トランジスタＴｎ１，Ｔｐ１からなる入力側（制御信号線ＣＴＬ側）の１段目のインバータ回路と、トランジスタＴｎ２，Ｔｐ２からなる出力側（出力信号線Ｖcom側）の２段目のインバータ回路とにより、バッファ回路が形成されている。詳細には、トランジスタＴｎ１のゲートには制御信号線ＣＴＬ(1)が接続され、トランジスタＴｐ１のゲートには制御信号線ｘＣＴＬ(1)が接続されている。そして、トランジスタＴｎ１，Ｔｐ１のソースにはそれぞれ電源線Ｌｖ１が接続され、ドレインにはそれぞれ出力信号線Ｖcom(1)が接続されている。これにより、上記した１段目のインバータ回路が形成されている。また、トランジスタＴｐ２のゲートには制御信号線ＣＴＬ(1)が接続され、トランジスタＴｎ２のゲートには制御信号線ｘＣＴＬ(1)が接続されている。そして、トランジスタＴｎ２，Ｔｐ２のソースにはそれぞれ電源線Ｌｖ２が接続され、ドレインにはそれぞれ出力信号線Ｖcom(1)が接続されている。これにより、上記した２段目のインバータ回路が形成されている。なお、図８中に示した「Ｓ」，「Ｄ」はそれぞれ、各トランジスタにおけるソース（ソース領域），ドレイン（ドレイン領域）を示しており、以降の他の図においても同様である。
ここで、電源線Ｌｖ１，Ｌｖ２には、コモン駆動信号Ｖcomを生成する際に用いられる所定のＣＯＭ電圧（直流電圧または交流電圧）が保持されている。これにより例えば図９に示したように、バッファ回路から出力されるコモン駆動信号Ｖcomが、電源線Ｌｖ１，Ｌｖ２の電位からなるパルス波形を示す。このようにして、このバッファ回路は、制御信号線ＣＴＬ，ｘＣＴＬからそれぞれ供給される制御信号によって、複数の単位回路４６がＹ軸方向（垂直ライン方向，第１の方向）に沿って順次動作するようになっている。
（バッファ回路の配置構成例）
図１０は、図８に示したＣＯＭバッファ４３Ｄ４等におけるバッファ回路の配置構成例（レイアウト構成例：Ｘ−Ｙ平面構成例）を表したものであり、図１１は、図１０におけるＩＩ−ＩＩ線に沿った矢視断面構成例（Ｙ−Ｚ断面構成例）を模式的に表したものである。
本実施の形態のバッファ回路では、図１０に示したように、２つの電源線Ｌｖ１，Ｌｖ２（第１の配線）と、２つの制御信号線ＣＴＬ，ｘＣＴＬ（第２の配線）と、１つの出力信号線Ｖcom（第３の配線）と、４つのトランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２とにより、単位回路４６が形成されている。この単位回路４６は、Ｙ軸方向（垂直ライン方向，第１の方向）に沿って複数設けられている。また、これらの電源線Ｌｖ１，Ｌｖ２、制御信号線ＣＴＬ，ｘＣＴＬおよび出力信号線Ｖcomは、互いに異なる層に形成されている（後述する図１１参照）。具体的には、ここでは後述する基板３０１側からＺ軸の正方向に沿って、制御信号線ＣＴＬ，ｘＣＴＬ、電源線Ｌｖ１，Ｌｖ２および出力信号線Ｖcomの順に、異なる層に形成されている。
電源線Ｌｖ１，Ｌｖ２はそれぞれ、Ｙ軸方向（垂直ライン方向，第１の方向）に沿って延在している。また、これらの電源線Ｌｖ１，Ｌｖ２はそれぞれ、互いに離隔配置された主配線部３１および分岐配線部３２を有している。主配線部３１は、相対的に配線幅の太い配線であり、電源線Ｌｖ１の主配線部３１では配線幅Ｗ１１、電源線Ｌｖ２の主配線部３１では配線幅Ｗ２１となっている。分岐配線部３２は、相対的に配線幅の細い配線であり、電源線Ｌｖ１の分岐配線部３２では配線幅Ｗ１２（≦Ｗ１１）、電源線Ｌｖ２の分岐配線部３２では配線幅Ｗ２２（≦Ｗ２１）となっている。ここではＸ軸の正方向に沿って（有効表示領域１０Ａ側に向かって）、電源線Ｌｖ１の主配線部３１および分岐配線部３２、電源線Ｌｖ２の分岐配線部３２および主配線部３１の順に、各配線が並んで配置されている。また、電源線Ｌｖ１では、主配線部３１と補助配線部３２との間隙領域内に、これらの主配線部３１と補助配線部３２とを電気的に接続する接続部３３１が設けられている。同様に、電源線Ｌｖ２では、主配線部３１と補助配線部３２との間隙領域内に、これらの主配線部３１と補助配線部３２とを電気的に接続する接続部３３２が設けられている。なお、これらの接続部３３１，３３２は、ここでは各単位回路４６の間隙に対応する領域に設けられている（単位回路４６ごとに設けられている）が、これには限られず、複数の単位回路４６に対して１つの接続部３３１，３３２の割合で設けられているようにしてもよい。
制御信号線ＣＴＬ，ｘＣＴＬはそれぞれ、幹配線部３５および枝配線部３６を有している。幹配線部３５は、Ｘ軸方向（水平ライン方向，第２の方向）に沿って延在する配線である。枝配線部３６は、上記した主配線部３１と分岐配線部３２との間隙領域内で、Ｙ軸方向（垂直ライン方向，第１の方向）に沿って、幹配線部３５から分岐して延在している。すなわち、幹配線部３５および枝配線部３６同士は、電気的に接続されている。この枝配線部３６は、電源線Ｌｖ１における主配線部３１と分岐配線部３２との間隙領域内で、互いに離隔配置されつつ複数設けられると共に、電源線Ｌｖ２における主配線部３１と分岐配線部３２との間隙領域内で、互いに離隔配置されつつ複数設けられている。具体的には、電源線Ｌｖ１における主配線部３１と分岐配線部３２との間隙領域内に、互いに離隔配置された偶数個（ここでは２つ）の枝配線部３６が設けられている。同様に、電源線Ｌｖ２における主配線部３１と分岐配線部３２との間隙領域内に、互いに離隔配置された偶数個（ここでは２つ）の枝配線部３６が設けられている。
各単位回路４６において、トランジスタＴｎ１，Ｔｐ１はそれぞれ、電源線Ｌｖ１側に形成され、トランジスタＴｎ２，Ｔｐ２はそれぞれ、電源線Ｌｖ２側に形成されている。また、トランジスタＴｎ１，Ｔｐ２はそれぞれ、制御信号線ＣＴＬ側に形成され、トランジスタＴｐ１，Ｔｎ２はそれぞれ、制御信号線ｘＣＴＬ側に形成されている。これらの各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２では、上記した複数の枝配線部３６が個別にゲート電極として機能している。具体的には、トランジスタＴｎ１では、制御信号線ＣＴＬにおける電源線Ｌｖ１側の２つの枝配線部３６がそれぞれゲート電極として機能し、トランジスタＴｐ１では、制御信号線ｘＣＴＬにおける電源線Ｌｖ１側の２つの枝配線部３６がそれぞれゲート電極として機能している。同様に、トランジスタＴｐ２では、制御信号線ＣＴＬにおける電源線Ｌｖ２側の２つの枝配線部３６がそれぞれゲート電極として機能し、トランジスタＴｎ２では、制御信号線ｘＣＴＬにおける電源線Ｌｖ２側の２つの枝配線部３６がそれぞれゲート電極として機能している。また、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２では、主配線部３１内および分岐配線部３２内にソース領域Ｓが形成され、複数の枝配線部３６間にドレイン領域Ｄが形成されている。具体的には、トランジスタＴｎ１では、電源線Ｌｖ１の主配線部３１内および分岐配線部３２内にそれぞれソース領域Ｓが形成され、制御信号線ＣＴＬにおける電源線Ｌｖ１側の２つの枝配線部３６の間にドレイン領域Ｄが形成されている。同様に、トランジスタＴｐ１では、電源線Ｌｖ１の主配線部３１内および分岐配線部３２内にそれぞれソース領域Ｓが形成され、制御信号線ｘＣＴＬにおける電源線Ｌｖ１側の２つの枝配線部３６の間にドレイン領域Ｄが形成されている。トランジスタＴｐ２では、電源線Ｌｖ２の主配線部３１内および分岐配線部３２内にそれぞれソース領域Ｓが形成され、制御信号線ＣＴＬにおける電源線Ｌｖ２側の２つの枝配線部３６の間にドレイン領域Ｄが形成されている。トランジスタＴｎ２では、電源線Ｌｖ２の主配線部３１内および分岐配線部３２内にそれぞれソース領域Ｓが形成され、制御信号線ｘＣＴＬにおける電源線Ｌｖ２側の２つの枝配線部３６の間にドレイン領域Ｄが形成されている。なお、図１０中において斜線で示した領域は、半導体層における活性領域３４を表しており、以降の他の図においても同様である。また、各活性領域３４には、コンタクトＣＴ１が形成されている。
このような構成により、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２は、Ｙ軸方向（垂直ライン方向，第１の方向）に沿って配置される（各々のゲート電極がＹ軸方向に沿って延在する）ようになっている。また、上記したように、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２では、枝配線部３６により構成されるゲート電極が複数個設けられ、これにより各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２は、Ｘ軸方向（水平ライン方向，第２の方向）に沿って複数個に分割形成されている。具体的には、本実施の形態では、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２は、Ｘ軸方向に沿って偶数個（ここでは２つ）に分割形成されている。ここで、この各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２における分割数をＭ、電源線Ｌｖ１における主配線部３１と分岐配線部３２との合計の配線幅をＷ１、電源線Ｌｖ２における主配線部３１と分岐配線部３２との合計の配線幅をＷ２とすると、以下の（１）式および（２）式が成り立つ。なお、これらの式中において、Ｍ’＝（Ｍ／２）（小数点以下切り捨て）である。
Ｗ１１＋（Ｗ１２×Ｍ’）＝Ｗ１ ……（１）
Ｗ２１＋（Ｗ２２×Ｍ’）＝Ｗ２ ……（２）
また、本実施の形態では、このバッファ回路（垂直駆動回路）における各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２と、データドライバ２５Ｄ（水平駆動回路）における各トランジスタ（図示せず）とが、ともにＹ軸方向（垂直ライン方向，第１の方向）に沿って配置されている。換言すると、これらの各トランジスタにおけるゲート電極が、いずれもＹ軸方向に沿って延在するように配置されている。これにより詳細は後述するが、これらの各トランジスタが多結晶半導体層（例えば、多結晶シリコン（ｐ−Ｓｉ）層）を含んで構成されている場合において、非晶質半導体層（例えば、非晶質シリコン（ａ−Ｓｉ）層）に対するレーザアニール処理が容易なものとなる。
出力信号線Ｖcomは、Ｘ軸方向（水平ライン方向，第２の方向）に沿って延在しており、コンタクトＣＴ２を介して各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２におけるドレイン領域Ｄと電気的に接続されている（図１１参照）。この図１１に示した断面構成例では、基板３０１上に、ゲート電極としての制御信号線ＣＴＬ(1)，ｘＣＴＬ(1)、ゲート絶縁膜３０２、半導体層３０３、層間絶縁膜３０４、ドレイン電極３０５、コンタクトＣＴ２、平坦化膜３０６および出力信号線Ｖcom(1)の配線層が、この順に積層するように形成されている。
（検出回路８の回路構成例）
図１２は、図６および図７に示した、タッチ検出動作を行う検出回路８の回路構成例を表したものである。この検出回路８（電圧検出器ＤＥＴ）は、増幅部８１、Ａ／Ｄ（アナログ／デジタル）変換部８３、信号処理部８４、座標抽出部８５および前述した抵抗器Ｒを有している。
増幅部８１は、入力端子Ｔinから入力される検出信号Ｖdetを増幅する部分であり、信号増幅用のオペアンプ８１１と、２つの抵抗器８１２Ｒ，８１３Ｒと、２つのキャパシタ８１２Ｃ，８１３Ｃとを有している。オペアンプ８１１の正入力端（＋）は、入力端子Ｔinに接続され、出力端は後述するＡ／Ｄ変換部８３の入力端に接続されている。抵抗器８１２Ｒおよびキャパシタ８１２Ｃの一端は、ともにオペアンプ８１１の出力端に接続され、抵抗器８１２Ｒおよびキャパシタ８１２Ｃの他端は、ともにオペアンプ８１１の負入力端（−）に接続されている。また、抵抗器８１３Ｒの一端は、抵抗器８１２Ｒおよびキャパシタ８１２Ｃの他端に接続され、抵抗器８１３Ｒの他端は、キャパシタ８１３Ｒを介して接地に接続されている。これにより、抵抗器８１２Ｒおよびキャパシタ８１２Ｃが、高域をカットし低域を通過させるローパスフィルタ（ＬＰＦ）として機能すると共に、抵抗器８１３Ｒおよびキャパシタ８１３Ｃが、高域を通過させるハイパスフィルタ（ＨＰＦ）として機能する。
抵抗器Ｒは、オペアンプ８１１の正入力端（＋）側の接続点Ｐと、接地との間に配置されている。この抵抗器Ｒは、センサ用検出電極４４がフローティング状態になってしまうのを回避して安定状態を保つためのものである。これにより、検出回路８において、検出信号Ｖdetの信号値がふらついて変動してしまうのが回避されると共に、この抵抗器Ｒを介して静電気を接地に逃がすことができるという利点もある。
Ａ／Ｄ変換部８３は、増幅部８１において増幅されたアナログの検出信号Ｖdetを、デジタルの検出信号に変換する部分であり、図示しないコンパレータを含んで構成されている。このコンパレータは、入力された検出信号と所定のしきい値電圧Ｖth（図３参照）との電位を比較するものである。
信号処理部８４は、Ａ／Ｄ変換部８３から出力されるデジタルの検出信号に対し、所定の信号処理（例えば、デジタル的なノイズ除去処理や、周波数情報を位置情報に変換する処理などの信号処理）を施すものである。
座標抽出部８５は、信号処理部８４から出力される検出信号に基づいて検出結果を求め、出力端子Ｔoutから出力するものである。この検出結果とは、タッチされたか否か、およびタッチされた場合にはその部分の位置座標を含むものである。
［表示装置１の作用・効果］
（１．基本動作）
この表示装置１では、画素基板２の表示ドライバ（共通電極ドライバ４３Ｄ等）が、共通電極４３の各電極パターン（共通電極４３１〜４３ｎ）に対してコモン駆動信号Ｖcomを線順次で供給する。この表示ドライバはまた、信号線２５を介して画素電極２２へ画素信号（画像信号）を供給すると共に、これに同期して、ゲート線２６を介して各画素電極のＴＦＴ（ＴＦＴ素子Ｔｒ）のスイッチングを線順次で制御する。これにより、液晶層６には、表示画素２０ごとに、コモン駆動信号Ｖcomと各画像信号とにより定まる縦方向（基板に垂直な方向）の電界が印加され、液晶状態の変調が行われる。
一方、対向基板４の側では、共通電極４３の各電極パターンと、センサ用検出電極４４の各電極パターンとの交差部分にそれぞれ、容量素子Ｃ１が形成される。ここで、例えば図５中の矢印（スキャン方向）に示したように、共通電極４３の各電極パターンに、コモン駆動信号Ｖcomを時分割的に順次印加していくと、以下のようになる。すなわち、印加された共通電極４３の電極パターンとセンサ用検出電極４４の各電極パターンとの交差部分に形成されている一列分の容量素子Ｃ１の各々に対し、充放電が行われる。その結果、容量素子Ｃ１の容量値に応じた大きさの検出信号Ｖdetが、センサ用検出電極４４の各電極パターンからそれぞれ出力される。対向基板４の表面にユーザの指が触れられていない状態においては、この検出信号Ｖdetの大きさはほぼ一定となる。コモン駆動信号Ｖcomのスキャンに伴い、充放電の対象となる容量素子Ｃ１の列が線順次的に移動していく。
ここで、対向基板４の表面のいずれかの場所にユーザの指が触れると、そのタッチ箇所に元々形成されている容量素子Ｃ１に、指による容量素子Ｃ２が付加される。その結果、そのタッチ箇所がスキャンされた時点（すなわち、共通電極４３の電極パターンのうち、そのタッチ箇所に対応する電極パターンにコモン駆動信号Ｖcomが印加されたとき）の検出信号Ｖdetの値が、他の箇所よりも小さくなる。検出回路８は、この検出信号Ｖdetをしきい値電圧Ｖthと比較して、しきい値電圧Ｖth未満の場合に、その箇所をタッチ箇所として判定する。このタッチ箇所は、コモン駆動信号Ｖcomの印加タイミングと、しきい値電圧Ｖth未満の検出信号Ｖdetの検出タイミングとから割り出すことができる。
このようにして、タッチセンサ付きの表示装置１では、液晶表示素子に元々備えられている共通電極４３が、駆動電極と検出電極とからなる一対のタッチセンサ用電極のうちの一方として兼用されている。また、表示用駆動信号としてのコモン駆動信号Ｖcomが、タッチセンサ用駆動信号として共用されている。これにより、静電容量型のタッチセンサにおいて、新たに設ける電極はセンサ用検出電極４４だけでよく、また、タッチセンサ用駆動信号を新たに用意する必要がない。したがって、構成が簡単である。
また、従来のタッチセンサ付き表示装置では、センサに流れる電流の大きさを正確に測定し、その測定値に基づいてタッチ位置をアナログ演算により求めるようにしている。これに対し、本実施の形態の表示装置１では、タッチの有無に応じた電流の相対変化（電位変化）の有無をデジタル的に検知するだけでよいので、簡単な検出回路構成で検出精度を高めることができる。また、コモン駆動信号Ｖcomの印加用に元々設けられている共通電極４３と、新たに設けたセンサ用検出電極４４との間に静電容量を形成し、この静電容量が利用者の指の接触によって変化することを利用してタッチ検出を行うようにしている。このため、利用者の電位が不定であることが多いモバイル機器用途にも適合可能である。
更に、センサ用検出電極４４が複数の電極パターンに分割されると共に、各電極パターンが個別に時分割的に駆動されるため、タッチ位置の検出も可能となる。
（２．バッファ回路の作用）
次に、前述したＣＯＭバッファ４３Ｄ４等におけるバッファ回路の作用について、比較例と比較しつつ詳細に説明する。
（２−１．比較例）
図１３は、比較例に係るバッファ回路（バッファ回路１０４）の配置構成例（レイアウト構成例：Ｘ−Ｙ平面構成例）を表したものである。
この比較例のバッファ回路１０４では、本実施の形態のバッファ回路と同様に、２つの電源線Ｌｖ１，Ｌｖ２と、２つの制御信号線ＣＴＬ，ｘＣＴＬと、１つの出力信号線Ｖcomと、４つのトランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２とにより、単位回路４６が形成されている。また、単位回路４６は、Ｙ軸方向に沿って複数設けられている。
ただし、このバッファ回路１０４では本実施の形態のバッファ回路とは異なり、電源線Ｌｖ１，Ｌｖ２がそれぞれ、単一の配線からなる（主配線部３１および分岐配線部３２に配線分岐されていない）。また、制御信号線ＣＴＬ，ｘＣＴＬがそれぞれ、Ｘ軸方向に沿ってのみ延在しており（幹配線部３５のみが設けられており）、Ｙ軸方向に延在する配線（枝配線部３６に相当する配線）が設けられていない。これらのことから、バッファ回路１０４では、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２が、本実施の形態のバッファ回路とは異なり、Ｘ軸方向に沿って配置されている（各々のゲート電極がＸ軸方向に沿って延在している）。また、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２では、制御信号線ＣＴＬ，ｘＣＴＬにより構成されるゲート電極が１つのみ設けられているため、本実施の形態とは異なり、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２は、分割形成されていない。
ここで、バッファ回路１０４における回路特性（動作特性）を確保（維持）しようとした場合、電源線Ｌｖ１，Ｌｖ２の配線幅Ｗ１０１，Ｗ１０２をある程度太く設定する必要がある。ところが、昨今の表示装置では、狭額縁化（額縁領域１０Ｂの面積の削減）が求められる傾向にある。そこで、電源線Ｌｖ１，Ｌｖ２の配線幅を狭くしようとすると、上記のように回路特性を確保することができず（回路特性が劣化してしまい）、その結果、表示画質の低下（例えばフリッカ現象の発生等）が生じてしまうことになる。他方、回路特性を確保しようとすると、表示部のサイズや画素数の増加に伴って配線負荷も増大することなどから、電源線Ｌｖ１，Ｌｖ２の配線幅Ｗ１０１，Ｗ１０２および各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２のゲート幅Ｗ１０３，Ｗ１０４を大きくする必要が生じる。すなわち、バッファ回路１０４の配置構成（レイアウト構成）に起因して回路面積の増大を招き、狭額縁化に対応できなくなる。このように、比較例のバッファ回路１０４では、特性の劣化を抑えつつ省スペース化（省面積化）に対応するのが困難である。
（２−２．本実施の形態）
これに対して本実施の形態のバッファ回路では、図１０および図１１に示したようにして配置されている。すなわち、Ｙ軸方向に沿って延在する電源線Ｌｖ１，Ｌｖ２が、主配線部３１および分岐配線部３２を含んで構成され、これらの主配線部３１内および分岐配線部３２内にそれぞれ、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２のソース領域Ｓが形成されている。これにより、電源線Ｌｖ１，Ｌｖ２において、トランジスタのソース領域Ｓが、Ｙ軸方向に沿って直線的に繋がれるようになっている。
また、制御信号線ＣＴＬ，ｘＣＴＬが、Ｘ軸方向に沿って延在する幹配線部３５とＹ軸方向に沿って延在する複数の枝配線部３６とを含んで構成され、これら複数の枝配線部３６間に各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２のドレイン領域Ｄが形成されている。
更に、Ｘ軸方向に沿って延在する出力信号線Ｖcomが、コンタクトＣＴ２を介して、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２のドレイン領域Ｄと電気的に接続されている。
そして、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２は、Ｘ軸方向に沿って複数個（ここでは偶数個）に分割形成されてなり、複数の枝配線部３６が、この分割形成された各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２におけるゲート電極として個別に機能している。
このように本実施の形態では、ゲート電極がＹ軸方向に沿って延在する（Ｙ軸方向に沿って配置された）各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２が、Ｘ軸方向に沿って複数個（ここでは偶数個）に分割形成されてなる。また、互いに離隔配置された主配線部３１および分岐配線部３２がそれぞれ、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２のソース領域を含んでいる。これにより、前述した電源線Ｌｖ１，Ｌｖ２の配線幅Ｗ１，Ｗ２（主配線部３１および分岐配線部３２の配線幅の合計値）が、上記比較例と同等に確保されつつ（Ｗ１＝Ｗ１０１，Ｗ２＝Ｗ１０２）、バッファ回路全体としてのＸ軸方向への配置効率が向上する（Ｘ軸方向に沿った配置幅が抑えられる）。
以上のように本実施の形態では、上記のようにして電源線Ｌｖ１，Ｌｖ２、制御信号線ＣＴＬ，ｘＣＴＬ、出力信号線Ｖcomおよびと各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２を配置するようにしたので、電源線Ｌｖ１，Ｌｖ２の配線幅Ｗ１，Ｗ２を確保しつつ、バッファ回路全体としてのＸ軸方向への配置効率を向上させることができる。よって、特性の劣化（例えば表示画質の低下等）を抑えつつ、省スペース化（省面積化）を図ることが可能となる（狭額縁化と高画質化とを両立させることが可能となる）。なお、このことは、有効表示領域１０Ａ内における表示画素２０の数が増加するほど（表示画素２０の狭ピッチ化が図られるほど）、効果が発揮される（利点が大きい）と言える。
また、バッファ回路における各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２と、データドライバ２５Ｄにおける各トランジスタとが、ともにＹ軸方向に沿って配置されている場合には、以下の効果も得ることができる。すなわち、これらの各トランジスタが多結晶半導体層を含んで構成されている場合において、非晶質半導体層に対するレーザアニール処理を容易なものとすることができ、製造工程を簡素化することが可能となる。具体的には、各駆動回路におけるトランジスタの配置方向が同一となる（共通化される）ため、レーザアニールの際のアニール方向（レーザ光の照射方向）も単一方向で済むことになり、レーザアニール処理が簡単になるのである。また、アニール方向が同一方向となることから、各トランジスタにおける多結晶半導体層の均質化を図ることもでき、この点からも表示画質の向上を図ることが可能となる。
＜第２の実施の形態＞
次に、本開示の第２の実施の形態について説明する。なお、上記第１の実施の形態と同一部分には同一の符号を付し、適宜説明を省略する。
図１４は、本実施の形態に係るバッファ回路（ＣＯＭバッファ４３Ｄ４等におけるバッファ回路）の配置構成例（レイアウト構成例：Ｘ−Ｙ平面構成例）を表したものである。本実施の形態では、第１の実施の形態とは異なり、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２が奇数個に分割形成されている。
具体的には、本実施の形態のバッファ回路においても第１の実施の形態と同様に、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２は、Ｙ軸方向に沿って配置される（各々のゲート電極がＹ軸方向に沿って延在する）ようになっている。また、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２では、枝配線部３６により構成されるゲート電極が複数個設けられ、これにより各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２は、Ｘ軸方向に沿って複数個に分割形成されている。
ただし、本実施の形態では第１の実施の形態とは異なり、各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２が、Ｘ軸方向に沿って奇数個（ここでは３つ）に分割形成されている。ここで、この各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１，Ｔｐ２における分割数をＮ、電源線Ｌｖ１における主配線部３１と分岐配線部３２との合計の配線幅をＷ１、電源線Ｌｖ２における主配線部３１と分岐配線部３２との合計の配線幅をＷ２とすると、以下の（３）式および（４）式が成り立つ。なお、これらの式中において、Ｎ’＝｛（Ｎ−１）／２｝（小数点以下切り捨て）である。
Ｗ１１＋（Ｗ１２×Ｎ’）＝Ｗ１ ……（３）
Ｗ２１＋（Ｗ２２×Ｎ’）＝Ｗ２ ……（４）
このような構成からなる本実施の形態のバッファ回路においても、第１の実施の形態と同様の作用により同様の効果を得ることが可能である。すなわち、特性の劣化を抑えつつ、省スペース化を図ること等が可能となる。
また、本実施の形態では特に、図中の符号Ｐ１１で示したように、電源線Ｌｖ１，Ｌｖ２間において、トランジスタＴｎ１，Ｔｐ２におけるドレイン領域Ｄ同士およびトランジスタＴｐ１，Ｔｎ２におけるドレイン領域Ｄ同士を共通化（重ね合わせる）ことができる。このため、第１の実施の形態（トランジスタを偶数個に分割形成した場合）と比べ、Ｘ軸方向に沿った回路面積を更に削減することができ、更なる狭額縁化を図ることが可能となる。
＜変形例＞
次に、上記した第１および第２の実施の形態に共通の変形例（変形例１，２）について説明する。なお、これらの実施の形態と同一部分には同一の符号を付し、適宜説明を省略する。
［変形例１］
図１５および図１６はそれぞれ、変形例１に係るバッファ回路（ＣＯＭバッファ４３Ｄ４等におけるバッファ回路）の配置構成例（レイアウト構成例：Ｘ−Ｙ平面構成例）を表したものである。具体的には、図１５は、第１の実施の形態の変形例１に対応し、図１６は、第２の実施の形態の変形例１に対応する。
図１５および図１６に示したように、本変形例では、出力信号線Ｖcomの一部分に貫通孔（開口部）３７が設けられている。具体的には、電源線Ｌｖ１，Ｌｖ２と出力信号線Ｖcomとの重畳領域（オーバーラップ領域）の少なくとも一部（ここでは、コンタクトＣＴ１の形成領域を除いた領域）に、矩形状からなる複数の貫通孔３７が形成されている。
これにより本変形例では、上記第１および第２の実施の形態における効果に加え、以下の効果を得ることができる。すなわち、まず、電源線Ｌｖ１，Ｌｖ２と出力信号線Ｖcomとの重畳領域には静電容量が形成されが、この静電容量は、バッファ回路を動作させたときに消費電力の増加を引き起こしてしまう。そこで、出力信号線Ｖcomにおいてこの重畳領域内に貫通孔３７を設けることにより、そのような静電容量に起因した消費電力の増加を抑えることが可能となる。なお、このような貫通孔３７を設けると、出力信号線Ｖcomにおける抵抗値増加というデメリットが生じるものの、貫通孔３７を設けることによる静電容量値低減（消費電力低減）のメリットのほうが大きいと言える。
［変形例２］
図１７および図１８はそれぞれ、変形例２に係るインバータ回路（ＣＯＭバッファ４３Ｄ４等におけるインバータ回路）の配置構成例（レイアウト構成例：Ｘ−Ｙ平面構成例）を表したものである。具体的には、図１７は、第１の実施の形態の変形例２に対応し、図１８は、第２の実施の形態の変形例２に対応する。なお、このインバータ回路は、本開示における「垂直駆動回路」および「半導体装置（半導体回路）」の一具体例に対応する。
図１７および図１８に示したように、本変形例は、これまで説明したバッファ回路の代わりに、インバータ回路（論理否定回路）への適用例となっている。具体的には、１つの電源線Ｌｖ１と、２つの制御信号線ＣＴＬ，ｘＣＴＬと、１つの出力信号線Ｖcomと、２つのトランジスタＴｎ１，Ｔｐ１とにより、インバータ回路の単位回路４６が形成されている。この単位回路４６は、Ｙ軸方向に沿って複数設けられている。
このような構成からなる本変形例のインバータ回路においても、第１または第２の実施の形態と同様の作用により同様の効果を得ることが可能である。すなわち、特性の劣化を抑えつつ、省スペース化を図ること等が可能となる。
＜適用例＞
次に、図１９〜図２３を参照して、上記各実施の形態および各変形例で説明した表示装置１（タッチセンサ付きの表示装置）の適用例について説明する。上記実施の形態等の表示装置１は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
（適用例１）
図１９は、上記実施の形態等の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、上記実施の形態等に係る表示装置１により構成されている。
（適用例２）
図２０は、上記実施の形態等の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部５２１、表示部５２２、メニュースイッチ５２３およびシャッターボタン５２４を有しており、その表示部５２２は、上記実施の形態等に係る表示装置１により構成されている。
（適用例３）
図２１は、上記実施の形態等の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５３１，文字等の入力操作のためのキーボード５３２および画像を表示する表示部５３３を有しており、その表示部５３３は、上記実施の形態等に係る表示装置１により構成されている。
（適用例４）
図２２は、上記実施の形態等の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部５４１，この本体部５４１の前方側面に設けられた被写体撮影用のレンズ５４２，撮影時のスタート／ストップスイッチ５４３および表示部５４４を有している。そして、その表示部５４４は、上記実施の形態等に係る表示装置１により構成されている。
（適用例５）
図２３は、上記実施の形態等の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等に係る表示装置１により構成されている。
＜その他の変形例＞
以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。
例えば、上記実施の形態等では、バッファ回路やインバータ回路の配置構成（レイアウト構成）を具体的に挙げて説明したが、これらの構成には限られず、他の配置構成としてもよい。例えば、各トランジスタにおける分割数を、２以外の偶数や３以外の奇数としてもよい。また、上記実施の形態等では、「第１の方向（Ｙ軸方向）」と「第２の方向（Ｘ軸方向）」とが互いに略直交（ここでは直交）している場合について説明したが、必ずしも略直交していなくともよい。更に、上記実施の形態等では、例えば図１１に示したように、各トランジスタがいわゆるボトムゲート型の構造となっている場合について説明したが、これには限られず、各トランジスタがトップゲート型の構造となっていてもよい。
また、上記実施の形態等では、「垂直駆動回路（半導体装置）」の一例として、バッファ回路およびインバータ回路を例に挙げて説明したが、これらには限られず、本技術は他の回路に対しても適用することが可能である。
更に、上記実施の形態等では、表示装置の一例として、タッチセンサ付きの表示装置（タッチセンサ機能を有する表示装置）について説明したが、これには限られず、本技術は、そのようなタッチセンサ機能を有しない一般の表示装置に対しても適用することが可能である。
また、上記実施の形態等では、表示素子として液晶素子を用いた表示装置（液晶表示装置）について説明したが、本技術は、それ以外の表示素子、例えば有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）にも適用することが可能である。
更に、上記実施の形態等では、「垂直駆動回路（半導体装置）」を備えた装置の一例として表示装置を挙げて説明したが、これには限られず、本開示の「垂直駆動回路（半導体装置）」は、表示装置以外の装置にも適用することが可能である。
なお、本技術は以下のような構成を取ることも可能である。
（１）
基板上の第１の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する１または複数の第１の配線と、
前記基板上の前記第１の方向とは異なる第２の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第１の方向に沿って延在する複数の枝配線部と、を有する１または複数の第２の配線と、
前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第２の方向に沿って複数個に分割形成されてなる１または複数のトランジスタと、
前記第２の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された１または複数の第３の配線と
を備えた半導体装置。
（２）
前記トランジスタが、偶数個に分割形成されてなる
前記（１）に記載の半導体装置。
（３）
前記トランジスタが、奇数個に分割形成されてなる
前記（１）に記載の半導体装置。
（４）
２つの前記第１の配線と、２つの前記第２の配線と、４つの前記トランジスタと、１つの前記第３の配線とにより、単位回路としての１つのバッファ回路が形成されている
前記（１）ないし（３）のいずれか１項に記載の半導体装置。
（５）
１つの前記第１の配線と、２つの前記第２の配線と、２つの前記トランジスタと、１つの前記第３の配線とにより、単位回路としての１つのインバータ回路が形成されている
前記（１）ないし（３）のいずれか１項に記載の半導体装置。
（６）
前記第１の配線が電源線であり、前記第２の配線が制御信号線であり、前記第３の配線が出力信号線であると共に、
前記第１ないし第３の配線が、互いに異なる層に形成されている
前記（４）または（５）に記載の半導体装置。
（７）
前記単位回路が、前記第１の方向に沿って複数設けられている
前記（６）に記載の半導体装置。
（８）
前記制御信号線から供給される制御信号によって、複数の前記単位回路が前記第１の方向に沿って順次動作する
前記（７）に記載の半導体装置。
（９）
前記第３の配線は、前記第１の配線と前記第３の配線との重畳領域の少なくとも一部に、貫通孔を有する
前記（１）ないし（８）のいずれか１項に記載の半導体装置。
（１０）
前記第１の配線は、前記間隙領域内に、前記主配線部と前記分岐配線部とを電気的に接続する接続部を有する
前記（１）ないし（９）のいずれか１項に記載の半導体装置。
（１１）
前記第１の方向と前記第２の方向とが、互いに略直交している
前記（１）ないし（１０）のいずれか１項に記載の半導体装置。
（１２）
表示部と、半導体装置を含む駆動部とを備え、
前記半導体装置は、
基板上の第１の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する１または複数の第１の配線と、
前記基板上の前記第１の方向とは異なる第２の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第１の方向に沿って延在する複数の枝配線部と、を有する１または複数の第２の配線と、
前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第２の方向に沿って複数個に分割形成されてなる１または複数のトランジスタと、
前記第２の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された１または複数の第３の配線と
を備えた表示装置。
（１３）
前記表示部は、有効表示領域に配設され、
前記駆動部は、前記有効表示領域の外縁に位置する額縁領域内に配設されている
前記（１２）に記載の表示装置。
（１４）
前記表示部は複数の画素を有し、
前記半導体装置が、前記複数の画素を前記第１の方向に沿って順次駆動する垂直駆動回路である
前記（１３）に記載の表示装置。
（１５）
前記駆動部は、複数のトランジスタを含む水平駆動回路を有し、
前記垂直駆動回路および前記水平駆動回路におけるトランジスタのゲート電極がそれぞれ、前記第１の方向に沿って延在するように配置されている
前記（１４）に記載の表示装置。
（１６）
前記垂直駆動回路および前記水平駆動回路におけるトランジスタがそれぞれ、多結晶半導体層を含む
前記（１５）に記載の表示装置。
（１７）
前記多結晶半導体層が、非晶質半導体層に対して所定方向に沿ったレーザアニール処理を施すことにより形成されたものである
前記（１６）に記載の表示装置。
（１８）
タッチセンサ機能を有する
前記（１２）ないし（１７）のいずれか１項に記載の表示装置。
（１９）
前記表示部が、液晶素子または有機ＥＬ素子を用いて構成されている
前記（１２）ないし（１８）のいずれか１項に記載の表示装置。
（２０）
表示部と、半導体装置を含む駆動部とを有する表示装置を備え、
前記半導体装置は、
基板上の第１の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する１または複数の第１の配線と、
前記基板上の前記第１の方向とは異なる第２の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第１の方向に沿って延在する複数の枝配線部と、を有する１または複数の第２の配線と、
前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第２の方向に沿って複数個に分割形成されてなる１または複数のトランジスタと、
前記第２の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された１または複数の第３の配線と
を備えた電子機器。
１…表示装置、１０Ａ…有効表示領域、１０Ｂ…額縁領域、２…画素基板、２０…表示画素（画素）、２０Ｄ…Ｔ／Ｇ・ＤＣ／ＤＣコンバータ、２１…ＴＦＴ基板（回路基板）、２２…画素電極、２５…信号線（データ線）、２５Ｄ…データドライバ、２６…ゲート線、２６Ｄ…ゲートドライバ、３０１…基板、３０２…ゲート絶縁膜、３０３…半導体層、３０４…層間絶縁膜、３０５…ドレイン電極、３０６…平坦化膜、３１…主配線部、３２…分岐配線部、３３１，３３２…接続部、３４…活性領域、３５…幹配線部、３６…枝配線部、３７…貫通孔（開口部）、４…対向基板、４０Ｄ…ゲート・共通電極ドライバ、４０Ｄ５…ゲート／ＣＯＭバッファ、４１…ガラス基板、４２…カラーフィルタ、４３，４３１〜４３ｎ…共通電極（兼センサ用駆動電極）、４３Ｄ…共通電極ドライバ、４３Ｄ４…ＣＯＭバッファ、４４…センサ用検出電極（タッチ検出電極）、４５…偏光板、４６…単位回路、６…液晶層、７…コンタクト導電柱、８…検出回路、８１…増幅部、８３…Ａ／Ｄ変換部、８４…信号処理部、８５…座標抽出部、Ｃ１，Ｃ２…容量素子、Ｓｇ…交流矩形波、Ｅ１…駆動電極、Ｅ２…検出電極、Ｓac…交流信号源（駆動信号源）、Ｖcom，Ｖcom(1)〜Ｖcom(n)…コモン駆動信号（出力信号線）、ＤＥＴ…電圧検出器（検出回路）、Ｖdet…検出信号、Ｖth…しきい値電圧、Ｔｒ…ＴＦＴ素子、ＬＣ…液晶素子、Ｔin…入力端子、Ｔout…出力端子、Ｒ…抵抗器、ＣＴＬ(1)〜ＣＴＬ(3)，ｘＣＴＬ(1)〜ｘＣＴＬ(3)…制御信号線、Ｌｖ１，Ｌｖ２…電源線、Ｔｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２…トランジスタ、ＣＴ１，ＣＴ２…コンタクト、Ｗ１１，Ｗ１２，Ｗ２１，Ｗ２２…配線幅。

Claims (20)

  1. 基板上の第１の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する１または複数の第１の配線と、
    前記基板上の前記第１の方向とは異なる第２の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第１の方向に沿って延在する複数の枝配線部と、を有する１または複数の第２の配線と、
    前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第２の方向に沿って複数個に分割形成されてなる１または複数のトランジスタと、
    前記第２の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された１または複数の第３の配線と
    を備えた半導体装置。
  2. 前記トランジスタが、偶数個に分割形成されてなる
    請求項１に記載の半導体装置。
  3. 前記トランジスタが、奇数個に分割形成されてなる
    請求項１に記載の半導体装置。
  4. ２つの前記第１の配線と、２つの前記第２の配線と、４つの前記トランジスタと、１つの前記第３の配線とにより、単位回路としての１つのバッファ回路が形成されている
    請求項１に記載の半導体装置。
  5. １つの前記第１の配線と、２つの前記第２の配線と、２つの前記トランジスタと、１つの前記第３の配線とにより、単位回路としての１つのインバータ回路が形成されている
    請求項１に記載の半導体装置。
  6. 前記第１の配線が電源線であり、前記第２の配線が制御信号線であり、前記第３の配線が出力信号線であると共に、
    前記第１ないし第３の配線が、互いに異なる層に形成されている
    請求項４に記載の半導体装置。
  7. 前記単位回路が、前記第１の方向に沿って複数設けられている
    請求項６に記載の半導体装置。
  8. 前記制御信号線から供給される制御信号によって、複数の前記単位回路が前記第１の方向に沿って順次動作する
    請求項７に記載の半導体装置。
  9. 前記第３の配線は、前記第１の配線と前記第３の配線との重畳領域の少なくとも一部に、貫通孔を有する
    請求項１に記載の半導体装置。
  10. 前記第１の配線は、前記間隙領域内に、前記主配線部と前記分岐配線部とを電気的に接続する接続部を有する
    請求項１に記載の半導体装置。
  11. 前記第１の方向と前記第２の方向とが、互いに略直交している
    請求項１に記載の半導体装置。
  12. 表示部と、半導体装置を含む駆動部とを備え、
    前記半導体装置は、
    基板上の第１の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する１または複数の第１の配線と、
    前記基板上の前記第１の方向とは異なる第２の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第１の方向に沿って延在する複数の枝配線部と、を有する１または複数の第２の配線と、
    前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第２の方向に沿って複数個に分割形成されてなる１または複数のトランジスタと、
    前記第２の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された１または複数の第３の配線と
    を備えた表示装置。
  13. 前記表示部は、有効表示領域に配設され、
    前記駆動部は、前記有効表示領域の外縁に位置する額縁領域内に配設されている
    請求項１２に記載の表示装置。
  14. 前記表示部は複数の画素を有し、
    前記半導体装置が、前記複数の画素を前記第１の方向に沿って順次駆動する垂直駆動回路である
    請求項１３に記載の表示装置。
  15. 前記駆動部は、複数のトランジスタを含む水平駆動回路を有し、
    前記垂直駆動回路および前記水平駆動回路におけるトランジスタのゲート電極がそれぞれ、前記第１の方向に沿って延在するように配置されている
    請求項１４に記載の表示装置。
  16. 前記垂直駆動回路および前記水平駆動回路におけるトランジスタがそれぞれ、多結晶半導体層を含む
    請求項１５に記載の表示装置。
  17. 前記多結晶半導体層が、非晶質半導体層に対して所定方向に沿ったレーザアニール処理を施すことにより形成されたものである
    請求項１６に記載の表示装置。
  18. タッチセンサ機能を有する
    請求項１２に記載の表示装置。
  19. 前記表示部が、液晶素子または有機ＥＬ素子を用いて構成されている
    請求項１２に記載の表示装置。
  20. 表示部と、半導体装置を含む駆動部とを有する表示装置を備え、
    前記半導体装置は、
    基板上の第１の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する１または複数の第１の配線と、
    前記基板上の前記第１の方向とは異なる第２の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第１の方向に沿って延在する複数の枝配線部と、を有する１または複数の第２の配線と、
    前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第２の方向に沿って複数個に分割形成されてなる１または複数のトランジスタと、
    前記第２の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された１または複数の第３の配線と
    を備えた電子機器。
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