JP6705687B2 - 表示装置 - Google Patents

Description

本発明は表示装置に関し、特に、入力装置を備えた表示装置に関する。

近年、表示装置の表示面側に、タッチパネルあるいはタッチセンサと呼ばれる入力装置を取り付け、タッチパネルに指やタッチペン（スタイラスペンとも呼ぶ）などの入力具などを近接または接触させて入力動作を行ったときに、入力位置を検出して出力する技術がある。このようなタッチパネルを有する表示装置は、コンピュータのほか、携帯電話などの携帯情報端末などで、広く使用されている。

例えば、特開２０１５−６４８５４号公報（特許文献１）には、複数の駆動電極のそれぞれに信号配線を介してタッチスキャン信号を印加する、タッチスクリーン一体型の表示装置が記載されている。

また例えば、特開２０１５−１２２０５７号公報（特許文献２）には、複数の電極群にグループ化された複数の電極の全体または一部にタッチ駆動信号を印加する、タッチスクリーンパネル一体型の表示装置が記載されている。

特開２０１５−６４８５４号公報 特開２０１５−１２２０５７号公報

入力装置に指などが接触した接触位置を検出する検出方式の一つとして、静電容量方式がある。静電容量方式を用いた入力装置には、例えば以下のような構成がある。すなわち、入力装置の検出面内に、検出電極に接続された複数の容量素子が設けられている。そして、指やタッチペンなどの入力具を容量素子に近接または接触させて入力動作を行ったときに、容量素子の静電容量が変化することを利用して、入力位置を検出する。以下、本願の明細書では、入力装置の検出面に入力具を近接または接触させる入力動作のことを「タッチ」、あるいは「タッチ動作」と記載する場合がある。また、入力装置が入力具のタッチを検出することを「タッチ検出」と記載する場合がある。

入力装置を備えた表示装置は、画像を表示する際に、電気光学層を駆動する複数の駆動電極と、タッチ検出の際に、座標面におけるタッチの位置を検出するタッチ検出用の電極とを備えている。電気光学層を駆動する複数の駆動電極のうちの一部がタッチ検出用の電極として利用可能になっている場合、タッチ検出用の電極と複数の駆動電極とがそれぞれ独立して設けられている場合と比較して、電極の総数が少ない。

しかし、画像の表示動作やタッチ検出動作の性能を向上させる目的で、表示駆動用の電極やタッチ検出用の電極の数を増加させる場合、複数の電極に接続される配線のレイアウト、あるいは、表示動作やタッチ検出動作を制御する半導体チップの端子レイアウトが複雑化する。例えば、タッチ検出用の複数の電極に接続される複数の配線経路が、表示動作を制御する表示用のドライバチップに接続される場合、ドライバチップの端子数が多くなる。ドライバチップの端子数が増加することは、ドライバチップの大型化、あるいはドライバチップの構造の複雑化の原因になる。

本発明の目的は、入力装置を備えた表示装置の性能を向上させる技術を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の一態様としての表示装置は、電気光学層と、前記電気光学層を駆動する第１駆動電極および第２駆動電極と、映像信号を出力するドライバチップと、前記ドライバチップの外部に配置され、前記第２駆動電極に供給する電位を選択し、第１スイッチ素子および第２スイッチ素子を有するスイッチ回路と、前記スイッチ回路に接続されたシフトレジスタ回路と、物体の近接または接触を検出する検出回路と、を備えている。また、前記第１スイッチ素子および第２スイッチ素子のそれぞれは、前記シフトレジスタ回路によって、選択的にオンまたはオフされる。また、前記検出回路は、前記第１スイッチ素子および前記第２スイッチ素子と電気的に接続されている。

一実施の形態である表示装置の一つの構成例を示す平面図である。 図１に示す表示装置の表示領域の一部分の拡大断面図である。 図１に示す表示装置における共通電極の配置の一例を示す平面図である。 図１に示す表示装置における画素を示す等価回路図である。 自己容量方式によるタッチ検出の回路動作を模式的に示す説明図である。 自己容量方式によるタッチ検出の回路動作を模式的に示す説明図である。 自己容量方式によるタッチ検出の回路動作を模式的に示す説明図である。 自己容量方式によるタッチ検出の回路動作を模式的に示す説明図である。 図３に示す半導体装置およびコンデンサを取り除いた配線基板の平面図である。 図９に示す回路において、電源から出力される交流矩形波、検出電極の電圧、および、検出器の出力としての電圧の時間依存性の例を示す平面図である。 図３に示す表示装置において、表示処理動作とタッチ検出動作のタイミングチャートの例を示す説明図である。 図３に示すタッチ検出用の回路に接続される配線レイアウトの例を示す平面図である。 図１２に示すスイッチ素子の一例を示す回路図である。 図１２に示すスイッチ回路部の一部分を拡大して示す平面図である。 図１２に対する変形例である表示装置の回路構成例を模式的に示す平面図である。 図１２に示す複数の配線について、配置される配線層毎に識別可能な状態で示す平面図である。 図１２に示す複数の配線のうちの第１層目に配置された配線を示す平面図である。 図１２に示す複数の配線のうちの第２層目に配置された配線を示す平面図である。 図１２に示す複数の配線のうちの第３層目に配置された配線を示す平面図である。 図１８に対する変形例を示す平面図である。 図１２に示す駆動信号線およびガード信号線の一部分を拡大して示す拡大平面図である。 図２１に対する変形例を示す拡大平面図である。 図２１に対する他の変形例を示す拡大平面図である。 図３に示すタッチ検出用の回路に接続される配線レイアウトの他の例を示す平面図である。 図２４に示す複数の回路のうち、検出動作用の複数のスイッチ素子、およびスイッチ素子のオンオフ動作を制御する制御信号線を示す平面図である。 図２４に示す複数の配線について、配置される配線層毎に識別可能な状態で示す平面図である。 図２４に対する変形例である表示装置の駆動信号線およびガード信号線の一部分を拡大して示す拡大平面図である。 図２４に示す表示装置に対する変形例を示す平面図である。 図３に対する検討例である表示装置における検出信号線のレイアウトの例を示す平面図である。 図３に対する別の検討例である表示装置における検出信号線のレイアウトの例を示す平面図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。

なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っても適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実施の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

また本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

さらに、実施の形態で用いる図面においては、構造物を区別するために付したハッチングを図面に応じて省略する場合もある。

また、本願において、入力装置とは、外部から入力されたコマンドを信号として検出する装置を意味する。本願明細書では、電極に対して近接または接触する物体の容量に応じて変化する静電容量を検出することで、入力を信号として検出する、静電容量検出型の入力装置について説明する。

静電容量を検出する方式は、互いに離間した状態で対向配置された二つの電極の間の静電容量を検出する、相互容量検出方式（Mutual-Capacitive Sensing）を含んでいる。なお、本願明細書では相互容量検出方式のことを簡易的に相互容量方式と呼ぶ。また、静電容量を検出する方式は、一つの電極の静電容量を検出する、自己容量検出方式（Self-Capacitive Sensing）を含んでいる。なお、本願明細書では自己容量検出方式のことを簡易的に自己容量方式と呼ぶ。上記では自己容量方式に関し、一つの電極の静電容量を検出する、と説明したが、詳しくは、一つの電極と、例えば接地電位などの基準電位との間の静電容量を検出する。自己容量方式において、基準電位が供給される部分は、電極との間で検出可能な静電容量を形成できる程度の離間距離で電極の周囲に配置される導体パターンであって、固定電位の供給経路が接続されていれば、形状などは特に限定されない。

また、タッチパネルとは、入力装置の一態様であって、指やタッチペンなどの入力具などを近づけて、または接触させて、入力動作を行ったときに、入力信号を検出すると共に、タッチ位置を算出して出力する入力装置である。タッチ位置は、言い換えれば、入力信号を検出する座標面において、入力信号を検出した位置の座標である。

タッチパネルのように、タッチ位置を算出する入力装置は、多くの場合、表示装置と組み合わされて利用される。本願では、表示装置と入力装置とを互いに独立した部品で組み立て、表示装置と入力装置とが重なった状態で利用される、入力機能付き表示装置を、外付け型、またはオンセルタイプの表示装置と呼ぶ。また、画像を表示する表示部を構成する部品の間に、入力信号を検出する入力検出部を構成する部品のうちの一部または全部が組み込まれた状態で利用される入力機能付き表示装置を、内蔵型、またはインセルタイプの表示装置と呼ぶ。インセルタイプの表示装置は、入力検出部を構成する部品のうちの一部または全部が、表示部を構成する部品のうちの一部または全部と兼用化される表示装置を含んでいる。また、インセルタイプの表示装置は、入力検出部を構成する部品と表示部を構成する部品とが互いに兼用化されない表示装置を含んでいる。

また、以下の実施の形態で説明する技術は、電気光学層が設けられた表示領域の複数の素子に、表示領域の周囲から信号を供給する機構を備える表示装置に広く適用可能である。上記のような表示装置には、例えば、液晶表示装置、有機ＥＬ（Electro-Luminescence）表示装置、あるいはプラズマディスプレイ装置など、種々の表示装置が例示できる。以下の実施の形態では、表示装置の代表例として、液晶表示装置を取り上げて説明する。

また、液晶表示装置は、表示機能層である液晶層の液晶分子の配向を変化させるための電界の印加方向により、大きくは以下の２通りに分類される。すなわち、第１の分類として、表示装置の厚さ方向（あるいは面外方向）に電界が印加される、所謂、縦電界モードがある。縦電界モードには、例えばＴＮ（Twisted Nematic）モードや、ＶＡ（Vertical Alignment）モードなどがある。また、第２の分類として、表示装置の平面方向（あるいは面内方向）に電界が印加される、所謂、横電界モードがある。横電界モードには、例えばＩＰＳ（In-Plane Switching）モードや、ＩＰＳモードの一つであるＦＦＳ（Fringe Field Switching）モードなどがある。以下で説明する技術は、縦電界モードおよび横電界モードのいずれにも適用できるが、以下で説明する実施の形態では、一例として、横電界モードの表示装置を取り上げて説明する。

（実施の形態１）
＜表示装置の構成＞
図１は、一実施の形態である表示装置の一つの構成例を示す平面図である。図２は、図１に示す表示装置の表示領域の一部分の拡大断面図である。図３は、図１に示す表示装置における共通電極の配置の一例を示す平面図である。図４は、図１に示す表示装置における画素を示す等価回路図である。なお、図１および図３では、見易さのため表示パネルの構成部材を図１と図３に分けて記載している。また、図２では、基板ＳＵＢ１の厚さ方向における走査線ＧＬと信号線ＳＬとの位置関係の例を示すため、図２とは異なる断面に設けられた走査線ＧＬを一緒に示している。

図１に示すように、表示装置ＤＳＰ１は、表示パネルＰＮＬ１、表示パネルＰＮＬ１を駆動するドライバチップＤＲＣ１、および、静電容量方式でタッチ検出する機能を備える検出部ＳＥ１を有する。言い換えれば、表示装置ＤＳＰ１は、タッチ検出機能付きの表示装置である。表示パネルＰＮＬ１は、画像が表示される表示面ＤＳ（図２参照）を有する。ドライバチップＤＲＣ１は、表示パネルＰＮＬ１を駆動する駆動回路を備えているＩＣ（Integrated Circuit）チップである。また、図１および図３に示す例では、表示装置ＤＳＰ１は、表示パネルＰＮＬ１に接続された配線部材であるフレキシブル配線板ＦＷＢ１を有する。検出部ＳＥ１は、タッチ検出動作を制御し、かつ検出電極Ｒｘ（図３参照）から出力された信号を処理する検出回路ＤＣＰ１（図３参照）を備えた部分である。検出部ＳＥ１は、フレキシブル配線板ＦＷＢ１に搭載されたタッチ検出用のＩＣ（integrated circuit）チップである検出チップＴＳＣ１に形成されている。タッチ検出回路としての検出部ＳＥ１および検出部ＳＥ１による検出方法については、後述する。なお、図示は省略するが、表示装置ＤＳＰ１は、表示パネルＰＮＬ１の外部に設けられた制御モジュールなどを有し、制御モジュールがフレキシブル配線板ＦＷＢ１を介して表示パネルＰＮＬ１と電気的に接続されていても良い。なお、検出回路ＤＣＰ１は、ドライバチップＤＲＣ１の内部に配置されていてもよい。

図１および図２に示すように、表示パネルＰＮＬ１は、基板ＳＵＢ１と、基板ＳＵＢ１と対向配置された基板ＳＵＢ２（図２参照）と、基板ＳＵＢ１と基板ＳＵＢ２との間に配置された電気光学層としての液晶層ＬＱ（図２参照）と、を有する。言い換えれば、本実施の形態の表示装置ＤＳＰ１は、電気光学層としての液晶層ＬＱを備える液晶表示装置である。なお、本実施の形態１において、基板ＳＵＢ１をアレイ基板と言い換えることができ、基板ＳＵＢ２を対向基板と言い換えることができる。

また、図２および図３に示すように、表示装置ＤＳＰ１は、表示パネルＰＮＬ１の内部にマトリクス状に設けられた複数の検出電極Ｒｘを有する。詳細は後述するが、検出部ＳＥ１は、複数の検出電極Ｒｘの各々の静電容量の変化を検出する。表示装置ＤＳＰ１は、複数の検出電極Ｒｘが表示パネルＰＮＬ１の内部に設けられているので、インセルタイプのタッチ検出機能付き表示装置である。

図１および図３に示すように、表示パネルＰＮＬ１は、画像を表示する表示領域（アクティブエリア）ＤＡを備えている。平面視において、互いに交差、好ましくは直交する２つの方向をＸ軸方向およびＹ軸方向とする。このとき、複数の検出電極Ｒｘは、平面視において、表示領域ＤＡ内において、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。すなわち、複数の検出電極Ｒｘは、平面視において表示パネルＰＮＬ１にマトリクス状に設けられている。なお、本願では、「平面視において」とは、表示パネルＰＮＬ１の表示面に垂直な方向から視た場合を意味する。

また、図２に示すように、表示装置ＤＳＰ１は、バックライトユニットＢＬを有する。バックライトユニットＢＬは、基板ＳＵＢ１の背面側に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（Light Emitting Diode：ＬＥＤ）を利用したものや、冷陰極管（Cold Cathode Fluorescent Lamp：ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

図１に示すように、ドライバチップＤＲＣ１は、平面視における表示パネルＰＮＬ１のうち、表示領域ＤＡの外側の領域である非表示領域ＮＤＡにおいて、基板ＳＵＢ１上に、設けられている。ドライバチップＤＲＣ１は、信号線ＳＬを介して電気光学層である液晶層ＬＱ（図２参照）を駆動する、信号線駆動回路ＳＤなどを有する。信号線駆動回路ＳＤは、信号線ＳＬを介して複数の画素ＰＸのそれぞれが備える画素電極ＰＥ（図４参照）に映像信号Ｓｐｉｃ（図４参照）を供給する。

また、表示装置ＤＳＰ１は、複数の信号線ＳＬと、複数の画素ＰＸを有する。表示領域ＤＡにおいて、基板ＳＵＢ１と基板ＳＵＢ２との間には、複数の画素ＰＸが配置されている。複数の画素ＰＸは、Ｘ軸方向およびＹ軸方向にマトリクス状に配列され、ｍ×ｎ個配置されている（ただし、ｍおよびｎは正の整数である）。また、複数の信号線ＳＬは、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配列されている。図１に示す例では、ｍ本の信号線ＳＬが、信号線ＳＬ１、ＳＬ２およびＳＬｍの順で、Ｘ軸方向の一方の側から他方の側に向かって配列されている。複数の信号線ＳＬの各々は、表示領域ＤＡの外側の非表示領域ＮＤＡに引き出されている。複数の信号線ＳＬの各々は、表示領域ＤＡ内の信号線ＳＬとドライバチップＤＲＣ１とを相互に接続する接続配線（引き出し配線とも呼ぶ）としての信号用接続配線ＳＣＬを介してドライバチップＤＲＣ１と電気的に接続されている。

信号線ＳＬおよび信号用接続配線ＳＣＬは、映像信号を伝送する映像信号配線であるが、信号線ＳＬと信号用接続配線ＳＣＬとは、以下のように区別することができる。すなわち、ドライバチップＤＲＣ１に接続され、複数の画素ＰＸに映像信号を供給する信号伝送経路のうち、表示領域ＤＡ内に配置されるものを信号線ＳＬとよび、表示領域ＤＡの外側にあるものを信号用接続配線ＳＣＬと呼ぶ。複数の信号線ＳＬのそれぞれは、Ｙ軸方向に直線的に延びている。一方、信号用接続配線ＳＣＬは、信号線ＳＬとドライバチップＤＲＣ１とを接続する配線なので、図１に示すように、信号線ＳＬとドライバチップＤＲＣ１との間に屈曲部を有している。

なお、図１に示す例では、信号線ＳＬとドライバチップＤＲＣ１とは、信号用接続配線ＳＣＬを介して直接的に接続されているが、信号線ＳＬとドライバチップＤＲＣ１との間に図示しない他の回路が形成されていても良い。例えば、信号線ＳＬとドライバチップＤＲＣ１との間に、赤色の信号、緑色の信号、あるいは青色の信号を選択するＲＧＢ選択スイッチが介在していても良い。ＲＧＢ選択スイッチは、例えばマルチプレクサ回路であって、各色用の信号線ＳＬを選択して入力された信号を出力する。この場合、ＲＧＢ選択スイッチとドライバチップＤＲＣ１とを接続する信号用接続配線ＳＣＬの数は、信号線ＳＬの数より少ない。

また、表示装置ＤＳＰ１は、複数の走査線ＧＬと、複数の走査線ＧＬに入力される走査信号を出力する走査信号出力回路としての走査線駆動回路ＧＤと、を有する。走査線駆動回路ＧＤは、非表示領域ＮＤＡにおいて、基板ＳＵＢ１上に設けられている。ドライバチップＤＲＣ１は、配線Ｗ１を介して走査線駆動回路ＧＤに接続されている。複数の走査線ＧＬは、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に互いに間隔を空けて配列されている。図１に示す例では、ｎ本の走査線ＧＬが、走査線ＧＬ１、ＧＬ２およびＧＬｎの順で、Ｙ軸方向の一方の側から他方の側に向かって配列されている。複数の走査線ＧＬの各々は、表示領域ＤＡの外側の非表示領域ＮＤＡに引き出され、走査線駆動回路ＧＤに接続されている。また、複数の走査線ＧＬは、複数の信号線ＳＬと互いに交差している。

図１では、走査線駆動回路ＧＤを模式的に示している。走査線駆動回路ＧＤには、例えば、図示しない複数のシフトレジスタ回路、およびシフトレジスタ回路に接続され、制御信号に基づいて走査線ＧＬに供給する電位を選択する、スイッチ素子（スイッチング素子とも呼ぶ）が含まれていても良い。また、図１に示す例では、走査線駆動回路ＧＤは配線Ｗ１を介してドライバチップＤＲＣ１と接続されている。ドライバチップＤＲＣ１は、配線Ｗ１を介してクロック信号やイネーブル信号などの制御信号を走査線駆動回路ＧＤに供給する。また、図１に示す例では、Ｘ軸方向において、一方の側に走査線駆動回路ＧＤが配置され、他方の側には走査線駆動回路ＧＤが配置されていない例を示している。しかし、走査線駆動回路ＧＤのレイアウトには種々の変形例がある。例えば、図１に示すＸ軸方向において、一方の側および他方の側にそれぞれ走査線駆動回路ＧＤが配置され、走査線駆動回路ＧＤの間に表示領域ＤＡが配置されていても良い。また例えば、ドライバチップＤＲＣ１と走査線駆動回路ＧＤとの間には、制御信号の波形を整形するバッファ回路が接続されていても良い。

また、図３に示すように、表示装置ＤＳＰ１は、複数の共通電極ＣＥと、を有する。また、表示装置ＤＳＰ１は、表示装置ＤＳＰ１が画像を表示する際に、共通電極ＣＥを駆動する共通電極駆動回路（共通電位回路とも呼ぶ）ＣＤを有する。共通電極ＣＥは、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。複数の共通電極ＣＥのそれぞれにはコモン線ＣＭＬが接続されている。共通電極ＣＥは、コモン線ＣＭＬを介してスイッチ回路部ＳＷＧに接続されている。図３に示す例では、共通電極駆動回路ＣＤは、フレキシブル配線板ＦＷＢ１に形成され、ドライバチップＤＲＣ１、コモン電位供給線ＶＣＤＬ、およびスイッチ回路部ＳＷＧを介して複数の共通電極ＣＥと電気的に接続されている。

また、本実施の形態では、共通電極ＣＥが、自己容量方式のタッチ検出用の検出電極Ｒｘを兼ねる場合の例を用いて説明する。このため、複数のコモン線ＣＭＬのそれぞれは、検出電極Ｒｘで検出された信号を、検出部ＳＥ１に伝送する検出信号伝送用の配線としての機能を備えている。また、詳細は後述するが、本実施の形態の表示装置ＤＳＰ１は、検出電極Ｒｘを利用して自己容量方式によるタッチ検出を行う。このため、複数のコモン線ＣＭＬのそれぞれは、複数の検出電極Ｒｘのそれぞれに対して、書き込み信号である駆動波形を入力するための信号伝送用の配線としての機能を備えている。

共通電極ＣＥの数は、図１に示す画素ＰＸの数と同じでも良いが、画素ＰＸより少ない。検出電極Ｒｘとして動作する共通電極ＣＥの数が画素ＰＸの数と同じである場合、タッチ検出の解像度が表示画像の解像度と同程度になる。また、共通電極ＣＥの数が画素ＰＸの数より少ない場合、タッチ検出の解像度は表示画像の解像度より低いが、コモン線ＣＭＬの数を低減できる。一般に、表示画像の解像度は、タッチ検出の解像度と比較して高い場合が多い。したがって、共通電極ＣＥの数は、画素ＰＸの数より少ないことが好ましい。例えば、図３に示す検出電極Ｒｘ一個分の平面積が、４ｍｍ^２〜３６ｍｍ^２程度であった場合、一つ検出電極Ｒｘは、数十個〜数百個程度の画素ＰＸと重なる。

また、詳細は後述するが、複数のコモン線ＣＭＬが接続されるスイッチ回路部ＳＷＧは
、ドライバチップＤＲＣ１の外部に配置されている。図３に示す例では、スイッチ回路部ＳＷＧは、基板ＳＵＢ１上の面において、非表示領域ＮＤＡに配置されている。スイッチ回路部ＳＷＧは、シフトレジスタ回路ＳＲに接続されている。シフトレジスタ回路ＳＲは、スイッチ回路部ＳＷＧが有する複数のスイッチ素子（詳細は後述する）を選択的にオンオフする回路である。図３に示す例では、シフトレジスタ回路ＳＲは、ドライバチップＤＲＣ１の外部に配置されている。詳しくは、シフトレジスタ回路ＳＲは、基板ＳＵＢ１上の面において、非表示領域ＮＤＡに配置されている。シフトレジスタ回路ＳＲがドライバチップＤＲＣ１の外部に配置されている場合、ドライバチップＤＲＣ１の汎用性が向上する。複数の検出電極Ｒｘのそれぞれと、検出部ＳＥ１とを接続する信号伝送経路のレイアウトの詳細は後述する。なお、シフトレジスタ回路ＳＲはドライバチップＤＲＣ１の内部に配置されていても良い。

なお、上記した走査線駆動回路ＧＤ（図１参照）、あるいは共通電極駆動回路ＣＤ（図３参照）が形成される位置は、図１や図３に示す態様の他、種々の変形例がある。例えば、走査線駆動回路ＧＤおよび共通電極駆動回路ＣＤのうちのいずれか一方、あるいは両方が、ドライバチップＤＲＣ１に形成されていても良い。また例えば、共通電極駆動回路ＣＤが、図１に示す基板ＳＵＢ１上に配置されている形態も、共通電極駆動回路ＣＤが非表示領域ＮＤＡに形成されている形態に含まれる。また例えば、共通電極駆動回路ＣＤが表示装置ＤＳＰ１の外部に形成され、フレキシブル配線板ＦＷＢ１に接続されていても良い。

また、図４に示すように、各画素ＰＸは、画素スイッチ素子ＰＳＷと、画素電極ＰＥと、を有する。また、本実施の形態の例では、複数の画素ＰＸは、共通電極ＣＥを、共有する。画素スイッチ素子ＰＳＷは、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を含む。画素スイッチ素子ＰＳＷは、走査線ＧＬおよび信号線ＳＬと電気的に接続されている。画素スイッチ素子ＰＳＷは、トップゲート型ＴＦＴおよびボトムゲート型ＴＦＴのいずれであってもよい。また、画素スイッチ素子ＰＳＷの半導体層は、例えば、多結晶シリコン（ポリシリコン）からなるが、アモルファスシリコンからなるものでもよい。

画素電極ＰＥは、画素スイッチ素子ＰＳＷに電気的に接続されている。画素電極ＰＥは、絶縁膜を介して共通電極ＣＥと対向している。共通電極ＣＥ、絶縁膜および画素電極ＰＥは、保持容量ＣＳを形成している。

映像信号に基づいて表示画像を形成する表示期間ＦＬｄ（後述する図１１参照）において、画素電極ＰＥと共通電極ＣＥとの間には各電極に印加される駆動信号に基づいて電界が形成される。そして、電気光学層である液晶層ＬＱを構成する液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成される電界により駆動される。例えば、本実施の形態のように、横電界モードを利用する表示装置ＤＳＰ１では、図２に示すように、基板ＳＵＢ１に画素電極ＰＥおよび共通電極ＣＥが設けられている。液晶層ＬＱを構成する液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成される電界（例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界）を利用して回転される。

つまり、表示動作期間において、画素電極ＰＥおよび共通電極ＣＥのそれぞれは、電気光学層である液晶層ＬＱを駆動する駆動電極として動作する。言い換えれば、複数の画素電極ＰＥのそれぞれは、電気光学層を駆動する第１駆動電極である。また、複数の共通電極ＣＥのそれぞれは、電気光学層を駆動する第２駆動電極である。さらに、上記したように本実施の形態では、共通電極ＣＥが、自己容量方式のタッチ検出用の検出電極Ｒｘを兼ねている。このため、複数の検出電極Ｒｘのそれぞれは、電気光学層を駆動する第２駆動電極である、と読み替えることもできる。以下、本願明細書の説明において、「検出電極Ｒｘ」と記載した場合は、特に異なる意味内容で解釈すべきであるという注釈を付記した場合を除き、「共通電極ＣＥ」あるいは、「電気光学層を駆動する駆動電極」と読み替えることが可能である。

また、基板ＳＵＢ１と基板ＳＵＢ２とは一定の間隔で互いに離れた状態で貼り合わされている。液晶層ＬＱは、基板ＳＵＢ１と基板ＳＵＢ２との間に封入されている。基板ＳＵＢ１は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１０を有する。また、基板ＳＵＢ１は、絶縁基板１０の基板ＳＵＢ２に対向する側に、複数の導体パターンを有する。複数の導体パターンには、複数の走査線ＧＬ、複数の信号線ＳＬ、複数のコモン線ＣＭＬ、複数の共通電極ＣＥ、および複数の画素電極ＰＥが含まれる。また、複数の導体パターンのそれぞれの間には絶縁膜が介在している。隣り合う導体パターンの間に配置され、導体パターンを互いに絶縁する絶縁膜には、絶縁膜１１、絶縁膜１２、絶縁膜１３、絶縁膜１４、および配向膜ＡＬ１が含まれる。なお、図２では、走査線ＧＬ、共通電極ＣＥ、およびコモン線ＣＭＬについては、それぞれ一個ずつ示している。

上記した複数の導体パターンのそれぞれは、積層された複数の配線層に形成されている。図２に示す例では、共通電極ＣＥ、および画素電極ＰＥはそれぞれ異なる層に形成され、共通電極ＣＥが形成された層の下層に三層の配線層が設けられている。絶縁基板１０上に形成された三層の配線層のうち、最も絶縁基板１０側に設けられた第１層目の配線層ＷＬ１には、主に走査線ＧＬが形成されている。配線層ＷＬ１に形成された導体パターンは、例えばクロム（Ｃｒ）、チタン（Ｔｉ）もしくはモリブデン（Ｍｏ）等の金属またはそれらの合金からなる。

絶縁膜１１は、配線層ＷＬ１および絶縁基板１０の上に形成されている。絶縁膜１１は、例えば窒化シリコンまたは酸化シリコン等からなる透明な絶縁膜である。なお、絶縁基板１０と絶縁膜１１との間には、走査線ＧＬの他に、画素スイッチ素子のゲート電極や半導体層などが形成されている。

絶縁膜１１上には、第２層目の配線層ＷＬ２が形成されている。配線層ＷＬ２には、主に信号線ＳＬが形成されている。配線層ＷＬ２に形成された導体パターンは、例えばアルミニウム（Ａｌ）をモリブデン（Ｍｏ）やチタン（Ｔｉ）等で挟んだ多層構造の金属膜からなる。配線層ＷＬ２の配線材料は配線層ＷＬ１の配線材料よりも比抵抗が低いと好ましい。また、画素スイッチ素子のソース電極やドレイン電極なども絶縁膜１１の上に形成されている。図２に示す例では、信号線ＳＬは、Ｙ軸方向に延在する。絶縁膜１２は、信号線ＳＬおよび絶縁膜１１の各々の上に形成されている。絶縁膜１２は、例えばアクリル系の感光性樹脂からなる。

絶縁膜１２上には、第３層目の配線層ＷＬ３が形成されている。配線層ＷＬ３には、主にコモン線ＣＭＬが形成されている。配線層ＷＬ３に形成された導体パターンは、配線層ＷＬ２と同様に、例えばアルミニウム（Ａｌ）をモリブデン（Ｍｏ）やチタン（Ｔｉ）等で挟んだ多層構造の金属膜からなる。図２に示す例では、コモン線ＣＭＬは、Ｙ軸方向に延在する。絶縁膜１３は、コモン線ＣＭＬおよび絶縁膜１２の各々の上に形成されている。絶縁膜１３は、例えばアクリル系の感光性樹脂からなる。

共通電極ＣＥは、絶縁膜１３上に形成されている。なお、共通電極ＣＥは、前述したように複数個設けられており、タッチ検出用の検出電極Ｒｘを兼ねている。共通電極ＣＥは、ＩＴＯ（Indium tin oxide）またはＩＺＯ（Indium Zinc Oxide）などの透明な導電材料が好ましい。なお、表示装置が、縦電界モードとしてのＴＮモードまたはＶＡモード等の表示装置である場合、共通電極ＣＥは、基板ＳＵＢ２に形成されていてもよい。また、図２に示す断面では、共通電極ＣＥとコモン線ＣＭＬとの間に絶縁膜１３が介在している。ただし、図３に示すように、コモン線ＣＭＬの一部分と共通電極ＣＥの一部分は電気的に接続されている。また、外光の反射を利用する反射型表示装置であれば、共通電極ＣＥは金属材料であってもよい。

絶縁膜１４は、共通電極ＣＥおよび絶縁膜１３の各々の上に形成されている。画素電極ＰＥは、絶縁膜１４上に形成されている。各画素電極ＰＥは、互いに隣り合う２つの信号線ＳＬの間に位置し、共通電極ＣＥと対向する位置に配置されている。画素電極ＰＥは、例えば、ＩＴＯまたはＩＺＯなどの透明な導電材料又は金属材料からなる。配向膜ＡＬ１は、画素電極ＰＥおよび絶縁膜１４を覆っている。

一方、基板ＳＵＢ２は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板２０を有する。また、基板ＳＵＢ２は、絶縁基板２０の基板ＳＵＢ１に対向する側に、遮光膜であるブラックマトリクスＢＭと、カラーフィルタＣＦＲ、ＣＦＧおよびＣＦＢと、オーバーコート層ＯＣＬと、配向膜ＡＬ２と、導電膜ＣＤＦを有する。

ブラックマトリクスＢＭは、絶縁基板２０の基板ＳＵＢ１側の面に形成され、各画素を区画している。カラーフィルタＣＦＲ、ＣＦＧおよびＣＦＢは、それぞれ絶縁基板２０の基板ＳＵＢ１側の面に形成され、平面視において、カラーフィルタＣＦＲ、ＣＦＧおよびＣＦＢの各々の一部がブラックマトリクスＢＭと重なっている。カラーフィルタＣＦＲは赤色カラーフィルタであり、カラーフィルタＣＦＧは緑色カラーフィルタであり、カラーフィルタＣＦＢは青色カラーフィルタである。オーバーコート層ＯＣＬは、カラーフィルタＣＦＲ、ＣＦＧおよびＣＦＢを覆っている。オーバーコート層ＯＣＬは、透明な樹脂材料からなる。配向膜ＡＬ２は、オーバーコート層ＯＣＬを覆っている。

また、導電膜ＣＤＦは、絶縁基板２０が有する平面のうち、液晶層ＬＱと対向する面の反対側の面に配置されている。導電膜ＣＤＦは、例えば、ＩＴＯまたはＩＺＯなどの透明な導電材料からなる。導電膜ＣＤＦは、外部からの電磁波の影響が液晶層ＬＱなどに及ぶことを抑制するシールド層として機能する。また、液晶層ＬＱを駆動する方式が、ＴＮモードや、ＶＡモードなどの縦電解モードの場合、基板ＳＵＢ２に電極が設けられ、この電極がシールド層としても機能するので、導電膜ＣＤＦは省略できる。また、相互容量方式によるタッチ検出を行う場合、パターニングされた複数の導電膜ＣＤＦが絶縁基板２０に形成され、この複数の導電膜ＣＤＦがタッチ検出用の検出電極として用いられても良い。

また、表示装置ＤＳＰ１は、光学素子ＯＤ１と、光学素子ＯＤ２と、を有する。光学素子ＯＤ１は、絶縁基板１０とバックライトユニットＢＬとの間に配置されている。光学素子ＯＤ２は、絶縁基板２０の上方、すなわち絶縁基板２０を挟んで基板ＳＵＢ１と反対側に配置されている。光学素子ＯＤ１および光学素子ＯＤ２は、それぞれ少なくとも偏光板を含んでおり、必要に応じて位相差板を含んでいてもよい。

＜自己容量方式によるタッチ検出＞
次に、表示装置ＤＳＰ１が、検出電極Ｒｘを利用して指などの物体からなる入力具の位置、すなわち入力位置を検出する方法について説明する。

本実施の形態の表示装置ＤＳＰ１は、自己容量方式を用いて、検出電極Ｒｘにて検出した静電容量の変化に基づいて入力位置情報を判断することができる。これにより、表示装置ＤＳＰ１のタッチ検出面ＴＤＳ（図２参照）に指が接触していること、または、表示装置ＤＳＰ１のタッチ検出面ＴＤＳに指が近接していることを検出することができる。本実施の形態１において、タッチ検出面ＴＤＳは、光学素子ＯＤ２の面であって、基板ＳＵＢ２側と反対側の面である。

以下では、自己容量方式を用いたタッチ検出（自己容量方式タッチ検出）の原理および方法について説明する。ただし、表示装置ＤＳＰ１は、相互容量方式を用いて、検出電極Ｒｘにて検出した静電容量の変化に基づいて入力位置情報を判断しても良い。なお、本願明細書では相互容量検出方式のことを簡易的に相互容量方式と呼ぶ場合がある。例えば、自己容量方式と相互容量方式を交互に実施しても良い。あるいは、表示装置が、自己容量方式用の検出電極と相互容量方式用の検出電極をそれぞれ独立して有している場合には、自己容量方式と相互容量方式を一括して行うこともできる。

自己容量方式による入力位置情報の判断は、各々の検出電極Ｒｘに対して書込み信号を書込み、書込み信号が書込まれた各々の検出電極Ｒｘに生じた静電容量の変化を示す読取り信号を読取ることにより行われる。言い換えれば、自己容量方式によりタッチ検出をする場合、検出電極Ｒｘ自身に駆動信号を入力し、かつ、検出電極Ｒｘ自身から出力される信号の変化に基づいて物体の近接または接触を検出する。

次に、自己容量方式を用いたタッチ検出方法の原理を説明する。自己容量方式は、検出電極Ｒｘが有する容量Ｃｘ１を利用する。また自己容量方式は、検出電極Ｒｘにタッチしている利用者の指等により生じる容量Ｃｘ２を利用する。図５〜図８は、自己容量方式によるタッチ検出の回路動作を模式的に示す説明図である。

図５および図６は、表示装置ＤＳＰ１のタッチ検出面に、利用者の指がタッチしていない状態を示している。このため、検出電極Ｒｘと指との間に静電容量結合は生じていない。図５は、スイッチＳＷ１により、検出電極Ｒｘが電源Ｖｄｄに接続された状態を示す。図６は、スイッチＳＷ１により、検出電極Ｒｘが電源Ｖｄｄとは分離され、検出電極Ｒｘがコンデンサとしての容量Ｃｙ１に接続された状態を示す。

図５に示す状態において、電源Ｖｄｄから容量Ｃｘ１に向かって電荷Ｑ１が流れ、容量Ｃｘ１は例えば充電される。また、図６に示す状態において、容量Ｃｘ１から容量Ｃｙ１に向かって電荷Ｑ２が流れ、容量Ｃｘ１は例えば放電される。ここで、容量Ｃｘ１が充電されることとは、検出電極Ｒｘに対して書込み信号が書込まれることである。また、容量Ｃｘ１が放電されることとは、検出電極Ｒｘに生じた静電容量の変化を示す読取り信号を読取ることである。

一方、図７および図８は、表示装置ＤＳＰ１のタッチ検出面に、利用者の指がタッチしている状態を示している。このため、検出電極Ｒｘと指との間に静電容量結合が生じている。図７は、スイッチＳＷ１により、検出電極Ｒｘが電源Ｖｄｄに接続された状態を示す。図８は、スイッチＳＷ１により、検出電極Ｒｘが電源Ｖｄｄから遮断され、検出電極Ｒｘが容量Ｃｙ１に接続された状態を示す。

図７に示す状態において、電源Ｖｄｄから容量Ｃｘ１に向かって電荷Ｑ３が流れ、容量Ｃｘ１は例えば充電される。また、図８に示す状態において、容量Ｃｘ１から容量Ｃｙ１に向かって電荷Ｑ４が流れ、容量Ｃｘ１は例えば放電される。

ここで、図６に示す放電時に容量Ｃｙ１に充電される電圧の時間依存性に対して、図８に示す放電時に容量Ｃｙ１に充電される電圧の時間依存性は、容量Ｃｘ２が存在するために、明らかに異なる。したがって、自己容量方式では、容量Ｃｙ１の電圧の時間依存性が、容量Ｃｘ２の有無により、異なることを利用して、入力位置情報（例えば、操作入力の有無）を判断している。

次に、自己容量方式を実現する回路の例について説明する。図９は、自己容量方式を実現する回路の一例を示す図である。図１０は、図９に示す回路において、電源から出力される交流矩形波、検出電極の電圧、および、検出器の出力としての電圧の時間依存性の例を示す説明図である。なお、図９では、検出電極Ｒｘの容量を容量Ｃｘ１と表示している。また、図３に示すスイッチ回路部ＳＷＧは、図９に示す検出部ＳＥ１と検出電極Ｒｘとの間に接続されている。

図９に示すように、検出電極Ｒｘは、スイッチＳＷ１をオンオフ動作させることにより、電源Ｖｄｄとの電気的な接続状態が切り替え可能な状態で接続されている。また、検出電極Ｒｘは、スイッチＳＷ２をオンオフ動作させることにより、検出器ＤＥＴ（例えば電圧検出器）との電気的な接続状態が切り替え可能な状態で接続されている。検出器ＤＥＴは、積分回路であって、例えばオペアンプＯＰｄと、容量Ｃｄと、スイッチＳＷ３と、を含む。オペアンプＯＰｄの反転入力部、すなわち、図９に示すオペアンプＯＰｄのうち、「＋」の記号を付している端子は、スイッチＳＷ２を介して検出電極Ｒｘと接続されている。また、オペアンプＯＰｄの非反転入力部、すなわち、図９に示すオペアンプＯＰｄのうち、「−」の記号を付している端子には、参照信号Ｖｒｅｆが入力される。

また、図１０に示すように、電源Ｖｄｄは、時刻Ｔ０１と時刻Ｔ０２との時間差を周期とし、かつ、電圧Ｖｄｒの波形高さを有する交流矩形波Ｓｇを出力する。交流矩形波Ｓｇは、例えば数ｋＨｚ〜数百ｋＨｚ程度の周波数を有する。検出器ＤＥＴは、交流矩形波Ｓｇに応じた電流の変動を電圧の変動（波形Ｖｄｅｔ０および波形Ｖｄｅｔ１）に変換する。

図９を用いて説明したように、スイッチＳＷ１およびスイッチＳＷ２をオンオフ動作させることにより、検出電極Ｒｘと、電源Ｖｄｄおよび検出器ＤＥＴとの電気的な接続状態を、切り替えることができる。図１０において、時刻Ｔ０１のタイミングで交流矩形波Ｓｇは電圧Ｖｄｒ分だけ電圧を上昇させる。時刻Ｔ０１のとき、スイッチＳＷ１（図９参照）はオン状態にされ、スイッチＳＷ２（図９参照）はオフ状態にされている。この場合、時刻Ｔ０１において、検出電極Ｒｘの電圧Ｖｘも電圧Ｖｄｒ分だけ上昇する。次に、時刻Ｔ１１のタイミングの前に、スイッチＳＷ１をオフ状態にする。このとき、スイッチＳＷ１およびスイッチＳＷ２の両方がオフ状態であれば、検出電極Ｒｘは電気的に浮遊した状態（すなわち、フローティング状態）である。しかし、検出電極Ｒｘの容量Ｃｘ１（図５参照）、あるいは検出電極Ｒｘの容量Ｃｘ１に指等のタッチにより追加された容量Ｃｘ２（図７参照）を加えた容量Ｃｘ１＋Ｃｘ２によって、検出電極Ｒｘの電圧Ｖｘの電圧Ｖｄｒ分の上昇は維持される。さらに、時刻Ｔ１１のタイミングの前にスイッチＳＷ３（図９参照）をオン状態にした後、時刻Ｔ１１の前にスイッチＳＷ３をオフ状態にする。このリセット動作により、検出器ＤＥＴの出力としての電圧Ｖｄｅｔがリセットされる。このリセット動作を行った後の、検出器ＤＥＴの電圧Ｖｄｅｔは、参照信号Ｖｒｅｆと略等しい電圧となる。

続いて、時刻Ｔ１１のタイミングでスイッチＳＷ２をオン状態にする。これにより、検出器ＤＥＴの反転入力部に入力される電圧は、検出電極Ｒｘの電圧Ｖｘに等しくなる。その後、検出電極Ｒｘの容量Ｃｘ１（または上記した容量Ｃｘ１＋Ｃｘ２）と検出器ＤＥＴに含まれる容量Ｃｄ（図９参照）に起因した時定数に応じた応答速度で、検出器ＤＥＴの反転入力部の電圧は、参照信号Ｖｒｅｆと同程度の値まで低下する。この場合、検出電極Ｒｘの容量Ｃｘ１（または容量Ｃｘ１＋Ｃｘ２）に蓄積されていた電荷が検出器ＤＥＴに含まれる容量Ｃｄに移動するので、検出器ＤＥＴの電圧Ｖｄｅｔが上昇する。検出電極Ｒｘに指などの物体がタッチしていないときは、電圧Ｖｄｅｔの波形は、実線で示す波形Ｖｄｅｔ０となり、Ｖｄｅｔ０＝Ｃｘ１×Ｖｄｒ／Ｃｄの式で表される。指などの物体がタッチしてその物体の影響による容量が付加されたときは、電圧Ｖｄｅｔは、破線で示す波形Ｖｄｅｔ１となり、Ｖｄｅｔ１＝（Ｃｘ１＋Ｃｘ２）×Ｖｄｒ／Ｃｄの式で表される。

その後、検出電極Ｒｘの容量Ｃｘ１（または容量Ｃｘ１＋Ｃｘ２）の電荷が容量Ｃｄに十分移動した後の時刻Ｔ３１のタイミングでスイッチＳＷ２（図９参照）をオフ状態にし、スイッチＳＷ１（図９参照）およびスイッチＳＷ３（図９参照）をオン状態にする。この動作により、検出電極Ｒｘの電圧は、交流矩形波Ｓｇのローレベル、すなわち、矩形波のうち、相対的に低い方の電圧レベルと等しい電圧になる。また、上記したスイッチＳＷ２をオフ状態にしてスイッチＳＷ３をオン状態にするリセット動作により、検出器ＤＥＴからの出力としての電圧は、リセットされる。なお、このとき、スイッチＳＷ１をオン状態にするタイミングは、スイッチＳＷ２をオフ状態にした後、時刻Ｔ０２以前であればいずれのタイミングでもよい。また、検出器ＤＥＴをリセットさせるタイミングは、スイッチＳＷ２をオフ状態にした後、時刻Ｔ１２以前であればいずれのタイミングでもよい。

タッチ検出を行う動作期間では、図３に示す複数の検出電極Ｒｘのそれぞれに対して、図５〜図１０を用いて説明した動作を所定の周波数（例えば数ｋＨｚ〜数百ｋＨｚ程度）で繰り返す。そして、波形Ｖｄｅｔ０と波形Ｖｄｅｔ１との差分の絶対値｜ΔＶ｜に基づいて、外部からタッチ検出面にタッチした物体の有無（タッチの有無）を測定することができる。

なお、このセクションでは、自己容量方式の動作原理および自己容量方式を実現する回路の代表的な例を取り上げて説明した。しかし、自己容量方式を実現する方法には種々の変形例がある。例えば、上記した自己容量方式によるタッチ検出に代えて、あるいは上記した自己容量方式によるタッチ検出に加えて、以下のような変形例のタッチ検出を実施しても良い。すなわち、指などの物体がタッチ検出面にタッチしていない場合には、検出電極Ｒｘの電圧Ｖｘの波形は、実線で示す波形Ｖｘ０となる。指などの物体がタッチしてその物体の影響による容量Ｃｘ２が付加されたときは、検出電極Ｒｘの電圧Ｖｘの波形は、破線で示す波形Ｖｘ１となる。このため、波形Ｖｘ０と波形Ｖｘ１とが、それぞれ図１０に二点鎖線を用いて例示的に示す閾値電圧Ｖｔｈまで下がる時間を測定し比較すれば、外部からタッチ検出面にタッチした物体の有無（タッチの有無）を判定できる。

＜タッチ検出方法＞
次に本実施の形態の表示装置ＤＳＰ１のタッチ検出面ＴＤＳ（図２参照）において、タッチを検出する方法および、タッチ位置の座標を出力する方法について説明する。図１１は、図３に示す表示装置において、表示処理動作とタッチ検出動作のタイミングチャートの例を示す説明図である。また、図１２は、図３に示すタッチ検出用の回路に接続される配線レイアウトの例を示す平面図である。図１２では、図３に示すタッチ検出用の回路を利用したタッチ検出動作において、図１１に示す複数の検出期間ＦＬｔのうちの検出期間ＦＬｔＢにおける回路動作の例を模式的に示している。また、図２９および図３０のそれぞれは、図３に対する検討例である表示装置における検出信号線のレイアウトの例を示す平面図である。

図１２では、見易さのため、複数の検出電極Ｒｘが４行×４列で配列された例を示している。また、複数の検出電極Ｒｘのそれぞれに対して、配列位置に対応した符号を付している。図１２では、図の見易さのため、複数の検出電極Ｒｘの配列パターンを図の隣に模式的に示し、配列パターン内に上記配列位置に対応した符号を記載している。また、図１２では、Ｘ軸方向に沿って、複数のスイッチ素子ＳＷｄ、複数のスイッチ素子ＳＷｎ、および複数のスイッチ素子ＳＷｐが配列されているが、見易さのため、各配列の一方の端部にあるスイッチ素子に代表的に符号を付している。また、図１２では、複数の検出電極Ｒｘのうち、タッチ検出の対象として選択されている状態の検出電極Ｒｘにはハッチングを付している。例えば、図１２は、図１１に示す各期間のうち、検出期間ＦＬｔＢの時のスイッチのオンオフ状態を例示的に示しており、検出単位ＲｘＢが選択された状態を示している。

図１１に示すように、本実施の形態の表示装置ＤＳＰ１は、表示面ＤＳ（図２参照）に表示される画像を形成する表示動作を実施する表示動作期間と、タッチ検出面ＴＤＳへの指などの物体のタッチを検出するタッチ検出動作を実施するタッチ検出動作期間と、を有している。以下、本明細書では、表示動作期間のことを表示期間と記載し、タッチ検出動作期間のことを検出期間と記載する。ただし、例外的に、表示動作期間、タッチ検出動作期間、あるいはタッチ検出期間などの用語を用いる場合もある。

表示装置ＤＳＰ１は、表示動作とタッチ検出動作とを繰り返し実施する。このため、図１１に示すタイムチャートでは、複数の表示期間ＦＬｄと複数の検出期間ＦＬｔとが、時間軸ＴＬに沿って交互に繰り返し実施されている。なお、表示装置ＤＳＰ１が表示期間ＦＬｄと検出期間ＦＬｔとを切り替える方法は、特に限定されず、種々の方法が適用できる。例えば、図１２に示すように、表示装置ＤＳＰ１が、表示装置ＤＳＰ１の各回路の動作タイミングを制御するタイミング制御回路を備える制御回路部ＣＴＣを有している場合、制御回路部ＣＴＣによって表示期間ＦＬｄと検出期間ＦＬｔとの切り替えが実施される。制御回路部ＣＴＣは、スタートパルス信号ＣＳｓｔ、クロック信号ＣＳｃｌ、あるいはリセット信号（図示は省略）などの制御信号を出力可能な一または複数の制御回路を備え、表示装置ＤＳＰ１の各回路は、上記の制御信号が入力されることにより、動作状態の切り替えを実施する。図１２では、制御回路部ＣＴＣがシフトレジスタ回路ＳＲに対してスタートパルス信号ＣＳｓｔ、およびクロック信号ＣＳｃｌを出力する様子を模式的に示している。また、図１２に示す例では制御回路部ＣＴＣはドライバチップＤＲＣ１に形成されている。ただし、制御回路部ＣＴＣが形成される位置には種々の変形例があり、例えば図３に示す基板ＳＵＢ１、フレキシブル配線板ＦＷＢ１、あるいは検出チップＴＳＣ１に形成されていても良い。

ところで、複数のＲｘのそれぞれに対してタッチ検出を実施する方法として、複数の検出電極Ｒｘの全てに対して同じタイミングでタッチ検出動作を実施する方法がある。言い換えれば、複数の検出電極Ｒｘの全ての静電容量の変化を一括して検出する方法がある。しかし、この場合、図２９に示す検討例の表示装置ＤＳＲ１のように、複数の検出電極Ｒｘのそれぞれと、検出部ＳＥ１と、を互いに分離された検出信号線ＤＳＬを介して電気的に接続する必要がある。この場合、検出信号線ＤＳＬの配置密度が増加するため、他の配線（例えば、信号用接続配線ＳＣＬなど）を配置するスペースが制約を受ける。

また、平面視における単位面積当たりの配線の密度を向上させる方法として、複数の配線層を厚さ方向に重なるように積層し、複数の配線が互いに重なった状態で配置する方法がある。しかし、複数の配線層を厚さ方向に積層する技術は、積層する配線層数を増加させる程、難易度が増加し、製造工程が複雑化する。また、複数の配線経路が厚さ方向に重なっている場合、各配線経路が伝送する信号の種類や、重なり方によっては、一方の配線経路に流れる電流が他方の配線経路で伝送される信号のノイズ成分として影響する場合がある。特に、自己容量方式でのタッチ検出は、相互容量方式でのタッチ検出と比較して、検出信号を伝送する経路がノイズ影響を受けやすい。したがって、非表示領域ＮＤＡ（図３参照）における配線密度を低減させることで、複数の信号伝送経路におけるノイズ成分を低減させて、信号伝送の信頼性を向上させることができる。非表示領域ＮＤＡにおける配線密度を低減させる観点からは、非表示領域ＮＤＡに配置される検出信号線ＤＳＬの数は少なくすることが好ましい。

そこで、図１２に示す本実施の形態の表示装置ＤＳＰ１は、検出期間ＦＬｔ（図１１参照）において、複数の検出電極Ｒｘのうち、一つまたは複数個ずつの検出電極Ｒｘ（構成電極とも呼ぶ）で構成されるグループ（検出単位、検出ブロック、あるいは構成電極群とも呼ぶ）を順に選択し、選択された検出電極Ｒｘのグループに対してタッチ検出動作を実施する。図１２に示す例では、複数の検出電極Ｒｘのそれぞれは、Ｘ軸方向に沿って配列される四つの検出電極Ｒｘが図１１に示す１回の検出期間ＦＬｔで検出される検出電極Ｒｘのグループである検出単位を構成する。図１２に示す例では、互いに異なるタイミングの検出期間ＦＬｔで検出される検出単位ＲｘＡ、検出単位ＲｘＢ、検出単位ＲｘＣ、および検出単位ＲｘＤは、Ｙ軸方向に沿って配列されている。

また、各検出単位を構成する検出電極Ｒｘのそれぞれは、以下のように表現することもできる。すなわち、複数の検出電極Ｒｘで構成される検出単位ＲｘＡは、Ｘ軸方向に沿って配列される、構成電極Ｒｘ１Ａ、構成電極Ｒｘ２Ａ、構成電極Ｒｘ３Ａ、および構成電極Ｒｘ４Ａを含んでいる。また、複数の検出電極Ｒｘで構成される検出単位ＲｘＢは、Ｘ軸方向に沿って配列される構成電極Ｒｘ１Ｂ、構成電極Ｒｘ２Ｂ、構成電極Ｒｘ３Ｂ、および構成電極Ｒｘ４Ｂを含んでいる。また、複数の検出電極Ｒｘで構成される検出単位ＲｘＣは、Ｘ軸方向に沿って配列される構成電極Ｒｘ１Ｃ、構成電極Ｒｘ２Ｃ、構成電極Ｒｘ３Ｃ、および構成電極Ｒｘ４Ｃを含んでいる。また、複数の検出電極Ｒｘで構成される検出単位ＲｘＤは、Ｘ軸方向に沿って配列される構成電極Ｒｘ１Ｄ、構成電極Ｒｘ２Ｄ、構成電極Ｒｘ３Ｄ、および構成電極Ｒｘ４Ｄを含んでいる。

図１１に示す複数の検出期間ＦＬｔのうち、第１検出期間である検出期間ＦＬｔＡでは、図１２に示す検出単位ＲｘＡに属する検出電極Ｒｘが選択される。言い換えれば、検出期間ＦＬｔＡでは、検出単位ＲｘＡに属する構成電極Ｒｘ１Ａ〜構成電極Ｒｘ４Ａのそれぞれに対して、図５〜図１０を用いて説明した自己容量方式によるタッチ検出動作を実施する。

検出期間ＦＬｔの後に実施される表示期間ＦＬｄでは、図１〜図４を用いて説明したように、映像信号に基づいて電気光学層である液晶層ＬＱ（図２参照）を駆動して、表示画像を形成する。詳細は後述するが、検出期間ＦＬｔと表示期間ＦＬｄとの切り替えは、図１２に示す制御回路部ＣＴＣから出力される制御信号に基づいてスイッチ回路部ＳＷＧが有するスイッチ素子ＳＷｄ、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを動作させることにより実施される。

次に、図１１に示す複数の検出期間ＦＬｔのうち、第２検出期間である検出期間ＦＬｔＢでは、図１２に示す検出単位ＲｘＢに属する検出電極Ｒｘが選択される。言い換えれば、検出期間ＦＬｔＢでは、検出単位ＲｘＢに属する構成電極Ｒｘ１Ｂ〜構成電極Ｒｘ４Ｂのそれぞれに対して、図５〜図１０を用いて説明した自己容量方式によるタッチ検出動作を実施する。表示期間ＦＬｄから検出期間ＦＬｔＢへの切り替え動作は、図１２に示す制御回路部ＣＴＣから出力される制御信号に基づいてスイッチ回路部ＳＷＧが有するスイッチ素子ＳＷｄ、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを動作させることにより実施される。

以下、同様に表示期間ＦＬｄと検出期間ＦＬｔとを交互に実施しながら、図１１に示す検出期間ＦＬｔＣ、および検出期間ＦＬｔＤを実施する。検出期間ＦＬｔＣ、および検出期間ＦＬｔＤで実施される動作は、上記した検出期間ＦＬｔＡ、および検出期間ＦＬｔＢと同様なので、繰り返しの説明は省略する。

図１２に示す表示装置ＤＳＰ１の場合、検出期間ＦＬｔＤ（図１１参照）で検出単位ＲｘＤに属する検出電極Ｒｘに対するタッチ検出動作が完了すると、全ての検出電極Ｒｘに対するタッチ検出動作が完了する。検出期間ＦＬｔＡ〜検出期間ＦＬｔＤまでの間に、タッチが検出された検出電極Ｒｘがある場合、タッチ検出面ＴＤＳ（図２参照）において、タッチが検出された検出電極Ｒｘの位置の座標を算出し、座標データが外部回路に出力される。図示しない外部回路は、取得した座標データに基づいて表示領域ＤＡの画像を変更する。位置座標の算出および座標データの出力は、例えば図１２に示す検出部ＳＥ１に含まれる回路（例えば、演算処理回路などのデータ処理回路）が行っても良い。ただし、上記データ処理回路が形成される場所は、検出部ＳＥ１には限定されない。例えば、基板ＳＵＢ１上にデータ処理回路が形成されていても良いし、ドライバチップＤＲＣ１内に形成されていても良い。また、上記データ処理回路がフレキシブル配線板ＦＷＢ１に形成されていても良いし、表示パネルＰＮＬ１とは離れた場所に形成され、フレキシブル配線板ＦＷＢ１に接続されていても良い。

また、検出期間ＦＬｔＡ〜検出期間ＦＬｔＤまでの間に、タッチが検出された検出電極Ｒｘがない場合、外部回路に座標データは出力されない。あるいは、上記したデータ処理回路が、タッチが検出された検出電極Ｒｘがない事を意味する信号を外部回路に出力しても良い。

表示装置ＤＳＰ１は、タッチが検出された検出電極Ｒｘの有無によらず、図１１に示す検出期間ＦＬｔＡ〜検出期間ＦＬｔＤまでのタッチ検出動作のサイクルを繰り返し実施する。これにより、タッチの有無を継続的に監視することができる。

本実施の形態のように、一つまたは複数個ずつの検出電極Ｒｘで構成される検出単位を順次選択し、順番にタッチ検出動作を実施する方式（以下、検出単位選択方式と記載する。）の場合、検出部ＳＥ１に接続される検出信号線ＤＳＬの本数を低減させることができる。例えば、図１２に示す例では、１６個の検出電極Ｒｘの全てに対して同じタイミングでタッチ検出動作を実施する場合、検出信号線ＤＳＬの数は１６本必要になる。しかし、図１２に示すように４個ずつの検出電極Ｒｘで構成される検出単位ＲｘＡ、ＲｘＢ、ＲｘＣおよび検出単位ＲｘＤを順に選択すれば、検出信号線ＤＳＬの数は４本で良い。なお、図１２に示す例では、検出部ＳＥ１には、４本の検出信号線ＤＳＬを含む８本の配線が接続されている。この理由は後述する。

上記したように、検出単位選択方式を適用した場合、複数の検出電極Ｒｘと、検出部ＳＥ１との間に、スイッチ回路部ＳＷＧを介在させることで、タッチ検出動作を実施する回路を順次選択できる。このため、図９に示す検出部ＳＥ１の検出器ＤＥＴに接続される検出信号線ＤＳＬは、その本数を低減できる。ところが、本願発明者の検討によれば、スイッチ回路部ＳＷＧのレイアウトによっては、新たな課題が生じることが判った。すなわち、図３０に検討例として示す表示装置ＤＳＲ２のように、スイッチ回路部ＳＷＧがドライバチップＤＲＣ２に形成されている場合、ドライバチップＤＲＣ２のスイッチ回路部ＳＷＧと検出部ＳＥ１とを電気的に接続する検出信号線ＤＳＬ１の本数は少なくできる。しかし、ドライバチップＤＲＣ２のスイッチ回路部ＳＷＧと複数の検出電極Ｒｘを電気的に接続する検出信号線ＤＳＬ２の数は、検出電極Ｒｘと同じ個数が必要になる。

この場合、複数の検出信号線ＤＳＬ２のそれぞれが互いに分離された状態でドライバチップＤＲＣ２に接続されている必要があるので、ドライバチップＤＲＣ２の端子数が多くなる。そして、ドライバチップＤＲＣ２の端子数が増加することは、ドライバチップＤＲＣ２の大型化、あるいはドライバチップＤＲＣ２の構造の複雑化の原因になる。また、ドライバチップＤＲＣ２の大型化、あるいはドライバチップＤＲＣ２の構造の複雑化は、ドライバチップＤＲＣ２の製造効率が低下する原因になる。

そこで、本実施の形態の表示装置ＤＳＰ１では、図１２に示すように、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを含むスイッチ回路部ＳＷＧは、ドライバチップＤＲＣ１の外部に配置されている。言い換えれば、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを含むスイッチ回路部ＳＷＧは、ドライバチップＤＲＣ１を介さずに、検出電極Ｒｘと電気的に接続されている。図１２に示す例では、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのそれぞれは、ドレイン電極ＤＴ（図１３参照）に接続されたコモン線ＣＭＬを介して検出電極Ｒｘと電気的に接続されている。コモン線ＣＭＬは、検出電極Ｒｘとの接続部分からスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのそれぞれとの接続部分に向かって、Ｙ軸方向に沿って延びている。また、スイッチ素子ＳＷｐ、ＳＷｎは、ゲート電極ＧＥ（図１３参照）がオンおよびオフの制御する制御配線（制御信号線ＣＳｐＬまたは制御信号線ＣＳｎＬ）に接続され、ソース電極ＳＴ（図１３参照）が検出回路ＤＣＰ１（図３参照）に繋がったソース配線（駆動信号線ＴＳｐＬまたはガード信号線ＴＳｎＬ）と接続されている。

表示装置ＤＳＰ１のように、スイッチ回路部ＳＷＧがドライバチップＤＲＣ１の外部に配置されている場合、図３０に示す表示装置ＤＳＲ２と比較して、ドライバチップＤＲＣ１（図３０ではドライバチップＤＲＣ２）に接続される配線の数を低減できる。つまり、図１２に示す表示装置ＤＳＰ１は、図３０に示すドライバチップＤＲＣ２より端子数が少なくて良い。このため、ドライバチップＤＲＣ１の大型化を抑制できる。あるいは、ドライバチップＤＲＣ１の構造を単純化できる。ドライバチップＤＲＣ１の構造を単純化することにより、ドライバチップＤＲＣ１の汎用性が向上する。また、ドライバチップＤＲＣ１の大型化を抑制することやドライバチップＤＲＣ１の構造を単純化することで、ドライバチップＤＲＣ１の製造効率を向上させることができる。

また、ドライバチップＤＲＣ１の周辺は種々の配線が集中的に配置されているので、図３０に示すようにスイッチ回路部ＳＷＧがドライバチップＤＲＣ２と接続されている場合、検出信号線ＤＳＬ２のレイアウト上の制約が大きい。しかし、本実施の形態のように、スイッチ回路部ＳＷＧがドライバチップＤＲＣ１を介さずに検出部ＳＥ１と接続されている場合、ドライバチップＤＲＣ１の周辺を避ける位置に、複数の検出信号線ＤＳＬを配置できる。この場合、検出信号線ＤＳＬの配線レイアウトの設計上の自由度が向上する。あるいは、複数の検出信号線ＤＳＬを配置する場合、隣り合う検出信号線ＤＳＬの間のピッチを小さくし易い。

次に、図１１、図１２および図１２の部分拡大図である図１３および図１４を参照して、図１２に示す各回路部品のレイアウト、および図１１に示す各期間における図１２に示す回路の動作について詳細に説明する。図１３は、図１２に示すスイッチ素子の一例を示す回路図である。図１４は、図１２に示すスイッチ回路部の一部分を拡大して示す平面図である。

上記したように、図１２に示すスイッチ回路部ＳＷＧは、図１１に示す検出期間ＦＬｔと表示期間ＦＬｄとの切り替えのタイミングでオンオフ動作するスイッチ素子ＳＷｄ、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを有している。検出期間ＦＬｔと表示期間ＦＬｄとの切り替えは、図１２に示す制御回路部ＣＴＣから出力される制御信号に基づいて、スイッチ回路部ＳＷＧが有する各スイッチ素子がオンオフ動作することにより実施される。図１２では、スイッチ素子のオンオフ状態を視認しやすいように、各スイッチ素子を一般的なスイッチの回路記号で示している。スイッチ素子ＳＷｄ、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのそれぞれは、図１３に示すようにトランジスタ素子Ｔｒであって、例えば、ゲート電極ＧＥを有する電解トランジスタである。

既に説明した図３に示すように、表示装置ＤＳＰ１のスイッチ回路部ＳＷＧは、基板ＳＵＢ１上の領域のうち、非表示領域ＮＤＡであって、かつ、ドライバチップＤＲＣ１の外部の領域に配置されている。このため、図１２に示すスイッチ回路部ＳＷＧに含まれるスイッチ素子ＳＷｄ、スイッチ素子ＳＷｐ、およびスイッチ素子ＳＷｎのそれぞれは、例えば、図４を用いて説明した画素スイッチ素子ＰＳＷと同様に、薄膜トランジスタ（ＴＦＴ）である。各スイッチ素子を構成するトランジスタ素子Ｔｒ（図１３参照）は、トップゲート型ＴＦＴおよびボトムゲート型ＴＦＴのいずれであってもよい。また、トランジスタ素子の半導体層は、例えば、多結晶シリコン（ポリシリコン）からなるが、アモルファスシリコンからなるものでもよい。

また、図１３に示すように複数のトランジスタ素子Ｔｒのそれぞれは、ソース電極ＳＴおよびドレイン電極ＤＴを有している。スイッチ素子ＳＷｄのソース電極ＳＴに接続され、表示期間ＦＬｄ（図１１参照）において、共通電極ＣＥとしての検出電極Ｒｘに対して駆動電位を供給するコモン電位供給線ＶＣＤＬは、表示用の駆動電位供給用のソース配線と読み替えることができる。また、スイッチ素子ＳＷｐのソース電極ＳＴに接続され、検出期間ＦＬｔ（図１１参照）において、検出電極Ｒｘからの検出信号を伝送する検出信号線ＤＳＬは、検出信号伝送用のソース配線と読み替えることができる。なお、後述するように、検出信号線ＤＳＬは、検出期間ＦＬｔにおいて、選択された検出電極Ｒｘに対して検出部ＳＥ１（図１２参照）から出力される駆動信号ＤＳｐを供給する駆動信号線ＴＳｐＬと同じ配線が兼用される。このため、駆動信号線ＴＳｐＬは駆動信号伝送用のソース配線と読み替えることができる。また、スイッチ素子ＳＷｎのソース端子ＳＴに接続され、検出期間ＦＬｔ（図１１参照）において、非選択の検出電極Ｒｘに対して検出部ＳＥ１から出力されるガード信号ＤＳｎ（詳細は後述）を供給するガード信号線ＴＳｎＬは、ガード信号伝送用のソース配線と読み替えることができる。

図１２に示すスイッチ回路部ＳＷＧに含まれるスイッチ素子ＳＷｄは、図１１に示す表示期間ＦＬｄにおいて、複数の検出電極Ｒｘのそれぞれと、図３に示す共通電極駆動回路ＣＤとを電気的に接続する。詳しくは、図１４に示すように、スイッチ素子ＳＷｄの一方の端子（図１３に示すドレイン電極ＤＴ）は、検出電極Ｒｘに電気的に接続されている。さらに詳しくは、スイッチ素子ＳＷｄの一方の端子は、コモン線ＣＭＬを介して検出電極Ｒｘに電気的に接続されている。また、スイッチ素子ＳＷｄの他方の端子（図１３に示すソース電極ＳＴ）は、共通電極駆動回路ＣＤに電気的に接続されている。詳しくは、図１４に示すように、スイッチ素子ＳＷｄの他方の端子は、表示期間ＦＬｄ（図１１参照）中に、共通電極ＣＥ（図１２参照）として動作する複数の検出電極Ｒｘに対して共通の電位（言い換えれば、共通の駆動電位）を供給する配線経路であるコモン電位供給線ＶＣＤＬを介して共通電極駆動回路ＣＤに電気的に接続されている。スイッチ素子ＳＷｄがオンされている場合、検出電極Ｒｘと共通電極駆動回路ＣＤとが電気的に接続され、スイッチ素子ＳＷｄがオフされている場合、検出電極Ｒｘと共通電極駆動回路ＣＤとは電気的に分離される。本実施の形態では、表示期間ＦＬｄにおいて、スイッチ素子ＳＷｄがオンされ、検出期間ＦＬｔにおいて、スイッチ素子ＳＷｄがオフされる。

スイッチ素子ＳＷｄのオンオフ動作は、上記したように、図１２に示す制御回路部ＣＴＣにより制御される。詳しくは、制御回路部ＣＴＣは、スイッチ素子ＳＷｄのオンオフ動作を制御する信号の伝送経路である制御信号線ＣＳｄＬを介してスイッチ素子ＳＷｄのゲート電極ＧＥ（図１３参照）と電気的に接続されている。制御回路部ＣＴＣは、複数のスイッチ素子ＳＷｄのそれぞれが有するゲート電極ＧＥに対して、図１１に例示される制御信号ＣＳｄを出力する。図１１に示す例では、制御回路部ＣＴＣ（図１２参照）は、表示期間ＦＬｄにおいて相対的に高い電位（ハイレベル電位）の制御信号ＣＳｄを供給する。これにより、スイッチ素子ＳＷｄはオンされる。また、制御回路部ＣＴＣは、検出期間ＦＬｔにおいて相対的に低い電位（ロウレベル電位）の制御信号ＣＳｄを供給する。これにより、スイッチ素子ＳＷｄはオフされる。なお、制御信号ＣＳｄのレベル（電位レベル）と、スイッチ素子ＳＷｄのオンオフ状態との関係は一例であって、上記の例の反対の関係であっても良い。

表示期間ＦＬｄには、共通電極ＣＥ（図１２参照）としての複数の検出電極Ｒｘ（図１２参照）には、例えばすべての電極に同じ電位が供給される。このため、図１２および図１４に示す複数のスイッチ素子ＳＷｄのそれぞれは、表示期間ＦＬｄ（図１１参照）において一斉にオンになる。また、スイッチ素子ＳＷｄのそれぞれは、検出期間ＦＬｔ（図１１参照）において一斉にオフになる。

なお、本実施の形態の例では、図１２に示すように複数のスイッチ素子ＳＷｄはスイッチ回路部ＳＷＧに含まれている。しかし、変形例として後述するように、複数のスイッチ素子ＳＷｄがスイッチ回路部ＳＷＧに含まれず、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎと離れた位置に形成されていても良い。また、図１２に示す例では、複数のスイッチ素子ＳＷｄ、複数のスイッチ素子ＳＷｐ、および複数のスイッチ素子ＳＷｎの群をまとめてスイッチ回路部ＳＷＧとしている。しかし、スイッチ回路部ＳＷＧの定義には種々の変形例がある。例えば、複数のスイッチ素子ＳＷｐの群からなる第１スイッチ回路部、複数のスイッチ素子ＳＷｎの群からなる第２スイッチ回路部、および複数のスイッチ素子ＳＷｄの群からなる第３スイッチ回路部として定義しても良い。また、実施の形態２として後述するように、同じ検出単位に属する検出電極Ｒｘに接続されるスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのセットを一つのスイッチ回路部として定義しても良い。

次に、図１２に示すスイッチ回路部ＳＷＧに含まれるスイッチ素子ＳＷｐは、図１１に示す表示期間ＦＬｄから検出期間ＦＬｔにおいて、タッチ検出を行う対象として選択される検出単位に属する検出電極Ｒｘと、検出部ＳＥ１とを電気的に接続する。図１２では、一例として、検出単位ＲｘＢが選択されている状態を示しているので、図１１に示す検出期間ＦＬｔＢにおいて、検出単位ＲｘＢに属する構成電極Ｒｘ１Ｂ、構成電極Ｒｘ２Ｂ、構成電極Ｒｘ３Ｂ、および構成電極Ｒｘ４Ｂのそれぞれが、スイッチ素子ＳＷｐＢ（図１４参照）および検出信号線ＤＳＬを介して、検出部ＳＥ１に電気的に接続される。

本実施の形態では、上記したように自己容量方式によりタッチ検出を行う。このため、スイッチ素子ＳＷｐのソース電極ＳＴ（図１３参照）と検出部ＳＥ１とを接続する配線は、図１１に示す駆動信号ＤＳｐを供給するタッチ検出用の駆動信号線（ソース配線）ＴＳｐＬであり、かつ、検出電極Ｒｘからの出力信号を検出器ＤＥＴ（図９参照）に伝送する検出信号線ＤＳＬでもある。図１１に示す駆動信号ＤＳｐは、図１０に示す交流矩形波Ｓｇに相当するパルス電位であって、参照信号Ｖｒｅｆの電位に対して、電圧Ｖｄｒに相当する電位差を有するパルス電位が繰り返し印加される信号である。

また、上記したように、本実施の形態では、複数の検出電極Ｒｘのうち、選択された検出単位に対して順にタッチ検出を行う。このため、タッチ検出の対象として選択されない、非選択の検出電極Ｒｘは、検出期間ＦＬｔ（図１１参照）において検出信号線ＤＳＬと電気的に分離される。すなわち、図１１に示す複数の検出期間ＦＬｔのうちの一つにおいて、非選択の検出単位に属する構成電極に接続されるスイッチ素子ＳＷｐは、オフになっている。図１２では、一例として、検出単位ＲｘＢが選択されている。このため、図１４に示す複数のスイッチ素子ＳＷｐのうち、スイッチ素子ＳＷｐＡ、ＳＷｐＣ、およびスイッチ素子ＳＷｐＤのそれぞれはオフされている。言い換えれば、図１２に示す構成電極Ｒｘ１Ａ〜構成電極Ｒｘ４Ａ、構成電極Ｒｘ１Ｃ〜構成電極Ｒｘ４Ｃ、および構成電極Ｒｘ１Ｄ〜構成電極Ｒｘ４Ｄのそれぞれは、検出信号線ＤＳＬと電気的に分離されている。

上記のように複数の検出電極Ｒｘのうちの一部を選択的に検出信号線ＤＳＬに接続するシステムは、以下の構成により実現される。すなわち、図１４に示すように、スイッチ素子ＳＷｐの一方の端子（図１３に示すドレイン電極ＤＴ）は、検出電極Ｒｘに電気的に接続されている。詳しくは、複数のスイッチ素子ＳＷｐのそれぞれが有する一方の端子は、コモン線ＣＭＬを介して、検出単位ＲｘＡ〜検出単位ＲｘＤのうちのいずれかに属する検出電極Ｒｘにそれぞれ接続されている。また、スイッチ素子ＳＷｐの他方の端子（図１３に示すソース電極ＳＴ）は、検出部ＳＥ１に電気的に接続されている。詳しくは、図１４に示すように、スイッチ素子ＳＷｐＡ、スイッチ素子ＳＷｐＢ、スイッチ素子ＳＷｐＣ、およびスイッチ素子ＳＷｐＤのそれぞれが有する他方の端子は、一本の検出信号線ＤＳＬを介して検出部ＳＥ１と電気的に接続されている。

また、スイッチ素子ＳＷｐＡ、スイッチ素子ＳＷｐＢ、スイッチ素子ＳＷｐＣ、およびスイッチ素子ＳＷｐＤのそれぞれのゲート電極ＧＥ（図１３参照）には、互いに分離された制御信号線ＣＳｐＬが接続されている。制御信号線ＣＳｐＬは、トランジスタ素子Ｔｒ（図１３参照）のゲート電極ＧＥ（図１３参照）に接続され、スイッチ素子ＳＷｐのオンオフ動作を制御するゲート線（ゲート配線とも呼ぶ）である。スイッチ素子ＳＷｐＡ、スイッチ素子ＳＷｐＢ、スイッチ素子ＳＷｐＣ、およびスイッチ素子ＳＷｐＤのそれぞれは、制御信号線ＣＳｐＬを介してシフトレジスタ回路ＳＲに接続されている。

スイッチ素子ＳＷｐのオンオフ動作は、シフトレジスタ回路ＳＲにより制御される。シフトレジスタ回路ＳＲは、単位レジスタであるシフトレジスタ回路ＳＲＡ、ＳＲＢ、ＳＲＣ、およびシフトレジスタ回路ＳＲＤを含んでいる。シフトレジスタ回路ＳＲは、複数のスイッチ素子ＳＷｐを構成する複数のトランジスタ素子Ｔｒ（図１３参照）が有するゲート電極ＧＥ（図１３参照）に対し、制御信号線ＣＳｐＬを介してトランジスタ素子Ｔｒをオンするためのゲート電圧としての制御信号ＣＳｐＡ、ＣＳｐＢ、ＣＳｐＣ、または制御信号ＣＳｐＤ（図１１参照）を出力する。詳しくは、シフトレジスタ回路ＳＲは、制御回路部ＣＴＣからのスタートパルス信号ＣＳｓｔまたはクロック信号ＣＳｃｌに基づいて、ゲート電圧である制御信号ＣＳｐＡ、ＣＳｐＢ、ＣＳｐＣ、または制御信号ＣＳｐＤをスイッチ素子であるトランジスタ素子Ｔｒのゲート電極ＧＥに供給する。

図１１に示す例では、シフトレジスタ回路ＳＲＡ（図１４参照）は、検出期間ＦＬｔＡにおいて、スイッチ素子ＳＷｐＡに対して相対的に高い電位（ハイレベル電位）である制御信号ＣＳｐＡを出力する。スイッチ素子ＳＷｐＡはオンされる。また、制御回路部ＣＴＣは、表示期間ＦＬｄにおいて相対的に低い電位（ロウレベル電位）の制御信号ＣＳｐＡを供給する。これにより、スイッチ素子ＳＷｐＡはオフされる。

次に、シフトレジスタ回路ＳＲＢ（図１４参照）は、検出期間ＦＬｔＢにおいて、スイッチ素子ＳＷｐＢに対して相対的に高い電位（ハイレベル電位）である制御信号ＣＳｐＢを出力する。スイッチ素子ＳＷｐＢはオンされる。また、制御回路部ＣＴＣは、表示期間ＦＬｄにおいて相対的に低い電位（ロウレベル電位）の制御信号ＣＳｐＢを供給する。これにより、スイッチ素子ＳＷｐＢはオフされる。

また、繰り返しの説明は省略するが、検出期間ＦＬｔＣにおいて、シフトレジスタ回路ＳＲＣは、制御信号ＣＳｐＣを出力することによりスイッチ素子ＳＷｐＣのオンオフ動作を制御し、検出期間ＦＬｔＤにおいて、シフトレジスタ回路ＳＲＤは、制御信号ＣＳｐＤを出力することによりスイッチ素子ＳＷｐＤのオンオフ動作を制御する。なお、制御信号ＣＳｐＡ、ＣＳｐＢ、ＣＳｐＣ、およびＣＳｐＤのレベル（電位レベル）と、スイッチ素子ＳＷｐＡ、スイッチ素子ＳＷｐＢ、スイッチ素子ＳＷｐＣ、およびスイッチ素子ＳＷｐＤのオンオフ状態との関係は一例であって、上記の例の反対の関係であっても良い。

図１３に示すシフトレジスタ回路ＳＲは、スイッチ素子ＳＷｐおよび後述するスイッチ素子ＳＷｎのオンオフ動作を制御する制御回路である。シフトレジスタ回路ＳＲ自身の動作のタイミングを制御する制御信号として、例えば図１２に示すように、スタートパルス信号ＣＳｓｔやクロック信号ＣＳｃｌなどの制御信号が、制御回路部ＣＴＣからシフトレジスタ回路ＳＲに出力されても良い。

上記の通り、本実施の形態では、時分割された複数の検出期間ＦＬｔにおいて、シフトレジスタ回路ＳＲが、スイッチ素子ＳＷｐＡ、スイッチ素子ＳＷｐＢ、スイッチ素子ＳＷｐＣ、およびスイッチ素子ＳＷｐＤを順次オンさせる。この場合、複数のスイッチ素子ＳＷｐのうち、選択されたスイッチ素子ＳＷｐがオンしている時に、非選択のスイッチ素子ＳＷｐはオフしている。言い換えれば、全てのスイッチ素子ＳＷｐが一斉にオン状態またはオフ状態にはなっていない。ただし、上記図９および図１０を用いて説明したように、リセット動作により、図９に示す検出器ＤＥＴの出力としての電圧Ｖｄｅｔをリセットさせるリセット動作の期間中に、図９に示すスイッチＳＷ１およびスイッチＳＷ２の両方がオフされているタイミングでは、図１３に示す複数のスイッチ素子ＳＷｐが一斉にオフになっていても良い。図１１では図示を省略したが、リセット動作は、例えば表示期間ＦＬｄから検出期間ＦＬｔに変わった後、あるいは検出期間ＦＬｔから表示期間ＦＬｄに変わった後に実施される。または、リセット動作は、例えば表示期間ＦＬｄから検出期間ＦＬｔに変わった後、および検出期間ＦＬｔから表示期間ＦＬｄに変わった後に実施されても良い。

また、本実施の形態のスイッチ回路部ＳＷＧには、スイッチ素子ＳＷｐとは別に、複数のスイッチ素子ＳＷｎが含まれる。図示は省略するが、本実施の形態に対する変形例としては、図１２に示す複数のスイッチ素子ＳＷｎのそれぞれが設けられていなくても良い。この場合、スイッチ素子ＳＷｎに接続されるガード信号線ＴＳｎＬも不要になるので、検出部ＳＥ１に接続される配線の数は、図１２に示す表示装置ＤＳＰ１と比較してさらに低減される。

ただし、図１１に示す検出期間ＦＬｔにおいて、非選択の検出電極Ｒｘ（図１２参照）の影響によるノイズを低減する観点からは、スイッチ素子ＳＷｎが設けられていることが好ましい。以下、その理由を説明する。

本実施の形態のように、既に説明した検出単位選択方式を適用する場合、選択された検出電極Ｒｘに駆動電位が供給されると、選択されなかった検出電極Ｒｘと選択された検出電極Ｒｘとの間に電位差が生じ、寄生容量が発生する場合がある。例えば、選択された検出電極Ｒｘに対して駆動信号ＤＳｐ（図１１参照）を入力した場合に、非選択の検出電極Ｒｘは、駆動信号ＤＳｐの影響を受ける。非選択の検出電極Ｒｘに接続されるスイッチ素子ＳＷｐをオフすることにより、非選択の検出電極Ｒｘがフローティング状態になっていれば、上記寄生容量の影響を低減できる。しかし、非選択の検出電極Ｒｘに対して、駆動信号ＤＳｐと同じ波形の信号を入力すれば、寄生容量の影響をさらに低減できる。

そこで、本実施の形態では、図１２に示す複数のスイッチ素子ＳＷｎを利用して、非選択の検出電極Ｒｘに対して、駆動信号ＤＳｐと同じ波形のガード信号ＤＳｎ（図１１参照）を供給する。詳しくは、スイッチ素子ＳＷｎは、図１１に示す表示期間ＦＬｄから検出期間ＦＬｔにおいてオンされ、タッチ検出がされない検出電極Ｒｘと、検出部ＳＥ１とを電気的に接続する。図１２では、一例として、検出単位ＲｘＢが選択されている状態を示している。このため、検出期間ＦＬｔＢ（図１１参照）において、構成電極Ｒｘ１Ａ〜構成電極Ｒｘ４Ａ、構成電極Ｒｘ１Ｃ〜構成電極Ｒｘ４Ｃ、および構成電極Ｒｘ１Ｄ〜構成電極Ｒｘ４Ｄのそれぞれが、図１４に示すスイッチ素子ＳＷｎＡ、スイッチ素子ＳＷｎＣ、およびスイッチ素子ＳＷｎＤを介して、検出部ＳＥ１に電気的に接続される。複数のスイッチ素子ＳＷｎのそれぞれは、非選択の検出電極Ｒｘに対して、ガード信号線ＴＳｎＬを介して検出部ＳＥ１に接続される。

一方、検出単位ＲｘＢに属する構成電極Ｒｘ１Ｂ〜構成電極Ｒｘ４Ｂのそれぞれが接続されるスイッチ素子ＳＷｎＢ（図１４参照）は、オフされている。このため、構成電極Ｒｘ１Ｂ〜構成電極Ｒｘ４Ｂのそれぞれは、ガード信号線ＴＳｎＬと電気的に分離されている。

このように、スイッチ素子ＳＷｎは、対応するスイッチ素子ＳＷｐと反対のオンオフ状態になるように動作する。例えばスイッチ素子ＳＷｐＡ（第１スイッチ素子）がオン状態になっている場合、およびスイッチ素子ＳＷｎＡ（第２スイッチ素子）はオフ状態になっている。この場合、スイッチ素子ＳＷｐＢ、スイッチ素子ＳＷｐＣ、およびスイッチ素子ＳＷｐＤはオフ状態になっているので、スイッチ素子ＳＷｎＢ、スイッチ素子ＳＷｎＣ、およびスイッチ素子ＳＷｎＤはオン状態になっている。また、スイッチ素子ＳＷｐＡおよびスイッチ素子ＳＷｎＡは共通の構成電極Ｒｘ１Ａに接続されている。さらに、図１２に示すように、構成電極Ｒｘ２Ａに接続されたスイッチ素子ＳＷｐＡ（第３スイッチ素子；図１４参照）および構成電極Ｒｘ１Ａに接続されたスイッチ素子ＳＷｐＡ（図１４参照）のゲート電極は、共通の制御配線ＣＳｐＬに接続されている。

図１１に示す検出期間ＦＬｔにおいて、非選択の検出電極Ｒｘとガード信号線ＴＳｎＬとを選択的に接続し、ガード信号ＤＳｎを供給する動作は、以下の構成により実現される。すなわち、図１４に示すように、スイッチ素子ＳＷｎの一方の端子（図１３に示すドレイン電極ＤＴ）は、検出電極Ｒｘに電気的に接続されている。詳しくは、複数のスイッチ素子ＳＷｎのそれぞれが有する一方の端子は、コモン線ＣＭＬを介して、検出単位ＲｘＡ〜検出単位ＲｘＤのうちのいずれかに属する検出電極Ｒｘにそれぞれ接続されている。また、スイッチ素子ＳＷｎの他方の端子（図１３に示すソース電極ＳＴ）は、検出部ＳＥ１に電気的に接続されている。詳しくは、図１４に示すように、スイッチ素子ＳＷｎＡ、スイッチ素子ＳＷｎＢ、スイッチ素子ＳＷｎＣ、およびスイッチ素子ＳＷｎＤのそれぞれが有する他方の端子は、一本のガード信号線ＴＳｎＬを介して検出部ＳＥ１と電気的に接続されている。

また、スイッチ素子ＳＷｎＡ、スイッチ素子ＳＷｎＢ、スイッチ素子ＳＷｎＣ、およびスイッチ素子ＳＷｎＤのそれぞれのゲート電極ＧＥ（図１３参照）には、互いに分離された制御信号線ＣＳｎＬが接続されている。制御信号線ＣＳｎＬは、トランジスタ素子Ｔｒ（図１３参照）のゲート電極ＧＥ（図１３参照）に接続され、スイッチ素子ＳＷｎのオンオフ動作を制御するゲート線（ゲート配線とも呼ぶ）である。スイッチ素子ＳＷｎＡ、スイッチ素子ＳＷｎＢ、スイッチ素子ＳＷｎＣ、およびスイッチ素子ＳＷｎＤのそれぞれは、制御信号線ＣＳｎＬを介してシフトレジスタ回路ＳＲに接続されている。

スイッチ素子ＳＷｎのオンオフ動作は、シフトレジスタ回路ＳＲにより制御される。詳しくは、シフトレジスタ回路ＳＲは、複数のスイッチ素子ＳＷｎのそれぞれが有するゲート電極ＧＥ（図１３参照）に対し、制御信号線ＣＳｎＬを介して図１１に例示される制御信号ＣＳｎＡ、ＣＳｎＢ、ＣＳｎＣ、またはＣＳｎＤを出力する。図１１に示す例では、シフトレジスタ回路ＳＲＢ、ＳＲＣ、ＳＲＤ（図１４参照）は、検出期間ＦＬｔＡにおいて、スイッチ素子ＳＷｎＢ、ＳＷｎＣ、ＳＷｎＤに対して相対的に高い電位（ハイレベル電位）である制御信号ＣＳｎＢ、ＣＳｎＣ、および制御信号ＣＳｎＤを出力する。これにより、非選択の検出電極Ｒｘに接続されるスイッチ素子ＳＷｎＢ、スイッチ素子ＳＷｎＣ，およびスイッチ素子ＳＷｎＤのそれぞれはオンされる。また、シフトレジスタ回路ＳＲＡは、表示期間ＦＬｄにおいて相対的に低い電位（ロウレベル電位）の制御信号ＣＳｎＡを供給する。これにより、スイッチ素子ＳＷｎＡはオフされる。言い換えれば、シフトレジスタ回路ＳＲＡは、同じ検出単位ＲｘＡ（図１２参照）に属するスイッチ素子ＳＷｐＡおよびスイッチ素子ＳＷｎＡを含む第１スイッチ回路を制御する。

次に、シフトレジスタ回路ＳＲＡ、ＳＲＣ、ＳＲＤ（図１４参照）は、検出期間ＦＬｔＢにおいて、スイッチ素子ＳＷｎＡ、ＳＷｎＣ、ＳＷｎＤに対して相対的に高い電位（ハイレベル電位）である制御信号ＣＳｎＡ、ＣＳｎＣ、および制御信号ＣＳｎＤを出力する。これにより、非選択の検出電極Ｒｘに接続されるスイッチ素子ＳＷｎＡ、スイッチ素子ＳＷｎＣ、およびスイッチ素子ＳＷｎＤのそれぞれはオンされる。また、シフトレジスタ回路ＳＲＢは、表示期間ＦＬｄにおいて相対的に低い電位（ロウレベル電位）の制御信号ＣＳｐＢを供給する。これにより、スイッチ素子ＳＷｐＢはオフされる。言い換えれば、シフトレジスタ回路ＳＲＢは、同じ検出単位ＲｘＢ（図１２参照）に属するスイッチ素子ＳＷｐＢおよびスイッチ素子ＳＷｎＢを含む第２スイッチ回路を制御する。

検出期間ＦＬｔＣおよびＦＬｔＤについても実質的に同様であるので繰り返しの説明は省略する。なお、制御信号ＣＳｐＡ、ＣＳｐＢ、ＣＳｐＣ、およびＣＳｐＤのレベル（電位レベル）と、スイッチ素子ＳＷｐＡ、スイッチ素子ＳＷｐＢ、スイッチ素子ＳＷｐＣ、およびスイッチ素子ＳＷｐＤのオンオフ状態との関係は一例であって、上記の例の反対の関係であっても良い。

本実施の形態では、シフトレジスタ回路ＳＲＡ、ＳＲＢ、ＳＲＣ、およびシフトレジスタ回路ＳＲＤのそれぞれには、制御信号線ＣＳｐＬと制御信号線ＣＳｎＬとが接続されている。複数のシフトレジスタ回路ＳＲのそれぞれは、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬのうちの一方にパルス電位であるオン信号（例えばハイレベル電位）を出力し、他方にオフ信号（例えばローレベル電位）を出力する。例えば、シフトレジスタ回路ＳＲが、ＣＭＯＳ（Complementary metal-oxide-semiconductor）型のトランジスタ素子である場合、ｐチャネル型のＭＯＳＦＥＴとｎチャネル型のＭＯＳＦＥＴとが論理反転回路を構成する。この場合、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬに対して、互いに反対の動作をさせる信号を同期された状態で出力することができる。あるいは、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬのうちの一方に論理反転回路を接続しても良い。

また、本実施の形態では、図１２に示すように、シフトレジスタ回路ＳＲは、Ｘ軸方向に沿った方向において、複数の信号用接続配線ＳＣＬ（図１参照）の配置領域である領域ＳＬＲ１および領域ＳＬＲ２の間に配置されている。また、シフトレジスタ回路ＳＲは、Ｙ軸方向に沿った方向において、スイッチ回路部ＳＷＧとドライバチップＤＲＣ１の間に配置されている。図１に示す複数の信号用接続配線ＳＣＬのそれぞれは、ドライバチップＤＲＣ１と表示領域ＤＡ内の信号線ＳＬとを電気的に接続する。Ｘ軸方向において、ドライバチップＤＲＣ１の幅は表示領域ＤＡの幅より小さい。このため、複数の信号用接続配線ＳＣＬは、ドライバチップＤＲＣ１との接続部分から表示領域ＤＡに向かって放射状に延びる。また、複数の信号用接続配線ＳＣＬの経路距離のバラつきを低減する観点からは、複数の信号用接続配線ＳＣＬとドライバチップＤＲＣ１との接続部分は複数箇所に集約することが好ましい。例えば図１２に示すように、領域ＳＬＲ１および領域ＳＬＲ２のそれぞれに複数の信号用接続配線ＳＣＬ（図１参照）を配置した場合には、Ｘ軸方向におけるドライバチップＤＲＣ１の中心付近に複数の信号用接続配線ＳＣＬを接続する場合と比較して、複数の信号用接続配線ＳＣＬの経路距離のバラつきを低減できる。このように、複数の信号用接続配線ＳＣＬの経路距離の等長化を考慮すると、領域ＳＬＲ１および領域ＳＬＲ２の間は、非表示領域ＮＤＡ（図３参照）における他の領域と比較して配線密度が低くなる。したがって、シフトレジスタ回路ＳＲを領域ＳＬＲ１および領域ＳＬＲ２の間に配置すれば、他の信号伝送経路に対するシフトレジスタ回路ＳＲからのノイズ影響を低減できる。

また、シフトレジスタ回路ＳＲに接続される制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬの経路距離を短くする観点からは、シフトレジスタ回路ＳＲとスイッチ回路部ＳＷＧとの距離が近い方が良い。また、上記したように、シフトレジスタ回路ＳＲに対してドライバチップＤＲＣ１の制御回路部ＣＴＣからスタートパルス信号ＣＳｓｔやクロック信号ＣＳｃｌを出力する場合には、シフトレジスタ回路ＳＲとドライバチップＤＲＣ１との距離が近い方が良い。本実施の形態のように、スイッチ回路部ＳＷＧとドライバチップＤＲＣ１の間にシフトレジスタ回路ＳＲが配置されている場合、例えば、フレキシブル配線板ＦＷＢ１上にシフトレジスタ回路ＳＲに配置されている変形例（図示は省略）と比較して、シフトレジスタ回路ＳＲに接続される配線の経路距離を短縮できる。

また、本実施の形態では、複数のスイッチ素子ＳＷｎのうち、非選択の検出電極Ｒｘに接続されているスイッチ素子ＳＷｎがオンしている時に、選択された検出電極Ｒｘに接続されたスイッチ素子ＳＷｎはオフしている。言い換えれば、全てのスイッチ素子ＳＷｎが一斉にオン状態またはオフ状態にはなっていない。ただし、上記図９および図１０を用いて説明したように、リセット動作により、図９に示す検出器ＤＥＴの出力としての電圧Ｖｄｅｔをリセットさせるリセット動作の期間中に、図９に示すスイッチＳＷ１およびスイッチＳＷ２の両方がオフされているタイミングでは、図１３に示す複数のスイッチ素子ＳＷｎが一斉にオフになっていても良い。

また、上記したように、図１１に示す表示期間ＦＬｄでは、図１２に示す複数の検出電極Ｒｘには、電気光学層を駆動するための共通の電位が供給される。この時、検出部ＳＥ１は検出電極Ｒｘから電気的に分離されていることが好ましい。したがって、表示期間ＦＬｄにおいては、図１２に示す複数のスイッチ素子ＳＷｎおよび複数のスイッチ素子ＳＷｐは、全てがオフされることが好ましい。

また、図１２に示すように、本実施の形態では、スイッチ回路部ＳＷＧにおいて、スイッチ素子ＳＷｐ、スイッチ素子ＳＷｎおよび各スイッチに接続される配線を以下のようにレイアウトすることにより、各配線の距離の短縮化を図っている。まず、図１２に示すようにスイッチ素子ＳＷｐとスイッチ素子ＳＷｎはＹ軸方向に沿って配列されている。スイッチ素子ＳＷｐには、検出単位ＲｘＡ〜検出単位ＲｘＤの数に対応した本数の制御信号線ＣＳｐＬを接続する必要がある。また、スイッチ素子ＳＷｎには、検出単位ＲｘＡ〜検出単位ＲｘＤの数に対応した本数の制御信号線ＣＳｎＬを接続する必要がある。図１２に示すように、スイッチ素子ＳＷｐとスイッチ素子ＳＷｎがＹ軸方向に沿って配列されている場合、スイッチ素子ＳＷｐとスイッチ素子ＳＷｎの間に、複数の制御信号線ＣＳｎＬを配置することができる。なお、図１２〜図１４では、スイッチ素子ＳＷｎがスイッチ素子ＳＷｐと検出電極Ｒｘ（言い換えれば図３に示す表示領域ＤＡ）との間に配置されている。ただし、スイッチ素子ＳＷｎとスイッチ素子ＳＷｐの位置関係は図１２〜図１４に示す実施態様の他、例えば、スイッチ素子ＳＷｐがスイッチ素子ＳＷｎと検出電極Ｒｘ（言い換えれば図３に示す表示領域ＤＡ）との間に配置されていても良い。この場合、スイッチ素子ＳＷｐとスイッチ素子ＳＷｎの間に、複数の制御信号線ＣＳｐＬを配置することができる。

また、図１４に示すように、複数のスイッチ素子ＳＷｐに含まれるスイッチ素子ＳＷｐＡ〜スイッチ素子ＳＷｐＤのそれぞれは、Ｙ軸方向に交差するＸ軸方向に沿って配列されている。同様に、複数のスイッチ素子ＳＷｎに含まれるスイッチ素子ＳＷｎＡ〜スイッチ素子ＳＷｎＤのそれぞれは、Ｙ軸方向に交差するＸ軸方向に沿って配列されている。このように、スイッチ素子ＳＷｐとスイッチ素子ＳＷｎとの配列方向と、スイッチ素子ＳＷｐＡ〜スイッチ素子ＳＷｐＤ（およびスイッチ素子ＳＷｎＡ〜スイッチ素子ＳＷｎＤ）の配列方向を交差させることにより、図１３に示すゲート電極ＧＥに引き込む配線のレイアウトが容易になる。

また、図１２に示すように、複数の制御信号線ＣＳｐＬおよび複数の制御信号線ＣＳｎＬのそれぞれは、Ｘ軸方向における一方側をＸ１側、他方側をＸ２側とした時に、Ｘ１側からＸ２側に向かって延在している。また、複数の制御信号線ＣＳｐＬおよび複数の制御信号線ＣＳｎＬのそれぞれは、Ｘ２側で終端している。詳しくは、複数の制御信号線ＣＳｐＬおよび複数の制御信号線ＣＳｎＬのそれぞれの端部は、Ｘ２側に設けられたスイッチ素子ＳＷｐまたはスイッチ素子ＳＷｎのゲート電極ＧＥ（図１３参照）に接続されている。また、図１３に示すように、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬのそれぞれは、Ｘ軸方向に沿って延びる主配線部ＣＳＬ１を有している。また、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬのそれぞれは、主配線部ＣＳＬ１とスイッチ素子である複数のトランジスタ素子Ｔｒのそれぞれのゲート電極ＧＥとを電気的に接続する副配線部（分岐配線部とも呼ぶ）ＣＳＬ２を有している。

また、図１２に示すように、複数のスイッチ素子ＳＷｄのそれぞれのオンオフ動作を制御する制御信号を伝送する制御信号線ＣＳｄＬは、Ｘ１側からＸ２側に向かって延在している。制御信号線ＣＳｄＬは、Ｘ２側で終端している。詳しくは、図１３に示すように、制御信号線ＣＳｄＬの端部は、Ｘ２側に設けられたスイッチ素子ＳＷｄのゲート電極ＧＥに接続されている。また、制御信号線ＣＳｄＬは、Ｘ軸方向に沿って延びる主配線部ＣＳＬ１を有している。また、制御信号線ＣＳｄＬは、主配線部ＣＳＬ１とスイッチ素子である複数のトランジスタ素子Ｔｒのそれぞれのゲート電極ＧＥとを電気的に接続する副配線部（分岐配線部とも呼ぶ）ＣＳＬ２を有している。

また、図１２に示すように、スイッチ素子ＳＷｐに駆動信号ＤＳｐ（図１１参照）を供給する駆動信号線ＴＳｐＬ、およびスイッチ素子ＳＷｎにガード信号ＤＳｎ（図１１参照）を供給するガード信号線ＴＳｎＬは、Ｘ２側からＸ１側に延在している。表示装置ＤＳＰ１が備える複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれは、Ｘ軸方向において片側に引き出されている。このように、ソース電極ＳＴ（図１３参照）に接続されるソース配線である、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬの延在方向と、ゲート電極ＧＥ（図１３参照）に接続されるゲート配線である制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬの延在方向が互いに反対の関係になっていれば、ソース配線およびゲート配線の配線経路を効率的に配置できる。言い換えれば、非表示領域ＮＤＡ（図３参照）における配線密度を低減させることができる。

また、検出部ＳＥ１は、Ｘ軸方向において、ドライバチップＤＲＣ１よりＸ２側に配置されている。つまり、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれは、Ｘ軸方向において検出部ＳＥ１に近いＸ２側に引き出されている。これにより、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬの配線経路距離を短くすることができる。

なお、上記したソース配線とゲート配線の引き込み経路には、種々の変形例がある。例えば図１５に示す表示装置ＤＳＰ２のように、ソース配線がＸ１側およびＸ２側の両方向に引き出されていても良い。図１５は、図１２に対する変形例である表示装置の回路構成例を模式的に示す平面図である。

図１５に示す表示装置ＤＳＰ２は、上記したソース配線およびゲート配線のスイッチ回路部ＳＷＧへの引き込み方法が図１２に示す表示装置ＤＳＰ１と相違する。すなわち、表示装置ＤＳＰ２が有する、複数の駆動信号線ＴＳｐＬのうちの一部、および複数のガード信号線ＴＳｎＬのうちの一部は、Ｘ２側からＸ１側に延在している。また、表示装置ＤＳＰ２が有する、複数の駆動信号線ＴＳｐＬのうちの他部、および複数のガード信号線ＴＳｎＬのうちの他部は、Ｘ１側からＸ２側に延在している。言い換えれば、表示装置ＤＳＰ２が備える複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれは、Ｘ軸方向において互いに対向する両側に引き出されている。更に言い換えれば、表示装置ＤＳＰ２が備える複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれは、Ｘ軸方向において複数のスイッチ素子ＳＷｐまたは複数のスイッチ素子ＳＷｎの配列の途中で終端している。

また、表示装置ＤＳＰ２が有する、複数の制御信号線ＣＳｐＬのうちの一部、および複数の制御信号線ＣＳｎＬのうちの一部は、Ｘ２側からＸ１側に延在している。また、表示装置ＤＳＰ２が有する、複数の制御信号線ＣＳｐＬのうちの他部、および複数の制御信号線ＣＳｎＬのうちの他部は、Ｘ１側からＸ２側に延在している。言い換えれば、表示装置ＤＳＰ２が備える複数の制御信号線ＣＳｐＬおよび複数の制御信号線ＣＳｎＬのそれぞれは、Ｘ軸方向において互いに対向する両側に引き出されている。更に言い換えれば、表示装置ＤＳＰ２が備える複数の制御信号線ＣＳｐＬおよび複数の制御信号線ＣＳｎＬのそれぞれは、Ｘ軸方向において複数のスイッチ素子ＳＷｐまたは複数のスイッチ素子ＳＷｎの配列の途中で終端している。

表示装置ＤＳＰ２のように、基板ＳＵＢ１の周縁部のうち、Ｘ１側およびＸ２側の両方からソース配線やゲート配線が引き込まれている場合、複数のソース配線やゲート配線は、主に基板ＳＵＢ１の周縁部に配置される。このため、ソース配線やゲート配線が、複数の信号用接続配線ＳＣＬ（図１参照）の配置領域である領域ＳＬＲ１および領域ＳＬＲ２と重なり難くなっている。これにより、信号用接続配線ＳＣＬとタッチ検出用の各配線との相互のノイズ影響を低減できる。

また、表示装置ＤＳＰ２のように、基板ＳＵＢ１の周縁部のうち、Ｘ１側およびＸ２側の両方から配線を引き込むようにレイアウトされている場合、配線経路距離が短くできる場合がある。例えば、表示装置ＤＳＰ２の場合、ゲート配線である制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬの配線経路距離は、図１２に示す表示装置ＤＳＰ１の例と比較して短くなっている。このように、配線経路距離が短くなれば、信号伝送経路における時定数が小さくなるので、信号伝送の信頼性が向上する。

ただし、図１５に示す複数の駆動信号線ＴＳｐＬの一部および複数のガード信号線ＴＳｎＬの一部のように、配線経路距離を十分に短くできない場合もある。ドライバチップＤＲＣ１はフレキシブル配線板ＦＷＢ１と電気的に接続され、フレキシブル配線板ＦＷＢ１からは、例えばクロック信号ＣＳｃｌなどの信号がドライバチップＤＲＣ１に対して供給される。このため、フレキシブル配線板ＦＷＢ１に検出部ＳＥ１を配置する場合には、Ｙ軸方向において、検出部ＳＥ１とドライバチップＤＲＣ１との位置が互いにずれるように配置することが好ましい。言い換えれば、フレキシブル配線板ＦＷＢ１上において、検出部ＳＥ１はＸ１側またはＸ２側のどちらかに寄せて配置することが好ましい。上記のように、フレキシブル配線板ＦＷＢ１上において、検出部ＳＥ１はＸ１側またはＸ２側のどちらかに寄せて配置されている場合、複数の駆動信号線ＴＳｐＬのうちの一部、および複数のガード信号線ＴＳｎＬのうちの一部は、ドライバチップＤＲＣ１の配置領域を迂回するようにレイアウトされる。この結果、迂回した配線の配線経路距離が長くなる。

また、図１５に示すように、ドライバチップＤＲＣ１を迂回した複数の駆動信号線ＴＳｐＬのうちの一部、および複数のガード信号線ＴＳｎＬのうちの一部の一部が、平面視において、クロック信号ＣＳｃｌの供給経路と交差している場合、交差している部分において、クロック信号ＣＳｃｌのノイズ影響を受けやすい。

逆に言えば、図１２に示す表示装置ＤＳＰ１の場合、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれが、ドライバチップＤＲＣ１とスイッチ回路部ＳＷＧの間の領域を通過してスイッチ回路部ＳＷＧに接続されているので、フレキシブル配線板ＦＷＢ１での配線経路距離は短くできる。また、図１２に示す表示装置ＤＳＰ１の場合、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれが、ドライバチップＤＲＣ１とスイッチ回路部ＳＷＧの間の領域を通過してスイッチ回路部ＳＷＧに接続されているので、ドライバチップＤＲＣ１に供給されるクロック信号ＣＳｃｌなどのノイズ影響を受け難くなっている。

また、表示装置ＤＳＰ１の場合、上記したように制御信号線ＣＳｐＬ，ＣＳｎＬ、ＣＳｄＬ、駆動信号線ＴＳｐＬ、およびガード信号線ＴＳｎＬのそれぞれが、Ｘ軸方向において片側に引き出されている場合、図１５に示す表示装置ＤＳＰ２と比較して、基板ＳＵＢ１の周縁部のスペースを小さくできる。この結果、図３に示す非表示領域ＮＤＡ、言い換えれば、表示装置ＤＳＰ１の額縁領域の面積を低減できる。

図１５に示す表示装置ＤＳＰ２は、上記した相違点を除き、図１２に示す表示装置ＤＳＰ１と同様である。したがって、重複する説明は省略する。

ところで、図１２に示すように、表示装置ＤＳＰ１では、平面視において複数の配線が互いに交差する。このため、図２を用いて説明したように表示装置ＤＳＰ１は積層された複数の配線層を有し、表示装置ＤＳＰ１が有する複数の配線は、この複数の配線層で引き回されることにより、互いに絶縁された状態になっている。以下、複数の配線層を利用した配線レイアウトの例について説明する。

図１６〜図１９は、図１２に示す複数の配線について、配置される配線層毎に識別可能な状態で示す平面図である。図１６〜図１９では、基板ＳＵＢ１、ドライバチップＤＲＣ１、制御回路部ＣＴＣ、シフトレジスタ回路ＳＲ、フレキシブル配線板ＦＷＢ１、および検出部ＳＥ１の輪郭を二点鎖線で示している。また、図１６および図１７では、複数の配線のうち、第１層目の配線層ＷＬ１（図２参照）に配置される部分を破線で示し、他の配線層に配置される部分は、薄いグレーの線で示している。図１６および図１８では、複数の配線のうち、第２層目の配線層ＷＬ２（図２参照）に配置される部分を一点鎖線で示し、他の配線層に配置される部分は、薄いグレーの線で示している。図１６および図１９では、複数の配線のうち、第３層目の配線層ＷＬ３（図２参照）に配置される部分を黒色の実線で示し、他の配線層に配置される部分は、薄いグレーの線で示している。また、図１６〜図１９では、各配線層を示す線種の凡例を示している。また、図１６〜図１９では、図の見易さのため、複数の信号線ＳＬおよび複数の信号用接続配線ＳＣＬについてはこれらの配線が配置される領域ＳＬＲ１〜領域ＳＬＲ４を図示し、各領域に信号線ＳＬおよび信号用接続配線ＳＣＬの符号を付している。

図１６、図１７および図１８に示すように、映像信号である信号用接続配線ＳＣＬは、複数の配線層に亘って形成されている。詳しくは、図１６および図１８に示すように、ドライバチップＤＲＣ１に接続される領域ＳＬＲ１および領域ＳＬＲ２では、信号用接続配線ＳＣＬは、第２層目の配線層ＷＬ２（図１８参照）に配置されている。また、表示領域ＤＡ（図１参照）と重なる領域ＳＬＲ３では、信号線ＳＬは、第２層目の配線層ＷＬ２（図１８参照）に配置されている。しかし、図１６および図１７に示すように、本実施の形態では、平面視において、領域ＳＬＲ３（図１６参照）と、領域ＳＬＲ１（図１６参照）および領域ＳＬＲ２（図１６参照）の間に位置する領域ＳＬＲ４では、信号用接続配線ＳＣＬは、第１層目の配線層ＷＬ１（図１７参照）に配置されている。

図２に示すように、信号線ＳＬと走査線ＧＬとを交差させるため、信号線ＳＬは、走査線ＧＬとは別の配線層に形成される。そこで、信号線ＳＬは、主に走査線ＧＬが形成されている配線層ＷＬ１とは異なる配線層ＷＬ２に形成されている。このため、信号線ＳＬに接続される信号用接続配線ＳＣＬ（図１６参照）は、信号線ＳＬと同様に、配線層ＷＬ２に形成した方が、配線構造が単純化できる。また、配線層ＷＬ２は、トランジスタの半導体層形成工程の後に形成されるため、当該形成工程の高い温度を考慮する必要がない。よって、材料選択の幅が広く、配線層ＷＬ１と比較して、比抵抗を低減させ易い。しかし、図１８に示すように、本実施の形態では、スイッチ回路部ＳＷＧのうちの一部分が配線層ＷＬ２に形成されている。特に、検出信号を伝送する検出信号線ＤＳＬについては、ノイズ影響を低減する観点から、配線経路の抵抗値を低減させることが重要である。また、スイッチ素子ＳＷｎ、ＳＷｐ、およびスイッチ素子ＳＷｄを構成するトランジスタ素子Ｔｒ（図１３参照）のソース電極ＳＴ（図１３参照）は、配線層ＷＬ２に配置される。このため、スイッチ回路部ＳＷＧが配置される領域ＳＬＲ４において、信号用接続配線ＳＣＬが、配線層ＷＬ１に配置されていることにより、スイッチ回路部ＳＷＧと信号用接続配線ＳＣＬとを交差させることができる。

ただし、スイッチ回路部ＳＷＧを構成する配線のうち、図１７に示すように、制御信号線ＣＳｄＬの主配線部ＣＳＬ１、制御信号線ＣＳｐＬの副配線部ＣＳＬ２、および制御信号線ＣＳｎＬの副配線部ＣＳＬ２のそれぞれは配線層ＷＬ１に形成されている。このため、これらの配線と、信号用接続配線ＳＣＬとが電気的に絶縁されるように、領域ＳＬＲ４において、信号用接続配線ＳＣＬの一部が配線層ＷＬ１以外の配線層に形成されることが好ましい。例えば、信号用接続配線ＳＣＬと、制御信号線ＣＳｄＬの主配線部ＣＳＬ１とが交差する部分では、信号用接続配線ＳＣＬは、配線層ＷＬ１以外の配線層に形成されていることが好ましい。

また、図１６に示すように、平面視において、信号用接続配線ＳＣＬの一部分（詳しくは複数の信号用接続配線ＳＣＬのそれぞれの一部分）は、スイッチ素子ＳＷｐに駆動信号ＤＳｐ（図１１参照）を供給する駆動信号線ＴＳｐＬと重なっている。言い換えれば、平面視において、信号用接続配線ＳＣＬは、駆動信号線ＴＳｐＬと交差する。このように、平面視において、信号用接続配線ＳＣＬと、駆動信号線ＴＳｐＬとを交差させていることにより、駆動信号線ＴＳｐＬ（および検出信号線ＤＳＬ）の配線経路距離を短くすることができる。これにより、駆動信号線ＴＳｐＬ（および検出信号線ＤＳＬ）に対するノイズ影響を低減させることができるので、タッチ検出の信頼性を向上させることができる。

また、平面視において、信号用接続配線ＳＣＬの一部分（詳しくは複数の信号用接続配線ＳＣＬのそれぞれの一部分）は、スイッチ素子ＳＷｎにガード信号ＤＳｎ（図１１参照）を供給するガード信号線ＴＳｎＬと重なっている。言い換えれば、平面視において、信号用接続配線ＳＣＬは、ガード信号線ＴＳｎＬと交差する。このため、図１６に示すように、駆動信号線ＴＳｐＬとガード信号線ＴＳｎＬとが互いに隣り合って並走するように配置されている。駆動信号線ＴＳｐＬとガード信号線ＴＳｎＬとが互いに隣り合って並走するように配置されていれば、駆動信号ＤＳｐ（図１１参照）およびガード信号ＤＳｎ（図１１参照）の伝送経路距離を等長化できる。この場合、駆動信号ＤＳｐの波形とガード信号ＤＳｎの波形に差が生じ難いので、検出期間ＦＬｔ（図１１参照）における寄生容量の発生を抑制できる。

上記の通り、平面視において、信号用接続配線ＳＣＬと駆動信号線ＴＳｐＬとを交差させる場合、互いに交差する部分において、信号用接続配線ＳＣＬおよび駆動信号線ＴＳｐＬが互いに異なる配線層に形成されていれば良い。例えば、図示は省略するが、信号用接続配線ＳＣＬおよび駆動信号線ＴＳｐＬのうちのいずれか一方が配線層ＷＬ１（図２参照）に配置され、他方が配線層ＷＬ２（図２参照）に配置されていても良い。また例えば、図１６、図１８、および図１９に示すように、信号用接続配線ＳＣＬが配線層ＷＬ２（図１８参照）に配置され、駆動信号線ＴＳｐＬのうちの信号用接続配線ＳＣＬと交差する部分が配線層ＷＬ３に配置されていても良い。

上記したように、図１８に示す配線層ＷＬ２は、図１７に示す配線層ＷＬ１と比較して、配線の抵抗値を低減させ易い。このため、信号用接続配線ＳＣＬの抵抗値を低減させる観点からは、信号用接続配線ＳＣＬの少なくとも一部分は配線層ＷＬ２に形成されていることが好ましい。

また、図１９に示す配線層ＷＬ３は、図１７に示す配線層ＷＬ１や図１８に示す配線層ＷＬ２と比較して、配線の配置密度が低い。このため、配線層ＷＬ３では、配線幅を広くする、などの対策により、配線の抵抗値を低減させ易い。したがって、図１６および図１９に示すように、駆動信号線ＴＳｐＬのうちの信号用接続配線ＳＣＬと交差する部分が配線層ＷＬ３に配置されている場合、配線層ＷＬ１に配置されている場合より配線の抵抗値を低減できる点で好ましい。

また、図１６〜図１９に対する変形例として、駆動信号線ＴＳｐＬの全体が配線層ＷＬ３に配置されていても良い。しかし、駆動信号線ＴＳｐＬの配線経路のうち、フレキシブル配線板ＦＷＢ１に接続される部分の周辺は、配線層ＷＬ２であっても配線の配置密度が相対的に低い。このため、図１６および図１８に示すように、駆動信号線ＴＳｐＬのうちの信号用接続配線ＳＣＬと交差しない部分は、配線層ＷＬ２（図１８参照）に配置されていても、配線の抵抗値を低減できる。また、フレキシブル配線板ＦＷＢ１に接続される部分において、駆動信号線ＴＳｐＬが配線層ＷＬ２に配置されていれば、フレキシブル配線板ＦＷＢ１の周辺での配線層数を低減できる。

なお、上記では、主に駆動信号線ＴＳｐＬのレイアウトについて説明した。しかし、上記したように、駆動信号線ＴＳｐＬとガード信号線ＴＳｎＬとが互いに隣り合って並走するように配置されていれば、駆動信号ＤＳｐの波形とガード信号ＤＳｎの波形に差が生じ難いので、検出期間ＦＬｔにおける寄生容量の発生を抑制できる。したがって、ガード信号線ＴＳｎＬのうちの信号用接続配線ＳＣＬと交差する部分が配線層ＷＬ３に配置されていることが好ましい。また、ガード信号線ＴＳｎＬのうちの信号用接続配線ＳＣＬと交差しない部分は、配線層ＷＬ２に配置されていることが好ましい。

また、図１７に示すように、スイッチ素子ＳＷｄのオンオフ動作を制御する信号の伝送経路である制御信号線ＣＳｄＬの主配線部ＣＳＬ１は、配線層ＷＬ１に配置されている。スイッチ素子ＳＷｄの場合、複数のスイッチ素子ＳＷｄの全てが、同様にオンまたはオフされる。このため、制御信号線ＣＳｄＬの主配線部ＣＳＬ１は全てのスイッチ素子ＳＷｄに対して、例えば、一本あれば良い。この場合、配線構造を単純化できるので、主配線部ＣＳＬ１が図１３に示すゲート電極ＧＥが形成される配線層ＷＬ１（図１７参照）に形成されていれば、副配線部ＣＳＬ２の距離を短くできる。

一方、図１８に示すように、制御信号線ＣＳｐＬの主配線部ＣＳＬ１、および制御信号線ＣＳｎＬの主配線部ＣＳＬ１は、それぞれ配線層ＷＬ２に配置されている。スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎの場合、複数のスイッチ素子ＳＷｐの一部、および複数のスイッチ素子ＳＷｎの一部が、選択的に動作する。このため、制御信号線ＣＳｐＬの主配線部ＣＳＬ１および制御信号線ＣＳｎＬの主配線部ＣＳＬ１は、それぞれ複数本ずつ必要になり、配線構造が複雑になる。この場合、制御信号線ＣＳｐＬの主配線部ＣＳＬ１および制御信号線ＣＳｎＬの主配線部ＣＳＬ１は、配線層ＷＬ１と比較して相対的に配線ピッチを小さくし易い配線層ＷＬ２に形成されている方が好ましい。

また、図１８に示すように、コモン電位供給線ＶＣＤＬは、配線層ＷＬ２に形成されている。また、コモン電位供給線ＶＣＤＬは、スイッチ回路部ＳＷＧ、領域ＳＬＲ１、および領域ＳＬＲ２を囲むように配置されている。また、図１８に示す例では、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれは、コモン電位供給線ＶＣＤＬに囲まれている。コモン電位供給線ＶＣＤＬは、表示期間ＦＬｄ（図１１参照）に全ての共通電極ＣＥに対して同じ電位を供給する。このため、配線層ＷＬ２に形成することにより、コモン電位供給線ＶＣＤＬの抵抗値を低減させることが好ましい。また、基板ＳＵＢ１の周縁部に沿ってコモン電位供給線ＶＣＤＬが延在している場合、コモン電位供給線ＶＣＤＬの配線幅が広い場合でも、他の配線のレイアウトに対する制約を小さくできる。

また、図１９に示すように、複数のコモン線ＣＭＬのそれぞれは、配線層ＷＬ３に形成されている。これにより、複数のコモン線ＣＭＬのそれぞれは、走査線ＧＬ（図１参照）と交差し、かつ、複数の信号線ＳＬ（図１参照）と確実に絶縁させることができる。

また、図１９に示すように、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬのうち、平面視において、信号用接続配線ＳＣＬ（図１６参照）と重なる部分は、配線層ＷＬ３に形成されている。図示は省略するが、本実施の形態に対する変形例としては、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬが図１７に示す配線層ＷＬ１に形成されていても良い。ただし、図１９に示すように、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬが配線層ＷＬ３に形成されていれば、配線の配置ピッチを小さくできる点で好ましい。

＜実施の形態１の変形例＞
本実施の形態の表示装置ＤＳＰ１には、既に述べた変形例の他、種々の変形例がある。以下では、本実施の形態１の代表的な変形例について説明する。なお、図１５を用いて説明した表示装置ＤＳＰ２も本実施の形態１の代表的な変形例に含まれるが、既に説明したので、重複する説明は省略する。また、変形例の説明に置いては、上記した図１２に示す表示装置ＤＳＰ１との相違点を中心に説明し、表示装置ＤＳＰ１と同様な構成の部分については、重複する説明は省略する。

図１２に示す表示装置ＤＳＰ１では、複数のスイッチ素子ＳＷｄはスイッチ回路部ＳＷＧに含まれている。しかし、変形例として図２０に示す表示装置ＤＳＰ３のように、複数のスイッチ素子ＳＷｄがスイッチ回路部ＳＷＧに含まれず、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎと離れた位置に形成されていても良い。図２０は、図１２に対する他の変形例を示す平面図である。

表示装置ＤＳＰ３は、スイッチ素子ＳＷｄが複数の検出電極ＲｘとドライバチップＤＲＣ１との間の領域以外に配置されている点で、図１２に示す表示装置ＤＳＰ１と相違する。詳しくは、表示装置ＤＳＰ３の場合、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを含むスイッチ回路部ＳＷＧは、複数の検出電極ＲｘとドライバチップＤＲＣ１との間に配置されている。一方、複数のスイッチ素子ＳＷｄは、複数の検出電極Ｒｘが配置された表示領域ＤＡ（図１参照）を介してスイッチ回路部ＳＷＧの反対側の領域に配置されている。言い換えれば、複数のスイッチ素子ＳＷｄは、Ｙ軸方向において、複数の検出電極Ｒｘと基板ＳＵＢ１の周縁部との間に配置されている。

表示装置ＤＳＰ３の場合、図１２に示す表示装置ＤＳＰ１と比較して、表示領域ＤＡ（図１参照）とドライバチップＤＲＣ１との離間距離を小さくできる。このため、表示領域ＤＡ（図１参照）とドライバチップＤＲＣ１の間の非表示領域ＮＤＡ（図１参照）の幅を小さくできる。

また、図１２を用いて説明した表示装置ＤＳＰ１の場合、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれの配線幅は、図２１に例示するように互いに同じである。しかし、図２２および図２３に示す変形例のように、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれの配線幅が、互いに異なっていても良い。なお、配線幅とは、配線の延在方向に対して直交する方向の配線の長さである。

図２１は、図１２に示す駆動信号線およびガード信号線の一部分を拡大して示す拡大平面図である。また、図２２および図２３のそれぞれは、図２１に対する変形例を示す拡大平面図である。

図２１に示すように、表示装置ＤＳＰ１が有する複数の駆動信号線ＴＳｐＬのそれぞれの配線幅ＴＷｐおよび複数のガード信号線ＴＳｎＬのそれぞれの配線幅ＴＷｎは、互いに等しい。一方、図２２に示す表示装置ＤＳＰ４の場合、ガード信号線ＴＳｎＬのそれぞれの配線幅ＴＷｎは、駆動信号線ＴＳｐＬのそれぞれの配線幅ＴＷｐより広い。言い換えれば、ガード信号線ＴＳｎＬは駆動信号線ＴＳｐＬより配線抵抗が低い。図１２〜図１４を用いて説明したように、ガード信号線ＴＳｎＬは非選択の検出電極Ｒｘ（図１２参照）に対してガード信号ＤＳｎ（図１１参照）を供給する。この場合、駆動信号線ＴＳｐＬと比較して、多数の検出電極Ｒｘに対して一括してガード信号ＤＳｎを供給する。このため、ガード信号線ＴＳｎＬの配線抵抗を低減させることにより、ガード信号ＤＳｎの波形を安定化させることができる。

ただし、図２１と図２２を比較して判るように、複数のガード信号線ＴＳｎＬのそれぞれの配線幅ＴＷｎが広くなると、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬを配置するスペースがこれに伴って広くなる。したがって、配置スペースを低減する観点からは、図２１に示すように、複数の駆動信号線ＴＳｐＬのそれぞれの配線幅ＴＷｐおよび複数のガード信号線ＴＳｎＬのそれぞれの配線幅ＴＷｎは、互いに等しいことが好ましい。

なお、表示装置ＤＳＰ４の例では、ガード信号線ＴＳｎＬは駆動信号線ＴＳｐＬより配線抵抗が低い状態を実現する方法の一例として、配線幅を広くする方法を取り上げて説明した。しかし、ガード信号線ＴＳｎＬの配線抵抗を低減する方法には種々の変形例がある。例えば、ガード信号線ＴＳｎＬの断面積が大きければ配線抵抗を低減させることができる。したがって、ガード信号線ＴＳｎＬの厚さが駆動信号線ＴＳｐＬの厚さより厚くても良い。また、図２２に示すような配線幅による配線抵抗の低減方法と、配線の厚さによる配線抵抗の低減方法を組み合わせても良い。

また、図２３に示す表示装置ＤＳＰ５の場合、駆動信号線ＴＳｐ１の配線幅ＴＷｐ１は、駆動信号線ＴＳｐ２の配線幅ＴＷｐ２より広い。言い換えれば、駆動信号線ＴＳｐ１は駆動信号線ＴＳｐ２より配線抵抗が低い。また、ガード信号線ＴＳｎ１の配線幅ＴＷｎ１は、ガード信号線ＴＳｎ２の配線幅ＴＷｎ２より広い。言い換えれば、ガード信号線ＴＳｎ１はガード信号線ＴＳｎ２より配線抵抗が低い。図１２に示すように、複数の駆動信号線ＴＳｐＬ（および複数のガード信号線ＴＳｎＬ）を一つの検出部ＳＥ１に接続する場合、複数の駆動信号線ＴＳｐＬ（および複数のガード信号線ＴＳｎＬ）のそれぞれの配線経路距離を等しくすることは難しい。また、複数の駆動信号線ＴＳｐＬ（および複数のガード信号線ＴＳｎＬ）のそれぞれが、平面視において、領域ＳＬＲ１および領域ＳＬＲ２と重なる長さを等しくすることは難しい。

例えば図２３に示す例では、駆動信号線ＴＳｐ１の配線経路距離は、駆動信号線ＴＳｐ２の配線経路距離より長い。この場合、駆動信号線ＴＳｐ１の配線抵抗を低減させることにより、駆動信号線ＴＳｐ１に流れる駆動信号ＤＳｐ（図１１参照）、あるいは検出信号の波形を安定化させることができる。また、ガード信号線ＴＳｎ１の配線経路距離は、ガード信号線ＴＳｎ２の配線経路距離より長い。この場合、ガード信号線ＴＳｎ１の配線抵抗を低減させることにより、ガード信号線ＴＳｎ１に流れるガード信号ＤＳｎ（図１１参照）の波形を安定化させることができる。

また、図２３に示す例では、平面視において、駆動信号線ＴＳｐ１が領域ＳＬＲ１および領域ＳＬＲ２と重なる長さは、駆動信号線ＴＳｐ２が領域ＳＬＲ１および領域ＳＬＲ２と重なる長さより長い。なお、図２３では、駆動信号線ＴＳｐ２は、領域ＳＬＲ１および領域ＳＬＲ２と重なっていないが、上記した「駆動信号線ＴＳｐ２が領域ＳＬＲ１および領域ＳＬＲ２と重なる長さ」には、ゼロも含まれる。配線が重なる場合、容量が発生して配線抵抗が増加してしまう恐れがある。よって、駆動信号線ＴＳｐ１の配線抵抗を低減させることにより、駆動信号線ＴＳｐ１に流れる駆動信号ＤＳｐ（図１１参照）、あるいは検出信号の波形を安定化させることができる。また、平面視において、ガード信号線ＴＳｎ１が領域ＳＬＲ１および領域ＳＬＲ２と重なる長さは、ガード信号線ＴＳｎ２が領域ＳＬＲ１および領域ＳＬＲ２と重なる長さより長い。この場合、同様にガード信号線ＴＳｎ１の配線抵抗を低減させることにより、ガード信号線ＴＳｎ１に流れるガード信号ＤＳｎ（図１１参照）の波形を安定化させることができる。

（実施の形態２）
実施の形態１では、互いに異なるタイミングの検出期間ＦＬｔ（図１１参照）で検出される検出単位ＲｘＡ〜検出単位ＲｘＤが、Ｙ軸方向に沿って配列されている実施態様について説明した。本実施の形態２では、例えば、図２４に示す表示装置ＤＳＰ６のように、検出単位ＲｘＡ〜検出単位ＲｘＤが、Ｘ軸方向に沿って配列されている実施態様について説明する。図２４は、図３に示すタッチ検出用の回路に接続される配線レイアウトの他の例を示す平面図である。

なお、本実施の形態２で説明する表示装置と、上記実施の形態１で説明した表示装置ＤＳＰ１とは、一方が他方の変形例の関係になっている。したがって、本実施の形態２では、上記実施の形態で説明した表示装置ＤＳＰ１〜表示装置ＤＳＰ５のそれぞれとの相違点を中心に説明し、重複する説明は原則として省略する。また、上記実施の形態１で既に説明した表示装置ＤＳＰ１〜表示装置ＤＳＰ５と同様な構造になっている部分について言及する場合は、必要に応じて、上記実施の形態１で説明した各図を引用する。例えば、表示装置ＤＳＰ６は、タッチ検出用の回路を構成する配線のレイアウトが表示装置ＤＳＰ１と相違するが、図１１に示す表示期間ＦＬｄにおけるスイッチ素子の動作や、タッチ検出用の回路以外の表示パネルＰＮＬ１の構成は、表示装置ＤＳＰ１と同様である。

例えば、表示装置ＤＳＰ６は、上記実施の形態で説明した表示装置ＤＳＰ１と同様に、電気光学層である液晶層ＬＱ（図２参照）と、液晶層ＬＱを駆動する画素電極ＰＥ（図２参照）および共通電極ＣＥと、を有している。また、表示装置ＤＳＰ６は、画素電極ＰＥに映像信号Ｓｐｉｃ（図４参照）を供給するドライバチップＤＲＣ１（図２４参照）を有している。また、図２４に示すように、表示装置ＤＳＰ６は、ドライバチップＤＲＣ１の外部に配置され、検出電極Ｒｘとしての共通電極ＣＥに供給する電位を選択し、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを有するスイッチ回路部ＳＷＧを有する。また、表示装置ＤＳＰ６は、スイッチ回路部ＳＷＧに接続されたシフトレジスタ回路ＳＲと、物体の近接または接触を検出する検出部ＳＥ１と、を備えている。また、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのそれぞれは、シフトレジスタ回路ＳＲによって、選択的にオンまたはオフされ、検出部ＳＥ１は、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎと電気的に接続されている。

また、表示装置ＤＳＰ６は、表示装置ＤＳＰ１と同様に、自己容量方式を利用してタッチ検出を行うが、相互容量方式を利用することもできる。自己容量方式の原理は、図５〜図１０を用いて既に説明したので、重複する説明は省略する。さらに、表示装置ＤＳＰ６の表示処理動作とタッチ検出動作のタイミングチャートは図１１と同様である。

図２４に示す表示装置ＤＳＰ６は、複数の検出電極Ｒｘにより構成される検出単位ＲｘＡ、ＲｘＢ、ＲｘＣ、および検出単位ＲｘＣの配列方向が図１２に示す表示装置ＤＳＰ１と相違する。すなわち、表示装置ＤＳＰ６、互いに異なるタイミングの検出期間ＦＬｔ（図１１参照）で検出される検出単位ＲｘＡ、検出単位ＲｘＢ、検出単位ＲｘＣ、および検出単位ＲｘＤが、Ｘ軸方向に沿って配列されている。

複数の検出電極Ｒｘで構成される検出単位ＲｘＡは、Ｙ軸方向に沿って配列される、構成電極Ｒｘ１Ａ、構成電極Ｒｘ２Ａ、構成電極Ｒｘ３Ａ、および構成電極Ｒｘ４Ａを含んでいる。また、検出単位ＲｘＢは、Ｙ軸方向に沿って配列される、構成電極Ｒｘ１Ｂ、構成電極Ｒｘ２Ｂ、構成電極Ｒｘ３Ｂ、および構成電極Ｒｘ４Ｂを含んでいる。また、検出単位ＲｘＣは、Ｙ軸方向に沿って配列される、構成電極Ｒｘ１Ｃ、構成電極Ｒｘ２Ｃ、構成電極Ｒｘ３Ｃ、および構成電極Ｒｘ４Ｃを含んでいる。また、検出単位ＲｘＤは、Ｙ軸方向に沿って配列される、構成電極Ｒｘ１Ｄ、構成電極Ｒｘ２Ｄ、構成電極Ｒｘ３Ｄ、および構成電極Ｒｘ４Ｄを含んでいる。

また、図２４に示す例では、スイッチ回路部ＳＷＧに含まれる複数のスイッチ素子が、オンオフ動作を制御する検出電極Ｒｘが属する検出単位に応じて区別されている。すなわち、スイッチ回路部ＳＷＧは、構成電極Ｒｘ１Ａ〜構成電極Ｒｘ４Ａのそれぞれに接続されるスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを含むスイッチ回路部ＳＷＡを有する。また、スイッチ回路部ＳＷＧは、構成電極Ｒｘ１Ｂ〜構成電極Ｒｘ４Ｂのそれぞれに接続されるスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを含むスイッチ回路部ＳＷＢを有する。また、スイッチ回路部ＳＷＧは、構成電極Ｒｘ１Ｃ〜構成電極Ｒｘ４Ｃのそれぞれに接続されるスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを含むスイッチ回路部ＳＷＣを有する。また、スイッチ回路部ＳＷＧは、構成電極Ｒｘ１Ｄ〜構成電極Ｒｘ４Ｄのそれぞれに接続されるスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを含むスイッチ回路部ＳＷＤを有する。さらに、構成電極Ｒｘ１Ａに接続されたスイッチ素子ＳＷｐ（第１スイッチ素子）とスイッチ素子ＳＷｎ（第２スイッチ素子）のソース電極ＳＴ（図１３参照）は、互いに異なるソース配線（駆動信号線ＴＳｐＬまたはガード信号線ＴＳｎＬ）に接続されている。一方で、構成電極Ｒｘ１Ａに接続されたスイッチ素子ＳＷｐ（第１スイッチ素子）と構成電極Ｒｘ１Ｂに接続されたスイッチ素子ＳＷｐ（第３スイッチ素子）とのソース電極ＳＴは、共通のソース配線に接続されている。

表示装置ＤＳＰ６は、表示装置ＤＳＰ１と同様に、図１１に示す一回の検出期間ＦＬｔ中に複数のスイッチ素子ＳＷｐおよび複数のスイッチ素子ＳＷｎがオンされる。ここで、図１２と図２４とを比較すると、表示装置ＤＳＰ１と表示装置ＤＳＰ６には以下の違いがあることが判る。すなわち、図１２に示す表示装置ＤＳＰ１の場合、一回の検出期間ＦＬｔ（図１１参照）中にオン状態になっている複数のスイッチ素子は、スイッチ回路部ＳＷＧの配置領域において、広範囲に分散して配置されている。一方、図２４に示す表示装置ＤＳＰ６の場合、一回の検出期間ＦＬｔ（図１１参照）中にオン状態になっている複数のスイッチ素子ＳＷｐは、スイッチ回路部ＳＷＧの配置領域において、相対的に狭い範囲に集約して配置されている。言い換えれば、表示装置ＤＳＰ６の場合、一回の検出期間ＦＬｔ中にオン状態になっている複数のスイッチ素子ＳＷｐは、互いに隣り合うようにＸ軸方向に沿って配列されている。詳しくは、図２５に示すようにシフトレジスタ回路ＳＲＡに接続される複数のスイッチ素子ＳＷｐＡは互いに隣り合うように配列されている。図２５は、図２４に示す複数の回路のうち、検出動作用の複数のスイッチ素子、およびスイッチ素子のオンオフ動作を制御する制御信号線を示す平面図である。また、シフトレジスタ回路ＳＲＡに接続される複数のスイッチ素子ＳＷｎＡは互いに隣り合うように配列されている。繰り返しの説明は省略するが、複数のスイッチ素子ＳＷｐＢ、ＳＷｎＢ、ＳＷｐＣ、ＳＷｎＣ、ＳＷｐＤ、および複数のスイッチ素子ＳＷｎＤのそれぞれについても、互いに隣り合うように配列されている。

上記のように、一回の検出期間ＦＬｔ中にオン状態になる複数のスイッチ素子ＳＷｐが互いに隣り合うように配列されている場合、複数のスイッチ素子ＳＷｐのオンオフ動作を制御する制御信号を供給する複数の制御信号線ＣＳｐＬの配線経路距離をそれぞれ短くすることができる。また、複数のスイッチ素子ＳＷｎについても同様に、表示装置ＤＳＰ６の場合、一回の検出期間ＦＬｔ中にオン状態になっている複数のスイッチ素子ＳＷｎは、互いに隣り合うようにＸ軸方向に沿って配列されている。このため、複数のスイッチ素子ＳＷｎのオンオフ動作を制御する制御信号を供給する複数の制御信号線ＣＳｎＬの配線経路距離をそれぞれ短くすることができる。以下、図２５を用いて説明する。

また、図２５に示すように、シフトレジスタ回路ＳＲは、スイッチ回路部ＳＷＡが有するスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのオンオフ動作を制御するシフトレジスタ回路ＳＲＡを有している。また、シフトレジスタ回路ＳＲＢは、スイッチ回路部ＳＷＢが有するスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのオンオフ動作を制御するシフトレジスタ回路ＳＲＢを有している。また、シフトレジスタ回路ＳＲＣは、スイッチ回路部ＳＷＣが有するスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのオンオフ動作を制御するシフトレジスタ回路ＳＲＣを有している。また、シフトレジスタ回路ＳＲＤは、スイッチ回路部ＳＷＤが有するスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのオンオフ動作を制御するシフトレジスタ回路ＳＲＤを有している。シフトレジスタ回路ＳＲＡは、検出期間ＦＬｔＡ（図１１参照）において、スイッチ素子ＳＷｐＡ（図２５参照）をオンし、かつ、スイッチ素子ＳＷｎＡをオフする。また、シフトレジスタ回路ＳＲＡは、検出期間ＦＬｔＢ（図１１参照）において、スイッチ素子ＳＷｐＡ（図２５参照）をオフし、かつ、スイッチ素子ＳＷｎＡをオンする。繰り返しの説明は省略するが、シフトレジスタ回路ＳＲＢ、ＳＲＣ、およびシフトレジスタ回路ＳＲＤのそれぞれは、上記と同様に、自身が接続されているスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのオンオフ動作を制御する。この点は、図１４を用いて説明した表示装置ＤＳＰ１と同様である。

また、制御配線である制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬのそれぞれは、シフトレジスタ回路ＳＲＡに接続された制御配線ＣＳＬＡ、シフトレジスタ回路ＳＲＢに接続された制御配線ＣＳＬＢ、シフトレジスタ回路ＳＲＣに接続された制御配線ＣＳＬＣ、およびシフトレジスタ回路ＳＲＤに接続された制御配線ＣＳＬＤを有している。言い換えれば、制御配線ＣＳＬＡ、ＣＳＬＢ、ＣＳＬＣ、および制御配線ＣＳＬＤには、それぞれ制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬが含まれる。図１４では図の見易さのため、符号は付していないが、図１４に示すシフトレジスタ回路ＳＲＡ、ＳＲＢ、ＳＲＣ、およびシフトレジスタ回路ＳＲＤのそれぞれに接続された制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬのそれぞれが、制御配線ＣＳＬＡ、ＣＳＬＢ、ＣＳＬＣ、および制御配線ＣＳＬＤ（図２５参照）に相当する。

また、図２５に示すように、スイッチ回路部ＳＷＡ、スイッチ回路部ＳＷＢ、ＳＷＣおよびスイッチ回路部ＳＷＤのそれぞれは、Ｘ軸方向に沿って配列されている。また、Ｘ軸方向の一方側をＸ１側とし、他方側をＸ２側とした時に、制御配線ＣＳＬＡおよび制御配線ＣＳＬＢの主配線部ＣＳＬ１は、Ｘ１側からＸ２側に向かって延在している。一方、制御配線ＣＳＬＣおよび制御配線ＣＳＬＤの主配線部ＣＳＬ１は、Ｘ２側からＸ１側に向かって延在している。言い換えれば、制御配線ＣＳＬＡおよび制御配線ＣＳＬＢの主配線部ＣＳＬ１と、制御配線ＣＳＬＣおよび制御配線ＣＳＬＤの主配線部ＣＳＬ１と、は互いに反対方向に向かって延びている。この構造は、図１２に示す表示装置ＤＳＰ１の構造とは異なっている。ただし、図１５を用いて説明した表示装置ＤＳＰ２は、複数の制御信号線のうちの一部と他の一部が、互いに反対方向に向かって延びる構成になっている。

図２５に示す表示装置ＤＳＰ６や、図１５に示す表示装置ＤＳＰ２のように、複数の制御信号線のうちの一部と他の一部が、互いに反対方向に向かって延びている場合、制御信号線のそれぞれの配線経路距離は短くできる。例えば、表示装置ＤＳＰ６の場合、ゲート配線である制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬの配線経路距離は、図１２に示す表示装置ＤＳＰ１の例と比較して短くなっている。そして、図１５を用いて説明したように、配線経路距離が短くなれば、信号伝送経路における時定数が小さくなるので、信号伝送の信頼性が向上する。

また、表示装置ＤＳＰ６では、複数の制御配線のうちの制御配線ＣＳＬＢおよび制御配線ＣＳＬＣのそれぞれの一部分（Ｙ軸方向に沿って延びる延在部）は、互いに隣り合って配置される、スイッチ回路部ＳＷＢとスイッチ回路部ＳＷＣとの間にＹ軸方向に沿って延在している。この構造は、図１２に示す表示装置ＤＳＰ１の構造、および図１５に示す表示装置ＤＳＰ２の構造とは異なっている。

図２４に示すように、表示装置ＤＳＰ６のシフトレジスタ回路ＳＲは、Ｘ軸方向に沿った方向において、複数の信号用接続配線ＳＣＬ（図１参照）の配置領域である領域ＳＬＲ１および領域ＳＬＲ２の間に配置されている。この場合、図２５に示すように、制御配線ＣＳＬＡ、ＣＳＬＢ、ＣＳＬＣ、および制御配線ＣＳＬＤのそれぞれが、スイッチ回路部ＳＷＡ、ＳＷＢ、ＳＷＣ、およびスイッチ回路部ＳＷＤのうちの互いに隣り合う二つの間にＹ軸方向に沿って延びていると以下の点で好ましい。すなわち、制御配線ＣＳＬＡ、ＣＳＬＢ、ＣＳＬＣ、および制御配線ＣＳＬＤのそれぞれは、領域ＳＬＲ１（図２４参照）および領域ＳＬＲ２（図２４参照）をＸ軸方向に沿って横断していない。この場合、表示装置ＤＳＰ１（図１２参照）や表示装置ＤＳＰ２（図１５参照）のように、制御信号線ＣＳｐＬが領域ＳＬＲ１または領域ＳＬＲ２を横断して基板ＳＵＢの周縁部に引き出される実施態様と比較して、配線経路距離を短くできる。

例えば、スイッチ回路部ＳＷＢおよびスイッチ回路部ＳＷＣのそれぞれは、Ｙ軸方向において、シフトレジスタ回路ＳＲと重なる位置に配置されている。そして、制御配線ＣＳＬＢおよび制御配線ＣＳＬＣのそれぞれの一部分はスイッチ回路部ＳＷＢとスイッチ回路部ＳＷＣとの間にＹ軸方向に沿って延在しているので、制御配線ＣＳＬＢおよび制御配線ＣＳＬＣの配線経路距離は、他の制御配線の配線経路距離と比較して短い。

また、制御配線ＣＳＬＢおよび制御配線ＣＳＬＣの配線経路距離が短くなる構成は、以下のように表現することもできる。すなわち、複数の制御配線のうちの制御配線ＣＳＬＢおよび制御配線ＣＳＬＣのそれぞれの一部分（Ｙ軸方向に沿って延びる延在部）は、領域ＳＬＲ１および領域ＳＬＲ２の間に延在している。また、スイッチ回路部ＳＷＢは、Ｙ軸方向において、領域ＳＬＲ１と重なる位置に配置されており、スイッチ回路部ＳＷＣは、Ｙ軸方向において、領域ＳＬＲ２と重なる位置に配置されている。

また、複数の制御配線のうちの制御配線ＣＳＬＡのそれぞれの一部分（Ｙ軸方向に沿って延びる延在部）は、図２４に示す領域ＳＬＲ１の信号用接続配線ＳＣＬ１と重なっている。また、複数の制御配線のうちの制御配線ＣＳＬＤのそれぞれの一部分（Ｙ軸方向に沿って延びる延在部）は、図２４に示す領域ＳＬＲ２の信号用接続配線ＳＣＬ２と重なっている。信号用接続配線ＳＣＬ１および信号用接続配線ＳＣＬ２のそれぞれは、上記実施の形態１で図１を用いて説明した信号用接続配線ＳＣＬに含まれる配線であって、映像信号を伝送する映像信号配線である。また、制御配線ＣＳＬＡに接続されるスイッチ回路部ＳＷＡは、Ｙ軸方向において、領域ＳＬＲ１と重なる位置に配置されており、制御配線ＣＳＬＤに接続されるスイッチ回路部ＳＷＤは、Ｙ軸方向において、領域ＳＬＲ２と重なる位置に配置されている。つまり、制御配線ＣＳＬＡは、接続対象であるスイッチ回路部ＳＷＡに向かって延びているので、配線の迂回距離が少ない。また、制御配線ＣＳＬＤは、接続対象であるスイッチ回路部ＳＷＡに向かって延びているので、配線の迂回距離が少ない。すなわち、本実施の形態では、制御配線ＣＳＬＡおよび制御配線ＣＳＬＢの迂回距離を少なくできるので、制御配線ＣＳＬＡおよび制御配線ＣＳＬＢの配線経路距離を短くできる。

また、表示装置ＤＳＰ６は、検出単位ＲｘＡ〜検出単位ＲｘＤが、Ｘ軸方向に沿って配列されていることにより、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎの配列は表示装置ＤＳＰ１（図１２参照）と異なるが、各スイッチのオンオフ制御方法は表示装置ＤＳＰ１と同様である。

例えば、図１１に示す検出期間ＦＬｔＢでは、図２４に示す複数の検出電極Ｒｘのうち、構成電極Ｒｘ１Ｂ〜構成電極Ｒｘ４Ｂにスイッチ素子ＳＷｐを介して駆動信号ＤＳｐ（図１１参照）が供給される。また、検出期間ＦＬｔＢでは、構成電極Ｒｘ１Ａ〜構成電極Ｒｘ４Ａ、構成電極Ｒｘ１Ｃ〜構成電極Ｒｘ４Ｃおよび構成電極Ｒｘ１Ｄ〜構成電極Ｒｘ４Ｄのそれぞれには、スイッチ素子ＳＷｎを介してガード信号ＤＳｎ（図１１参照）が供給される。すなわち、非選択の検出電極Ｒｘに対してガード信号ＤＳｎが供給される。これにより、一部の検出電極Ｒｘに駆動信号ＤＳｐを供給することにより発生する可能性のある寄生容量の影響を低減できる。

また、例えば、スイッチ素子ＳＷｐは、検出期間ＦＬｔにおいて、一方がオンされる場合に他方がオフされる関係にあるスイッチ素子ＳＷｐＡ（図２５参照）およびスイッチ素子ＳＷｐＢを有している。構成電極Ｒｘ１Ａ〜構成電極Ｒｘ４Ａは、スイッチ素子ＳＷｐＡおよびスイッチ素子ＳＷｎＡと電気的に接続されている。また、スイッチ素子ＳＷｎは、検出期間ＦＬｔにおいて、一方がオンされる場合に他方がオフされる関係にあるスイッチ素子ＳＷｎＡおよびスイッチ素子ＳＷｎＢを有している。構成電極Ｒｘ１Ｂ〜構成電極Ｒｘ４Ｂは、スイッチ素子ＳＷｐＢおよびスイッチ素子ＳＷｎＢと電気的に接続されている。なお、図２５には、スイッチ素子ＳＷｐＣ、ＳＷｐＤ、ＳＷｎＣ、およびスイッチ素子ＳＷｎＤを示しているが、繰り返しの説明は省略する。

また、図２４に示すスイッチ回路部ＳＷＧに含まれるスイッチ素子ＳＷｐは、図１１に示す検出期間ＦＬｔにおいて、タッチ検出を行う対象として選択される検出単位に属する検出電極Ｒｘと、検出部ＳＥ１とを電気的に接続する。詳しくは、複数のスイッチ素子ＳＷｐのソース電極ＳＴ（図１３参照）は、（駆動信号線ＴＳｐＬを兼ねる）検出信号線ＤＳＬと電気的に接続されており、検出信号線ＤＳＬを介して検出部ＳＥ１と接続される。図２４では、一例として、検出単位ＲｘＢが選択されている状態を示している。このため、検出期間ＦＬｔＢ（図１１参照）において、検出単位ＲｘＢに属する構成電極Ｒｘ１Ｂ、構成電極Ｒｘ２Ｂ、構成電極Ｒｘ３Ｂ、および構成電極Ｒｘ４Ｂのそれぞれが、複数のスイッチ素子ＳＷｐのうちのスイッチ素子ＳＷｐＢ（図１４参照）および検出信号線ＤＳＬを介して検出部ＳＥ１に電気的に接続されている。検出信号線ＤＳＬを構成する配線が、駆動信号線ＴＳｐＬを構成する配線と兼用化されていることは既に説明した通りである。これにより、複数の検出電極Ｒｘのうち、タッチ検出の対象になっている構成電極を、選択的に検出器ＤＥＴ（図９参照）と接続することができる。

また、図２４に示すスイッチ回路部ＳＷＧに含まれるスイッチ素子ＳＷｎのそれぞれは、図１１に示す検出期間ＦＬｔにおいて、タッチ検出を行う対象として選択されない検出単位に属する検出電極Ｒｘと、ガード信号ＤＳｎ（図１１参照）の供給源としての検出部ＳＥ１とを電気的に接続する。詳しくは、複数のスイッチ素子ＳＷｎのソース電極ＳＴ（図１３参照）は、ガード信号線ＴＳｎＬと電気的に接続されており、ガード信号線ＴＳｎＬを介して検出部ＳＥ１と接続される。図２４では、一例として、検出単位ＲｘＢが選択されている状態を示しているので、図１１に示す検出期間ＦＬｔＢにおいて、検出単位ＲｘＡに属する構成電極Ｒｘ１Ａ〜構成電極Ｒｘ４Ａ、構成電極Ｒｘ１Ｃ〜構成電極Ｒｘ４Ｃ、および構成電極Ｒｘ１Ｄ〜構成電極Ｒｘ４Ｄ、のそれぞれが、複数のスイッチ素子ＳＷｎのうちのスイッチ素子ＳＷｎＡ、ＳＷｎＣ、ＳＷｎＤ（図１４参照）およびガード信号線ＴＳｎＬを介して検出部ＳＥ１に電気的に接続されている。これにより、複数の検出電極Ｒｘのうち、タッチ検出の対象になっていない構成電極を、選択的にガード信号ＤＳｎ（図１１参照）の供給源としての電源Ｖｄｄ（図９参照）と接続することができる。

また、図２４に示すように、スイッチ素子ＳＷｐに駆動信号ＤＳｐ（図１１参照）を供給する駆動信号線ＴＳｐＬ、およびスイッチ素子ＳＷｎにガード信号ＤＳｎ（図１１参照）を供給するガード信号線ＴＳｎＬは、Ｘ軸方向において、Ｘ２側からＸ１側に延在している。また、検出部ＳＥ１は、Ｘ軸方向において、ドライバチップＤＲＣ１よりＸ２側に配置されている。つまり、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれは、Ｘ軸方向において検出部ＳＥ１に近いＸ２側に引き出されている。これにより、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬの配線経路距離を短くすることができる。

また、複数のスイッチ素子ＳＷｄのそれぞれのオンオフ動作を制御する制御信号を伝送する制御信号線ＣＳｄＬは、Ｘ１側からＸ２側に向かって延在している。制御信号線ＣＳｄＬは、Ｘ２側で終端している。言い換えれば、制御信号線ＣＳｄＬは、基板ＳＵＢ１のＸ１側の周縁部に引き出され、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬは基板ＳＵＢ１のＸ２側の周縁部に引き出されている。このため、基板ＳＵＢ１の周縁部のスペースを効率的に利用できる。この点は、図１２に示す表示装置ＤＳＰ１と相違する表示装置ＤＳＰ６の特徴である。

また、表示装置ＤＳＰ６の場合、図２４に示すように、領域ＳＬＲ１および領域ＳＬＲ２において、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬは、映像信号線である信号用接続配線ＳＣＬとは重なっていない。言い換えれば、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬは、平面視において、領域ＳＬＲ１および領域ＳＬＲ２を迂回するように配置されている。これにより、信号用接続配線ＳＣＬと、駆動信号線ＴＳｐＬまたはガード信号線ＴＳｎＬとが重なることによるノイズ影響を低減できる。

また、表示装置ＤＳＰ６の場合、図２４に示すように、複数の駆動信号線ＴＳｐＬのそれぞれが、互いに隣り合って配置されている。また、複数のガード信号線ＴＳｎＬのそれぞれが、互いに隣り合って配置されている。また、スイッチ素子ＳＷｐとスイッチ素子ＳＷｎとはＹ軸方向に沿って配置されている。この回路レイアウトにより、駆動信号線ＴＳｐＬとスイッチ素子ＳＷｐ、およびガード信号線ＴＳｎＬとスイッチ素子ＳＷｎのそれぞれを効率的に接続できる。この点は、図１２に示す表示装置ＤＳＰ１と相違する表示装置ＤＳＰ６の特徴である。

また、本実施の形態２の表示装置ＤＳＰ６は、実施の形態１の表示装置ＤＳＰ１（図１２参照）と同様に平面視において複数の配線が互いに交差する。しかし、上記したように、表示装置ＤＳＰ６と表示装置ＤＳＰ１とは、上記したように平面視における配線レイアウトが相違することに伴って、各配線が配置される配線層の種類が異なる部分がある。

図２６は、図２４に示す複数の配線について、配置される配線層毎に識別可能な状態で示す平面図である。なお、図２６では、上記実施の形態１で説明した図１６と同じルールで線の線種を決定している。例えば、複数の配線のうち、第１層目の配線層ＷＬ１（図２参照）に配置される部分を破線で示し、第２層目の配線層ＷＬ２（図２参照）に配置される部分を一点鎖線で示し、第３層目の配線層ＷＬ３（図２参照）に配置される部分を黒色の実線で示している。また、図２６では、図の見易さのため、複数の信号線ＳＬおよび複数の信号用接続配線ＳＣＬについてはこれらの配線が配置される領域ＳＬＲ１〜ＳＬＲ４を図示し、各領域に信号線ＳＬおよび信号用接続配線ＳＣＬの符号を付している。

図２６に示すように、信号用接続配線ＳＣＬは、複数の配線層に亘って形成されている。詳しくは、ドライバチップＤＲＣ１に接続される領域ＳＬＲ１および領域ＳＬＲ２では、信号用接続配線ＳＣＬは、第２層目の配線層ＷＬ２（図２参照）に配置されている。また、表示領域ＤＡ（図１参照）と重なる領域ＳＬＲ３では、信号線ＳＬは、第２層目の配線層ＷＬ２（図２参照）に配置されている。しかし、領域ＳＬＲ３と、領域ＳＬＲ１および領域ＳＬＲ２の間に位置する領域ＳＬＲ４では、信号用接続配線ＳＣＬは、第１層目の配線層ＷＬ１（図１７参照）に配置されている。この点は図１６に示す表示装置ＤＳＰ１と同様である。

また、上記したように、表示装置ＤＳＰ６の場合、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬのそれぞれは、領域ＳＬＲ１および領域ＳＬＲ２において信号用接続配線ＳＣＬと重なっていない。このため、図２６に示す例では、フレキシブル配線板ＦＷＢ１に接続される部分からスイッチ素子ＳＷｐまたはスイッチ素子ＳＷｎのソース電極ＳＴ（図１３参照）に至るまでの配線経路は、第２層目の配線層ＷＬ２（図２参照）のみに配置されている。配線層ＷＬ２は、信号用接続配線ＳＣＬが領域ＳＬＲ１および領域ＳＬＲ２において配置される配線層と同層であって、既に説明したように、配線層ＷＬ１（図２参照）と比較して、配線抵抗を低減させ易い配線層である。すなわち、本実施の形態では、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬのそれぞれは、領域ＳＬＲ１および領域ＳＬＲ２において信号用接続配線ＳＣＬと重なっていないので、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬの配線抵抗を低減できる。

ただし、図２６に対する変形例として、駆動信号線ＴＳｐＬの全体または一部分が配線層ＷＬ２とは異なる配線層に形成されていても良い。例えば、駆動信号線ＴＳｐＬの全体または一部分が配線層ＷＬ３（図２参照）に配置されていても良い。

また、表示装置ＤＳＰ６の場合、制御信号線ＣＳｐＬの主配線部ＣＳＬ１（図２５参照）および制御信号線ＣＳｎＬの主配線部ＣＳＬ１（図２５参照）は、配線層ＷＬ１に配置されている。上記したように、一回の検出期間ＦＬｔ中にオン状態になっている複数のスイッチ素子ＳＷｐのそれぞれ、および複数のスイッチ素子ＳＷｎのそれぞれは、互いに隣り合うようにＸ軸方向に沿って配列されている。このため、互いに隣り合う複数のスイッチ素子ＳＷｐ（またはスイッチ素子ＳＷｎ）の全てが、同様にオンまたはオフされる。このため、制御信号線ＣＳｄＬの主配線部ＣＳＬ１は隣り合って配列されている複数のスイッチ素子ＳＷｐから成るスイッチ群に対して、例えば、一本あれば良い。この場合、配線構造を単純化できるので、主配線部ＣＳＬ１が図１３に示すゲート電極ＧＥが形成される配線層ＷＬ１（図２参照）に形成されていれば、副配線部ＣＳＬ２の距離を短くできる。

なお、図２６に示すように、コモン電位供給線ＶＣＤＬ、および複数のコモン線ＣＭＬについては図１６に示す表示装置ＤＳＰ１で説明した例と同様である。また、制御信号線ＣＳｐＬおよび制御信号線ＣＳｎＬのうち、平面視において、信号用接続配線ＳＣＬと重なる部分については、図１６に示す表示装置ＤＳＰ１で説明した例と同様である。したがって重複する説明は省略する。

＜実施の形態２の変形例＞
本実施の形態の表示装置ＤＳＰ６には、既に述べた変形例の他、種々の変形例がある。以下では、本実施の形態１の代表的な変形例について説明する。なお、上記したように、本実施の形態２で説明した表示装置と、上記実施の形態１で説明した表示装置ＤＳＰ１とは、一方が他方の変形例の関係になっている。したがって、上記実施の形態１で説明した変形例のそれぞれを組み合わせて適用することができる。以下では、本実施の形態２の代表的な変形例について説明するが、実施の形態１で既に説明した変形例の技術思想を応用して適用できるものについては、相違点を中心に説明する。

図２４に示す表示装置ＤＳＰ６では、複数のスイッチ素子ＳＷｄはスイッチ回路部ＳＷＧに含まれている。しかし、上記実施の形態１で説明した図２０に示す表示装置ＤＳＰ３と同様に、複数のスイッチ素子ＳＷｄがスイッチ回路部ＳＷＧに含まれず、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎと離れた位置に形成されていても良い。

図示および重複する説明は省略するが、図２４に示す表示装置ＤＳＰ６の変形例として、図２０に示す表示装置ＤＳＰ３のように、スイッチ素子ＳＷｄが複数の検出電極ＲｘとドライバチップＤＲＣ１との間の領域以外に配置されていても良い。この場合、図２４に示す表示装置ＤＳＰ６と比較して、表示領域ＤＡ（図１参照）とドライバチップＤＲＣ１との離間距離を小さくできる。このため、表示領域ＤＡ（図１参照）とドライバチップＤＲＣ１の間の非表示領域ＮＤＡ（図１参照）の幅を小さくできる。

また、図２４を用いて説明した表示装置ＤＳＰ６の場合、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれの配線幅は、互いに同じである。しかし、上記実施の形態１で図２２および図２３を用いて説明したように、複数の駆動信号線ＴＳｐＬおよび複数のガード信号線ＴＳｎＬのそれぞれの配線幅が、互いに異なっていても良い。例えば、図２２を用いて説明したように、ガード信号線ＴＳｎＬのそれぞれの配線幅ＴＷｎは、駆動信号線ＴＳｐＬのそれぞれの配線幅ＴＷｐより広くても良い。この場合、ガード信号線ＴＳｎＬは駆動信号線ＴＳｐＬより配線抵抗が低い。上記実施の形態１で説明したのと同様に、ガード信号線ＴＳｎＬは非選択の検出電極Ｒｘ（図２４参照）に対してガード信号ＤＳｎ（図１１参照）を供給する。この場合、駆動信号線ＴＳｐＬと比較して、多数の検出電極Ｒｘに対して一括してガード信号ＤＳｎを供給する。このため、ガード信号線ＴＳｎＬの配線抵抗を低減させることにより、ガード信号ＤＳｎの波形を安定化させることができる。

なお、上記実施の形態１で説明した図２１および図２２では、駆動信号線ＴＳｐＬおよびガード信号線ＴＳｎＬが交互に配置されているが、これを図２４に示すように複数の駆動信号線ＴＳｐＬのそれぞれ、および複数のガード信号線ＴＳｎＬのそれぞれが、互いに隣り合って配置されていれば表示装置ＤＳＰ６のレイアウトになる。したがって図２１および図２２に対応する図面は図示を省略する。

図２７は、図２４に対する変形例である表示装置の駆動信号線およびガード信号線の一部分を拡大して示す拡大平面図である。図２７に示す表示装置ＤＳＰ７の場合、駆動信号線ＴＳｐ１の配線幅ＴＷｐ１は、駆動信号線ＴＳｐ２の配線幅ＴＷｐ２より広い。言い換えれば、駆動信号線ＴＳｐ１は駆動信号線ＴＳｐ２より配線抵抗が低い。また、ガード信号線ＴＳｎ１の配線幅ＴＷｎ１は、ガード信号線ＴＳｎ２の配線幅ＴＷｎ２より広い。言い換えれば、ガード信号線ＴＳｎ１はガード信号線ＴＳｎ２より配線抵抗が低い。また、図２７に示す例では、駆動信号線ＴＳｐ１の配線経路距離は、駆動信号線ＴＳｐ２の配線経路距離より長い。この場合、駆動信号線ＴＳｐ１の配線抵抗を低減させることにより、駆動信号線ＴＳｐ１に流れる駆動信号ＤＳｐ（図１１参照）、あるいは検出信号の波形を安定化させることができる。また、ガード信号線ＴＳｎ１の配線経路距離は、ガード信号線ＴＳｎ２の配線経路距離より長い。この場合、ガード信号線ＴＳｎ１の配線抵抗を低減させることにより、ガード信号線ＴＳｎ１に流れるガード信号ＤＳｎ（図１１参照）の波形を安定化させることができる。

また、図２４に示す例では、駆動信号線ＴＳｐＬの数（本数）とガード信号線ＴＳｎＬの数（本数）は等しい。しかし、図２８に示す表示装置ＤＳＰ８のように、ガード信号線ＴＳｎＬの数が駆動信号線ＴＳｐＬ（言い換えれば検出信号線ＤＳＬ）の数より少なくても良い。図２８は、図２４に示す表示装置に対する変形例を示す平面図である。表示装置ＤＳＰ８は、図２４に示す表示装置ＤＳＰ６と同様に、平面視において、ガード信号線ＴＳｎＬが領域ＳＬＲ１および領域ＳＬＲ２と重ならならず、基板ＳＵＢ１のＸ２側の周縁部に引き出されている。また、ガード信号線ＴＳｎＬは、非選択の検出電極Ｒｘに対してガード信号ＤＳｎ（図１１参照）を供給すれば良いので、少なくとも１本あれば良い。このため、本実施の形態の場合、表示装置ＤＳＰ８のように、ガード信号線ＴＳｎＬの数が駆動信号線ＴＳｐＬの数より少なくすることができる。ガード信号線ＴＳｎＬの数が少ない場合、ガード信号線ＴＳｎＬを配置するスペースを狭くできる。このためＹ軸方向において、ドライバチップＤＲＣ１と表示領域ＤＡ（図１参照）の間隔を狭くすることができる。

ただし、上記したように、一つの検出期間ＦＬｔ（図１１参照）においてガード信号線ＴＳｎＬは駆動信号線ＴＳｐＬと比較して、多数の検出電極Ｒｘに対して一括してガード信号ＤＳｎを供給する。このため、ガード信号線ＴＳｎＬの配線抵抗を低減させることにより、ガード信号ＤＳｎの波形を安定化させることができる。したがって、図２８に示すように、ガード信号線ＴＳｎＬの数が少ない場合には、特に、ガード信号線ＴＳｎＬの配線幅が駆動信号線ＴＳｐＬの配線幅より広いことが好ましい。

また、図１１に示すガード信号ＤＳｎの波形は、駆動信号ＤＳｐとの波形の違いが少ない程、寄生容量の発生を低減できる。したがって、ガード信号線ＴＳｎＬの配線経路と駆動信号線ＴＳｐＬとの配線経路とを互いに良く似た配線形状にして信号波形を同様にする観点からは、図２４に示すように、駆動信号線ＴＳｐＬの数とガード信号線ＴＳｎＬの数は等しいことが好ましい。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態においては、開示例として液晶表示装置の場合を例示したが、その他の適用例として、有機ＥＬ表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることはいうまでもない。

本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。

例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

本発明は、入力装置や、入力検出機能を備えた表示装置に適用して有効である。

１０,２０ 絶縁基板
１１，１２,１３，１４ 絶縁膜
ＡＬ１，ＡＬ２ 配向膜
ＢＬ バックライトユニット
ＢＭ ブラックマトリクス
ＣＤ 共通電極駆動回路
ＣＤＦ 導電膜
ＣＥ 共通電極
ＣＦＢ，ＣＦＧ，ＣＦＲ カラーフィルタ
ＣＭＬ コモン線
ＣＳ 保持容量
ＣＳＬ１ 主配線部
ＣＳＬ２ 副配線部
ＣＳＬＡ，ＣＳＬＢ，ＣＳＬＣ，ＣＳＬＤ 制御配線
ＣＳｃｌ クロック信号
ＣＳｄ，ＣＳｎＡ，ＣＳｎＢ，ＣＳｎＣ，ＣＳｎＤ，ＣＳｐＡ，ＣＳｐＢ，ＣＳｐＣ，ＣＳｐＤ 制御信号
ＣＳｄＬ，ＣＳｎＬ，ＣＳｐＬ， 制御信号線
ＣＳｓｔ スタートパルス信号
ＣＴＣ 制御回路部
Ｃｄ，Ｃｘ１，Ｃｘ２，Ｃｙ１ 容量
ＤＡ 表示領域
ＤＣＰ１ 検出回路
ＤＥＴ 検出器
ＤＲＣ１、ＤＲＣ２ ドライバチップ
ＤＳ 表示面
ＤＳＬ，ＤＳＬ１，ＤＳＬ２， 検出信号線
ＤＳＰ１，ＤＳＰ２，ＤＳＰ３，ＤＳＰ４，ＤＳＰ５，ＤＳＰ６，ＤＳＰ７，ＤＳＰ８，ＤＳＲ１，ＤＳＲ２ 表示装置
ＤＳｎ ガード信号
ＤＳｐ 駆動信号
ＤＴ ドレイン電極
ＦＬｄ 表示期間
ＦＬｔ，ＦＬｔＡ，ＦＬｔＢ，ＦＬｔＣ，ＦＬｔＤ 検出期間
ＦＷＢ１ フレキシブル配線板
ＧＤ 走査線駆動回路
ＧＥ ゲート電極
ＧＬ，ＧＬ１，ＧＬ２，ＧＬｎ 走査線
ＬＱ 液晶層
ＮＤＡ 非表示領域
ＯＣＬ オーバーコート層
ＯＤ１，ＯＤ２ 光学素子
ＯＰｄ オペアンプ
ＰＥ 画素電極
ＰＮＬ１ 表示パネル
ＰＳＷ 画素スイッチ素子
ＰＸ 画素
Ｑ１，Ｑ２，Ｑ３，Ｑ４ 電荷
Ｒｘ 検出電極
Ｒｘ１Ａ，Ｒｘ１Ｂ，Ｒｘ１Ｃ，Ｒｘ１Ｄ，Ｒｘ２Ａ，Ｒｘ２Ｂ，Ｒｘ２Ｃ，Ｒｘ２Ｄ，Ｒｘ３Ａ，Ｒｘ３Ｂ，Ｒｘ３Ｃ，Ｒｘ３Ｄ，Ｒｘ４Ａ，Ｒｘ４Ｂ，Ｒｘ４Ｃ，Ｒｘ４Ｄ 構成電極
ＲｘＡ，ＲｘＢ，ＲｘＣ，ＲｘＤ 検出単位
ＳＣＬ，ＳＣＬ１，ＳＣＬ２ 信号用接続配線
ＳＤ 信号線駆動回路
ＳＥ１ 検出部
ＳＬ，ＳＬ１，ＳＬ２，ＳＬｍ 信号線
ＳＬＲ１，ＳＬＲ２，ＳＬＲ３，ＳＬＲ４ 領域
ＳＲ，ＳＲＡ，ＳＲＢ，ＳＲＣ，ＳＲＤ シフトレジスタ回路
ＳＴ ソース電極
ＳＵＢ１，ＳＵＢ２ 基板
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ
ＳＷＧ，ＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷＤ スイッチ回路部
ＳＷｄ，ＳＷｎ，ＳＷｎＡ，ＳＷｎＢ，ＳＷｎＣ，ＳＷｎＤ，ＳＷｐ，ＳＷｐＡ，ＳＷｐＢ，ＳＷｐＣ，ＳＷｐＤ スイッチ素子
Ｓｇ 交流矩形波
Ｓｐｉｃ 映像信号
Ｔ０１，Ｔ０２，Ｔ１１，Ｔ１２，Ｔ３１ 時刻
ＴＤＳ タッチ検出面
ＴＬ 時間軸
ＴＳＣ１ 検出チップ
ＴＳｎ１，ＴＳｎ２，ＴＳｎＬ ガード信号線
ＴＳｐ１，ＴＳｐ２，ＴＳｐＬ 駆動信号線
ＴＷｎ，ＴＷｎ１，ＴＷｎ２，ＴＷｐ，ＴＷｐ１，ＴＷｐ２ 配線幅
Ｔｒ トランジスタ素子
ＶＣＤＬ コモン電位供給線
Ｖｄｄ 電源
Ｖｄｅｔ，Ｖｄｒ，Ｖｘ 電圧
Ｖｄｅｔ０，Ｖｄｅｔ１，Ｖｘ０，Ｖｘ１ 波形
Ｖｒｅｆ 参照信号
Ｖｔｈ 閾値電圧
Ｗ１ 配線
ＷＬ１，ＷＬ２，ＷＬ３ 配線層

Claims (16)

1. 電気光学層と、
   前記電気光学層を駆動する第１駆動電極および第２駆動電極と、
   映像信号を出力するドライバチップと、
   前記ドライバチップの外部に配置され、前記第２駆動電極に供給する電位を選択し、第１スイッチ素子および第２スイッチ素子を有するスイッチ回路と、
   前記スイッチ回路に接続されたシフトレジスタ回路と、
   物体の近接または接触を検出する検出回路と、を備え、
   前記第１スイッチ素子および前記第２スイッチ素子のそれぞれは、前記シフトレジスタ回路によって、選択的にオンまたはオフされ、
   前記検出回路は、前記第１スイッチ素子および前記第２スイッチ素子と電気的に接続され、
   前記物体の近接または接触を検出する検出動作期間には、
   複数の前記第２駆動電極のうちの一部に前記第１スイッチ素子を介して第１電位が供給され、
   複数の前記第２駆動電極のうちの他の一部に前記第２スイッチ素子を介して第２電位が供給され、
   前記第２駆動電極は、第２Ａ駆動電極と第２Ｂ駆動電極とを含み、
   前記第１スイッチ素子は、前記検出動作期間において、一方がオンされる場合に他方がオフされる関係にある第１Ａスイッチ素子および第１Ｂスイッチ素子を含み、
   前記第２スイッチ素子は、前記検出動作期間において、一方がオンされる場合に他方がオフされる関係にある第２Ａスイッチ素子および第２Ｂスイッチ素子を含み、
   前記第２Ａ駆動電極は、前記第１Ａスイッチ素子および前記第２Ａスイッチ素子と電気的に接続され、
   前記第２Ｂ駆動電極は、前記第１Ｂスイッチ素子および前記第２Ｂスイッチ素子と電気的に接続され、
   前記シフトレジスタ回路は、
   第１期間において、前記第１Ａスイッチ素子および前記第２Ｂスイッチ素子をオンし、
   第２期間において、前記第１Ａスイッチ素子および前記第２Ｂスイッチ素子をオフし、
   前記第１スイッチ素子と前記第２スイッチ素子は第１方向に沿って配列され、
   前記第１Ａスイッチ素子と前記第１Ｂスイッチ素子は前記第１方向に交差する第２方向に沿って配列され、
   前記第２Ａスイッチ素子と前記第２Ｂスイッチ素子は前記第２方向に沿って配列され、
   前記第１スイッチ素子のオンオフ動作を制御する第１ゲート線および前記第２スイッチ素子のオンオフ動作を制御する第２ゲート線のそれぞれは、前記第２方向の一方側である第１側から他方側である第２側に延在している、表示装置。
2. 前記第１スイッチ素子に前記第１電位を供給する第１ソース配線および前記第２スイッチ素子に前記第２電位を供給する第２ソース配線は、前記第２側から前記第１側に延在している、請求項１に記載の表示装置。
3. 前記第２スイッチ素子に前記第２電位を供給する第２ソース配線は、前記第１スイッチ素子に前記第１電位を供給する第１ソース配線より配線抵抗が低い、請求項１または２に記載の表示装置。
4. 前記ドライバチップと複数の前記第１駆動電極とは、複数の映像信号配線を介してそれぞれ電気的に接続され、
   前記複数の映像信号配線は、
   前記ドライバチップと複数の前記第１駆動電極との間の第１領域に配置される複数の第１映像信号配線と、
   前記ドライバチップと複数の前記第１駆動電極との間であって、かつ、前記第１領域とは異なる第２領域に配置される複数の第２映像信号配線と、を含み、
   前記シフトレジスタ回路は、前記第１領域と前記第２領域の間に配置されている、請求項１〜３のいずれか１項に記載の表示装置。
5. 前記検出動作期間には、前記検出回路は、前記第２駆動電極自身から出力される信号の変化に基づいて前記物体の近接または接触を検出する、請求項１〜４のいずれか１項に記載の表示装置。
6. 前記ドライバチップと複数の前記第１駆動電極とは、複数の映像信号配線を介してそれぞれ電気的に接続され、
   平面視において、前記複数の映像信号配線のそれぞれの一部分は、前記第１スイッチ素子に前記第１電位を供給する第１ソース配線と重なっている、請求項１〜５のいずれか１項に記載の表示装置。
7. 電気光学層と、
   前記電気光学層を駆動する第１駆動電極および第２駆動電極と、
   映像信号を出力するドライバチップと、
   前記ドライバチップの外部に配置され、前記第２駆動電極に供給する電位を選択し、第１スイッチ素子および第２スイッチ素子を有するスイッチ回路と、
   制御配線を介して、前記スイッチ回路に接続されたシフトレジスタ回路と、
   物体の近接または接触を検出する検出回路と、を備え、
   前記第１スイッチ素子および前記第２スイッチ素子のそれぞれは、前記シフトレジスタ回路によって、選択的にオンまたはオフされ、
   前記検出回路は、前記第１スイッチ素子および前記第２スイッチ素子と電気的に接続され、
   前記第２駆動電極は、第１構成電極と第２構成電極とを有し、
   前記スイッチ回路は、前記第１構成電極に電気的に接続された第１スイッチ回路と、前記第２構成電極に電気的に接続された第２スイッチ回路と、を有し、
   前記シフトレジスタ回路は、前記第１スイッチ回路が有する前記第１スイッチ素子および前記第２スイッチ素子のオンオフ動作を制御する第１シフトレジスタ回路と、前記第２スイッチ回路が有する前記第１スイッチ素子および前記第２スイッチ素子のオンオフ動作を制御する第２シフトレジスタ回路と、を有し、
   前記制御配線は、前記第１シフトレジスタ回路に接続された第１制御配線と、前記第２シフトレジスタ回路に接続された第２制御配線とを有し、
   前記第１スイッチ回路と前記第２スイッチ回路は第１方向に沿って配列され、
   前記第１方向の一方側を第１側とし、他方側を第２側とした場合に、前記第１制御配線は、前記第１スイッチ回路内を前記第１側から前記第２側に向けて延在し、前記第２制御配線は、前記第２スイッチ回路内を前記第２側から前記第１側に向けて延在している、表示装置。
8. 前記第１制御配線および前記第２制御配線のそれぞれの一部分は、互いに隣り合って配置される前記第１スイッチ回路と前記第２スイッチ回路の間に延在している請求項７に記載の表示装置。
9. 前記ドライバチップと複数の前記第１駆動電極とは、複数の映像信号配線を介してそれぞれ電気的に接続され、
   前記複数の映像信号配線は、
   前記ドライバチップと複数の前記第１駆動電極との間の第１領域に配置される複数の第１映像信号配線と、
   前記ドライバチップと複数の前記第１駆動電極との間であって、かつ、前記第１領域とは異なる第２領域に配置される複数の第２映像信号配線と、を含み、
   前記第１シフトレジスタ回路および前記第２シフトレジスタ回路は、前記第１領域と前記第２領域の間に配置されている、請求項７または８に記載の表示装置。
10. 前記ドライバチップと複数の前記第１駆動電極とは、複数の映像信号配線を介してそれぞれ電気的に接続され、
    前記複数の映像信号配線は、
    前記ドライバチップと複数の前記第１駆動電極との間の第１領域に配置される複数の第１映像信号配線と、
    前記ドライバチップと複数の前記第１駆動電極との間であって、かつ、前記第１領域とは異なる第２領域に配置される複数の第２映像信号配線と、を含み、
    前記第１制御配線および前記第２制御配線のそれぞれの一部分は、前記第１領域と前記第２領域の間に延在している、請求項７〜９のいずれか１項に記載の表示装置。
11. 前記ドライバチップと複数の前記第１駆動電極とは、複数の映像信号配線を介してそれぞれ電気的に接続され、
    前記複数の映像信号配線は、
    前記ドライバチップと複数の前記第１駆動電極との間の第１領域に配置される複数の第１映像信号配線と、
    前記ドライバチップと複数の前記第１駆動電極との間であって、かつ、前記第１領域とは異なる第２領域に配置される複数の第２映像信号配線と、を含み、
    平面視において、前記第１制御配線の一部分は前記複数の第１映像信号配線と重なり、前記第２制御配線の一部分は前記複数の第２映像信号配線と重なっている、請求項７または９に記載の表示装置。
12. 前記物体の近接または接触を検出する検出動作期間には、
    前記第１構成電極および前記第２構成電極のうちのいずれか一方に前記第１スイッチ素子を介して第１電位が供給され、
    前記第１構成電極および前記第２構成電極のうちの他方に前記第２スイッチ素子を介して第２電位が供給される、請求項７〜１１のいずれか１項に記載の表示装置。
13. 前記第１スイッチ素子は、前記物体の近接または接触を検出する検出動作期間において、一方がオンされる場合に他方がオフされる関係にある第１Ａスイッチ素子および第１Ｂスイッチ素子を含み、
    前記第２スイッチ素子は、前記検出動作期間において、一方がオンされる場合に他方がオフされる関係にある第２Ａスイッチ素子および第２Ｂスイッチ素子を含み、
    前記第１構成電極は、前記第１Ａスイッチ素子および前記第２Ａスイッチ素子と電気的に接続され、
    前記第２構成電極は、前記第１Ｂスイッチ素子および前記第２Ｂスイッチ素子と電気的に接続されている、請求項７〜１２のいずれか１項に記載の表示装置。
14. 前記物体の近接または接触を検出する検出動作期間には、
    前記第１構成電極および前記第２構成電極のうちのいずれか一方に前記第１スイッチ素子を介して第１電位が供給され、
    前記第１構成電極および前記第２構成電極のうちの他方に前記第２スイッチ素子を介して第２電位が供給され、
    前記第２スイッチ素子に前記第２電位を供給する第２ソース配線は、前記第１スイッチ素子に前記第１電位を供給する第１ソース配線より配線抵抗が低い、請求項７〜１３のいずれか１項に記載の表示装置。
15. 前記物体の近接または接触を検出する検出動作期間には、
    前記第１構成電極および前記第２構成電極のうちのいずれか一方に、第１ソース配線および前記第１スイッチ素子を介して第１電位が供給され、
    前記第１構成電極および前記第２構成電極のうちの他方に第２ソース配線および前記第２スイッチ素子を介して第２電位が供給され、
    前記第１スイッチ素子は、前記検出動作期間において、一方がオンされる場合に他方がオフされる関係にある第１Ａスイッチ素子および第１Ｂスイッチ素子を含み、
    前記第２スイッチ素子は、前記検出動作期間において、一方がオンされる場合に他方がオフされる関係にある第２Ａスイッチ素子および第２Ｂスイッチ素子を含み、
    前記第２ソース配線は、前記第２Ａスイッチ素子に接続された第２Ａソース配線、および前記第２Ｂスイッチ素子に接続された第２Ｂソース配線を含み、
    前記第２Ａソース配線は前記第２Ｂソース配線と接続されている、請求項７〜１４のいずれか１項に記載の表示装置。
16. 前記第１スイッチ素子は、前記物体の近接または接触を検出する検出動作期間において、一方がオンされる場合に他方がオフされる関係にある第１Ａスイッチ素子および第１Ｂスイッチ素子を含み、
    前記第２スイッチ素子は、前記検出動作期間において、一方がオンされる場合に他方がオフされる関係にある第２Ａスイッチ素子および第２Ｂスイッチ素子を含み、
    前記第１シフトレジスタ回路は、
    第１期間において、前記第１Ａスイッチ素子をオンにし、かつ、前記第２Ｂスイッチ素子をオフにし、
    第２期間において、前記第１Ｂスイッチ素子をオフにし、かつ、前記第２Ａスイッチ素子をオンにする、請求項７〜１５のいずれか１項に記載の表示装置。