以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っても適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実施の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
また本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
さらに、実施の形態で用いる図面においては、構造物を区別するために付したハッチングを図面に応じて省略する場合もある。
また、本願において、入力装置とは、外部から入力されたコマンドを信号として検出する装置を意味する。本願明細書では、電極に対して近接または接触する物体の容量に応じて変化する静電容量を検出することで、入力を信号として検出する、静電容量検出型の入力装置について説明する。
静電容量を検出する方式は、互いに離間した状態で対向配置された二つの電極の間の静電容量を検出する、相互容量検出方式(Mutual-Capacitive Sensing)を含んでいる。なお、本願明細書では相互容量検出方式のことを簡易的に相互容量方式と呼ぶ。また、静電容量を検出する方式は、一つの電極の静電容量を検出する、自己容量検出方式(Self-Capacitive Sensing)を含んでいる。なお、本願明細書では自己容量検出方式のことを簡易的に自己容量方式と呼ぶ。上記では自己容量方式に関し、一つの電極の静電容量を検出する、と説明したが、詳しくは、一つの電極と、例えば接地電位などの基準電位との間の静電容量を検出する。自己容量方式において、基準電位が供給される部分は、電極との間で検出可能な静電容量を形成できる程度の離間距離で電極の周囲に配置される導体パターンであって、固定電位の供給経路が接続されていれば、形状などは特に限定されない。
また、タッチパネルとは、入力装置の一態様であって、指やタッチペンなどの入力具などを近づけて、または接触させて、入力動作を行ったときに、入力信号を検出すると共に、タッチ位置を算出して出力する入力装置である。タッチ位置は、言い換えれば、入力信号を検出する座標面において、入力信号を検出した位置の座標である。
タッチパネルのように、タッチ位置を算出する入力装置は、多くの場合、表示装置と組み合わされて利用される。本願では、表示装置と入力装置とを互いに独立した部品で組み立て、表示装置と入力装置とが重なった状態で利用される、入力機能付き表示装置を、外付け型、またはオンセルタイプの表示装置と呼ぶ。また、画像を表示する表示部を構成する部品の間に、入力信号を検出する入力検出部を構成する部品のうちの一部または全部が組み込まれた状態で利用される入力機能付き表示装置を、内蔵型、またはインセルタイプの表示装置と呼ぶ。インセルタイプの表示装置は、入力検出部を構成する部品のうちの一部または全部が、表示部を構成する部品のうちの一部または全部と兼用化される表示装置を含んでいる。また、インセルタイプの表示装置は、入力検出部を構成する部品と表示部を構成する部品とが互いに兼用化されない表示装置を含んでいる。
また、以下の実施の形態で説明する技術は、電気光学層が設けられた表示領域の複数の素子に、表示領域の周囲から信号を供給する機構を備える表示装置に広く適用可能である。上記のような表示装置には、例えば、液晶表示装置、有機EL(Electro-Luminescence)表示装置、あるいはプラズマディスプレイ装置など、種々の表示装置が例示できる。以下の実施の形態では、表示装置の代表例として、液晶表示装置を取り上げて説明する。
また、液晶表示装置は、表示機能層である液晶層の液晶分子の配向を変化させるための電界の印加方向により、大きくは以下の2通りに分類される。すなわち、第1の分類として、表示装置の厚さ方向(あるいは面外方向)に電界が印加される、所謂、縦電界モードがある。縦電界モードには、例えばTN(Twisted Nematic)モードや、VA(Vertical Alignment)モードなどがある。また、第2の分類として、表示装置の平面方向(あるいは面内方向)に電界が印加される、所謂、横電界モードがある。横電界モードには、例えばIPS(In-Plane Switching)モードや、IPSモードの一つであるFFS(Fringe Field Switching)モードなどがある。以下で説明する技術は、縦電界モードおよび横電界モードのいずれにも適用できるが、以下で説明する実施の形態では、一例として、横電界モードの表示装置を取り上げて説明する。
(実施の形態1)
<表示装置の構成>
図1は、一実施の形態である表示装置の一つの構成例を示す平面図である。図2は、図1に示す表示装置の表示領域の一部分の拡大断面図である。図3は、図1に示す表示装置における共通電極の配置の一例を示す平面図である。図4は、図1に示す表示装置における画素を示す等価回路図である。なお、図1および図3では、見易さのため表示パネルの構成部材を図1と図3に分けて記載している。また、図2では、基板SUB1の厚さ方向における走査線GLと信号線SLとの位置関係の例を示すため、図2とは異なる断面に設けられた走査線GLを一緒に示している。
図1に示すように、表示装置DSP1は、表示パネルPNL1、表示パネルPNL1を駆動するドライバチップDRC1、および、静電容量方式でタッチ検出する機能を備える検出部SE1を有する。言い換えれば、表示装置DSP1は、タッチ検出機能付きの表示装置である。表示パネルPNL1は、画像が表示される表示面DS(図2参照)を有する。ドライバチップDRC1は、表示パネルPNL1を駆動する駆動回路を備えているIC(Integrated Circuit)チップである。また、図1および図3に示す例では、表示装置DSP1は、表示パネルPNL1に接続された配線部材であるフレキシブル配線板FWB1を有する。検出部SE1は、タッチ検出動作を制御し、かつ検出電極Rx(図3参照)から出力された信号を処理する検出回路DCP1(図3参照)を備えた部分である。検出部SE1は、フレキシブル配線板FWB1に搭載されたタッチ検出用のIC(integrated circuit)チップである検出チップTSC1に形成されている。タッチ検出回路としての検出部SE1および検出部SE1による検出方法については、後述する。なお、図示は省略するが、表示装置DSP1は、表示パネルPNL1の外部に設けられた制御モジュールなどを有し、制御モジュールがフレキシブル配線板FWB1を介して表示パネルPNL1と電気的に接続されていても良い。なお、検出回路DCP1は、ドライバチップDRC1の内部に配置されていてもよい。
図1および図2に示すように、表示パネルPNL1は、基板SUB1と、基板SUB1と対向配置された基板SUB2(図2参照)と、基板SUB1と基板SUB2との間に配置された電気光学層としての液晶層LQ(図2参照)と、を有する。言い換えれば、本実施の形態の表示装置DSP1は、電気光学層としての液晶層LQを備える液晶表示装置である。なお、本実施の形態1において、基板SUB1をアレイ基板と言い換えることができ、基板SUB2を対向基板と言い換えることができる。
また、図2および図3に示すように、表示装置DSP1は、表示パネルPNL1の内部にマトリクス状に設けられた複数の検出電極Rxを有する。詳細は後述するが、検出部SE1は、複数の検出電極Rxの各々の静電容量の変化を検出する。表示装置DSP1は、複数の検出電極Rxが表示パネルPNL1の内部に設けられているので、インセルタイプのタッチ検出機能付き表示装置である。
図1および図3に示すように、表示パネルPNL1は、画像を表示する表示領域(アクティブエリア)DAを備えている。平面視において、互いに交差、好ましくは直交する2つの方向をX軸方向およびY軸方向とする。このとき、複数の検出電極Rxは、平面視において、表示領域DA内において、X軸方向およびY軸方向にマトリクス状に配列されている。すなわち、複数の検出電極Rxは、平面視において表示パネルPNL1にマトリクス状に設けられている。なお、本願では、「平面視において」とは、表示パネルPNL1の表示面に垂直な方向から視た場合を意味する。
また、図2に示すように、表示装置DSP1は、バックライトユニットBLを有する。バックライトユニットBLは、基板SUB1の背面側に配置されている。このようなバックライトユニットBLとしては、種々の形態が適用可能であり、また、光源として発光ダイオード(Light Emitting Diode:LED)を利用したものや、冷陰極管(Cold Cathode Fluorescent Lamp:CCFL)を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
図1に示すように、ドライバチップDRC1は、平面視における表示パネルPNL1のうち、表示領域DAの外側の領域である非表示領域NDAにおいて、基板SUB1上に、設けられている。ドライバチップDRC1は、信号線SLを介して電気光学層である液晶層LQ(図2参照)を駆動する、信号線駆動回路SDなどを有する。信号線駆動回路SDは、信号線SLを介して複数の画素PXのそれぞれが備える画素電極PE(図4参照)に映像信号Spic(図4参照)を供給する。
また、表示装置DSP1は、複数の信号線SLと、複数の画素PXを有する。表示領域DAにおいて、基板SUB1と基板SUB2との間には、複数の画素PXが配置されている。複数の画素PXは、X軸方向およびY軸方向にマトリクス状に配列され、m×n個配置されている(ただし、mおよびnは正の整数である)。また、複数の信号線SLは、Y軸方向にそれぞれ延在し、かつ、X軸方向に互いに間隔を空けて配列されている。図1に示す例では、m本の信号線SLが、信号線SL1、SL2およびSLmの順で、X軸方向の一方の側から他方の側に向かって配列されている。複数の信号線SLの各々は、表示領域DAの外側の非表示領域NDAに引き出されている。複数の信号線SLの各々は、表示領域DA内の信号線SLとドライバチップDRC1とを相互に接続する接続配線(引き出し配線とも呼ぶ)としての信号用接続配線SCLを介してドライバチップDRC1と電気的に接続されている。
信号線SLおよび信号用接続配線SCLは、映像信号を伝送する映像信号配線であるが、信号線SLと信号用接続配線SCLとは、以下のように区別することができる。すなわち、ドライバチップDRC1に接続され、複数の画素PXに映像信号を供給する信号伝送経路のうち、表示領域DA内に配置されるものを信号線SLとよび、表示領域DAの外側にあるものを信号用接続配線SCLと呼ぶ。複数の信号線SLのそれぞれは、Y軸方向に直線的に延びている。一方、信号用接続配線SCLは、信号線SLとドライバチップDRC1とを接続する配線なので、図1に示すように、信号線SLとドライバチップDRC1との間に屈曲部を有している。
なお、図1に示す例では、信号線SLとドライバチップDRC1とは、信号用接続配線SCLを介して直接的に接続されているが、信号線SLとドライバチップDRC1との間に図示しない他の回路が形成されていても良い。例えば、信号線SLとドライバチップDRC1との間に、赤色の信号、緑色の信号、あるいは青色の信号を選択するRGB選択スイッチが介在していても良い。RGB選択スイッチは、例えばマルチプレクサ回路であって、各色用の信号線SLを選択して入力された信号を出力する。この場合、RGB選択スイッチとドライバチップDRC1とを接続する信号用接続配線SCLの数は、信号線SLの数より少ない。
また、表示装置DSP1は、複数の走査線GLと、複数の走査線GLに入力される走査信号を出力する走査信号出力回路としての走査線駆動回路GDと、を有する。走査線駆動回路GDは、非表示領域NDAにおいて、基板SUB1上に設けられている。ドライバチップDRC1は、配線W1を介して走査線駆動回路GDに接続されている。複数の走査線GLは、X軸方向にそれぞれ延在し、かつ、Y軸方向に互いに間隔を空けて配列されている。図1に示す例では、n本の走査線GLが、走査線GL1、GL2およびGLnの順で、Y軸方向の一方の側から他方の側に向かって配列されている。複数の走査線GLの各々は、表示領域DAの外側の非表示領域NDAに引き出され、走査線駆動回路GDに接続されている。また、複数の走査線GLは、複数の信号線SLと互いに交差している。
図1では、走査線駆動回路GDを模式的に示している。走査線駆動回路GDには、例えば、図示しない複数のシフトレジスタ回路、およびシフトレジスタ回路に接続され、制御信号に基づいて走査線GLに供給する電位を選択する、スイッチ素子(スイッチング素子とも呼ぶ)が含まれていても良い。また、図1に示す例では、走査線駆動回路GDは配線W1を介してドライバチップDRC1と接続されている。ドライバチップDRC1は、配線W1を介してクロック信号やイネーブル信号などの制御信号を走査線駆動回路GDに供給する。また、図1に示す例では、X軸方向において、一方の側に走査線駆動回路GDが配置され、他方の側には走査線駆動回路GDが配置されていない例を示している。しかし、走査線駆動回路GDのレイアウトには種々の変形例がある。例えば、図1に示すX軸方向において、一方の側および他方の側にそれぞれ走査線駆動回路GDが配置され、走査線駆動回路GDの間に表示領域DAが配置されていても良い。また例えば、ドライバチップDRC1と走査線駆動回路GDとの間には、制御信号の波形を整形するバッファ回路が接続されていても良い。
また、図3に示すように、表示装置DSP1は、複数の共通電極CEと、を有する。また、表示装置DSP1は、表示装置DSP1が画像を表示する際に、共通電極CEを駆動する共通電極駆動回路(共通電位回路とも呼ぶ)CDを有する。共通電極CEは、X軸方向およびY軸方向にマトリクス状に配列されている。複数の共通電極CEのそれぞれにはコモン線CMLが接続されている。共通電極CEは、コモン線CMLを介してスイッチ回路部SWGに接続されている。図3に示す例では、共通電極駆動回路CDは、フレキシブル配線板FWB1に形成され、ドライバチップDRC1、コモン電位供給線VCDL、およびスイッチ回路部SWGを介して複数の共通電極CEと電気的に接続されている。
また、本実施の形態では、共通電極CEが、自己容量方式のタッチ検出用の検出電極Rxを兼ねる場合の例を用いて説明する。このため、複数のコモン線CMLのそれぞれは、検出電極Rxで検出された信号を、検出部SE1に伝送する検出信号伝送用の配線としての機能を備えている。また、詳細は後述するが、本実施の形態の表示装置DSP1は、検出電極Rxを利用して自己容量方式によるタッチ検出を行う。このため、複数のコモン線CMLのそれぞれは、複数の検出電極Rxのそれぞれに対して、書き込み信号である駆動波形を入力するための信号伝送用の配線としての機能を備えている。
共通電極CEの数は、図1に示す画素PXの数と同じでも良いが、画素PXより少ない。検出電極Rxとして動作する共通電極CEの数が画素PXの数と同じである場合、タッチ検出の解像度が表示画像の解像度と同程度になる。また、共通電極CEの数が画素PXの数より少ない場合、タッチ検出の解像度は表示画像の解像度より低いが、コモン線CMLの数を低減できる。一般に、表示画像の解像度は、タッチ検出の解像度と比較して高い場合が多い。したがって、共通電極CEの数は、画素PXの数より少ないことが好ましい。例えば、図3に示す検出電極Rx一個分の平面積が、4mm2〜36mm2程度であった場合、一つ検出電極Rxは、数十個〜数百個程度の画素PXと重なる。
また、詳細は後述するが、複数のコモン線CMLが接続されるスイッチ回路部SWGは
、ドライバチップDRC1の外部に配置されている。図3に示す例では、スイッチ回路部SWGは、基板SUB1上の面において、非表示領域NDAに配置されている。スイッチ回路部SWGは、シフトレジスタ回路SRに接続されている。シフトレジスタ回路SRは、スイッチ回路部SWGが有する複数のスイッチ素子(詳細は後述する)を選択的にオンオフする回路である。図3に示す例では、シフトレジスタ回路SRは、ドライバチップDRC1の外部に配置されている。詳しくは、シフトレジスタ回路SRは、基板SUB1上の面において、非表示領域NDAに配置されている。シフトレジスタ回路SRがドライバチップDRC1の外部に配置されている場合、ドライバチップDRC1の汎用性が向上する。複数の検出電極Rxのそれぞれと、検出部SE1とを接続する信号伝送経路のレイアウトの詳細は後述する。なお、シフトレジスタ回路SRはドライバチップDRC1の内部に配置されていても良い。
なお、上記した走査線駆動回路GD(図1参照)、あるいは共通電極駆動回路CD(図3参照)が形成される位置は、図1や図3に示す態様の他、種々の変形例がある。例えば、走査線駆動回路GDおよび共通電極駆動回路CDのうちのいずれか一方、あるいは両方が、ドライバチップDRC1に形成されていても良い。また例えば、共通電極駆動回路CDが、図1に示す基板SUB1上に配置されている形態も、共通電極駆動回路CDが非表示領域NDAに形成されている形態に含まれる。また例えば、共通電極駆動回路CDが表示装置DSP1の外部に形成され、フレキシブル配線板FWB1に接続されていても良い。
また、図4に示すように、各画素PXは、画素スイッチ素子PSWと、画素電極PEと、を有する。また、本実施の形態の例では、複数の画素PXは、共通電極CEを、共有する。画素スイッチ素子PSWは、例えば薄膜トランジスタ(Thin Film Transistor:TFT)を含む。画素スイッチ素子PSWは、走査線GLおよび信号線SLと電気的に接続されている。画素スイッチ素子PSWは、トップゲート型TFTおよびボトムゲート型TFTのいずれであってもよい。また、画素スイッチ素子PSWの半導体層は、例えば、多結晶シリコン(ポリシリコン)からなるが、アモルファスシリコンからなるものでもよい。
画素電極PEは、画素スイッチ素子PSWに電気的に接続されている。画素電極PEは、絶縁膜を介して共通電極CEと対向している。共通電極CE、絶縁膜および画素電極PEは、保持容量CSを形成している。
映像信号に基づいて表示画像を形成する表示期間FLd(後述する図11参照)において、画素電極PEと共通電極CEとの間には各電極に印加される駆動信号に基づいて電界が形成される。そして、電気光学層である液晶層LQを構成する液晶分子は、画素電極PEと共通電極CEとの間に形成される電界により駆動される。例えば、本実施の形態のように、横電界モードを利用する表示装置DSP1では、図2に示すように、基板SUB1に画素電極PEおよび共通電極CEが設けられている。液晶層LQを構成する液晶分子は、画素電極PEと共通電極CEとの間に形成される電界(例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界)を利用して回転される。
つまり、表示動作期間において、画素電極PEおよび共通電極CEのそれぞれは、電気光学層である液晶層LQを駆動する駆動電極として動作する。言い換えれば、複数の画素電極PEのそれぞれは、電気光学層を駆動する第1駆動電極である。また、複数の共通電極CEのそれぞれは、電気光学層を駆動する第2駆動電極である。さらに、上記したように本実施の形態では、共通電極CEが、自己容量方式のタッチ検出用の検出電極Rxを兼ねている。このため、複数の検出電極Rxのそれぞれは、電気光学層を駆動する第2駆動電極である、と読み替えることもできる。以下、本願明細書の説明において、「検出電極Rx」と記載した場合は、特に異なる意味内容で解釈すべきであるという注釈を付記した場合を除き、「共通電極CE」あるいは、「電気光学層を駆動する駆動電極」と読み替えることが可能である。
また、基板SUB1と基板SUB2とは一定の間隔で互いに離れた状態で貼り合わされている。液晶層LQは、基板SUB1と基板SUB2との間に封入されている。基板SUB1は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板10を有する。また、基板SUB1は、絶縁基板10の基板SUB2に対向する側に、複数の導体パターンを有する。複数の導体パターンには、複数の走査線GL、複数の信号線SL、複数のコモン線CML、複数の共通電極CE、および複数の画素電極PEが含まれる。また、複数の導体パターンのそれぞれの間には絶縁膜が介在している。隣り合う導体パターンの間に配置され、導体パターンを互いに絶縁する絶縁膜には、絶縁膜11、絶縁膜12、絶縁膜13、絶縁膜14、および配向膜AL1が含まれる。なお、図2では、走査線GL、共通電極CE、およびコモン線CMLについては、それぞれ一個ずつ示している。
上記した複数の導体パターンのそれぞれは、積層された複数の配線層に形成されている。図2に示す例では、共通電極CE、および画素電極PEはそれぞれ異なる層に形成され、共通電極CEが形成された層の下層に三層の配線層が設けられている。絶縁基板10上に形成された三層の配線層のうち、最も絶縁基板10側に設けられた第1層目の配線層WL1には、主に走査線GLが形成されている。配線層WL1に形成された導体パターンは、例えばクロム(Cr)、チタン(Ti)もしくはモリブデン(Mo)等の金属またはそれらの合金からなる。
絶縁膜11は、配線層WL1および絶縁基板10の上に形成されている。絶縁膜11は、例えば窒化シリコンまたは酸化シリコン等からなる透明な絶縁膜である。なお、絶縁基板10と絶縁膜11との間には、走査線GLの他に、画素スイッチ素子のゲート電極や半導体層などが形成されている。
絶縁膜11上には、第2層目の配線層WL2が形成されている。配線層WL2には、主に信号線SLが形成されている。配線層WL2に形成された導体パターンは、例えばアルミニウム(Al)をモリブデン(Mo)やチタン(Ti)等で挟んだ多層構造の金属膜からなる。配線層WL2の配線材料は配線層WL1の配線材料よりも比抵抗が低いと好ましい。また、画素スイッチ素子のソース電極やドレイン電極なども絶縁膜11の上に形成されている。図2に示す例では、信号線SLは、Y軸方向に延在する。絶縁膜12は、信号線SLおよび絶縁膜11の各々の上に形成されている。絶縁膜12は、例えばアクリル系の感光性樹脂からなる。
絶縁膜12上には、第3層目の配線層WL3が形成されている。配線層WL3には、主にコモン線CMLが形成されている。配線層WL3に形成された導体パターンは、配線層WL2と同様に、例えばアルミニウム(Al)をモリブデン(Mo)やチタン(Ti)等で挟んだ多層構造の金属膜からなる。図2に示す例では、コモン線CMLは、Y軸方向に延在する。絶縁膜13は、コモン線CMLおよび絶縁膜12の各々の上に形成されている。絶縁膜13は、例えばアクリル系の感光性樹脂からなる。
共通電極CEは、絶縁膜13上に形成されている。なお、共通電極CEは、前述したように複数個設けられており、タッチ検出用の検出電極Rxを兼ねている。共通電極CEは、ITO(Indium tin oxide)またはIZO(Indium Zinc Oxide)などの透明な導電材料が好ましい。なお、表示装置が、縦電界モードとしてのTNモードまたはVAモード等の表示装置である場合、共通電極CEは、基板SUB2に形成されていてもよい。また、図2に示す断面では、共通電極CEとコモン線CMLとの間に絶縁膜13が介在している。ただし、図3に示すように、コモン線CMLの一部分と共通電極CEの一部分は電気的に接続されている。また、外光の反射を利用する反射型表示装置であれば、共通電極CEは金属材料であってもよい。
絶縁膜14は、共通電極CEおよび絶縁膜13の各々の上に形成されている。画素電極PEは、絶縁膜14上に形成されている。各画素電極PEは、互いに隣り合う2つの信号線SLの間に位置し、共通電極CEと対向する位置に配置されている。画素電極PEは、例えば、ITOまたはIZOなどの透明な導電材料又は金属材料からなる。配向膜AL1は、画素電極PEおよび絶縁膜14を覆っている。
一方、基板SUB2は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板20を有する。また、基板SUB2は、絶縁基板20の基板SUB1に対向する側に、遮光膜であるブラックマトリクスBMと、カラーフィルタCFR、CFGおよびCFBと、オーバーコート層OCLと、配向膜AL2と、導電膜CDFを有する。
ブラックマトリクスBMは、絶縁基板20の基板SUB1側の面に形成され、各画素を区画している。カラーフィルタCFR、CFGおよびCFBは、それぞれ絶縁基板20の基板SUB1側の面に形成され、平面視において、カラーフィルタCFR、CFGおよびCFBの各々の一部がブラックマトリクスBMと重なっている。カラーフィルタCFRは赤色カラーフィルタであり、カラーフィルタCFGは緑色カラーフィルタであり、カラーフィルタCFBは青色カラーフィルタである。オーバーコート層OCLは、カラーフィルタCFR、CFGおよびCFBを覆っている。オーバーコート層OCLは、透明な樹脂材料からなる。配向膜AL2は、オーバーコート層OCLを覆っている。
また、導電膜CDFは、絶縁基板20が有する平面のうち、液晶層LQと対向する面の反対側の面に配置されている。導電膜CDFは、例えば、ITOまたはIZOなどの透明な導電材料からなる。導電膜CDFは、外部からの電磁波の影響が液晶層LQなどに及ぶことを抑制するシールド層として機能する。また、液晶層LQを駆動する方式が、TNモードや、VAモードなどの縦電解モードの場合、基板SUB2に電極が設けられ、この電極がシールド層としても機能するので、導電膜CDFは省略できる。また、相互容量方式によるタッチ検出を行う場合、パターニングされた複数の導電膜CDFが絶縁基板20に形成され、この複数の導電膜CDFがタッチ検出用の検出電極として用いられても良い。
また、表示装置DSP1は、光学素子OD1と、光学素子OD2と、を有する。光学素子OD1は、絶縁基板10とバックライトユニットBLとの間に配置されている。光学素子OD2は、絶縁基板20の上方、すなわち絶縁基板20を挟んで基板SUB1と反対側に配置されている。光学素子OD1および光学素子OD2は、それぞれ少なくとも偏光板を含んでおり、必要に応じて位相差板を含んでいてもよい。
<自己容量方式によるタッチ検出>
次に、表示装置DSP1が、検出電極Rxを利用して指などの物体からなる入力具の位置、すなわち入力位置を検出する方法について説明する。
本実施の形態の表示装置DSP1は、自己容量方式を用いて、検出電極Rxにて検出した静電容量の変化に基づいて入力位置情報を判断することができる。これにより、表示装置DSP1のタッチ検出面TDS(図2参照)に指が接触していること、または、表示装置DSP1のタッチ検出面TDSに指が近接していることを検出することができる。本実施の形態1において、タッチ検出面TDSは、光学素子OD2の面であって、基板SUB2側と反対側の面である。
以下では、自己容量方式を用いたタッチ検出(自己容量方式タッチ検出)の原理および方法について説明する。ただし、表示装置DSP1は、相互容量方式を用いて、検出電極Rxにて検出した静電容量の変化に基づいて入力位置情報を判断しても良い。なお、本願明細書では相互容量検出方式のことを簡易的に相互容量方式と呼ぶ場合がある。例えば、自己容量方式と相互容量方式を交互に実施しても良い。あるいは、表示装置が、自己容量方式用の検出電極と相互容量方式用の検出電極をそれぞれ独立して有している場合には、自己容量方式と相互容量方式を一括して行うこともできる。
自己容量方式による入力位置情報の判断は、各々の検出電極Rxに対して書込み信号を書込み、書込み信号が書込まれた各々の検出電極Rxに生じた静電容量の変化を示す読取り信号を読取ることにより行われる。言い換えれば、自己容量方式によりタッチ検出をする場合、検出電極Rx自身に駆動信号を入力し、かつ、検出電極Rx自身から出力される信号の変化に基づいて物体の近接または接触を検出する。
次に、自己容量方式を用いたタッチ検出方法の原理を説明する。自己容量方式は、検出電極Rxが有する容量Cx1を利用する。また自己容量方式は、検出電極Rxにタッチしている利用者の指等により生じる容量Cx2を利用する。図5〜図8は、自己容量方式によるタッチ検出の回路動作を模式的に示す説明図である。
図5および図6は、表示装置DSP1のタッチ検出面に、利用者の指がタッチしていない状態を示している。このため、検出電極Rxと指との間に静電容量結合は生じていない。図5は、スイッチSW1により、検出電極Rxが電源Vddに接続された状態を示す。図6は、スイッチSW1により、検出電極Rxが電源Vddとは分離され、検出電極Rxがコンデンサとしての容量Cy1に接続された状態を示す。
図5に示す状態において、電源Vddから容量Cx1に向かって電荷Q1が流れ、容量Cx1は例えば充電される。また、図6に示す状態において、容量Cx1から容量Cy1に向かって電荷Q2が流れ、容量Cx1は例えば放電される。ここで、容量Cx1が充電されることとは、検出電極Rxに対して書込み信号が書込まれることである。また、容量Cx1が放電されることとは、検出電極Rxに生じた静電容量の変化を示す読取り信号を読取ることである。
一方、図7および図8は、表示装置DSP1のタッチ検出面に、利用者の指がタッチしている状態を示している。このため、検出電極Rxと指との間に静電容量結合が生じている。図7は、スイッチSW1により、検出電極Rxが電源Vddに接続された状態を示す。図8は、スイッチSW1により、検出電極Rxが電源Vddから遮断され、検出電極Rxが容量Cy1に接続された状態を示す。
図7に示す状態において、電源Vddから容量Cx1に向かって電荷Q3が流れ、容量Cx1は例えば充電される。また、図8に示す状態において、容量Cx1から容量Cy1に向かって電荷Q4が流れ、容量Cx1は例えば放電される。
ここで、図6に示す放電時に容量Cy1に充電される電圧の時間依存性に対して、図8に示す放電時に容量Cy1に充電される電圧の時間依存性は、容量Cx2が存在するために、明らかに異なる。したがって、自己容量方式では、容量Cy1の電圧の時間依存性が、容量Cx2の有無により、異なることを利用して、入力位置情報(例えば、操作入力の有無)を判断している。
次に、自己容量方式を実現する回路の例について説明する。図9は、自己容量方式を実現する回路の一例を示す図である。図10は、図9に示す回路において、電源から出力される交流矩形波、検出電極の電圧、および、検出器の出力としての電圧の時間依存性の例を示す説明図である。なお、図9では、検出電極Rxの容量を容量Cx1と表示している。また、図3に示すスイッチ回路部SWGは、図9に示す検出部SE1と検出電極Rxとの間に接続されている。
図9に示すように、検出電極Rxは、スイッチSW1をオンオフ動作させることにより、電源Vddとの電気的な接続状態が切り替え可能な状態で接続されている。また、検出電極Rxは、スイッチSW2をオンオフ動作させることにより、検出器DET(例えば電圧検出器)との電気的な接続状態が切り替え可能な状態で接続されている。検出器DETは、積分回路であって、例えばオペアンプOPdと、容量Cdと、スイッチSW3と、を含む。オペアンプOPdの反転入力部、すなわち、図9に示すオペアンプOPdのうち、「+」の記号を付している端子は、スイッチSW2を介して検出電極Rxと接続されている。また、オペアンプOPdの非反転入力部、すなわち、図9に示すオペアンプOPdのうち、「−」の記号を付している端子には、参照信号Vrefが入力される。
また、図10に示すように、電源Vddは、時刻T01と時刻T02との時間差を周期とし、かつ、電圧Vdrの波形高さを有する交流矩形波Sgを出力する。交流矩形波Sgは、例えば数kHz〜数百kHz程度の周波数を有する。検出器DETは、交流矩形波Sgに応じた電流の変動を電圧の変動(波形Vdet0および波形Vdet1)に変換する。
図9を用いて説明したように、スイッチSW1およびスイッチSW2をオンオフ動作させることにより、検出電極Rxと、電源Vddおよび検出器DETとの電気的な接続状態を、切り替えることができる。図10において、時刻T01のタイミングで交流矩形波Sgは電圧Vdr分だけ電圧を上昇させる。時刻T01のとき、スイッチSW1(図9参照)はオン状態にされ、スイッチSW2(図9参照)はオフ状態にされている。この場合、時刻T01において、検出電極Rxの電圧Vxも電圧Vdr分だけ上昇する。次に、時刻T11のタイミングの前に、スイッチSW1をオフ状態にする。このとき、スイッチSW1およびスイッチSW2の両方がオフ状態であれば、検出電極Rxは電気的に浮遊した状態(すなわち、フローティング状態)である。しかし、検出電極Rxの容量Cx1(図5参照)、あるいは検出電極Rxの容量Cx1に指等のタッチにより追加された容量Cx2(図7参照)を加えた容量Cx1+Cx2によって、検出電極Rxの電圧Vxの電圧Vdr分の上昇は維持される。さらに、時刻T11のタイミングの前にスイッチSW3(図9参照)をオン状態にした後、時刻T11の前にスイッチSW3をオフ状態にする。このリセット動作により、検出器DETの出力としての電圧Vdetがリセットされる。このリセット動作を行った後の、検出器DETの電圧Vdetは、参照信号Vrefと略等しい電圧となる。
続いて、時刻T11のタイミングでスイッチSW2をオン状態にする。これにより、検出器DETの反転入力部に入力される電圧は、検出電極Rxの電圧Vxに等しくなる。その後、検出電極Rxの容量Cx1(または上記した容量Cx1+Cx2)と検出器DETに含まれる容量Cd(図9参照)に起因した時定数に応じた応答速度で、検出器DETの反転入力部の電圧は、参照信号Vrefと同程度の値まで低下する。この場合、検出電極Rxの容量Cx1(または容量Cx1+Cx2)に蓄積されていた電荷が検出器DETに含まれる容量Cdに移動するので、検出器DETの電圧Vdetが上昇する。検出電極Rxに指などの物体がタッチしていないときは、電圧Vdetの波形は、実線で示す波形Vdet0となり、Vdet0=Cx1×Vdr/Cdの式で表される。指などの物体がタッチしてその物体の影響による容量が付加されたときは、電圧Vdetは、破線で示す波形Vdet1となり、Vdet1=(Cx1+Cx2)×Vdr/Cdの式で表される。
その後、検出電極Rxの容量Cx1(または容量Cx1+Cx2)の電荷が容量Cdに十分移動した後の時刻T31のタイミングでスイッチSW2(図9参照)をオフ状態にし、スイッチSW1(図9参照)およびスイッチSW3(図9参照)をオン状態にする。この動作により、検出電極Rxの電圧は、交流矩形波Sgのローレベル、すなわち、矩形波のうち、相対的に低い方の電圧レベルと等しい電圧になる。また、上記したスイッチSW2をオフ状態にしてスイッチSW3をオン状態にするリセット動作により、検出器DETからの出力としての電圧は、リセットされる。なお、このとき、スイッチSW1をオン状態にするタイミングは、スイッチSW2をオフ状態にした後、時刻T02以前であればいずれのタイミングでもよい。また、検出器DETをリセットさせるタイミングは、スイッチSW2をオフ状態にした後、時刻T12以前であればいずれのタイミングでもよい。
タッチ検出を行う動作期間では、図3に示す複数の検出電極Rxのそれぞれに対して、図5〜図10を用いて説明した動作を所定の周波数(例えば数kHz〜数百kHz程度)で繰り返す。そして、波形Vdet0と波形Vdet1との差分の絶対値|ΔV|に基づいて、外部からタッチ検出面にタッチした物体の有無(タッチの有無)を測定することができる。
なお、このセクションでは、自己容量方式の動作原理および自己容量方式を実現する回路の代表的な例を取り上げて説明した。しかし、自己容量方式を実現する方法には種々の変形例がある。例えば、上記した自己容量方式によるタッチ検出に代えて、あるいは上記した自己容量方式によるタッチ検出に加えて、以下のような変形例のタッチ検出を実施しても良い。すなわち、指などの物体がタッチ検出面にタッチしていない場合には、検出電極Rxの電圧Vxの波形は、実線で示す波形Vx0となる。指などの物体がタッチしてその物体の影響による容量Cx2が付加されたときは、検出電極Rxの電圧Vxの波形は、破線で示す波形Vx1となる。このため、波形Vx0と波形Vx1とが、それぞれ図10に二点鎖線を用いて例示的に示す閾値電圧Vthまで下がる時間を測定し比較すれば、外部からタッチ検出面にタッチした物体の有無(タッチの有無)を判定できる。
<タッチ検出方法>
次に本実施の形態の表示装置DSP1のタッチ検出面TDS(図2参照)において、タッチを検出する方法および、タッチ位置の座標を出力する方法について説明する。図11は、図3に示す表示装置において、表示処理動作とタッチ検出動作のタイミングチャートの例を示す説明図である。また、図12は、図3に示すタッチ検出用の回路に接続される配線レイアウトの例を示す平面図である。図12では、図3に示すタッチ検出用の回路を利用したタッチ検出動作において、図11に示す複数の検出期間FLtのうちの検出期間FLtBにおける回路動作の例を模式的に示している。また、図29および図30のそれぞれは、図3に対する検討例である表示装置における検出信号線のレイアウトの例を示す平面図である。
図12では、見易さのため、複数の検出電極Rxが4行×4列で配列された例を示している。また、複数の検出電極Rxのそれぞれに対して、配列位置に対応した符号を付している。図12では、図の見易さのため、複数の検出電極Rxの配列パターンを図の隣に模式的に示し、配列パターン内に上記配列位置に対応した符号を記載している。また、図12では、X軸方向に沿って、複数のスイッチ素子SWd、複数のスイッチ素子SWn、および複数のスイッチ素子SWpが配列されているが、見易さのため、各配列の一方の端部にあるスイッチ素子に代表的に符号を付している。また、図12では、複数の検出電極Rxのうち、タッチ検出の対象として選択されている状態の検出電極Rxにはハッチングを付している。例えば、図12は、図11に示す各期間のうち、検出期間FLtBの時のスイッチのオンオフ状態を例示的に示しており、検出単位RxBが選択された状態を示している。
図11に示すように、本実施の形態の表示装置DSP1は、表示面DS(図2参照)に表示される画像を形成する表示動作を実施する表示動作期間と、タッチ検出面TDSへの指などの物体のタッチを検出するタッチ検出動作を実施するタッチ検出動作期間と、を有している。以下、本明細書では、表示動作期間のことを表示期間と記載し、タッチ検出動作期間のことを検出期間と記載する。ただし、例外的に、表示動作期間、タッチ検出動作期間、あるいはタッチ検出期間などの用語を用いる場合もある。
表示装置DSP1は、表示動作とタッチ検出動作とを繰り返し実施する。このため、図11に示すタイムチャートでは、複数の表示期間FLdと複数の検出期間FLtとが、時間軸TLに沿って交互に繰り返し実施されている。なお、表示装置DSP1が表示期間FLdと検出期間FLtとを切り替える方法は、特に限定されず、種々の方法が適用できる。例えば、図12に示すように、表示装置DSP1が、表示装置DSP1の各回路の動作タイミングを制御するタイミング制御回路を備える制御回路部CTCを有している場合、制御回路部CTCによって表示期間FLdと検出期間FLtとの切り替えが実施される。制御回路部CTCは、スタートパルス信号CSst、クロック信号CScl、あるいはリセット信号(図示は省略)などの制御信号を出力可能な一または複数の制御回路を備え、表示装置DSP1の各回路は、上記の制御信号が入力されることにより、動作状態の切り替えを実施する。図12では、制御回路部CTCがシフトレジスタ回路SRに対してスタートパルス信号CSst、およびクロック信号CSclを出力する様子を模式的に示している。また、図12に示す例では制御回路部CTCはドライバチップDRC1に形成されている。ただし、制御回路部CTCが形成される位置には種々の変形例があり、例えば図3に示す基板SUB1、フレキシブル配線板FWB1、あるいは検出チップTSC1に形成されていても良い。
ところで、複数のRxのそれぞれに対してタッチ検出を実施する方法として、複数の検出電極Rxの全てに対して同じタイミングでタッチ検出動作を実施する方法がある。言い換えれば、複数の検出電極Rxの全ての静電容量の変化を一括して検出する方法がある。しかし、この場合、図29に示す検討例の表示装置DSR1のように、複数の検出電極Rxのそれぞれと、検出部SE1と、を互いに分離された検出信号線DSLを介して電気的に接続する必要がある。この場合、検出信号線DSLの配置密度が増加するため、他の配線(例えば、信号用接続配線SCLなど)を配置するスペースが制約を受ける。
また、平面視における単位面積当たりの配線の密度を向上させる方法として、複数の配線層を厚さ方向に重なるように積層し、複数の配線が互いに重なった状態で配置する方法がある。しかし、複数の配線層を厚さ方向に積層する技術は、積層する配線層数を増加させる程、難易度が増加し、製造工程が複雑化する。また、複数の配線経路が厚さ方向に重なっている場合、各配線経路が伝送する信号の種類や、重なり方によっては、一方の配線経路に流れる電流が他方の配線経路で伝送される信号のノイズ成分として影響する場合がある。特に、自己容量方式でのタッチ検出は、相互容量方式でのタッチ検出と比較して、検出信号を伝送する経路がノイズ影響を受けやすい。したがって、非表示領域NDA(図3参照)における配線密度を低減させることで、複数の信号伝送経路におけるノイズ成分を低減させて、信号伝送の信頼性を向上させることができる。非表示領域NDAにおける配線密度を低減させる観点からは、非表示領域NDAに配置される検出信号線DSLの数は少なくすることが好ましい。
そこで、図12に示す本実施の形態の表示装置DSP1は、検出期間FLt(図11参照)において、複数の検出電極Rxのうち、一つまたは複数個ずつの検出電極Rx(構成電極とも呼ぶ)で構成されるグループ(検出単位、検出ブロック、あるいは構成電極群とも呼ぶ)を順に選択し、選択された検出電極Rxのグループに対してタッチ検出動作を実施する。図12に示す例では、複数の検出電極Rxのそれぞれは、X軸方向に沿って配列される四つの検出電極Rxが図11に示す1回の検出期間FLtで検出される検出電極Rxのグループである検出単位を構成する。図12に示す例では、互いに異なるタイミングの検出期間FLtで検出される検出単位RxA、検出単位RxB、検出単位RxC、および検出単位RxDは、Y軸方向に沿って配列されている。
また、各検出単位を構成する検出電極Rxのそれぞれは、以下のように表現することもできる。すなわち、複数の検出電極Rxで構成される検出単位RxAは、X軸方向に沿って配列される、構成電極Rx1A、構成電極Rx2A、構成電極Rx3A、および構成電極Rx4Aを含んでいる。また、複数の検出電極Rxで構成される検出単位RxBは、X軸方向に沿って配列される構成電極Rx1B、構成電極Rx2B、構成電極Rx3B、および構成電極Rx4Bを含んでいる。また、複数の検出電極Rxで構成される検出単位RxCは、X軸方向に沿って配列される構成電極Rx1C、構成電極Rx2C、構成電極Rx3C、および構成電極Rx4Cを含んでいる。また、複数の検出電極Rxで構成される検出単位RxDは、X軸方向に沿って配列される構成電極Rx1D、構成電極Rx2D、構成電極Rx3D、および構成電極Rx4Dを含んでいる。
図11に示す複数の検出期間FLtのうち、第1検出期間である検出期間FLtAでは、図12に示す検出単位RxAに属する検出電極Rxが選択される。言い換えれば、検出期間FLtAでは、検出単位RxAに属する構成電極Rx1A〜構成電極Rx4Aのそれぞれに対して、図5〜図10を用いて説明した自己容量方式によるタッチ検出動作を実施する。
検出期間FLtの後に実施される表示期間FLdでは、図1〜図4を用いて説明したように、映像信号に基づいて電気光学層である液晶層LQ(図2参照)を駆動して、表示画像を形成する。詳細は後述するが、検出期間FLtと表示期間FLdとの切り替えは、図12に示す制御回路部CTCから出力される制御信号に基づいてスイッチ回路部SWGが有するスイッチ素子SWd、スイッチ素子SWpおよびスイッチ素子SWnを動作させることにより実施される。
次に、図11に示す複数の検出期間FLtのうち、第2検出期間である検出期間FLtBでは、図12に示す検出単位RxBに属する検出電極Rxが選択される。言い換えれば、検出期間FLtBでは、検出単位RxBに属する構成電極Rx1B〜構成電極Rx4Bのそれぞれに対して、図5〜図10を用いて説明した自己容量方式によるタッチ検出動作を実施する。表示期間FLdから検出期間FLtBへの切り替え動作は、図12に示す制御回路部CTCから出力される制御信号に基づいてスイッチ回路部SWGが有するスイッチ素子SWd、スイッチ素子SWpおよびスイッチ素子SWnを動作させることにより実施される。
以下、同様に表示期間FLdと検出期間FLtとを交互に実施しながら、図11に示す検出期間FLtC、および検出期間FLtDを実施する。検出期間FLtC、および検出期間FLtDで実施される動作は、上記した検出期間FLtA、および検出期間FLtBと同様なので、繰り返しの説明は省略する。
図12に示す表示装置DSP1の場合、検出期間FLtD(図11参照)で検出単位RxDに属する検出電極Rxに対するタッチ検出動作が完了すると、全ての検出電極Rxに対するタッチ検出動作が完了する。検出期間FLtA〜検出期間FLtDまでの間に、タッチが検出された検出電極Rxがある場合、タッチ検出面TDS(図2参照)において、タッチが検出された検出電極Rxの位置の座標を算出し、座標データが外部回路に出力される。図示しない外部回路は、取得した座標データに基づいて表示領域DAの画像を変更する。位置座標の算出および座標データの出力は、例えば図12に示す検出部SE1に含まれる回路(例えば、演算処理回路などのデータ処理回路)が行っても良い。ただし、上記データ処理回路が形成される場所は、検出部SE1には限定されない。例えば、基板SUB1上にデータ処理回路が形成されていても良いし、ドライバチップDRC1内に形成されていても良い。また、上記データ処理回路がフレキシブル配線板FWB1に形成されていても良いし、表示パネルPNL1とは離れた場所に形成され、フレキシブル配線板FWB1に接続されていても良い。
また、検出期間FLtA〜検出期間FLtDまでの間に、タッチが検出された検出電極Rxがない場合、外部回路に座標データは出力されない。あるいは、上記したデータ処理回路が、タッチが検出された検出電極Rxがない事を意味する信号を外部回路に出力しても良い。
表示装置DSP1は、タッチが検出された検出電極Rxの有無によらず、図11に示す検出期間FLtA〜検出期間FLtDまでのタッチ検出動作のサイクルを繰り返し実施する。これにより、タッチの有無を継続的に監視することができる。
本実施の形態のように、一つまたは複数個ずつの検出電極Rxで構成される検出単位を順次選択し、順番にタッチ検出動作を実施する方式(以下、検出単位選択方式と記載する。)の場合、検出部SE1に接続される検出信号線DSLの本数を低減させることができる。例えば、図12に示す例では、16個の検出電極Rxの全てに対して同じタイミングでタッチ検出動作を実施する場合、検出信号線DSLの数は16本必要になる。しかし、図12に示すように4個ずつの検出電極Rxで構成される検出単位RxA、RxB、RxCおよび検出単位RxDを順に選択すれば、検出信号線DSLの数は4本で良い。なお、図12に示す例では、検出部SE1には、4本の検出信号線DSLを含む8本の配線が接続されている。この理由は後述する。
上記したように、検出単位選択方式を適用した場合、複数の検出電極Rxと、検出部SE1との間に、スイッチ回路部SWGを介在させることで、タッチ検出動作を実施する回路を順次選択できる。このため、図9に示す検出部SE1の検出器DETに接続される検出信号線DSLは、その本数を低減できる。ところが、本願発明者の検討によれば、スイッチ回路部SWGのレイアウトによっては、新たな課題が生じることが判った。すなわち、図30に検討例として示す表示装置DSR2のように、スイッチ回路部SWGがドライバチップDRC2に形成されている場合、ドライバチップDRC2のスイッチ回路部SWGと検出部SE1とを電気的に接続する検出信号線DSL1の本数は少なくできる。しかし、ドライバチップDRC2のスイッチ回路部SWGと複数の検出電極Rxを電気的に接続する検出信号線DSL2の数は、検出電極Rxと同じ個数が必要になる。
この場合、複数の検出信号線DSL2のそれぞれが互いに分離された状態でドライバチップDRC2に接続されている必要があるので、ドライバチップDRC2の端子数が多くなる。そして、ドライバチップDRC2の端子数が増加することは、ドライバチップDRC2の大型化、あるいはドライバチップDRC2の構造の複雑化の原因になる。また、ドライバチップDRC2の大型化、あるいはドライバチップDRC2の構造の複雑化は、ドライバチップDRC2の製造効率が低下する原因になる。
そこで、本実施の形態の表示装置DSP1では、図12に示すように、スイッチ素子SWpおよびスイッチ素子SWnを含むスイッチ回路部SWGは、ドライバチップDRC1の外部に配置されている。言い換えれば、スイッチ素子SWpおよびスイッチ素子SWnを含むスイッチ回路部SWGは、ドライバチップDRC1を介さずに、検出電極Rxと電気的に接続されている。図12に示す例では、スイッチ素子SWpおよびスイッチ素子SWnのそれぞれは、ドレイン電極DT(図13参照)に接続されたコモン線CMLを介して検出電極Rxと電気的に接続されている。コモン線CMLは、検出電極Rxとの接続部分からスイッチ素子SWpおよびスイッチ素子SWnのそれぞれとの接続部分に向かって、Y軸方向に沿って延びている。また、スイッチ素子SWp、SWnは、ゲート電極GE(図13参照)がオンおよびオフの制御する制御配線(制御信号線CSpLまたは制御信号線CSnL)に接続され、ソース電極ST(図13参照)が検出回路DCP1(図3参照)に繋がったソース配線(駆動信号線TSpLまたはガード信号線TSnL)と接続されている。
表示装置DSP1のように、スイッチ回路部SWGがドライバチップDRC1の外部に配置されている場合、図30に示す表示装置DSR2と比較して、ドライバチップDRC1(図30ではドライバチップDRC2)に接続される配線の数を低減できる。つまり、図12に示す表示装置DSP1は、図30に示すドライバチップDRC2より端子数が少なくて良い。このため、ドライバチップDRC1の大型化を抑制できる。あるいは、ドライバチップDRC1の構造を単純化できる。ドライバチップDRC1の構造を単純化することにより、ドライバチップDRC1の汎用性が向上する。また、ドライバチップDRC1の大型化を抑制することやドライバチップDRC1の構造を単純化することで、ドライバチップDRC1の製造効率を向上させることができる。
また、ドライバチップDRC1の周辺は種々の配線が集中的に配置されているので、図30に示すようにスイッチ回路部SWGがドライバチップDRC2と接続されている場合、検出信号線DSL2のレイアウト上の制約が大きい。しかし、本実施の形態のように、スイッチ回路部SWGがドライバチップDRC1を介さずに検出部SE1と接続されている場合、ドライバチップDRC1の周辺を避ける位置に、複数の検出信号線DSLを配置できる。この場合、検出信号線DSLの配線レイアウトの設計上の自由度が向上する。あるいは、複数の検出信号線DSLを配置する場合、隣り合う検出信号線DSLの間のピッチを小さくし易い。
次に、図11、図12および図12の部分拡大図である図13および図14を参照して、図12に示す各回路部品のレイアウト、および図11に示す各期間における図12に示す回路の動作について詳細に説明する。図13は、図12に示すスイッチ素子の一例を示す回路図である。図14は、図12に示すスイッチ回路部の一部分を拡大して示す平面図である。
上記したように、図12に示すスイッチ回路部SWGは、図11に示す検出期間FLtと表示期間FLdとの切り替えのタイミングでオンオフ動作するスイッチ素子SWd、スイッチ素子SWpおよびスイッチ素子SWnを有している。検出期間FLtと表示期間FLdとの切り替えは、図12に示す制御回路部CTCから出力される制御信号に基づいて、スイッチ回路部SWGが有する各スイッチ素子がオンオフ動作することにより実施される。図12では、スイッチ素子のオンオフ状態を視認しやすいように、各スイッチ素子を一般的なスイッチの回路記号で示している。スイッチ素子SWd、スイッチ素子SWpおよびスイッチ素子SWnのそれぞれは、図13に示すようにトランジスタ素子Trであって、例えば、ゲート電極GEを有する電解トランジスタである。
既に説明した図3に示すように、表示装置DSP1のスイッチ回路部SWGは、基板SUB1上の領域のうち、非表示領域NDAであって、かつ、ドライバチップDRC1の外部の領域に配置されている。このため、図12に示すスイッチ回路部SWGに含まれるスイッチ素子SWd、スイッチ素子SWp、およびスイッチ素子SWnのそれぞれは、例えば、図4を用いて説明した画素スイッチ素子PSWと同様に、薄膜トランジスタ(TFT)である。各スイッチ素子を構成するトランジスタ素子Tr(図13参照)は、トップゲート型TFTおよびボトムゲート型TFTのいずれであってもよい。また、トランジスタ素子の半導体層は、例えば、多結晶シリコン(ポリシリコン)からなるが、アモルファスシリコンからなるものでもよい。
また、図13に示すように複数のトランジスタ素子Trのそれぞれは、ソース電極STおよびドレイン電極DTを有している。スイッチ素子SWdのソース電極STに接続され、表示期間FLd(図11参照)において、共通電極CEとしての検出電極Rxに対して駆動電位を供給するコモン電位供給線VCDLは、表示用の駆動電位供給用のソース配線と読み替えることができる。また、スイッチ素子SWpのソース電極STに接続され、検出期間FLt(図11参照)において、検出電極Rxからの検出信号を伝送する検出信号線DSLは、検出信号伝送用のソース配線と読み替えることができる。なお、後述するように、検出信号線DSLは、検出期間FLtにおいて、選択された検出電極Rxに対して検出部SE1(図12参照)から出力される駆動信号DSpを供給する駆動信号線TSpLと同じ配線が兼用される。このため、駆動信号線TSpLは駆動信号伝送用のソース配線と読み替えることができる。また、スイッチ素子SWnのソース端子STに接続され、検出期間FLt(図11参照)において、非選択の検出電極Rxに対して検出部SE1から出力されるガード信号DSn(詳細は後述)を供給するガード信号線TSnLは、ガード信号伝送用のソース配線と読み替えることができる。
図12に示すスイッチ回路部SWGに含まれるスイッチ素子SWdは、図11に示す表示期間FLdにおいて、複数の検出電極Rxのそれぞれと、図3に示す共通電極駆動回路CDとを電気的に接続する。詳しくは、図14に示すように、スイッチ素子SWdの一方の端子(図13に示すドレイン電極DT)は、検出電極Rxに電気的に接続されている。さらに詳しくは、スイッチ素子SWdの一方の端子は、コモン線CMLを介して検出電極Rxに電気的に接続されている。また、スイッチ素子SWdの他方の端子(図13に示すソース電極ST)は、共通電極駆動回路CDに電気的に接続されている。詳しくは、図14に示すように、スイッチ素子SWdの他方の端子は、表示期間FLd(図11参照)中に、共通電極CE(図12参照)として動作する複数の検出電極Rxに対して共通の電位(言い換えれば、共通の駆動電位)を供給する配線経路であるコモン電位供給線VCDLを介して共通電極駆動回路CDに電気的に接続されている。スイッチ素子SWdがオンされている場合、検出電極Rxと共通電極駆動回路CDとが電気的に接続され、スイッチ素子SWdがオフされている場合、検出電極Rxと共通電極駆動回路CDとは電気的に分離される。本実施の形態では、表示期間FLdにおいて、スイッチ素子SWdがオンされ、検出期間FLtにおいて、スイッチ素子SWdがオフされる。
スイッチ素子SWdのオンオフ動作は、上記したように、図12に示す制御回路部CTCにより制御される。詳しくは、制御回路部CTCは、スイッチ素子SWdのオンオフ動作を制御する信号の伝送経路である制御信号線CSdLを介してスイッチ素子SWdのゲート電極GE(図13参照)と電気的に接続されている。制御回路部CTCは、複数のスイッチ素子SWdのそれぞれが有するゲート電極GEに対して、図11に例示される制御信号CSdを出力する。図11に示す例では、制御回路部CTC(図12参照)は、表示期間FLdにおいて相対的に高い電位(ハイレベル電位)の制御信号CSdを供給する。これにより、スイッチ素子SWdはオンされる。また、制御回路部CTCは、検出期間FLtにおいて相対的に低い電位(ロウレベル電位)の制御信号CSdを供給する。これにより、スイッチ素子SWdはオフされる。なお、制御信号CSdのレベル(電位レベル)と、スイッチ素子SWdのオンオフ状態との関係は一例であって、上記の例の反対の関係であっても良い。
表示期間FLdには、共通電極CE(図12参照)としての複数の検出電極Rx(図12参照)には、例えばすべての電極に同じ電位が供給される。このため、図12および図14に示す複数のスイッチ素子SWdのそれぞれは、表示期間FLd(図11参照)において一斉にオンになる。また、スイッチ素子SWdのそれぞれは、検出期間FLt(図11参照)において一斉にオフになる。
なお、本実施の形態の例では、図12に示すように複数のスイッチ素子SWdはスイッチ回路部SWGに含まれている。しかし、変形例として後述するように、複数のスイッチ素子SWdがスイッチ回路部SWGに含まれず、スイッチ素子SWpおよびスイッチ素子SWnと離れた位置に形成されていても良い。また、図12に示す例では、複数のスイッチ素子SWd、複数のスイッチ素子SWp、および複数のスイッチ素子SWnの群をまとめてスイッチ回路部SWGとしている。しかし、スイッチ回路部SWGの定義には種々の変形例がある。例えば、複数のスイッチ素子SWpの群からなる第1スイッチ回路部、複数のスイッチ素子SWnの群からなる第2スイッチ回路部、および複数のスイッチ素子SWdの群からなる第3スイッチ回路部として定義しても良い。また、実施の形態2として後述するように、同じ検出単位に属する検出電極Rxに接続されるスイッチ素子SWpおよびスイッチ素子SWnのセットを一つのスイッチ回路部として定義しても良い。
次に、図12に示すスイッチ回路部SWGに含まれるスイッチ素子SWpは、図11に示す表示期間FLdから検出期間FLtにおいて、タッチ検出を行う対象として選択される検出単位に属する検出電極Rxと、検出部SE1とを電気的に接続する。図12では、一例として、検出単位RxBが選択されている状態を示しているので、図11に示す検出期間FLtBにおいて、検出単位RxBに属する構成電極Rx1B、構成電極Rx2B、構成電極Rx3B、および構成電極Rx4Bのそれぞれが、スイッチ素子SWpB(図14参照)および検出信号線DSLを介して、検出部SE1に電気的に接続される。
本実施の形態では、上記したように自己容量方式によりタッチ検出を行う。このため、スイッチ素子SWpのソース電極ST(図13参照)と検出部SE1とを接続する配線は、図11に示す駆動信号DSpを供給するタッチ検出用の駆動信号線(ソース配線)TSpLであり、かつ、検出電極Rxからの出力信号を検出器DET(図9参照)に伝送する検出信号線DSLでもある。図11に示す駆動信号DSpは、図10に示す交流矩形波Sgに相当するパルス電位であって、参照信号Vrefの電位に対して、電圧Vdrに相当する電位差を有するパルス電位が繰り返し印加される信号である。
また、上記したように、本実施の形態では、複数の検出電極Rxのうち、選択された検出単位に対して順にタッチ検出を行う。このため、タッチ検出の対象として選択されない、非選択の検出電極Rxは、検出期間FLt(図11参照)において検出信号線DSLと電気的に分離される。すなわち、図11に示す複数の検出期間FLtのうちの一つにおいて、非選択の検出単位に属する構成電極に接続されるスイッチ素子SWpは、オフになっている。図12では、一例として、検出単位RxBが選択されている。このため、図14に示す複数のスイッチ素子SWpのうち、スイッチ素子SWpA、SWpC、およびスイッチ素子SWpDのそれぞれはオフされている。言い換えれば、図12に示す構成電極Rx1A〜構成電極Rx4A、構成電極Rx1C〜構成電極Rx4C、および構成電極Rx1D〜構成電極Rx4Dのそれぞれは、検出信号線DSLと電気的に分離されている。
上記のように複数の検出電極Rxのうちの一部を選択的に検出信号線DSLに接続するシステムは、以下の構成により実現される。すなわち、図14に示すように、スイッチ素子SWpの一方の端子(図13に示すドレイン電極DT)は、検出電極Rxに電気的に接続されている。詳しくは、複数のスイッチ素子SWpのそれぞれが有する一方の端子は、コモン線CMLを介して、検出単位RxA〜検出単位RxDのうちのいずれかに属する検出電極Rxにそれぞれ接続されている。また、スイッチ素子SWpの他方の端子(図13に示すソース電極ST)は、検出部SE1に電気的に接続されている。詳しくは、図14に示すように、スイッチ素子SWpA、スイッチ素子SWpB、スイッチ素子SWpC、およびスイッチ素子SWpDのそれぞれが有する他方の端子は、一本の検出信号線DSLを介して検出部SE1と電気的に接続されている。
また、スイッチ素子SWpA、スイッチ素子SWpB、スイッチ素子SWpC、およびスイッチ素子SWpDのそれぞれのゲート電極GE(図13参照)には、互いに分離された制御信号線CSpLが接続されている。制御信号線CSpLは、トランジスタ素子Tr(図13参照)のゲート電極GE(図13参照)に接続され、スイッチ素子SWpのオンオフ動作を制御するゲート線(ゲート配線とも呼ぶ)である。スイッチ素子SWpA、スイッチ素子SWpB、スイッチ素子SWpC、およびスイッチ素子SWpDのそれぞれは、制御信号線CSpLを介してシフトレジスタ回路SRに接続されている。
スイッチ素子SWpのオンオフ動作は、シフトレジスタ回路SRにより制御される。シフトレジスタ回路SRは、単位レジスタであるシフトレジスタ回路SRA、SRB、SRC、およびシフトレジスタ回路SRDを含んでいる。シフトレジスタ回路SRは、複数のスイッチ素子SWpを構成する複数のトランジスタ素子Tr(図13参照)が有するゲート電極GE(図13参照)に対し、制御信号線CSpLを介してトランジスタ素子Trをオンするためのゲート電圧としての制御信号CSpA、CSpB、CSpC、または制御信号CSpD(図11参照)を出力する。詳しくは、シフトレジスタ回路SRは、制御回路部CTCからのスタートパルス信号CSstまたはクロック信号CSclに基づいて、ゲート電圧である制御信号CSpA、CSpB、CSpC、または制御信号CSpDをスイッチ素子であるトランジスタ素子Trのゲート電極GEに供給する。
図11に示す例では、シフトレジスタ回路SRA(図14参照)は、検出期間FLtAにおいて、スイッチ素子SWpAに対して相対的に高い電位(ハイレベル電位)である制御信号CSpAを出力する。スイッチ素子SWpAはオンされる。また、制御回路部CTCは、表示期間FLdにおいて相対的に低い電位(ロウレベル電位)の制御信号CSpAを供給する。これにより、スイッチ素子SWpAはオフされる。
次に、シフトレジスタ回路SRB(図14参照)は、検出期間FLtBにおいて、スイッチ素子SWpBに対して相対的に高い電位(ハイレベル電位)である制御信号CSpBを出力する。スイッチ素子SWpBはオンされる。また、制御回路部CTCは、表示期間FLdにおいて相対的に低い電位(ロウレベル電位)の制御信号CSpBを供給する。これにより、スイッチ素子SWpBはオフされる。
また、繰り返しの説明は省略するが、検出期間FLtCにおいて、シフトレジスタ回路SRCは、制御信号CSpCを出力することによりスイッチ素子SWpCのオンオフ動作を制御し、検出期間FLtDにおいて、シフトレジスタ回路SRDは、制御信号CSpDを出力することによりスイッチ素子SWpDのオンオフ動作を制御する。なお、制御信号CSpA、CSpB、CSpC、およびCSpDのレベル(電位レベル)と、スイッチ素子SWpA、スイッチ素子SWpB、スイッチ素子SWpC、およびスイッチ素子SWpDのオンオフ状態との関係は一例であって、上記の例の反対の関係であっても良い。
図13に示すシフトレジスタ回路SRは、スイッチ素子SWpおよび後述するスイッチ素子SWnのオンオフ動作を制御する制御回路である。シフトレジスタ回路SR自身の動作のタイミングを制御する制御信号として、例えば図12に示すように、スタートパルス信号CSstやクロック信号CSclなどの制御信号が、制御回路部CTCからシフトレジスタ回路SRに出力されても良い。
上記の通り、本実施の形態では、時分割された複数の検出期間FLtにおいて、シフトレジスタ回路SRが、スイッチ素子SWpA、スイッチ素子SWpB、スイッチ素子SWpC、およびスイッチ素子SWpDを順次オンさせる。この場合、複数のスイッチ素子SWpのうち、選択されたスイッチ素子SWpがオンしている時に、非選択のスイッチ素子SWpはオフしている。言い換えれば、全てのスイッチ素子SWpが一斉にオン状態またはオフ状態にはなっていない。ただし、上記図9および図10を用いて説明したように、リセット動作により、図9に示す検出器DETの出力としての電圧Vdetをリセットさせるリセット動作の期間中に、図9に示すスイッチSW1およびスイッチSW2の両方がオフされているタイミングでは、図13に示す複数のスイッチ素子SWpが一斉にオフになっていても良い。図11では図示を省略したが、リセット動作は、例えば表示期間FLdから検出期間FLtに変わった後、あるいは検出期間FLtから表示期間FLdに変わった後に実施される。または、リセット動作は、例えば表示期間FLdから検出期間FLtに変わった後、および検出期間FLtから表示期間FLdに変わった後に実施されても良い。
また、本実施の形態のスイッチ回路部SWGには、スイッチ素子SWpとは別に、複数のスイッチ素子SWnが含まれる。図示は省略するが、本実施の形態に対する変形例としては、図12に示す複数のスイッチ素子SWnのそれぞれが設けられていなくても良い。この場合、スイッチ素子SWnに接続されるガード信号線TSnLも不要になるので、検出部SE1に接続される配線の数は、図12に示す表示装置DSP1と比較してさらに低減される。
ただし、図11に示す検出期間FLtにおいて、非選択の検出電極Rx(図12参照)の影響によるノイズを低減する観点からは、スイッチ素子SWnが設けられていることが好ましい。以下、その理由を説明する。
本実施の形態のように、既に説明した検出単位選択方式を適用する場合、選択された検出電極Rxに駆動電位が供給されると、選択されなかった検出電極Rxと選択された検出電極Rxとの間に電位差が生じ、寄生容量が発生する場合がある。例えば、選択された検出電極Rxに対して駆動信号DSp(図11参照)を入力した場合に、非選択の検出電極Rxは、駆動信号DSpの影響を受ける。非選択の検出電極Rxに接続されるスイッチ素子SWpをオフすることにより、非選択の検出電極Rxがフローティング状態になっていれば、上記寄生容量の影響を低減できる。しかし、非選択の検出電極Rxに対して、駆動信号DSpと同じ波形の信号を入力すれば、寄生容量の影響をさらに低減できる。
そこで、本実施の形態では、図12に示す複数のスイッチ素子SWnを利用して、非選択の検出電極Rxに対して、駆動信号DSpと同じ波形のガード信号DSn(図11参照)を供給する。詳しくは、スイッチ素子SWnは、図11に示す表示期間FLdから検出期間FLtにおいてオンされ、タッチ検出がされない検出電極Rxと、検出部SE1とを電気的に接続する。図12では、一例として、検出単位RxBが選択されている状態を示している。このため、検出期間FLtB(図11参照)において、構成電極Rx1A〜構成電極Rx4A、構成電極Rx1C〜構成電極Rx4C、および構成電極Rx1D〜構成電極Rx4Dのそれぞれが、図14に示すスイッチ素子SWnA、スイッチ素子SWnC、およびスイッチ素子SWnDを介して、検出部SE1に電気的に接続される。複数のスイッチ素子SWnのそれぞれは、非選択の検出電極Rxに対して、ガード信号線TSnLを介して検出部SE1に接続される。
一方、検出単位RxBに属する構成電極Rx1B〜構成電極Rx4Bのそれぞれが接続されるスイッチ素子SWnB(図14参照)は、オフされている。このため、構成電極Rx1B〜構成電極Rx4Bのそれぞれは、ガード信号線TSnLと電気的に分離されている。
このように、スイッチ素子SWnは、対応するスイッチ素子SWpと反対のオンオフ状態になるように動作する。例えばスイッチ素子SWpA(第1スイッチ素子)がオン状態になっている場合、およびスイッチ素子SWnA(第2スイッチ素子)はオフ状態になっている。この場合、スイッチ素子SWpB、スイッチ素子SWpC、およびスイッチ素子SWpDはオフ状態になっているので、スイッチ素子SWnB、スイッチ素子SWnC、およびスイッチ素子SWnDはオン状態になっている。また、スイッチ素子SWpAおよびスイッチ素子SWnAは共通の構成電極Rx1Aに接続されている。さらに、図12に示すように、構成電極Rx2Aに接続されたスイッチ素子SWpA(第3スイッチ素子;図14参照)および構成電極Rx1Aに接続されたスイッチ素子SWpA(図14参照)のゲート電極は、共通の制御配線CSpLに接続されている。
図11に示す検出期間FLtにおいて、非選択の検出電極Rxとガード信号線TSnLとを選択的に接続し、ガード信号DSnを供給する動作は、以下の構成により実現される。すなわち、図14に示すように、スイッチ素子SWnの一方の端子(図13に示すドレイン電極DT)は、検出電極Rxに電気的に接続されている。詳しくは、複数のスイッチ素子SWnのそれぞれが有する一方の端子は、コモン線CMLを介して、検出単位RxA〜検出単位RxDのうちのいずれかに属する検出電極Rxにそれぞれ接続されている。また、スイッチ素子SWnの他方の端子(図13に示すソース電極ST)は、検出部SE1に電気的に接続されている。詳しくは、図14に示すように、スイッチ素子SWnA、スイッチ素子SWnB、スイッチ素子SWnC、およびスイッチ素子SWnDのそれぞれが有する他方の端子は、一本のガード信号線TSnLを介して検出部SE1と電気的に接続されている。
また、スイッチ素子SWnA、スイッチ素子SWnB、スイッチ素子SWnC、およびスイッチ素子SWnDのそれぞれのゲート電極GE(図13参照)には、互いに分離された制御信号線CSnLが接続されている。制御信号線CSnLは、トランジスタ素子Tr(図13参照)のゲート電極GE(図13参照)に接続され、スイッチ素子SWnのオンオフ動作を制御するゲート線(ゲート配線とも呼ぶ)である。スイッチ素子SWnA、スイッチ素子SWnB、スイッチ素子SWnC、およびスイッチ素子SWnDのそれぞれは、制御信号線CSnLを介してシフトレジスタ回路SRに接続されている。
スイッチ素子SWnのオンオフ動作は、シフトレジスタ回路SRにより制御される。詳しくは、シフトレジスタ回路SRは、複数のスイッチ素子SWnのそれぞれが有するゲート電極GE(図13参照)に対し、制御信号線CSnLを介して図11に例示される制御信号CSnA、CSnB、CSnC、またはCSnDを出力する。図11に示す例では、シフトレジスタ回路SRB、SRC、SRD(図14参照)は、検出期間FLtAにおいて、スイッチ素子SWnB、SWnC、SWnDに対して相対的に高い電位(ハイレベル電位)である制御信号CSnB、CSnC、および制御信号CSnDを出力する。これにより、非選択の検出電極Rxに接続されるスイッチ素子SWnB、スイッチ素子SWnC,およびスイッチ素子SWnDのそれぞれはオンされる。また、シフトレジスタ回路SRAは、表示期間FLdにおいて相対的に低い電位(ロウレベル電位)の制御信号CSnAを供給する。これにより、スイッチ素子SWnAはオフされる。言い換えれば、シフトレジスタ回路SRAは、同じ検出単位RxA(図12参照)に属するスイッチ素子SWpAおよびスイッチ素子SWnAを含む第1スイッチ回路を制御する。
次に、シフトレジスタ回路SRA、SRC、SRD(図14参照)は、検出期間FLtBにおいて、スイッチ素子SWnA、SWnC、SWnDに対して相対的に高い電位(ハイレベル電位)である制御信号CSnA、CSnC、および制御信号CSnDを出力する。これにより、非選択の検出電極Rxに接続されるスイッチ素子SWnA、スイッチ素子SWnC、およびスイッチ素子SWnDのそれぞれはオンされる。また、シフトレジスタ回路SRBは、表示期間FLdにおいて相対的に低い電位(ロウレベル電位)の制御信号CSpBを供給する。これにより、スイッチ素子SWpBはオフされる。言い換えれば、シフトレジスタ回路SRBは、同じ検出単位RxB(図12参照)に属するスイッチ素子SWpBおよびスイッチ素子SWnBを含む第2スイッチ回路を制御する。
検出期間FLtCおよびFLtDについても実質的に同様であるので繰り返しの説明は省略する。なお、制御信号CSpA、CSpB、CSpC、およびCSpDのレベル(電位レベル)と、スイッチ素子SWpA、スイッチ素子SWpB、スイッチ素子SWpC、およびスイッチ素子SWpDのオンオフ状態との関係は一例であって、上記の例の反対の関係であっても良い。
本実施の形態では、シフトレジスタ回路SRA、SRB、SRC、およびシフトレジスタ回路SRDのそれぞれには、制御信号線CSpLと制御信号線CSnLとが接続されている。複数のシフトレジスタ回路SRのそれぞれは、制御信号線CSpLおよび制御信号線CSnLのうちの一方にパルス電位であるオン信号(例えばハイレベル電位)を出力し、他方にオフ信号(例えばローレベル電位)を出力する。例えば、シフトレジスタ回路SRが、CMOS(Complementary metal-oxide-semiconductor)型のトランジスタ素子である場合、pチャネル型のMOSFETとnチャネル型のMOSFETとが論理反転回路を構成する。この場合、制御信号線CSpLおよび制御信号線CSnLに対して、互いに反対の動作をさせる信号を同期された状態で出力することができる。あるいは、制御信号線CSpLおよび制御信号線CSnLのうちの一方に論理反転回路を接続しても良い。
また、本実施の形態では、図12に示すように、シフトレジスタ回路SRは、X軸方向に沿った方向において、複数の信号用接続配線SCL(図1参照)の配置領域である領域SLR1および領域SLR2の間に配置されている。また、シフトレジスタ回路SRは、Y軸方向に沿った方向において、スイッチ回路部SWGとドライバチップDRC1の間に配置されている。図1に示す複数の信号用接続配線SCLのそれぞれは、ドライバチップDRC1と表示領域DA内の信号線SLとを電気的に接続する。X軸方向において、ドライバチップDRC1の幅は表示領域DAの幅より小さい。このため、複数の信号用接続配線SCLは、ドライバチップDRC1との接続部分から表示領域DAに向かって放射状に延びる。また、複数の信号用接続配線SCLの経路距離のバラつきを低減する観点からは、複数の信号用接続配線SCLとドライバチップDRC1との接続部分は複数箇所に集約することが好ましい。例えば図12に示すように、領域SLR1および領域SLR2のそれぞれに複数の信号用接続配線SCL(図1参照)を配置した場合には、X軸方向におけるドライバチップDRC1の中心付近に複数の信号用接続配線SCLを接続する場合と比較して、複数の信号用接続配線SCLの経路距離のバラつきを低減できる。このように、複数の信号用接続配線SCLの経路距離の等長化を考慮すると、領域SLR1および領域SLR2の間は、非表示領域NDA(図3参照)における他の領域と比較して配線密度が低くなる。したがって、シフトレジスタ回路SRを領域SLR1および領域SLR2の間に配置すれば、他の信号伝送経路に対するシフトレジスタ回路SRからのノイズ影響を低減できる。
また、シフトレジスタ回路SRに接続される制御信号線CSpLおよび制御信号線CSnLの経路距離を短くする観点からは、シフトレジスタ回路SRとスイッチ回路部SWGとの距離が近い方が良い。また、上記したように、シフトレジスタ回路SRに対してドライバチップDRC1の制御回路部CTCからスタートパルス信号CSstやクロック信号CSclを出力する場合には、シフトレジスタ回路SRとドライバチップDRC1との距離が近い方が良い。本実施の形態のように、スイッチ回路部SWGとドライバチップDRC1の間にシフトレジスタ回路SRが配置されている場合、例えば、フレキシブル配線板FWB1上にシフトレジスタ回路SRに配置されている変形例(図示は省略)と比較して、シフトレジスタ回路SRに接続される配線の経路距離を短縮できる。
また、本実施の形態では、複数のスイッチ素子SWnのうち、非選択の検出電極Rxに接続されているスイッチ素子SWnがオンしている時に、選択された検出電極Rxに接続されたスイッチ素子SWnはオフしている。言い換えれば、全てのスイッチ素子SWnが一斉にオン状態またはオフ状態にはなっていない。ただし、上記図9および図10を用いて説明したように、リセット動作により、図9に示す検出器DETの出力としての電圧Vdetをリセットさせるリセット動作の期間中に、図9に示すスイッチSW1およびスイッチSW2の両方がオフされているタイミングでは、図13に示す複数のスイッチ素子SWnが一斉にオフになっていても良い。
また、上記したように、図11に示す表示期間FLdでは、図12に示す複数の検出電極Rxには、電気光学層を駆動するための共通の電位が供給される。この時、検出部SE1は検出電極Rxから電気的に分離されていることが好ましい。したがって、表示期間FLdにおいては、図12に示す複数のスイッチ素子SWnおよび複数のスイッチ素子SWpは、全てがオフされることが好ましい。
また、図12に示すように、本実施の形態では、スイッチ回路部SWGにおいて、スイッチ素子SWp、スイッチ素子SWnおよび各スイッチに接続される配線を以下のようにレイアウトすることにより、各配線の距離の短縮化を図っている。まず、図12に示すようにスイッチ素子SWpとスイッチ素子SWnはY軸方向に沿って配列されている。スイッチ素子SWpには、検出単位RxA〜検出単位RxDの数に対応した本数の制御信号線CSpLを接続する必要がある。また、スイッチ素子SWnには、検出単位RxA〜検出単位RxDの数に対応した本数の制御信号線CSnLを接続する必要がある。図12に示すように、スイッチ素子SWpとスイッチ素子SWnがY軸方向に沿って配列されている場合、スイッチ素子SWpとスイッチ素子SWnの間に、複数の制御信号線CSnLを配置することができる。なお、図12〜図14では、スイッチ素子SWnがスイッチ素子SWpと検出電極Rx(言い換えれば図3に示す表示領域DA)との間に配置されている。ただし、スイッチ素子SWnとスイッチ素子SWpの位置関係は図12〜図14に示す実施態様の他、例えば、スイッチ素子SWpがスイッチ素子SWnと検出電極Rx(言い換えれば図3に示す表示領域DA)との間に配置されていても良い。この場合、スイッチ素子SWpとスイッチ素子SWnの間に、複数の制御信号線CSpLを配置することができる。
また、図14に示すように、複数のスイッチ素子SWpに含まれるスイッチ素子SWpA〜スイッチ素子SWpDのそれぞれは、Y軸方向に交差するX軸方向に沿って配列されている。同様に、複数のスイッチ素子SWnに含まれるスイッチ素子SWnA〜スイッチ素子SWnDのそれぞれは、Y軸方向に交差するX軸方向に沿って配列されている。このように、スイッチ素子SWpとスイッチ素子SWnとの配列方向と、スイッチ素子SWpA〜スイッチ素子SWpD(およびスイッチ素子SWnA〜スイッチ素子SWnD)の配列方向を交差させることにより、図13に示すゲート電極GEに引き込む配線のレイアウトが容易になる。
また、図12に示すように、複数の制御信号線CSpLおよび複数の制御信号線CSnLのそれぞれは、X軸方向における一方側をX1側、他方側をX2側とした時に、X1側からX2側に向かって延在している。また、複数の制御信号線CSpLおよび複数の制御信号線CSnLのそれぞれは、X2側で終端している。詳しくは、複数の制御信号線CSpLおよび複数の制御信号線CSnLのそれぞれの端部は、X2側に設けられたスイッチ素子SWpまたはスイッチ素子SWnのゲート電極GE(図13参照)に接続されている。また、図13に示すように、制御信号線CSpLおよび制御信号線CSnLのそれぞれは、X軸方向に沿って延びる主配線部CSL1を有している。また、制御信号線CSpLおよび制御信号線CSnLのそれぞれは、主配線部CSL1とスイッチ素子である複数のトランジスタ素子Trのそれぞれのゲート電極GEとを電気的に接続する副配線部(分岐配線部とも呼ぶ)CSL2を有している。
また、図12に示すように、複数のスイッチ素子SWdのそれぞれのオンオフ動作を制御する制御信号を伝送する制御信号線CSdLは、X1側からX2側に向かって延在している。制御信号線CSdLは、X2側で終端している。詳しくは、図13に示すように、制御信号線CSdLの端部は、X2側に設けられたスイッチ素子SWdのゲート電極GEに接続されている。また、制御信号線CSdLは、X軸方向に沿って延びる主配線部CSL1を有している。また、制御信号線CSdLは、主配線部CSL1とスイッチ素子である複数のトランジスタ素子Trのそれぞれのゲート電極GEとを電気的に接続する副配線部(分岐配線部とも呼ぶ)CSL2を有している。
また、図12に示すように、スイッチ素子SWpに駆動信号DSp(図11参照)を供給する駆動信号線TSpL、およびスイッチ素子SWnにガード信号DSn(図11参照)を供給するガード信号線TSnLは、X2側からX1側に延在している。表示装置DSP1が備える複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれは、X軸方向において片側に引き出されている。このように、ソース電極ST(図13参照)に接続されるソース配線である、駆動信号線TSpLおよびガード信号線TSnLの延在方向と、ゲート電極GE(図13参照)に接続されるゲート配線である制御信号線CSpLおよび制御信号線CSnLの延在方向が互いに反対の関係になっていれば、ソース配線およびゲート配線の配線経路を効率的に配置できる。言い換えれば、非表示領域NDA(図3参照)における配線密度を低減させることができる。
また、検出部SE1は、X軸方向において、ドライバチップDRC1よりX2側に配置されている。つまり、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれは、X軸方向において検出部SE1に近いX2側に引き出されている。これにより、複数の駆動信号線TSpLおよび複数のガード信号線TSnLの配線経路距離を短くすることができる。
なお、上記したソース配線とゲート配線の引き込み経路には、種々の変形例がある。例えば図15に示す表示装置DSP2のように、ソース配線がX1側およびX2側の両方向に引き出されていても良い。図15は、図12に対する変形例である表示装置の回路構成例を模式的に示す平面図である。
図15に示す表示装置DSP2は、上記したソース配線およびゲート配線のスイッチ回路部SWGへの引き込み方法が図12に示す表示装置DSP1と相違する。すなわち、表示装置DSP2が有する、複数の駆動信号線TSpLのうちの一部、および複数のガード信号線TSnLのうちの一部は、X2側からX1側に延在している。また、表示装置DSP2が有する、複数の駆動信号線TSpLのうちの他部、および複数のガード信号線TSnLのうちの他部は、X1側からX2側に延在している。言い換えれば、表示装置DSP2が備える複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれは、X軸方向において互いに対向する両側に引き出されている。更に言い換えれば、表示装置DSP2が備える複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれは、X軸方向において複数のスイッチ素子SWpまたは複数のスイッチ素子SWnの配列の途中で終端している。
また、表示装置DSP2が有する、複数の制御信号線CSpLのうちの一部、および複数の制御信号線CSnLのうちの一部は、X2側からX1側に延在している。また、表示装置DSP2が有する、複数の制御信号線CSpLのうちの他部、および複数の制御信号線CSnLのうちの他部は、X1側からX2側に延在している。言い換えれば、表示装置DSP2が備える複数の制御信号線CSpLおよび複数の制御信号線CSnLのそれぞれは、X軸方向において互いに対向する両側に引き出されている。更に言い換えれば、表示装置DSP2が備える複数の制御信号線CSpLおよび複数の制御信号線CSnLのそれぞれは、X軸方向において複数のスイッチ素子SWpまたは複数のスイッチ素子SWnの配列の途中で終端している。
表示装置DSP2のように、基板SUB1の周縁部のうち、X1側およびX2側の両方からソース配線やゲート配線が引き込まれている場合、複数のソース配線やゲート配線は、主に基板SUB1の周縁部に配置される。このため、ソース配線やゲート配線が、複数の信号用接続配線SCL(図1参照)の配置領域である領域SLR1および領域SLR2と重なり難くなっている。これにより、信号用接続配線SCLとタッチ検出用の各配線との相互のノイズ影響を低減できる。
また、表示装置DSP2のように、基板SUB1の周縁部のうち、X1側およびX2側の両方から配線を引き込むようにレイアウトされている場合、配線経路距離が短くできる場合がある。例えば、表示装置DSP2の場合、ゲート配線である制御信号線CSpLおよび制御信号線CSnLの配線経路距離は、図12に示す表示装置DSP1の例と比較して短くなっている。このように、配線経路距離が短くなれば、信号伝送経路における時定数が小さくなるので、信号伝送の信頼性が向上する。
ただし、図15に示す複数の駆動信号線TSpLの一部および複数のガード信号線TSnLの一部のように、配線経路距離を十分に短くできない場合もある。ドライバチップDRC1はフレキシブル配線板FWB1と電気的に接続され、フレキシブル配線板FWB1からは、例えばクロック信号CSclなどの信号がドライバチップDRC1に対して供給される。このため、フレキシブル配線板FWB1に検出部SE1を配置する場合には、Y軸方向において、検出部SE1とドライバチップDRC1との位置が互いにずれるように配置することが好ましい。言い換えれば、フレキシブル配線板FWB1上において、検出部SE1はX1側またはX2側のどちらかに寄せて配置することが好ましい。上記のように、フレキシブル配線板FWB1上において、検出部SE1はX1側またはX2側のどちらかに寄せて配置されている場合、複数の駆動信号線TSpLのうちの一部、および複数のガード信号線TSnLのうちの一部は、ドライバチップDRC1の配置領域を迂回するようにレイアウトされる。この結果、迂回した配線の配線経路距離が長くなる。
また、図15に示すように、ドライバチップDRC1を迂回した複数の駆動信号線TSpLのうちの一部、および複数のガード信号線TSnLのうちの一部の一部が、平面視において、クロック信号CSclの供給経路と交差している場合、交差している部分において、クロック信号CSclのノイズ影響を受けやすい。
逆に言えば、図12に示す表示装置DSP1の場合、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれが、ドライバチップDRC1とスイッチ回路部SWGの間の領域を通過してスイッチ回路部SWGに接続されているので、フレキシブル配線板FWB1での配線経路距離は短くできる。また、図12に示す表示装置DSP1の場合、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれが、ドライバチップDRC1とスイッチ回路部SWGの間の領域を通過してスイッチ回路部SWGに接続されているので、ドライバチップDRC1に供給されるクロック信号CSclなどのノイズ影響を受け難くなっている。
また、表示装置DSP1の場合、上記したように制御信号線CSpL,CSnL、CSdL、駆動信号線TSpL、およびガード信号線TSnLのそれぞれが、X軸方向において片側に引き出されている場合、図15に示す表示装置DSP2と比較して、基板SUB1の周縁部のスペースを小さくできる。この結果、図3に示す非表示領域NDA、言い換えれば、表示装置DSP1の額縁領域の面積を低減できる。
図15に示す表示装置DSP2は、上記した相違点を除き、図12に示す表示装置DSP1と同様である。したがって、重複する説明は省略する。
ところで、図12に示すように、表示装置DSP1では、平面視において複数の配線が互いに交差する。このため、図2を用いて説明したように表示装置DSP1は積層された複数の配線層を有し、表示装置DSP1が有する複数の配線は、この複数の配線層で引き回されることにより、互いに絶縁された状態になっている。以下、複数の配線層を利用した配線レイアウトの例について説明する。
図16〜図19は、図12に示す複数の配線について、配置される配線層毎に識別可能な状態で示す平面図である。図16〜図19では、基板SUB1、ドライバチップDRC1、制御回路部CTC、シフトレジスタ回路SR、フレキシブル配線板FWB1、および検出部SE1の輪郭を二点鎖線で示している。また、図16および図17では、複数の配線のうち、第1層目の配線層WL1(図2参照)に配置される部分を破線で示し、他の配線層に配置される部分は、薄いグレーの線で示している。図16および図18では、複数の配線のうち、第2層目の配線層WL2(図2参照)に配置される部分を一点鎖線で示し、他の配線層に配置される部分は、薄いグレーの線で示している。図16および図19では、複数の配線のうち、第3層目の配線層WL3(図2参照)に配置される部分を黒色の実線で示し、他の配線層に配置される部分は、薄いグレーの線で示している。また、図16〜図19では、各配線層を示す線種の凡例を示している。また、図16〜図19では、図の見易さのため、複数の信号線SLおよび複数の信号用接続配線SCLについてはこれらの配線が配置される領域SLR1〜領域SLR4を図示し、各領域に信号線SLおよび信号用接続配線SCLの符号を付している。
図16、図17および図18に示すように、映像信号である信号用接続配線SCLは、複数の配線層に亘って形成されている。詳しくは、図16および図18に示すように、ドライバチップDRC1に接続される領域SLR1および領域SLR2では、信号用接続配線SCLは、第2層目の配線層WL2(図18参照)に配置されている。また、表示領域DA(図1参照)と重なる領域SLR3では、信号線SLは、第2層目の配線層WL2(図18参照)に配置されている。しかし、図16および図17に示すように、本実施の形態では、平面視において、領域SLR3(図16参照)と、領域SLR1(図16参照)および領域SLR2(図16参照)の間に位置する領域SLR4では、信号用接続配線SCLは、第1層目の配線層WL1(図17参照)に配置されている。
図2に示すように、信号線SLと走査線GLとを交差させるため、信号線SLは、走査線GLとは別の配線層に形成される。そこで、信号線SLは、主に走査線GLが形成されている配線層WL1とは異なる配線層WL2に形成されている。このため、信号線SLに接続される信号用接続配線SCL(図16参照)は、信号線SLと同様に、配線層WL2に形成した方が、配線構造が単純化できる。また、配線層WL2は、トランジスタの半導体層形成工程の後に形成されるため、当該形成工程の高い温度を考慮する必要がない。よって、材料選択の幅が広く、配線層WL1と比較して、比抵抗を低減させ易い。しかし、図18に示すように、本実施の形態では、スイッチ回路部SWGのうちの一部分が配線層WL2に形成されている。特に、検出信号を伝送する検出信号線DSLについては、ノイズ影響を低減する観点から、配線経路の抵抗値を低減させることが重要である。また、スイッチ素子SWn、SWp、およびスイッチ素子SWdを構成するトランジスタ素子Tr(図13参照)のソース電極ST(図13参照)は、配線層WL2に配置される。このため、スイッチ回路部SWGが配置される領域SLR4において、信号用接続配線SCLが、配線層WL1に配置されていることにより、スイッチ回路部SWGと信号用接続配線SCLとを交差させることができる。
ただし、スイッチ回路部SWGを構成する配線のうち、図17に示すように、制御信号線CSdLの主配線部CSL1、制御信号線CSpLの副配線部CSL2、および制御信号線CSnLの副配線部CSL2のそれぞれは配線層WL1に形成されている。このため、これらの配線と、信号用接続配線SCLとが電気的に絶縁されるように、領域SLR4において、信号用接続配線SCLの一部が配線層WL1以外の配線層に形成されることが好ましい。例えば、信号用接続配線SCLと、制御信号線CSdLの主配線部CSL1とが交差する部分では、信号用接続配線SCLは、配線層WL1以外の配線層に形成されていることが好ましい。
また、図16に示すように、平面視において、信号用接続配線SCLの一部分(詳しくは複数の信号用接続配線SCLのそれぞれの一部分)は、スイッチ素子SWpに駆動信号DSp(図11参照)を供給する駆動信号線TSpLと重なっている。言い換えれば、平面視において、信号用接続配線SCLは、駆動信号線TSpLと交差する。このように、平面視において、信号用接続配線SCLと、駆動信号線TSpLとを交差させていることにより、駆動信号線TSpL(および検出信号線DSL)の配線経路距離を短くすることができる。これにより、駆動信号線TSpL(および検出信号線DSL)に対するノイズ影響を低減させることができるので、タッチ検出の信頼性を向上させることができる。
また、平面視において、信号用接続配線SCLの一部分(詳しくは複数の信号用接続配線SCLのそれぞれの一部分)は、スイッチ素子SWnにガード信号DSn(図11参照)を供給するガード信号線TSnLと重なっている。言い換えれば、平面視において、信号用接続配線SCLは、ガード信号線TSnLと交差する。このため、図16に示すように、駆動信号線TSpLとガード信号線TSnLとが互いに隣り合って並走するように配置されている。駆動信号線TSpLとガード信号線TSnLとが互いに隣り合って並走するように配置されていれば、駆動信号DSp(図11参照)およびガード信号DSn(図11参照)の伝送経路距離を等長化できる。この場合、駆動信号DSpの波形とガード信号DSnの波形に差が生じ難いので、検出期間FLt(図11参照)における寄生容量の発生を抑制できる。
上記の通り、平面視において、信号用接続配線SCLと駆動信号線TSpLとを交差させる場合、互いに交差する部分において、信号用接続配線SCLおよび駆動信号線TSpLが互いに異なる配線層に形成されていれば良い。例えば、図示は省略するが、信号用接続配線SCLおよび駆動信号線TSpLのうちのいずれか一方が配線層WL1(図2参照)に配置され、他方が配線層WL2(図2参照)に配置されていても良い。また例えば、図16、図18、および図19に示すように、信号用接続配線SCLが配線層WL2(図18参照)に配置され、駆動信号線TSpLのうちの信号用接続配線SCLと交差する部分が配線層WL3に配置されていても良い。
上記したように、図18に示す配線層WL2は、図17に示す配線層WL1と比較して、配線の抵抗値を低減させ易い。このため、信号用接続配線SCLの抵抗値を低減させる観点からは、信号用接続配線SCLの少なくとも一部分は配線層WL2に形成されていることが好ましい。
また、図19に示す配線層WL3は、図17に示す配線層WL1や図18に示す配線層WL2と比較して、配線の配置密度が低い。このため、配線層WL3では、配線幅を広くする、などの対策により、配線の抵抗値を低減させ易い。したがって、図16および図19に示すように、駆動信号線TSpLのうちの信号用接続配線SCLと交差する部分が配線層WL3に配置されている場合、配線層WL1に配置されている場合より配線の抵抗値を低減できる点で好ましい。
また、図16〜図19に対する変形例として、駆動信号線TSpLの全体が配線層WL3に配置されていても良い。しかし、駆動信号線TSpLの配線経路のうち、フレキシブル配線板FWB1に接続される部分の周辺は、配線層WL2であっても配線の配置密度が相対的に低い。このため、図16および図18に示すように、駆動信号線TSpLのうちの信号用接続配線SCLと交差しない部分は、配線層WL2(図18参照)に配置されていても、配線の抵抗値を低減できる。また、フレキシブル配線板FWB1に接続される部分において、駆動信号線TSpLが配線層WL2に配置されていれば、フレキシブル配線板FWB1の周辺での配線層数を低減できる。
なお、上記では、主に駆動信号線TSpLのレイアウトについて説明した。しかし、上記したように、駆動信号線TSpLとガード信号線TSnLとが互いに隣り合って並走するように配置されていれば、駆動信号DSpの波形とガード信号DSnの波形に差が生じ難いので、検出期間FLtにおける寄生容量の発生を抑制できる。したがって、ガード信号線TSnLのうちの信号用接続配線SCLと交差する部分が配線層WL3に配置されていることが好ましい。また、ガード信号線TSnLのうちの信号用接続配線SCLと交差しない部分は、配線層WL2に配置されていることが好ましい。
また、図17に示すように、スイッチ素子SWdのオンオフ動作を制御する信号の伝送経路である制御信号線CSdLの主配線部CSL1は、配線層WL1に配置されている。スイッチ素子SWdの場合、複数のスイッチ素子SWdの全てが、同様にオンまたはオフされる。このため、制御信号線CSdLの主配線部CSL1は全てのスイッチ素子SWdに対して、例えば、一本あれば良い。この場合、配線構造を単純化できるので、主配線部CSL1が図13に示すゲート電極GEが形成される配線層WL1(図17参照)に形成されていれば、副配線部CSL2の距離を短くできる。
一方、図18に示すように、制御信号線CSpLの主配線部CSL1、および制御信号線CSnLの主配線部CSL1は、それぞれ配線層WL2に配置されている。スイッチ素子SWpおよびスイッチ素子SWnの場合、複数のスイッチ素子SWpの一部、および複数のスイッチ素子SWnの一部が、選択的に動作する。このため、制御信号線CSpLの主配線部CSL1および制御信号線CSnLの主配線部CSL1は、それぞれ複数本ずつ必要になり、配線構造が複雑になる。この場合、制御信号線CSpLの主配線部CSL1および制御信号線CSnLの主配線部CSL1は、配線層WL1と比較して相対的に配線ピッチを小さくし易い配線層WL2に形成されている方が好ましい。
また、図18に示すように、コモン電位供給線VCDLは、配線層WL2に形成されている。また、コモン電位供給線VCDLは、スイッチ回路部SWG、領域SLR1、および領域SLR2を囲むように配置されている。また、図18に示す例では、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれは、コモン電位供給線VCDLに囲まれている。コモン電位供給線VCDLは、表示期間FLd(図11参照)に全ての共通電極CEに対して同じ電位を供給する。このため、配線層WL2に形成することにより、コモン電位供給線VCDLの抵抗値を低減させることが好ましい。また、基板SUB1の周縁部に沿ってコモン電位供給線VCDLが延在している場合、コモン電位供給線VCDLの配線幅が広い場合でも、他の配線のレイアウトに対する制約を小さくできる。
また、図19に示すように、複数のコモン線CMLのそれぞれは、配線層WL3に形成されている。これにより、複数のコモン線CMLのそれぞれは、走査線GL(図1参照)と交差し、かつ、複数の信号線SL(図1参照)と確実に絶縁させることができる。
また、図19に示すように、制御信号線CSpLおよび制御信号線CSnLのうち、平面視において、信号用接続配線SCL(図16参照)と重なる部分は、配線層WL3に形成されている。図示は省略するが、本実施の形態に対する変形例としては、制御信号線CSpLおよび制御信号線CSnLが図17に示す配線層WL1に形成されていても良い。ただし、図19に示すように、制御信号線CSpLおよび制御信号線CSnLが配線層WL3に形成されていれば、配線の配置ピッチを小さくできる点で好ましい。
<実施の形態1の変形例>
本実施の形態の表示装置DSP1には、既に述べた変形例の他、種々の変形例がある。以下では、本実施の形態1の代表的な変形例について説明する。なお、図15を用いて説明した表示装置DSP2も本実施の形態1の代表的な変形例に含まれるが、既に説明したので、重複する説明は省略する。また、変形例の説明に置いては、上記した図12に示す表示装置DSP1との相違点を中心に説明し、表示装置DSP1と同様な構成の部分については、重複する説明は省略する。
図12に示す表示装置DSP1では、複数のスイッチ素子SWdはスイッチ回路部SWGに含まれている。しかし、変形例として図20に示す表示装置DSP3のように、複数のスイッチ素子SWdがスイッチ回路部SWGに含まれず、スイッチ素子SWpおよびスイッチ素子SWnと離れた位置に形成されていても良い。図20は、図12に対する他の変形例を示す平面図である。
表示装置DSP3は、スイッチ素子SWdが複数の検出電極RxとドライバチップDRC1との間の領域以外に配置されている点で、図12に示す表示装置DSP1と相違する。詳しくは、表示装置DSP3の場合、スイッチ素子SWpおよびスイッチ素子SWnを含むスイッチ回路部SWGは、複数の検出電極RxとドライバチップDRC1との間に配置されている。一方、複数のスイッチ素子SWdは、複数の検出電極Rxが配置された表示領域DA(図1参照)を介してスイッチ回路部SWGの反対側の領域に配置されている。言い換えれば、複数のスイッチ素子SWdは、Y軸方向において、複数の検出電極Rxと基板SUB1の周縁部との間に配置されている。
表示装置DSP3の場合、図12に示す表示装置DSP1と比較して、表示領域DA(図1参照)とドライバチップDRC1との離間距離を小さくできる。このため、表示領域DA(図1参照)とドライバチップDRC1の間の非表示領域NDA(図1参照)の幅を小さくできる。
また、図12を用いて説明した表示装置DSP1の場合、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれの配線幅は、図21に例示するように互いに同じである。しかし、図22および図23に示す変形例のように、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれの配線幅が、互いに異なっていても良い。なお、配線幅とは、配線の延在方向に対して直交する方向の配線の長さである。
図21は、図12に示す駆動信号線およびガード信号線の一部分を拡大して示す拡大平面図である。また、図22および図23のそれぞれは、図21に対する変形例を示す拡大平面図である。
図21に示すように、表示装置DSP1が有する複数の駆動信号線TSpLのそれぞれの配線幅TWpおよび複数のガード信号線TSnLのそれぞれの配線幅TWnは、互いに等しい。一方、図22に示す表示装置DSP4の場合、ガード信号線TSnLのそれぞれの配線幅TWnは、駆動信号線TSpLのそれぞれの配線幅TWpより広い。言い換えれば、ガード信号線TSnLは駆動信号線TSpLより配線抵抗が低い。図12〜図14を用いて説明したように、ガード信号線TSnLは非選択の検出電極Rx(図12参照)に対してガード信号DSn(図11参照)を供給する。この場合、駆動信号線TSpLと比較して、多数の検出電極Rxに対して一括してガード信号DSnを供給する。このため、ガード信号線TSnLの配線抵抗を低減させることにより、ガード信号DSnの波形を安定化させることができる。
ただし、図21と図22を比較して判るように、複数のガード信号線TSnLのそれぞれの配線幅TWnが広くなると、駆動信号線TSpLおよびガード信号線TSnLを配置するスペースがこれに伴って広くなる。したがって、配置スペースを低減する観点からは、図21に示すように、複数の駆動信号線TSpLのそれぞれの配線幅TWpおよび複数のガード信号線TSnLのそれぞれの配線幅TWnは、互いに等しいことが好ましい。
なお、表示装置DSP4の例では、ガード信号線TSnLは駆動信号線TSpLより配線抵抗が低い状態を実現する方法の一例として、配線幅を広くする方法を取り上げて説明した。しかし、ガード信号線TSnLの配線抵抗を低減する方法には種々の変形例がある。例えば、ガード信号線TSnLの断面積が大きければ配線抵抗を低減させることができる。したがって、ガード信号線TSnLの厚さが駆動信号線TSpLの厚さより厚くても良い。また、図22に示すような配線幅による配線抵抗の低減方法と、配線の厚さによる配線抵抗の低減方法を組み合わせても良い。
また、図23に示す表示装置DSP5の場合、駆動信号線TSp1の配線幅TWp1は、駆動信号線TSp2の配線幅TWp2より広い。言い換えれば、駆動信号線TSp1は駆動信号線TSp2より配線抵抗が低い。また、ガード信号線TSn1の配線幅TWn1は、ガード信号線TSn2の配線幅TWn2より広い。言い換えれば、ガード信号線TSn1はガード信号線TSn2より配線抵抗が低い。図12に示すように、複数の駆動信号線TSpL(および複数のガード信号線TSnL)を一つの検出部SE1に接続する場合、複数の駆動信号線TSpL(および複数のガード信号線TSnL)のそれぞれの配線経路距離を等しくすることは難しい。また、複数の駆動信号線TSpL(および複数のガード信号線TSnL)のそれぞれが、平面視において、領域SLR1および領域SLR2と重なる長さを等しくすることは難しい。
例えば図23に示す例では、駆動信号線TSp1の配線経路距離は、駆動信号線TSp2の配線経路距離より長い。この場合、駆動信号線TSp1の配線抵抗を低減させることにより、駆動信号線TSp1に流れる駆動信号DSp(図11参照)、あるいは検出信号の波形を安定化させることができる。また、ガード信号線TSn1の配線経路距離は、ガード信号線TSn2の配線経路距離より長い。この場合、ガード信号線TSn1の配線抵抗を低減させることにより、ガード信号線TSn1に流れるガード信号DSn(図11参照)の波形を安定化させることができる。
また、図23に示す例では、平面視において、駆動信号線TSp1が領域SLR1および領域SLR2と重なる長さは、駆動信号線TSp2が領域SLR1および領域SLR2と重なる長さより長い。なお、図23では、駆動信号線TSp2は、領域SLR1および領域SLR2と重なっていないが、上記した「駆動信号線TSp2が領域SLR1および領域SLR2と重なる長さ」には、ゼロも含まれる。配線が重なる場合、容量が発生して配線抵抗が増加してしまう恐れがある。よって、駆動信号線TSp1の配線抵抗を低減させることにより、駆動信号線TSp1に流れる駆動信号DSp(図11参照)、あるいは検出信号の波形を安定化させることができる。また、平面視において、ガード信号線TSn1が領域SLR1および領域SLR2と重なる長さは、ガード信号線TSn2が領域SLR1および領域SLR2と重なる長さより長い。この場合、同様にガード信号線TSn1の配線抵抗を低減させることにより、ガード信号線TSn1に流れるガード信号DSn(図11参照)の波形を安定化させることができる。
(実施の形態2)
実施の形態1では、互いに異なるタイミングの検出期間FLt(図11参照)で検出される検出単位RxA〜検出単位RxDが、Y軸方向に沿って配列されている実施態様について説明した。本実施の形態2では、例えば、図24に示す表示装置DSP6のように、検出単位RxA〜検出単位RxDが、X軸方向に沿って配列されている実施態様について説明する。図24は、図3に示すタッチ検出用の回路に接続される配線レイアウトの他の例を示す平面図である。
なお、本実施の形態2で説明する表示装置と、上記実施の形態1で説明した表示装置DSP1とは、一方が他方の変形例の関係になっている。したがって、本実施の形態2では、上記実施の形態で説明した表示装置DSP1〜表示装置DSP5のそれぞれとの相違点を中心に説明し、重複する説明は原則として省略する。また、上記実施の形態1で既に説明した表示装置DSP1〜表示装置DSP5と同様な構造になっている部分について言及する場合は、必要に応じて、上記実施の形態1で説明した各図を引用する。例えば、表示装置DSP6は、タッチ検出用の回路を構成する配線のレイアウトが表示装置DSP1と相違するが、図11に示す表示期間FLdにおけるスイッチ素子の動作や、タッチ検出用の回路以外の表示パネルPNL1の構成は、表示装置DSP1と同様である。
例えば、表示装置DSP6は、上記実施の形態で説明した表示装置DSP1と同様に、電気光学層である液晶層LQ(図2参照)と、液晶層LQを駆動する画素電極PE(図2参照)および共通電極CEと、を有している。また、表示装置DSP6は、画素電極PEに映像信号Spic(図4参照)を供給するドライバチップDRC1(図24参照)を有している。また、図24に示すように、表示装置DSP6は、ドライバチップDRC1の外部に配置され、検出電極Rxとしての共通電極CEに供給する電位を選択し、スイッチ素子SWpおよびスイッチ素子SWnを有するスイッチ回路部SWGを有する。また、表示装置DSP6は、スイッチ回路部SWGに接続されたシフトレジスタ回路SRと、物体の近接または接触を検出する検出部SE1と、を備えている。また、スイッチ素子SWpおよびスイッチ素子SWnのそれぞれは、シフトレジスタ回路SRによって、選択的にオンまたはオフされ、検出部SE1は、スイッチ素子SWpおよびスイッチ素子SWnと電気的に接続されている。
また、表示装置DSP6は、表示装置DSP1と同様に、自己容量方式を利用してタッチ検出を行うが、相互容量方式を利用することもできる。自己容量方式の原理は、図5〜図10を用いて既に説明したので、重複する説明は省略する。さらに、表示装置DSP6の表示処理動作とタッチ検出動作のタイミングチャートは図11と同様である。
図24に示す表示装置DSP6は、複数の検出電極Rxにより構成される検出単位RxA、RxB、RxC、および検出単位RxCの配列方向が図12に示す表示装置DSP1と相違する。すなわち、表示装置DSP6、互いに異なるタイミングの検出期間FLt(図11参照)で検出される検出単位RxA、検出単位RxB、検出単位RxC、および検出単位RxDが、X軸方向に沿って配列されている。
複数の検出電極Rxで構成される検出単位RxAは、Y軸方向に沿って配列される、構成電極Rx1A、構成電極Rx2A、構成電極Rx3A、および構成電極Rx4Aを含んでいる。また、検出単位RxBは、Y軸方向に沿って配列される、構成電極Rx1B、構成電極Rx2B、構成電極Rx3B、および構成電極Rx4Bを含んでいる。また、検出単位RxCは、Y軸方向に沿って配列される、構成電極Rx1C、構成電極Rx2C、構成電極Rx3C、および構成電極Rx4Cを含んでいる。また、検出単位RxDは、Y軸方向に沿って配列される、構成電極Rx1D、構成電極Rx2D、構成電極Rx3D、および構成電極Rx4Dを含んでいる。
また、図24に示す例では、スイッチ回路部SWGに含まれる複数のスイッチ素子が、オンオフ動作を制御する検出電極Rxが属する検出単位に応じて区別されている。すなわち、スイッチ回路部SWGは、構成電極Rx1A〜構成電極Rx4Aのそれぞれに接続されるスイッチ素子SWpおよびスイッチ素子SWnを含むスイッチ回路部SWAを有する。また、スイッチ回路部SWGは、構成電極Rx1B〜構成電極Rx4Bのそれぞれに接続されるスイッチ素子SWpおよびスイッチ素子SWnを含むスイッチ回路部SWBを有する。また、スイッチ回路部SWGは、構成電極Rx1C〜構成電極Rx4Cのそれぞれに接続されるスイッチ素子SWpおよびスイッチ素子SWnを含むスイッチ回路部SWCを有する。また、スイッチ回路部SWGは、構成電極Rx1D〜構成電極Rx4Dのそれぞれに接続されるスイッチ素子SWpおよびスイッチ素子SWnを含むスイッチ回路部SWDを有する。さらに、構成電極Rx1Aに接続されたスイッチ素子SWp(第1スイッチ素子)とスイッチ素子SWn(第2スイッチ素子)のソース電極ST(図13参照)は、互いに異なるソース配線(駆動信号線TSpLまたはガード信号線TSnL)に接続されている。一方で、構成電極Rx1Aに接続されたスイッチ素子SWp(第1スイッチ素子)と構成電極Rx1Bに接続されたスイッチ素子SWp(第3スイッチ素子)とのソース電極STは、共通のソース配線に接続されている。
表示装置DSP6は、表示装置DSP1と同様に、図11に示す一回の検出期間FLt中に複数のスイッチ素子SWpおよび複数のスイッチ素子SWnがオンされる。ここで、図12と図24とを比較すると、表示装置DSP1と表示装置DSP6には以下の違いがあることが判る。すなわち、図12に示す表示装置DSP1の場合、一回の検出期間FLt(図11参照)中にオン状態になっている複数のスイッチ素子は、スイッチ回路部SWGの配置領域において、広範囲に分散して配置されている。一方、図24に示す表示装置DSP6の場合、一回の検出期間FLt(図11参照)中にオン状態になっている複数のスイッチ素子SWpは、スイッチ回路部SWGの配置領域において、相対的に狭い範囲に集約して配置されている。言い換えれば、表示装置DSP6の場合、一回の検出期間FLt中にオン状態になっている複数のスイッチ素子SWpは、互いに隣り合うようにX軸方向に沿って配列されている。詳しくは、図25に示すようにシフトレジスタ回路SRAに接続される複数のスイッチ素子SWpAは互いに隣り合うように配列されている。図25は、図24に示す複数の回路のうち、検出動作用の複数のスイッチ素子、およびスイッチ素子のオンオフ動作を制御する制御信号線を示す平面図である。また、シフトレジスタ回路SRAに接続される複数のスイッチ素子SWnAは互いに隣り合うように配列されている。繰り返しの説明は省略するが、複数のスイッチ素子SWpB、SWnB、SWpC、SWnC、SWpD、および複数のスイッチ素子SWnDのそれぞれについても、互いに隣り合うように配列されている。
上記のように、一回の検出期間FLt中にオン状態になる複数のスイッチ素子SWpが互いに隣り合うように配列されている場合、複数のスイッチ素子SWpのオンオフ動作を制御する制御信号を供給する複数の制御信号線CSpLの配線経路距離をそれぞれ短くすることができる。また、複数のスイッチ素子SWnについても同様に、表示装置DSP6の場合、一回の検出期間FLt中にオン状態になっている複数のスイッチ素子SWnは、互いに隣り合うようにX軸方向に沿って配列されている。このため、複数のスイッチ素子SWnのオンオフ動作を制御する制御信号を供給する複数の制御信号線CSnLの配線経路距離をそれぞれ短くすることができる。以下、図25を用いて説明する。
また、図25に示すように、シフトレジスタ回路SRは、スイッチ回路部SWAが有するスイッチ素子SWpおよびスイッチ素子SWnのオンオフ動作を制御するシフトレジスタ回路SRAを有している。また、シフトレジスタ回路SRBは、スイッチ回路部SWBが有するスイッチ素子SWpおよびスイッチ素子SWnのオンオフ動作を制御するシフトレジスタ回路SRBを有している。また、シフトレジスタ回路SRCは、スイッチ回路部SWCが有するスイッチ素子SWpおよびスイッチ素子SWnのオンオフ動作を制御するシフトレジスタ回路SRCを有している。また、シフトレジスタ回路SRDは、スイッチ回路部SWDが有するスイッチ素子SWpおよびスイッチ素子SWnのオンオフ動作を制御するシフトレジスタ回路SRDを有している。シフトレジスタ回路SRAは、検出期間FLtA(図11参照)において、スイッチ素子SWpA(図25参照)をオンし、かつ、スイッチ素子SWnAをオフする。また、シフトレジスタ回路SRAは、検出期間FLtB(図11参照)において、スイッチ素子SWpA(図25参照)をオフし、かつ、スイッチ素子SWnAをオンする。繰り返しの説明は省略するが、シフトレジスタ回路SRB、SRC、およびシフトレジスタ回路SRDのそれぞれは、上記と同様に、自身が接続されているスイッチ素子SWpおよびスイッチ素子SWnのオンオフ動作を制御する。この点は、図14を用いて説明した表示装置DSP1と同様である。
また、制御配線である制御信号線CSpLおよび制御信号線CSnLのそれぞれは、シフトレジスタ回路SRAに接続された制御配線CSLA、シフトレジスタ回路SRBに接続された制御配線CSLB、シフトレジスタ回路SRCに接続された制御配線CSLC、およびシフトレジスタ回路SRDに接続された制御配線CSLDを有している。言い換えれば、制御配線CSLA、CSLB、CSLC、および制御配線CSLDには、それぞれ制御信号線CSpLおよび制御信号線CSnLが含まれる。図14では図の見易さのため、符号は付していないが、図14に示すシフトレジスタ回路SRA、SRB、SRC、およびシフトレジスタ回路SRDのそれぞれに接続された制御信号線CSpLおよび制御信号線CSnLのそれぞれが、制御配線CSLA、CSLB、CSLC、および制御配線CSLD(図25参照)に相当する。
また、図25に示すように、スイッチ回路部SWA、スイッチ回路部SWB、SWCおよびスイッチ回路部SWDのそれぞれは、X軸方向に沿って配列されている。また、X軸方向の一方側をX1側とし、他方側をX2側とした時に、制御配線CSLAおよび制御配線CSLBの主配線部CSL1は、X1側からX2側に向かって延在している。一方、制御配線CSLCおよび制御配線CSLDの主配線部CSL1は、X2側からX1側に向かって延在している。言い換えれば、制御配線CSLAおよび制御配線CSLBの主配線部CSL1と、制御配線CSLCおよび制御配線CSLDの主配線部CSL1と、は互いに反対方向に向かって延びている。この構造は、図12に示す表示装置DSP1の構造とは異なっている。ただし、図15を用いて説明した表示装置DSP2は、複数の制御信号線のうちの一部と他の一部が、互いに反対方向に向かって延びる構成になっている。
図25に示す表示装置DSP6や、図15に示す表示装置DSP2のように、複数の制御信号線のうちの一部と他の一部が、互いに反対方向に向かって延びている場合、制御信号線のそれぞれの配線経路距離は短くできる。例えば、表示装置DSP6の場合、ゲート配線である制御信号線CSpLおよび制御信号線CSnLの配線経路距離は、図12に示す表示装置DSP1の例と比較して短くなっている。そして、図15を用いて説明したように、配線経路距離が短くなれば、信号伝送経路における時定数が小さくなるので、信号伝送の信頼性が向上する。
また、表示装置DSP6では、複数の制御配線のうちの制御配線CSLBおよび制御配線CSLCのそれぞれの一部分(Y軸方向に沿って延びる延在部)は、互いに隣り合って配置される、スイッチ回路部SWBとスイッチ回路部SWCとの間にY軸方向に沿って延在している。この構造は、図12に示す表示装置DSP1の構造、および図15に示す表示装置DSP2の構造とは異なっている。
図24に示すように、表示装置DSP6のシフトレジスタ回路SRは、X軸方向に沿った方向において、複数の信号用接続配線SCL(図1参照)の配置領域である領域SLR1および領域SLR2の間に配置されている。この場合、図25に示すように、制御配線CSLA、CSLB、CSLC、および制御配線CSLDのそれぞれが、スイッチ回路部SWA、SWB、SWC、およびスイッチ回路部SWDのうちの互いに隣り合う二つの間にY軸方向に沿って延びていると以下の点で好ましい。すなわち、制御配線CSLA、CSLB、CSLC、および制御配線CSLDのそれぞれは、領域SLR1(図24参照)および領域SLR2(図24参照)をX軸方向に沿って横断していない。この場合、表示装置DSP1(図12参照)や表示装置DSP2(図15参照)のように、制御信号線CSpLが領域SLR1または領域SLR2を横断して基板SUBの周縁部に引き出される実施態様と比較して、配線経路距離を短くできる。
例えば、スイッチ回路部SWBおよびスイッチ回路部SWCのそれぞれは、Y軸方向において、シフトレジスタ回路SRと重なる位置に配置されている。そして、制御配線CSLBおよび制御配線CSLCのそれぞれの一部分はスイッチ回路部SWBとスイッチ回路部SWCとの間にY軸方向に沿って延在しているので、制御配線CSLBおよび制御配線CSLCの配線経路距離は、他の制御配線の配線経路距離と比較して短い。
また、制御配線CSLBおよび制御配線CSLCの配線経路距離が短くなる構成は、以下のように表現することもできる。すなわち、複数の制御配線のうちの制御配線CSLBおよび制御配線CSLCのそれぞれの一部分(Y軸方向に沿って延びる延在部)は、領域SLR1および領域SLR2の間に延在している。また、スイッチ回路部SWBは、Y軸方向において、領域SLR1と重なる位置に配置されており、スイッチ回路部SWCは、Y軸方向において、領域SLR2と重なる位置に配置されている。
また、複数の制御配線のうちの制御配線CSLAのそれぞれの一部分(Y軸方向に沿って延びる延在部)は、図24に示す領域SLR1の信号用接続配線SCL1と重なっている。また、複数の制御配線のうちの制御配線CSLDのそれぞれの一部分(Y軸方向に沿って延びる延在部)は、図24に示す領域SLR2の信号用接続配線SCL2と重なっている。信号用接続配線SCL1および信号用接続配線SCL2のそれぞれは、上記実施の形態1で図1を用いて説明した信号用接続配線SCLに含まれる配線であって、映像信号を伝送する映像信号配線である。また、制御配線CSLAに接続されるスイッチ回路部SWAは、Y軸方向において、領域SLR1と重なる位置に配置されており、制御配線CSLDに接続されるスイッチ回路部SWDは、Y軸方向において、領域SLR2と重なる位置に配置されている。つまり、制御配線CSLAは、接続対象であるスイッチ回路部SWAに向かって延びているので、配線の迂回距離が少ない。また、制御配線CSLDは、接続対象であるスイッチ回路部SWAに向かって延びているので、配線の迂回距離が少ない。すなわち、本実施の形態では、制御配線CSLAおよび制御配線CSLBの迂回距離を少なくできるので、制御配線CSLAおよび制御配線CSLBの配線経路距離を短くできる。
また、表示装置DSP6は、検出単位RxA〜検出単位RxDが、X軸方向に沿って配列されていることにより、スイッチ素子SWpおよびスイッチ素子SWnの配列は表示装置DSP1(図12参照)と異なるが、各スイッチのオンオフ制御方法は表示装置DSP1と同様である。
例えば、図11に示す検出期間FLtBでは、図24に示す複数の検出電極Rxのうち、構成電極Rx1B〜構成電極Rx4Bにスイッチ素子SWpを介して駆動信号DSp(図11参照)が供給される。また、検出期間FLtBでは、構成電極Rx1A〜構成電極Rx4A、構成電極Rx1C〜構成電極Rx4Cおよび構成電極Rx1D〜構成電極Rx4Dのそれぞれには、スイッチ素子SWnを介してガード信号DSn(図11参照)が供給される。すなわち、非選択の検出電極Rxに対してガード信号DSnが供給される。これにより、一部の検出電極Rxに駆動信号DSpを供給することにより発生する可能性のある寄生容量の影響を低減できる。
また、例えば、スイッチ素子SWpは、検出期間FLtにおいて、一方がオンされる場合に他方がオフされる関係にあるスイッチ素子SWpA(図25参照)およびスイッチ素子SWpBを有している。構成電極Rx1A〜構成電極Rx4Aは、スイッチ素子SWpAおよびスイッチ素子SWnAと電気的に接続されている。また、スイッチ素子SWnは、検出期間FLtにおいて、一方がオンされる場合に他方がオフされる関係にあるスイッチ素子SWnAおよびスイッチ素子SWnBを有している。構成電極Rx1B〜構成電極Rx4Bは、スイッチ素子SWpBおよびスイッチ素子SWnBと電気的に接続されている。なお、図25には、スイッチ素子SWpC、SWpD、SWnC、およびスイッチ素子SWnDを示しているが、繰り返しの説明は省略する。
また、図24に示すスイッチ回路部SWGに含まれるスイッチ素子SWpは、図11に示す検出期間FLtにおいて、タッチ検出を行う対象として選択される検出単位に属する検出電極Rxと、検出部SE1とを電気的に接続する。詳しくは、複数のスイッチ素子SWpのソース電極ST(図13参照)は、(駆動信号線TSpLを兼ねる)検出信号線DSLと電気的に接続されており、検出信号線DSLを介して検出部SE1と接続される。図24では、一例として、検出単位RxBが選択されている状態を示している。このため、検出期間FLtB(図11参照)において、検出単位RxBに属する構成電極Rx1B、構成電極Rx2B、構成電極Rx3B、および構成電極Rx4Bのそれぞれが、複数のスイッチ素子SWpのうちのスイッチ素子SWpB(図14参照)および検出信号線DSLを介して検出部SE1に電気的に接続されている。検出信号線DSLを構成する配線が、駆動信号線TSpLを構成する配線と兼用化されていることは既に説明した通りである。これにより、複数の検出電極Rxのうち、タッチ検出の対象になっている構成電極を、選択的に検出器DET(図9参照)と接続することができる。
また、図24に示すスイッチ回路部SWGに含まれるスイッチ素子SWnのそれぞれは、図11に示す検出期間FLtにおいて、タッチ検出を行う対象として選択されない検出単位に属する検出電極Rxと、ガード信号DSn(図11参照)の供給源としての検出部SE1とを電気的に接続する。詳しくは、複数のスイッチ素子SWnのソース電極ST(図13参照)は、ガード信号線TSnLと電気的に接続されており、ガード信号線TSnLを介して検出部SE1と接続される。図24では、一例として、検出単位RxBが選択されている状態を示しているので、図11に示す検出期間FLtBにおいて、検出単位RxAに属する構成電極Rx1A〜構成電極Rx4A、構成電極Rx1C〜構成電極Rx4C、および構成電極Rx1D〜構成電極Rx4D、のそれぞれが、複数のスイッチ素子SWnのうちのスイッチ素子SWnA、SWnC、SWnD(図14参照)およびガード信号線TSnLを介して検出部SE1に電気的に接続されている。これにより、複数の検出電極Rxのうち、タッチ検出の対象になっていない構成電極を、選択的にガード信号DSn(図11参照)の供給源としての電源Vdd(図9参照)と接続することができる。
また、図24に示すように、スイッチ素子SWpに駆動信号DSp(図11参照)を供給する駆動信号線TSpL、およびスイッチ素子SWnにガード信号DSn(図11参照)を供給するガード信号線TSnLは、X軸方向において、X2側からX1側に延在している。また、検出部SE1は、X軸方向において、ドライバチップDRC1よりX2側に配置されている。つまり、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれは、X軸方向において検出部SE1に近いX2側に引き出されている。これにより、複数の駆動信号線TSpLおよび複数のガード信号線TSnLの配線経路距離を短くすることができる。
また、複数のスイッチ素子SWdのそれぞれのオンオフ動作を制御する制御信号を伝送する制御信号線CSdLは、X1側からX2側に向かって延在している。制御信号線CSdLは、X2側で終端している。言い換えれば、制御信号線CSdLは、基板SUB1のX1側の周縁部に引き出され、駆動信号線TSpLおよびガード信号線TSnLは基板SUB1のX2側の周縁部に引き出されている。このため、基板SUB1の周縁部のスペースを効率的に利用できる。この点は、図12に示す表示装置DSP1と相違する表示装置DSP6の特徴である。
また、表示装置DSP6の場合、図24に示すように、領域SLR1および領域SLR2において、駆動信号線TSpLおよびガード信号線TSnLは、映像信号線である信号用接続配線SCLとは重なっていない。言い換えれば、駆動信号線TSpLおよびガード信号線TSnLは、平面視において、領域SLR1および領域SLR2を迂回するように配置されている。これにより、信号用接続配線SCLと、駆動信号線TSpLまたはガード信号線TSnLとが重なることによるノイズ影響を低減できる。
また、表示装置DSP6の場合、図24に示すように、複数の駆動信号線TSpLのそれぞれが、互いに隣り合って配置されている。また、複数のガード信号線TSnLのそれぞれが、互いに隣り合って配置されている。また、スイッチ素子SWpとスイッチ素子SWnとはY軸方向に沿って配置されている。この回路レイアウトにより、駆動信号線TSpLとスイッチ素子SWp、およびガード信号線TSnLとスイッチ素子SWnのそれぞれを効率的に接続できる。この点は、図12に示す表示装置DSP1と相違する表示装置DSP6の特徴である。
また、本実施の形態2の表示装置DSP6は、実施の形態1の表示装置DSP1(図12参照)と同様に平面視において複数の配線が互いに交差する。しかし、上記したように、表示装置DSP6と表示装置DSP1とは、上記したように平面視における配線レイアウトが相違することに伴って、各配線が配置される配線層の種類が異なる部分がある。
図26は、図24に示す複数の配線について、配置される配線層毎に識別可能な状態で示す平面図である。なお、図26では、上記実施の形態1で説明した図16と同じルールで線の線種を決定している。例えば、複数の配線のうち、第1層目の配線層WL1(図2参照)に配置される部分を破線で示し、第2層目の配線層WL2(図2参照)に配置される部分を一点鎖線で示し、第3層目の配線層WL3(図2参照)に配置される部分を黒色の実線で示している。また、図26では、図の見易さのため、複数の信号線SLおよび複数の信号用接続配線SCLについてはこれらの配線が配置される領域SLR1〜SLR4を図示し、各領域に信号線SLおよび信号用接続配線SCLの符号を付している。
図26に示すように、信号用接続配線SCLは、複数の配線層に亘って形成されている。詳しくは、ドライバチップDRC1に接続される領域SLR1および領域SLR2では、信号用接続配線SCLは、第2層目の配線層WL2(図2参照)に配置されている。また、表示領域DA(図1参照)と重なる領域SLR3では、信号線SLは、第2層目の配線層WL2(図2参照)に配置されている。しかし、領域SLR3と、領域SLR1および領域SLR2の間に位置する領域SLR4では、信号用接続配線SCLは、第1層目の配線層WL1(図17参照)に配置されている。この点は図16に示す表示装置DSP1と同様である。
また、上記したように、表示装置DSP6の場合、駆動信号線TSpLおよびガード信号線TSnLのそれぞれは、領域SLR1および領域SLR2において信号用接続配線SCLと重なっていない。このため、図26に示す例では、フレキシブル配線板FWB1に接続される部分からスイッチ素子SWpまたはスイッチ素子SWnのソース電極ST(図13参照)に至るまでの配線経路は、第2層目の配線層WL2(図2参照)のみに配置されている。配線層WL2は、信号用接続配線SCLが領域SLR1および領域SLR2において配置される配線層と同層であって、既に説明したように、配線層WL1(図2参照)と比較して、配線抵抗を低減させ易い配線層である。すなわち、本実施の形態では、駆動信号線TSpLおよびガード信号線TSnLのそれぞれは、領域SLR1および領域SLR2において信号用接続配線SCLと重なっていないので、駆動信号線TSpLおよびガード信号線TSnLの配線抵抗を低減できる。
ただし、図26に対する変形例として、駆動信号線TSpLの全体または一部分が配線層WL2とは異なる配線層に形成されていても良い。例えば、駆動信号線TSpLの全体または一部分が配線層WL3(図2参照)に配置されていても良い。
また、表示装置DSP6の場合、制御信号線CSpLの主配線部CSL1(図25参照)および制御信号線CSnLの主配線部CSL1(図25参照)は、配線層WL1に配置されている。上記したように、一回の検出期間FLt中にオン状態になっている複数のスイッチ素子SWpのそれぞれ、および複数のスイッチ素子SWnのそれぞれは、互いに隣り合うようにX軸方向に沿って配列されている。このため、互いに隣り合う複数のスイッチ素子SWp(またはスイッチ素子SWn)の全てが、同様にオンまたはオフされる。このため、制御信号線CSdLの主配線部CSL1は隣り合って配列されている複数のスイッチ素子SWpから成るスイッチ群に対して、例えば、一本あれば良い。この場合、配線構造を単純化できるので、主配線部CSL1が図13に示すゲート電極GEが形成される配線層WL1(図2参照)に形成されていれば、副配線部CSL2の距離を短くできる。
なお、図26に示すように、コモン電位供給線VCDL、および複数のコモン線CMLについては図16に示す表示装置DSP1で説明した例と同様である。また、制御信号線CSpLおよび制御信号線CSnLのうち、平面視において、信号用接続配線SCLと重なる部分については、図16に示す表示装置DSP1で説明した例と同様である。したがって重複する説明は省略する。
<実施の形態2の変形例>
本実施の形態の表示装置DSP6には、既に述べた変形例の他、種々の変形例がある。以下では、本実施の形態1の代表的な変形例について説明する。なお、上記したように、本実施の形態2で説明した表示装置と、上記実施の形態1で説明した表示装置DSP1とは、一方が他方の変形例の関係になっている。したがって、上記実施の形態1で説明した変形例のそれぞれを組み合わせて適用することができる。以下では、本実施の形態2の代表的な変形例について説明するが、実施の形態1で既に説明した変形例の技術思想を応用して適用できるものについては、相違点を中心に説明する。
図24に示す表示装置DSP6では、複数のスイッチ素子SWdはスイッチ回路部SWGに含まれている。しかし、上記実施の形態1で説明した図20に示す表示装置DSP3と同様に、複数のスイッチ素子SWdがスイッチ回路部SWGに含まれず、スイッチ素子SWpおよびスイッチ素子SWnと離れた位置に形成されていても良い。
図示および重複する説明は省略するが、図24に示す表示装置DSP6の変形例として、図20に示す表示装置DSP3のように、スイッチ素子SWdが複数の検出電極RxとドライバチップDRC1との間の領域以外に配置されていても良い。この場合、図24に示す表示装置DSP6と比較して、表示領域DA(図1参照)とドライバチップDRC1との離間距離を小さくできる。このため、表示領域DA(図1参照)とドライバチップDRC1の間の非表示領域NDA(図1参照)の幅を小さくできる。
また、図24を用いて説明した表示装置DSP6の場合、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれの配線幅は、互いに同じである。しかし、上記実施の形態1で図22および図23を用いて説明したように、複数の駆動信号線TSpLおよび複数のガード信号線TSnLのそれぞれの配線幅が、互いに異なっていても良い。例えば、図22を用いて説明したように、ガード信号線TSnLのそれぞれの配線幅TWnは、駆動信号線TSpLのそれぞれの配線幅TWpより広くても良い。この場合、ガード信号線TSnLは駆動信号線TSpLより配線抵抗が低い。上記実施の形態1で説明したのと同様に、ガード信号線TSnLは非選択の検出電極Rx(図24参照)に対してガード信号DSn(図11参照)を供給する。この場合、駆動信号線TSpLと比較して、多数の検出電極Rxに対して一括してガード信号DSnを供給する。このため、ガード信号線TSnLの配線抵抗を低減させることにより、ガード信号DSnの波形を安定化させることができる。
なお、上記実施の形態1で説明した図21および図22では、駆動信号線TSpLおよびガード信号線TSnLが交互に配置されているが、これを図24に示すように複数の駆動信号線TSpLのそれぞれ、および複数のガード信号線TSnLのそれぞれが、互いに隣り合って配置されていれば表示装置DSP6のレイアウトになる。したがって図21および図22に対応する図面は図示を省略する。
図27は、図24に対する変形例である表示装置の駆動信号線およびガード信号線の一部分を拡大して示す拡大平面図である。図27に示す表示装置DSP7の場合、駆動信号線TSp1の配線幅TWp1は、駆動信号線TSp2の配線幅TWp2より広い。言い換えれば、駆動信号線TSp1は駆動信号線TSp2より配線抵抗が低い。また、ガード信号線TSn1の配線幅TWn1は、ガード信号線TSn2の配線幅TWn2より広い。言い換えれば、ガード信号線TSn1はガード信号線TSn2より配線抵抗が低い。また、図27に示す例では、駆動信号線TSp1の配線経路距離は、駆動信号線TSp2の配線経路距離より長い。この場合、駆動信号線TSp1の配線抵抗を低減させることにより、駆動信号線TSp1に流れる駆動信号DSp(図11参照)、あるいは検出信号の波形を安定化させることができる。また、ガード信号線TSn1の配線経路距離は、ガード信号線TSn2の配線経路距離より長い。この場合、ガード信号線TSn1の配線抵抗を低減させることにより、ガード信号線TSn1に流れるガード信号DSn(図11参照)の波形を安定化させることができる。
また、図24に示す例では、駆動信号線TSpLの数(本数)とガード信号線TSnLの数(本数)は等しい。しかし、図28に示す表示装置DSP8のように、ガード信号線TSnLの数が駆動信号線TSpL(言い換えれば検出信号線DSL)の数より少なくても良い。図28は、図24に示す表示装置に対する変形例を示す平面図である。表示装置DSP8は、図24に示す表示装置DSP6と同様に、平面視において、ガード信号線TSnLが領域SLR1および領域SLR2と重ならならず、基板SUB1のX2側の周縁部に引き出されている。また、ガード信号線TSnLは、非選択の検出電極Rxに対してガード信号DSn(図11参照)を供給すれば良いので、少なくとも1本あれば良い。このため、本実施の形態の場合、表示装置DSP8のように、ガード信号線TSnLの数が駆動信号線TSpLの数より少なくすることができる。ガード信号線TSnLの数が少ない場合、ガード信号線TSnLを配置するスペースを狭くできる。このためY軸方向において、ドライバチップDRC1と表示領域DA(図1参照)の間隔を狭くすることができる。
ただし、上記したように、一つの検出期間FLt(図11参照)においてガード信号線TSnLは駆動信号線TSpLと比較して、多数の検出電極Rxに対して一括してガード信号DSnを供給する。このため、ガード信号線TSnLの配線抵抗を低減させることにより、ガード信号DSnの波形を安定化させることができる。したがって、図28に示すように、ガード信号線TSnLの数が少ない場合には、特に、ガード信号線TSnLの配線幅が駆動信号線TSpLの配線幅より広いことが好ましい。
また、図11に示すガード信号DSnの波形は、駆動信号DSpとの波形の違いが少ない程、寄生容量の発生を低減できる。したがって、ガード信号線TSnLの配線経路と駆動信号線TSpLとの配線経路とを互いに良く似た配線形状にして信号波形を同様にする観点からは、図24に示すように、駆動信号線TSpLの数とガード信号線TSnLの数は等しいことが好ましい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態においては、開示例として液晶表示装置の場合を例示したが、その他の適用例として、有機EL表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることはいうまでもない。
本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。
例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。