JP2017224095A - 表示装置 - Google Patents

Abstract

【課題】入力装置を備えた表示装置の性能を向上させる。【解決手段】表示装置ＤＳＰ１は、表示領域ＤＡにある走査線に供給する電位を選択する走査線駆動回路ＧＤと、領域（第１領域）ＤＲＡにあり、走査線駆動回路ＧＤに制御信号を供給するドライバチップ（制御回路）ＤＲＣ１と、物体の近接または接触を検出する検出回路に接続された複数のソース配線ＴＳＬと、走査線駆動回路ＧＤを制御する検査配線ＧＷに接続された端子（第２端子）ＴＰＤと、検査配線ＧＷと端子ＴＰＤの間にある保護回路ＰＣと、を備えている。また、複数のソース配線ＴＳＬが接続されるスイッチ回路の延在方向をＸ軸方向、Ｘ軸方向の一方側をＸ１側および他方側をＸ２側とした場合に、複数のソース配線ＴＳＬは、領域ＤＲＡのＸ軸方向の中心よりもＸ１側にあり、端子ＴＰＤおよび保護回路ＰＣは、領域ＤＲＡのＸ軸方向の中心よりもＸ２側にある。【選択図】図１１

Description

本発明は表示装置に関し、特に、入力装置を備えた表示装置に関する。

表示装置の表示面側に、タッチパネルあるいはタッチセンサと呼ばれる入力装置を取り付け、タッチパネルに指やタッチペン（スタイラスペンとも呼ぶ）などの入力具などを近接または接触させて入力動作を行ったときに、入力位置を検出して出力する技術がある。

例えば、特開２０１５−６４８５４号公報（特許文献１）には、複数の駆動電極のそれぞれに信号配線を介してタッチスキャン信号を印加する、タッチスクリーン一体型の表示装置が記載されている。

また例えば、特開２０１５−１２２０５７号公報（特許文献２）には、複数の電極群にグループ化された複数の電極の全体または一部にタッチ駆動信号を印加する、タッチスクリーンパネル一体型の表示装置が記載されている。

特開２０１５−６４８５４号公報 特開２０１５−１２２０５７号公報

入力装置に指などが接触した接触位置を検出する検出方式の一つとして、静電容量方式がある。静電容量方式を用いた入力装置には、例えば以下のような構成がある。すなわち、入力装置の検出面内に、検出電極に接続された複数の容量素子が設けられている。そして、指やタッチペンなどの入力具を容量素子に近接または接触させて入力動作を行ったときに、容量素子の静電容量が変化することを利用して、入力位置を検出する。以下、本願の明細書では、入力装置の検出面に入力具を近接または接触させる入力動作のことを「タッチ」、あるいは「タッチ動作」と記載する場合がある。また、入力装置が入力具のタッチを検出することを「タッチ検出」と記載する場合がある。

入力装置を備えた表示装置は、画像を表示する際に、電気光学層を駆動する複数の駆動電極と、タッチ検出の際に、座標面におけるタッチの位置を検出するタッチ検出用の電極とを備えている。電気光学層を駆動する複数の駆動電極のうちの一部がタッチ検出用の電極として利用可能になっている場合、タッチ検出用の電極と複数の駆動電極とがそれぞれ独立して設けられている場合と比較して、電極の総数が少ない。

しかし、画像の表示動作やタッチ検出動作の性能を向上させる目的で、表示駆動用の電極やタッチ検出用の電極の数を増加させる場合、複数の電極に接続される配線のレイアウトが複雑化する。このため、表示領域の周囲に設けられた非表示領域の面積を小さくするためには、配線を含む回路レイアウトの効率化が必要になる。例えば、表示装置の動作を制御する複数の回路が、表示領域の周囲の非表示領域のうちの一部に集約して配置されている場合、回路が配置された領域には、種々の配線が集中的に配置される。このため回路のレイアウトによっては、非表示領域の面積が大きくなる。

本発明の目的は、入力装置を備えた表示装置の性能を向上させる技術を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の一態様としての表示装置は、電気光学層と、前記電気光学層を駆動する第１駆動電極および第２駆動電極と、表示領域にある前記第１駆動電極への電位供給を制御するトランジスタと、前記トランジスタのゲート電極を含む走査線と、前記走査線に供給する電位を選択する走査線駆動回路と、第１領域にある第１端子を介して前記走査線駆動回路に接続され、前記走査線駆動回路に制御信号を供給するドライバチップと、前記ドライバチップの外部にあり、前記第２駆動電極に供給する電位を選択するスイッチ回路と、物体の近接または接触を検出する検出回路と、前記スイッチ回路と前記検出回路とに接続された複数のソース配線と、前記走査線駆動回路に接続されている検査配線と、前記検査配線に接続された第２端子と、前記検査配線と前記第２端子の間にある保護回路と、を備えている。また、前記スイッチ回路の延在方向を第１方向、前記第１方向の一方側を第１側および他方側を第２側とした場合に、前記複数のソース配線は、前記第１領域の前記第１方向の中心よりも前記第１側にあり、前記第２端子および前記保護回路は、前記第１領域の前記第１方向の中心よりも前記第２側にある。

一実施の形態である表示装置の一つの構成例を示す平面図である。 図１に示す表示装置の表示領域の一部分の拡大断面図である。 図１に示す表示装置における共通電極の配置の一例を示す平面図である。 図１に示す表示装置における画素を示す等価回路図である。 図１に示すドライバチップと基板との接続部分の拡大断面図である。 図１に示す走査線駆動回路の構成例を示す回路ブロック図である。 図３に示す表示装置において、表示処理動作とタッチ検出動作のタイミングチャートの例を示す説明図である。 図３に示すタッチ検出用の回路に接続される配線レイアウトの例を示す平面図である。 図８に示すスイッチ素子の一例を示す回路図である。 図８に示すスイッチ回路部の一部分を拡大して示す平面図である。 図１に示すドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。 図１１に示す回路レイアウトのうち、検査用の端子および保護回路周辺の拡大平面図である。 図１２に示す検出端子および保護回路周辺の拡大断面図である。 図１１および図１２に示す保護回路の構成例を示す等価回路図である。 図１１に対する変形例である表示装置のドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。 図１１に対する他の変形例である表示装置のドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。 図１５に示す保護回路に接続される検査配線に供給される制御信号の信号波形の例を示す説明図である。 図１１に対する他の変形例である表示装置のドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。 図１１に対する他の変形例である表示装置のドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。 図８に対する変形例である表示装置のタッチ検出用の回路に接続される配線レイアウトの例を示す平面図である。 図１１に対する検討例である表示装置の平面図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。

なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っても適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実施の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

また本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

さらに、実施の形態で用いる図面においては、構造物を区別するために付したハッチングを図面に応じて省略する場合もある。

また、本願において、入力装置とは、外部から入力されたコマンドを信号として検出する装置を意味する。本願明細書では、電極に対して近接または接触する物体の容量に応じて変化する静電容量を検出することで、入力を信号として検出する、静電容量検出型の入力装置について説明する。

静電容量を検出する方式は、互いに離間した状態で対向配置された二つの電極の間の静電容量を検出する、相互容量検出方式（Mutual-Capacitive Sensing）を含んでいる。なお、本願明細書では相互容量検出方式のことを簡易的に相互容量方式と呼ぶ。また、静電容量を検出する方式は、一つの電極の静電容量を検出する、自己容量検出方式（Self-Capacitive Sensing）を含んでいる。なお、本願明細書では自己容量検出方式のことを簡易的に自己容量方式と呼ぶ。上記では自己容量方式に関し、一つの電極の静電容量を検出する、と説明したが、詳しくは、一つの電極と、例えば接地電位などの基準電位との間の静電容量を検出する。自己容量方式において、基準電位が供給される部分は、電極との間で検出可能な静電容量を形成できる程度の離間距離で電極の周囲に配置される導体パターンであって、固定電位の供給経路が接続されていれば、形状などは特に限定されない。

また、タッチパネルとは、入力装置の一態様であって、指やタッチペンなどの入力具などを近づけて、または接触させて、入力動作を行ったときに、入力信号を検出すると共に、タッチ位置を算出して出力する入力装置である。タッチ位置は、言い換えれば、入力信号を検出する座標面において、入力信号を検出した位置の座標である。

タッチパネルのように、タッチ位置を算出する入力装置は、多くの場合、表示装置と組み合わされて利用される。本願では、表示装置と入力装置とを互いに独立した部品で組み立て、表示装置と入力装置とが重なった状態で利用される、入力機能付き表示装置を、外付け型、またはオンセルタイプの表示装置と呼ぶ。また、画像を表示する表示部を構成する部品の間に、入力信号を検出する入力検出部を構成する部品のうちの一部または全部が組み込まれた状態で利用される入力機能付き表示装置を、内蔵型、またはインセルタイプの表示装置と呼ぶ。インセルタイプの表示装置は、入力検出部を構成する部品のうちの一部または全部が、表示部を構成する部品のうちの一部または全部と兼用化される表示装置を含んでいる。また、インセルタイプの表示装置は、入力検出部を構成する部品と表示部を構成する部品とが互いに兼用化されない表示装置を含んでいる。

また、以下の実施の形態で説明する技術は、電気光学層が設けられた表示領域の複数の素子に、表示領域の周囲から信号を供給する機構を備える表示装置に広く適用可能である。電気光学層は、電気的な制御信号により駆動され、表示画像を形成する機能を有する素子を備えた層である。上記のような表示装置には、例えば、液晶表示装置、有機ＥＬ（Electro-Luminescence）表示装置、あるいはプラズマディスプレイ装置など、種々の表示装置が例示できる。以下の実施の形態では、表示装置の代表例として、液晶表示装置を取り上げて説明する。

また、液晶表示装置は、表示機能層である液晶層の液晶分子の配向を変化させるための電界の印加方向により、大きくは以下の２通りに分類される。すなわち、第１の分類として、表示装置の厚さ方向（あるいは面外方向）に電界が印加される、所謂、縦電界モードがある。縦電界モードには、例えばＴＮ（Twisted Nematic）モードや、ＶＡ（Vertical Alignment）モードなどがある。また、第２の分類として、表示装置の平面方向（あるいは面内方向）に電界が印加される、所謂、横電界モードがある。横電界モードには、例えばＩＰＳ（In-Plane Switching）モードや、ＩＰＳモードの一つであるＦＦＳ（Fringe Field Switching）モードなどがある。以下で説明する技術は、縦電界モードおよび横電界モードのいずれにも適用できるが、以下で説明する実施の形態では、一例として、横電界モードの表示装置を取り上げて説明する。

＜表示装置の構成＞
図１は、一実施の形態である表示装置の一つの構成例を示す平面図である。図２は、図１に示す表示装置の表示領域の一部分の拡大断面図である。図３は、図１に示す表示装置における共通電極の配置の一例を示す平面図である。図４は、図１に示す表示装置における画素を示す等価回路図である。図５は、図１に示すドライバチップと基板との接続部分の拡大断面図である。図６は、図１に示す走査線駆動回路の構成例を示す回路ブロック図である。なお、図１および図３では、見易さのため、表示パネルの構成部材を図１と図３に分けて記載している。また、図２では、基板ＳＵＢ１の厚さ方向における走査線ＧＬと信号線ＳＬとの位置関係の例を示すため、図２とは異なる断面に設けられた走査線ＧＬを一緒に示している。

図１に示すように、表示装置ＤＳＰ１は、表示パネルＰＮＬ１、表示パネルＰＮＬ１を駆動するドライバチップＤＲＣ１、および、静電容量方式でタッチ検出する機能を備える検出部ＳＥ１を有する。言い換えれば、表示装置ＤＳＰ１は、タッチ検出機能付きの表示装置である。表示パネルＰＮＬ１は、画像が表示される表示面ＤＳ（図２参照）を有する。ドライバチップＤＲＣ１は、表示パネルＰＮＬ１を駆動する駆動回路を備えているＩＣ（Integrated Circuit）チップである。また、図１および図３に示す例では、表示装置ＤＳＰ１は、表示パネルＰＮＬ１に接続された配線部材であるフレキシブル配線板（配線部）ＦＷＢ１を有する。検出部ＳＥ１は、タッチ検出動作を制御し、かつ検出電極Ｒｘ（図３参照）から出力された信号を処理する検出回路ＤＣＰ１（図３参照）を備えた部分である。検出部ＳＥ１は、フレキシブル配線板ＦＷＢ１に搭載されたタッチ検出用のＩＣ（integrated circuit）チップである検出チップＴＳＣ１に形成されている。タッチ検出回路としての検出部ＳＥ１、および検出部ＳＥ１による検出方法については、後述する。なお、図示は省略するが、表示装置ＤＳＰ１は、表示パネルＰＮＬ１の外部に設けられた制御モジュールなどを有し、制御モジュールがフレキシブル配線板ＦＷＢ１を介して表示パネルＰＮＬ１と電気的に接続されていても良い。

図１および図２に示すように、表示パネルＰＮＬ１は、基板ＳＵＢ１と、基板ＳＵＢ１と対向配置された基板ＳＵＢ２（図２参照）と、基板ＳＵＢ１と基板ＳＵＢ２との間に配置された電気光学層としての液晶層ＬＱ（図２参照）と、を有する。言い換えれば、本実施の形態の表示装置ＤＳＰ１は、電気光学層としての液晶層ＬＱを備える液晶表示装置である。なお、本実施の形態において、基板ＳＵＢ１をアレイ基板と言い換えることができ、基板ＳＵＢ２を対向基板と言い換えることができる。

また、図２および図３に示すように、表示装置ＤＳＰ１は、表示パネルＰＮＬ１の内部にマトリクス状に設けられた複数の検出電極Ｒｘを有する。詳細は後述するが、検出部ＳＥ１は、複数の検出電極Ｒｘの各々の静電容量の変化を検出する。表示装置ＤＳＰ１は、複数の検出電極Ｒｘが表示パネルＰＮＬ１の内部に設けられているので、インセルタイプのタッチ検出機能付き表示装置である。

図１および図３に示すように、表示パネルＰＮＬ１は、画像を表示する表示領域（アクティブエリア）ＤＡを備えている。平面視において、互いに交差、好ましくは直交する２つの方向をＸ軸方向およびＹ軸方向とする。図３に示すように、複数の検出電極Ｒｘは、平面視において、表示領域ＤＡ内において、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。すなわち、複数の検出電極Ｒｘは、平面視において表示パネルＰＮＬ１にマトリクス状に設けられている。なお、本願では、「平面視において」とは、表示パネルＰＮＬ１の表示面に垂直な方向から視た場合を意味する。

図１に示すように、ドライバチップＤＲＣ１は、平面視における表示パネルＰＮＬ１のうち、表示領域ＤＡの外側の領域である非表示領域ＮＤＡにおいて、基板ＳＵＢ１上に搭載されている。ドライバチップＤＲＣ１は、非表示領域ＮＤＡにある領域（第１領域）ＤＲＡに搭載されている。図５に示すように、基板ＳＵＢ１の領域ＤＲＡには、端子（第１端子）ＰＤ１および端子ＰＤ２が配置され、ドライバチップＤＲＣ１は、端子ＰＤ１および端子ＰＤ２に接続されている。図１に示すＹ軸方向における一方側をＹ１側、他方側をＹ２側とした時に、ドライバチップＤＲＣ１が搭載される領域ＤＲＡは、Ｙ軸方向において、表示領域ＤＡよりもＹ１側にある。

図１に示すドライバチップＤＲＣ１は、信号線ＳＬを介して電気光学層である液晶層ＬＱ（図２参照）を駆動する、信号線駆動回路ＳＤを有する。信号線駆動回路ＳＤは、信号線ＳＬを介して複数の画素ＰＸのそれぞれが備える画素電極ＰＥ（図４参照）に映像信号Ｓｐｉｃ（図４参照）を供給する。また、ドライバチップＤＲＣ１は、検査配線ＧＷを介して走査線駆動回路ＧＤに制御信号を供給する制御回路部ＣＴＣを有する。検査配線ＧＷは、走査線駆動回路ＧＤに制御信号を伝送する信号伝送経路であり、かつ、走査線駆動回路ＧＤの電気的試験を行う際に利用する検査用の配線である。制御回路部ＣＴＣは、端子ＰＤ１を介して走査線駆動回路ＧＤと電気的に接続されている。

なお、本実施の形態では、ドライバチップＤＲＣ１が基板ＳＵＢ１上に搭載された例を取り上げて説明するが、ドライバチップＤＲＣ１の位置や制御回路部ＣＴＣの位置は、図１に示す領域ＤＲＡの他、種々の変形例がある。例えば、フレキシブル配線板ＦＷＢ１にドライバチップＤＲＣ１が搭載されていても良い。この場合、フレキシブル配線板ＦＷＢ１が端子ＰＤ１に接続される。これにより、ドライバチップＤＲＣ１をフレキシブル配線板ＦＷＢ１に搭載した場合でも、ドライバチップＤＲＣ１の制御回路部ＣＴＣは、領域ＤＲＡの端子ＰＤ１を介して走査線駆動回路ＧＤと電気的に接続される。

図１に示すように、表示装置ＤＳＰ１は、複数の信号線ＳＬと、複数の画素ＰＸを有する。表示領域ＤＡにおいて、基板ＳＵＢ１と基板ＳＵＢ２（図２参照）との間には、複数の画素ＰＸが配置されている。複数の画素ＰＸは、Ｘ軸方向およびＹ軸方向にマトリクス状に配列され、ｍ×ｎ個配置されている（ただし、ｍおよびｎは正の整数である）。複数の信号線ＳＬは、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配列されている。図１に示す例では、ｍ本の信号線ＳＬが、信号線ＳＬ１、ＳＬ２およびＳＬｍの順で、Ｘ軸方向の一方の側であるＸ１から他方の側であるＸ２側に向かって配列されている。複数の信号線ＳＬの各々は、表示領域ＤＡの外側の非表示領域ＮＤＡに引き出されている。複数の信号線ＳＬの各々は、表示領域ＤＡ内の信号線ＳＬとドライバチップＤＲＣ１とを相互に接続する接続配線（引き出し配線とも呼ぶ）としての信号用接続配線ＳＣＬを介してドライバチップＤＲＣ１と電気的に接続されている。

信号線ＳＬおよび信号用接続配線ＳＣＬは、映像信号を伝送する配線として機能する映像線であるが、信号線ＳＬと信号用接続配線ＳＣＬとは、以下のように区別することができる。すなわち、ドライバチップＤＲＣ１に接続され、複数の画素ＰＸに映像信号を供給する信号伝送経路である映像線のうち、表示領域ＤＡと重なる位置にある部分（配線部）を信号線ＳＬと呼ぶ。また、上記映像線のうち、表示領域ＤＡの外側にある部分（配線部）を信号用接続配線ＳＣＬと呼ぶ。複数の信号線ＳＬのそれぞれは、Ｙ軸方向に直線的に延びている。一方、信号用接続配線ＳＣＬは、信号線ＳＬとドライバチップＤＲＣ１とを接続する配線なので、図１に示すように、信号線ＳＬとドライバチップＤＲＣ１との間に屈曲部を有している。

図１に示す例では、信号線ＳＬと信号用接続配線ＳＣＬとの間には、スイッチ回路部ＳＷＳがある。スイッチ回路部ＳＷＳは、例えばマルチプレクサ回路であって、各色用の信号線ＳＬを選択して入力された信号を出力する。スイッチ回路部ＳＷＳは、例えば、赤色の信号、緑色の信号、あるいは青色の信号など、映像信号の種類を選択する選択スイッチとして動作する。この場合、スイッチ回路部ＳＷＳとドライバチップＤＲＣ１とを接続する信号用接続配線ＳＣＬの数は、信号線ＳＬの数より少ない。このように、スイッチ回路部ＳＷＳを設けることで、信号用接続配線ＳＣＬの数を低減できれば、ドライバチップＤＲＣ１とスイッチ回路部ＳＷＳとの間において、信号用接続配線ＳＣＬの数を低減できる。

また、表示装置ＤＳＰ１は、複数の走査線ＧＬと、複数の走査線ＧＬに入力される走査信号Ｇｓｉ（図６参照）を出力する走査信号出力回路としての走査線駆動回路ＧＤと、を有する。走査線駆動回路ＧＤは、非表示領域ＮＤＡにおいて、基板ＳＵＢ１上に設けられている。ドライバチップＤＲＣ１は、検査配線ＧＷを介して走査線駆動回路ＧＤに接続されている。複数の走査線ＧＬは、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に互いに間隔を空けて配列されている。図１に示す例では、ｎ本の走査線ＧＬが、走査線ＧＬ１、ＧＬ２およびＧＬｎの順で、Ｙ軸方向の一方の側から他方の側に向かって配列されている。複数の走査線ＧＬの各々は、表示領域ＤＡの外側の非表示領域ＮＤＡに引き出され、走査線駆動回路ＧＤに接続されている。また、複数の走査線ＧＬは、複数の信号線ＳＬと互いに交差している。走査線ＧＬは、図４に示す画素スイッチ素子ＰＳＷとしてのトランジスタＴｒ１のゲート電極ＧＥを含んでいる。

図１では、走査線駆動回路ＧＤを模式的に示している。走査線駆動回路ＧＤには、複数種類の回路部分を含んでいる。例えば、図６に示すように、走査線駆動回路ＧＤには、シフトレジスタ回路ＧＳＲと、シフトレジスタ回路ＧＳＲに接続され、制御信号に基づいて走査線ＧＬに供給する電位を選択する走査線スイッチ回路ＧＳＷと、が含まれている。また、走査線駆動回路ＧＤは検査配線ＧＷを介してドライバチップＤＲＣ１と接続されている。ドライバチップＤＲＣ１は、検査配線ＧＷを介してクロック信号ＧＣＬ（図６参照）やイネーブル信号ＥＮＢ（図６参照）などの制御信号を走査線駆動回路ＧＤに供給する。

また、走査線駆動回路ＧＤとドライバチップＤＲＣ１との間には、バッファ回路ＧＢＵが接続されている。バッファ回路ＧＢＵは、走査線駆動回路ＧＤを介して走査線ＧＬに供給する電位を中継する回路である。制御信号の伝送経路中にバッファ回路ＧＢＵが介在している場合、走査線駆動回路ＧＤに供給されるゲート信号の波形がバッファ回路ＧＢＵにより修正される。図６に示すように、バッファ回路ＧＢＵと電源回路ＰＳＣとは、走査線駆動回路ＧＤに電源電位を供給する電源配線ＰＬを介して接続されている。詳しくは、バッファ回路ＧＢＵと電源回路ＰＳＣとは、相対的に高い電位ＶＤＨが供給される配線ＰＬＨ、および電位ＶＤＨより低い電位が供給される配線ＰＬＬを介して接続されている。バッファ回路ＧＢＵでは、電位ＶＤＨや電位ＶＤＬを利用して、イネーブル信号ＥＮＢなどの制御信号の波形を補正して、走査線駆動回路ＧＤに出力する。なお、図１では電源回路ＰＳＣがフレキシブル配線板ＦＷＢ１に形成されている例を示しているが、電源回路ＰＳＣは、表示装置ＤＳＰ１の外部に形成され、フレキシブル配線板ＦＷＢ１を介してバッファ回路ＧＢＵと接続されていても良い。

また、図１に示す例では、Ｘ軸方向において、一方の側であるＸ１側、および他方の側であるＸ２側の両方に走査線駆動回路ＧＤが配置されている。詳しくは、Ｘ軸方向において、Ｘ１側には、走査線駆動回路ＧＤ１があり、Ｘ２側には、走査線駆動回路ＧＤ２がある。また、図１に示す例では、Ｘ軸方向において、表示領域ＤＡは、走査線駆動回路ＧＤの間にある。しかし、走査線駆動回路ＧＤのレイアウトには種々の変形例がある。例えば、図１に示すＸ軸方向において、Ｘ１側およびＸ２側のうちの、いずれか一方に走査線駆動回路ＧＤが配置されていても良い。また、例えば、ドライバチップＤＲＣ１と走査線駆動回路ＧＤとの間に、バッファ回路ＧＢＵが接続されていなくても良い。

図３に示すように、表示装置ＤＳＰ１は、複数の共通電極ＣＥと、を有する。また、表示装置ＤＳＰ１は、表示装置ＤＳＰ１が画像を表示する際に、共通電極ＣＥを駆動する共通電極駆動回路（共通電位回路とも呼ぶ）ＣＤを有する。共通電極ＣＥは、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。複数の共通電極ＣＥのそれぞれにはコモン線ＣＭＬが接続されている。共通電極ＣＥは、コモン線ＣＭＬを介してスイッチ回路部ＳＷＧに接続されている。図３に示す例では、共通電極駆動回路ＣＤは、フレキシブル配線板ＦＷＢ１に形成され、コモン電位供給線ＶＣＤＬ、スイッチ回路部ＳＷＧ、および複数のコモン線ＣＭＬを介して複数の共通電極ＣＥと電気的に接続されている。

また、本実施の形態の表示装置ＤＳＰ１の場合、共通電極ＣＥが、自己容量方式のタッチ検出用の検出電極Ｒｘを兼ねる。言い換えれば、複数のコモン線ＣＭＬのそれぞれは、検出電極Ｒｘで検出された信号を、検出部ＳＥ１に伝送する検出信号伝送用の配線としての機能を備えている。また、本実施の形態の表示装置ＤＳＰ１は、検出電極Ｒｘを利用して自己容量方式によるタッチ検出を行う。このため、複数のコモン線ＣＭＬのそれぞれは、複数の検出電極Ｒｘのそれぞれに対して、書き込み信号である駆動波形を入力するための信号伝送用の配線としての機能を備えている。

共通電極ＣＥの数は、図１に示す画素ＰＸの数と同じでも良いが、画素ＰＸより少ない。検出電極Ｒｘとして動作する共通電極ＣＥの数が画素ＰＸの数と同じである場合、タッチ検出の解像度が表示画像の解像度と同程度になる。また、共通電極ＣＥの数が画素ＰＸの数より少ない場合、タッチ検出の解像度は表示画像の解像度より低いが、コモン線ＣＭＬの数を低減できる。一般に、表示画像の解像度は、タッチ検出の解像度と比較して高い場合が多い。したがって、共通電極ＣＥの数は、画素ＰＸの数より少ないことが好ましい。例えば、図３に示す検出電極Ｒｘ一個分の平面積が、４ｍｍ^２〜３６ｍｍ^２程度であった場合、一つ検出電極Ｒｘは、数十個〜数百個程度の画素ＰＸと重なる。

また、図３に示す例では、複数のコモン線ＣＭＬが接続されるスイッチ回路部ＳＷＧは、ドライバチップＤＲＣ１の外部に配置されている。スイッチ回路部ＳＷＧは、基板ＳＵＢ１上の面において、非表示領域ＮＤＡに配置されている。スイッチ回路部ＳＷＧは、シフトレジスタ回路ＳＲに接続されている。シフトレジスタ回路ＳＲは、スイッチ回路部ＳＷＧが有する複数のスイッチ素子（詳細は後述する）を選択的にオンオフする回路である。図３に示す例では、シフトレジスタ回路ＳＲは、ドライバチップＤＲＣ１の外部に配置されている。詳しくは、シフトレジスタ回路ＳＲは、基板ＳＵＢ１上の面において、非表示領域ＮＤＡに配置されている。後述する図８に示すように、表示装置ＤＳＰ１は、複数の信号用接続配線ＳＣＬが配置される領域（第１領域）ＳＬＲ１および領域（第１領域）ＳＬＲ２を有し、シフトレジスタ回路ＳＲは領域ＳＬＲ１と領域ＳＬＲ２との間に配置されている。シフトレジスタ回路ＳＲがドライバチップＤＲＣ１の外部に配置されている場合、ドライバチップＤＲＣ１の汎用性が向上する。複数の検出電極Ｒｘのそれぞれと、検出部ＳＥ１とを接続する信号伝送経路のレイアウトの詳細は後述する。

なお、上記した走査線駆動回路ＧＤ（図１参照）、あるいは共通電極駆動回路ＣＤが形成される位置は、図１や図３に示す態様の他、種々の変形例がある。例えば、走査線駆動回路ＧＤおよび共通電極駆動回路ＣＤのうちのいずれか一方、あるいは両方が、ドライバチップＤＲＣ１に形成されていても良い。また例えば、共通電極駆動回路ＣＤが図１に示す基板ＳＵＢ１上に配置されている形態も、共通電極駆動回路ＣＤが非表示領域ＮＤＡに形成されている実施態様に含まれる。また例えば、共通電極駆動回路ＣＤが表示装置ＤＳＰ１の外部に形成され、フレキシブル配線板ＦＷＢ１に接続されていても良い。

図４に示すように、各画素ＰＸは、画素スイッチ素子ＰＳＷと、画素電極ＰＥと、を有する。また、本実施の形態の例では、複数の画素ＰＸは、共通電極ＣＥを、共有する。画素スイッチ素子ＰＳＷは、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）であるトランジスタＴｒ１を含む。画素スイッチ素子ＰＳＷは、走査線ＧＬおよび信号線ＳＬと電気的に接続されている。詳しくは、画素スイッチ素子ＰＳＷであるトランジスタＴｒ１のソース電極ＳＴは信号線ＳＬに接続され、ドレイン電極ＤＥは画素電極ＰＥに接続されている。また、トランジスタＴｒ１のゲート電極ＧＥは、走査線ＧＬに含まれている。走査線駆動回路ＧＤ（図１参照）は、ゲート電極ＧＥに電位（図６に示す走査信号Ｇｓｉ）を供給し、画素スイッチ素子ＰＳＷをオンオフ動作させることにより、画素電極ＰＥに対する映像信号Ｓｐｉｃの供給状態を制御する。言い換えれば、トランジスタＴｒ１は、画素電極ＰＥへの電位供給を制御する画素スイッチ素子ＰＳＷとして機能する。画素スイッチ素子ＰＳＷは、トップゲート型ＴＦＴおよびボトムゲート型ＴＦＴのいずれであってもよい。また、画素スイッチ素子ＰＳＷの半導体層は、例えば、多結晶シリコン（ポリシリコン）からなるが、アモルファスシリコンからなるものでも良い。

画素電極ＰＥは、絶縁膜１４（図２参照）を介して共通電極ＣＥと対向している。共通電極ＣＥ、絶縁膜１４および画素電極ＰＥは、保持容量ＣＳを形成している。映像信号に基づいて表示画像を形成する表示動作期間において、画素電極ＰＥと共通電極ＣＥとの間には各電極に印加される駆動信号に基づいて電界が形成される。そして、電気光学層である液晶層ＬＱを構成する液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成される電界により駆動される。例えば、本実施の形態のように、横電界モードを利用する表示装置ＤＳＰ１では、図２に示すように、基板ＳＵＢ１に画素電極ＰＥおよび共通電極ＣＥが設けられている。液晶層ＬＱを構成する液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成される電界（例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界）を利用して回転される。

つまり、表示動作期間において、画素電極ＰＥおよび共通電極ＣＥのそれぞれは、電気光学層である液晶層ＬＱを駆動する駆動電極として動作する。言い換えれば、複数の画素電極ＰＥのそれぞれは、電気光学層を駆動する第１駆動電極である。また、複数の共通電極ＣＥのそれぞれは、電気光学層を駆動する第２駆動電極である。さらに、上記したように本実施の形態では、共通電極ＣＥは、自己容量方式のタッチ検出用の検出電極Ｒｘとしての機能を兼ね備えている。このため、複数の検出電極Ｒｘのそれぞれは、電気光学層を駆動する第２駆動電極である、と読み替えることもできる。以下、本願明細書の説明において、「検出電極Ｒｘ」と記載した場合は、特に異なる意味内容で解釈すべきであるという注釈を付記した場合を除き、「共通電極ＣＥ」あるいは、「電気光学層を駆動する駆動電極」と読み替えることが可能である。

また、図１および図３に示すように、基板ＳＵＢ１の非表示領域ＮＤＡには、検査用の端子ＴＰＤが配置されている領域ＴＰＡがある。端子ＴＰＤは、検査配線ＧＷ（図１参照）を介して表示装置ＤＳＰ１が備える各種の回路に接続されている。端子ＴＰＤを利用すれば、例えば、表示装置ＤＳＰ１の製造工程中、あるいは、表示装置ＤＳＰ１が完成した後において、表示装置ＤＳＰ１が備える各種の回路の電気的な試験を行うことができる。端子ＴＰＤの周辺回路および端子ＴＰＤに接続される回路の詳細については後述する。

図２に示すように、基板ＳＵＢ１と基板ＳＵＢ２とは互いに離間した状態で貼り合わされている。液晶層ＬＱは、基板ＳＵＢ１と基板ＳＵＢ２との間に封入されている。基板ＳＵＢ１は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１０を有する。また、基板ＳＵＢ１は、絶縁基板１０の基板ＳＵＢ２に対向する側に、複数の導体パターンを有する。複数の導体パターンには、複数の走査線ＧＬ、複数の信号線ＳＬ、複数のコモン線ＣＭＬ、複数の共通電極ＣＥ、および複数の画素電極ＰＥが含まれる。また、複数の導体パターンのそれぞれの間には絶縁膜が介在している。隣り合う導体パターンの間に配置され、導体パターンを互いに絶縁する絶縁膜には、絶縁膜１１、絶縁膜１２、絶縁膜１３、絶縁膜１４、および配向膜ＡＬ１が含まれる。なお、図２では、走査線ＧＬ、共通電極ＣＥ、およびコモン線ＣＭＬについては、それぞれ一個ずつ示している。

上記した複数の導体パターンのそれぞれは、積層された複数の配線層に形成されている。図２に示す例では、共通電極ＣＥ、および画素電極ＰＥはそれぞれ異なる層に形成され、共通電極ＣＥが形成された層の下層に三層の配線層が設けられている。絶縁基板１０上に形成された三層の配線層のうち、最も絶縁基板１０側に設けられた第１層目の配線層ＷＬ１には、主に走査線ＧＬが形成されている。配線層ＷＬ１に形成された導体パターンは、例えばクロム（Ｃｒ）、チタン（Ｔｉ）、もしくはモリブデン（Ｍｏ）等の金属またはそれらの合金からなる。

絶縁膜１１は、配線層ＷＬ１および絶縁基板１０の上に形成されている。絶縁膜１１は、例えば窒化シリコンまたは酸化シリコン等からなる透明な絶縁膜である。なお、絶縁基板１０と絶縁膜１１との間には、走査線ＧＬの他に、画素スイッチ素子のゲート電極や半導体層などが形成されている。

絶縁膜１１上には、第２層目の配線層ＷＬ２が形成されている。配線層ＷＬ２には、主に信号線ＳＬが形成されている。配線層ＷＬ２に形成された導体パターンは、例えばアルミニウム（Ａｌ）をモリブデン（Ｍｏ）やチタン（Ｔｉ）等で挟んだ多層構造の金属膜からなる。配線層ＷＬ２の配線材料は配線層ＷＬ１の配線材料よりも比抵抗が低いと好ましい。また、画素スイッチ素子のソース電極やドレイン電極なども絶縁膜１１の上に形成されている。図２に示す例では、信号線ＳＬは、Ｙ軸方向に延在する。絶縁膜１２は、信号線ＳＬおよび絶縁膜１１の各々の上に形成されている。絶縁膜１２は、例えばアクリル系の感光性樹脂からなる。

絶縁膜１２上には、第３層目の配線層ＷＬ３が形成されている。配線層ＷＬ３には、主にコモン線ＣＭＬが形成されている。配線層ＷＬ３に形成された導体パターンは、配線層ＷＬ２と同様に、例えばアルミニウム（Ａｌ）をモリブデン（Ｍｏ）やチタン（Ｔｉ）等で挟んだ多層構造の金属膜からなる。図２に示す例では、コモン線ＣＭＬは、Ｙ軸方向に延在する。絶縁膜１３は、コモン線ＣＭＬおよび絶縁膜１２の各々の上に形成されている。絶縁膜１３は、例えばアクリル系の感光性樹脂からなる。

図２では、図１に示す表示領域ＤＡの拡大断面を示しているが、図２に示す配線層ＷＬ１、ＷＬ２およびＷＬ３のそれぞれは、図１に示す非表示領域ＮＤＡ１にも配置されている。図１に示す信号用接続配線ＳＣＬ、検査配線ＧＷ、電源配線ＰＬや、図３に示すコモン電位供給線ＶＣＤＬ、およびソース配線ＴＳＬは、配線層ＷＬ１、ＷＬ２およびＷＬ３のうちの一つまたは複数の配線層に形成されている。また、図１に示すスイッチ回路部ＳＷＳ、バッファ回路ＧＢＵや、図３に示すスイッチ回路部ＳＷＧ、シフトレジスタ回路ＳＲ、およびテスト用の端子ＴＰＤに接続される保護回路ＰＣ（後述する図１１参照）のそれぞれは、配線層ＷＬ１、ＷＬ２およびＷＬ３のうちの一つまたは複数の配線層に形成されている。

図２に示すように、共通電極ＣＥは、絶縁膜１３上に形成されている。なお、共通電極ＣＥは、前述したように複数個設けられており、タッチ検出用の検出電極Ｒｘを兼ねている。共通電極ＣＥは、ＩＴＯ（Indium tin oxide）またはＩＺＯ（Indium Zinc Oxide）などの透明な導電材料が好ましい。なお、表示装置が、縦電界モードとしてのＴＮモードまたはＶＡモード等の表示装置である場合、共通電極ＣＥは、基板ＳＵＢ２に形成されていてもよい。また、図２に示す断面では、共通電極ＣＥとコモン線ＣＭＬとの間に絶縁膜１３が介在している。ただし、図３に示すように、コモン線ＣＭＬの一部分と共通電極ＣＥの一部分は電気的に接続されている。また、外光の反射を利用する反射型表示装置であれば、共通電極ＣＥは金属材料であってもよい。

絶縁膜１４は、絶縁膜１３および共通電極ＣＥの上に形成されている。画素電極ＰＥは、絶縁膜１４上に形成されている。平面視において、各画素電極ＰＥは、互いに隣り合う２つの信号線ＳＬの間に位置し、共通電極ＣＥと対向する位置に配置されている。画素電極ＰＥは、例えば、ＩＴＯまたはＩＺＯなどの透明な導電材料または金属材料が好ましい。配向膜ＡＬ１は、画素電極ＰＥおよび絶縁膜１４を覆っている。

一方、基板ＳＵＢ２は、ガラス基板や樹脂基板などの光透過性を備える絶縁基板２０を有する。また、基板ＳＵＢ２は、絶縁基板２０の基板ＳＵＢ１に対向する側に、遮光膜であるブラックマトリクスＢＭと、カラーフィルタＣＦＲ、ＣＦＧおよびＣＦＢと、オーバーコート層ＯＣＬと、配向膜ＡＬ２と、導電膜ＣＤＦを有する。

導電膜ＣＤＦは、絶縁基板２０が有する平面のうち、液晶層ＬＱと対向する面の反対側の面に配置されている。導電膜ＣＤＦは、例えば、ＩＴＯまたはＩＺＯなどの透明な導電材料からなる。導電膜ＣＤＦは、外部からの電磁波の影響が液晶層ＬＱなどに及ぶことを抑制するシールド層として機能する。また、液晶層ＬＱを駆動する方式が、ＴＮモードや、ＶＡモードなどの縦電解モードの場合、基板ＳＵＢ２に電極が設けられ、この電極がシールド層としても機能するので、導電膜ＣＤＦは省略できる。また、相互容量方式によるタッチ検出を行う場合、パターニングされた複数の導電膜ＣＤＦが絶縁基板２０に形成され、この複数の導電膜ＣＤＦがタッチ検出用の検出電極として用いられても良い。

表示装置ＤＳＰ１は、光学素子ＯＤ１と、光学素子ＯＤ２と、を有する。光学素子ＯＤ１は、絶縁基板１０とバックライトユニットＢＬとの間に配置されている。光学素子ＯＤ２は、絶縁基板２０の上方、すなわち絶縁基板２０を挟んで基板ＳＵＢ１と反対側に配置されている。光学素子ＯＤ１および光学素子ＯＤ２は、それぞれ少なくとも偏光板を含んでおり、必要に応じて位相差板を含んでいてもよい。

＜タッチ検出方法＞
次に本実施の形態の表示装置ＤＳＰ１のタッチ検出面ＴＤＳ（図２参照）において、タッチを検出する方法および、タッチ位置の座標を出力する方法について説明する。図７は、図３に示す表示装置において、表示処理動作とタッチ検出動作のタイミングチャートの例を示す説明図である。また、図８は、図３に示すタッチ検出用の回路に接続される配線レイアウトの例を示す平面図である。図８では、図３に示すタッチ検出用の回路を利用したタッチ検出動作において、図７に示す複数の検出期間ＦＬｔのうちの検出期間ＦＬｔＢにおける回路動作の例を模式的に示している。また、図９は、図８に示すスイッチ素子の一例を示す回路図である。図１０は、図８に示すスイッチ回路部の一部分を拡大して示す平面図である。

図８では、見易さのため、複数の検出電極Ｒｘが４行×４列で配列された例を示している。また、複数の検出電極Ｒｘのそれぞれに対して、配列位置に対応した符号を付している。図８では、図の見易さのため、複数の検出電極Ｒｘの配列パターンを図の隣に模式的に示し、配列パターン内に上記配列位置に対応した符号を記載している。また、図８では、Ｘ軸方向に沿って、複数のスイッチ素子ＳＷｄ、複数のスイッチ素子ＳＷｎ、および複数のスイッチ素子ＳＷｐが配列されているが、見易さのため、各配列の一方の端部にあるスイッチ素子に代表的に符号を付している。また、図８では、複数の検出電極Ｒｘのうち、タッチ検出の対象として選択されている状態の検出電極Ｒｘにはハッチングを付している。例えば、図８は、図７に示す各期間のうち、検出期間ＦＬｔＢの時のスイッチのオンオフ状態を例示的に示しており、検出単位ＲｘＢが選択された状態を示している。

図８に示す本実施の形態の表示装置ＤＳＰ１は、検出電極Ｒｘにて検出した静電容量の変化に基づいて入力位置情報を算出する。表示装置ＤＳＰ１のタッチ検出面ＴＤＳ（図２参照）に指などの物体が接触または、近接していることを検出し、タッチ検出面ＴＤＳにおける検出位置の座標を算出する。図２に示すように、タッチ検出面ＴＤＳは、光学素子ＯＤ２の面であって、基板ＳＵＢ２側と反対側の面である。

表示装置ＤＳＰ１の場合、タッチ検出の方式は、例えば自己容量方式である。自己容量方式による入力位置情報の判断は、各々の検出電極Ｒｘに対して書込み信号を書込み、書込み信号が書込まれた各々の検出電極Ｒｘに生じた静電容量の変化を示す読取り信号を読取ることにより行われる。言い換えれば、自己容量方式によりタッチ検出をする場合、検出電極Ｒｘ自身に駆動信号ＤＳｐ（図７参照）を入力し、かつ、検出電極Ｒｘ自身から出力される信号の変化に基づいて物体の近接又は接触を検出する。

ただし、表示装置ＤＳＰ１は、相互容量方式を用いて、検出電極Ｒｘにて検出した静電容量の変化に基づいて入力位置情報を算出しても良い。なお、本願明細書では相互容量検出方式のことを簡易的に相互容量方式と呼ぶ場合がある。例えば、自己容量方式と相互容量方式を交互に実施しても良い。あるいは、表示装置が、自己容量方式用の検出電極と相互容量方式用の検出電極をそれぞれ独立して有している場合には、自己容量方式と相互容量方式を一括して行うこともできる。

図７に示すように、本実施の形態の表示装置ＤＳＰ１は、表示面ＤＳ（図２参照）に表示される画像を形成する表示動作を実施する表示動作期間（表示期間ＦＬｄ）と、タッチ検出面ＴＤＳへの指などの物体のタッチを検出するタッチ検出動作を実施するタッチ検出動作期間（検出期間ＦＬｔ）と、を有している。以下、本明細書では、表示動作期間のことを表示期間と記載し、タッチ検出動作期間のことを検出期間と記載する。ただし、例外的に、表示動作期間、タッチ検出動作期間、あるいはタッチ検出期間などの用語を用いる場合もある。

表示装置ＤＳＰ１は、表示動作とタッチ検出動作とを交互に繰り返す。図７に示すタイムチャートでは、複数の表示期間ＦＬｄと複数の検出期間ＦＬｔとが、時間軸ＴＬに沿って交互に繰り返し実施されている。表示装置ＤＳＰ１が表示期間ＦＬｄにおける回路動作と検出期間ＦＬｔにおける回路動作との切り替えには、種々の方法がある。例えば、図８に示す例では、制御回路部ＣＴＣから出力される制御信号に基づいてスイッチ回路部ＳＷＧが有するスイッチ素子ＳＷｄ、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎを動作させることにより実施される。スイッチ素子ＳＷｄ、スイッチ素子ＳＷｐおよびスイッチ素子ＳＷｎのそれぞれは、図９に示すようにトランジスタＴｒ２であって、例えば、ゲート電極ＧＥを有する電解トランジスタである。

図９に示すように複数のトランジスタＴｒ２のそれぞれは、ソース電極ＳＴおよびドレイン電極ＤＴを有している。表示期間ＦＬｄ（図７参照）において、共通電極ＣＥとしての検出電極Ｒｘに対して駆動電位を供給するコモン電位供給線ＶＣＤＬは、スイッチ素子ＳＷｄのソース電極ＳＴに接続されている。コモン電位供給線ＶＣＤＬは、表示用の駆動電位供給用のソース配線と読み替えることができる。また、検出期間ＦＬｔ（図７参照）において、検出電極Ｒｘからの検出信号を伝送する検出信号線ＤＳＬは、スイッチ素子ＳＷｐのソース電極ＳＴに接続されている。検出信号線ＤＳＬは、検出信号伝送用のソース配線ＴＳＬと読み替えることができる。なお、検出信号線ＤＳＬは、検出期間ＦＬｔにおいて、選択された検出電極Ｒｘに対して検出部ＳＥ１（図８参照）から出力される駆動信号ＤＳｐを供給する駆動信号線ＴＳｐＬと同じ配線が兼用される。このため、駆動信号線ＴＳｐＬは、駆動信号伝送用のソース配線ＴＳＬと読み替えることができる。また、検出期間ＦＬｔ（図７参照）において、非選択の検出電極Ｒｘに対して検出部ＳＥ１から出力されるガード信号ＤＳｎ（詳細は後述）を供給するガード信号線ＴＳｎＬは、スイッチ素子ＳＷｎのソース電極ＳＴに接続されている。ガード信号線ＴＳｎＬは、ガード信号伝送用のソース配線ＴＳＬと読み替えることができる。

制御回路部ＣＴＣは、図７に示す表示期間ＦＬｄにおいて、図６に示す検査配線ＧＷおよびバッファ回路ＧＢＵを介して、走査線駆動回路ＧＤにスタートパルス信号ＧＳＰ、イネーブル信号ＥＮＢ、クロック信号ＧＣＬなどの制御信号を出力する。また、制御回路部ＣＴＣは、図８に示すスイッチ回路部ＳＷＧの複数のスイッチ素子ＳＷｄのゲート電極ＧＥ（図９参照）に、制御信号線ＣＳｄＬ（図９参照）を介して制御信号ＣＳｄ（図７参照）を出力する。図７に示す表示期間ＦＬｄでは、制御信号ＣＳｄによりスイッチ素子ＳＷｄがオンすることで、共通電極ＣＥに共通電位が供給される。検出期間ＦＬｔでは、制御信号ＣＳｄによりスイッチ素子ＳＷｄがオフすることで、共通電極ＣＥとコモン電位供給線ＶＣＤＬとが電気的に分離される。

また、制御回路部ＣＴＣは、検出期間ＦＬｔ（図７参照）において、図８に示すスタートパルス信号ＣＳｓｔ、クロック信号ＣＳｃｌ、あるいはリセット信号（図示は省略）などの制御信号をシフトレジスタ回路ＳＲに出力する。シフトレジスタ回路ＳＲは、スタートパルス信号ＣＳｓｔが入力された後、クロック信号ＣＳｃｌと同期されたタイミングで、順次位相シフトして、スイッチ素子ＳＷｐのゲート電極ＧＥ（図９参照）に、制御信号線ＣＳｐＬ（図９参照）を介して制御信号ＣＳｐ（図７参照）を出力する。ゲート電極ＧＥに入力された制御信号ＣＳｐにより、スイッチ素子ＳＷｐがオンされると、オンされたスイッチ素子ＳＷｐに接続されている検出電極Ｒｘは、駆動信号線ＴＳｐＬ（検出信号線ＤＳＬでもある）に接続される。これにより、検出電極Ｒｘに駆動信号ＤＳｐ（図７参照）を供給可能な状態になり、かつ、検出電極Ｒｘから検出部ＳＥ１に検出信号を出力可能な状態になる。

また、表示装置ＤＳＰ１の場合、後述するように検出単位選択方式を採用する。この場合、選択された検出電極と非選択の検出電極Ｒｘとの間に形成される寄生容量を低減することが好ましい。このため、シフトレジスタ回路ＳＲは、検出期間ＦＬｔ（図７参照）において、スイッチ素子ＳＷｎのゲート電極ＧＥ（図９参照）に、制御信号線ＣＳｎＬ（図９参照）を介して制御信号ＣＳｎ（図７参照）を出力する。ゲート電極ＧＥに入力された制御信号ＣＳｎにより、スイッチ素子ＳＷｎがオンされると、オンされたスイッチ素子ＳＷｎに接続されている検出電極Ｒｘは、ガード信号線ＴＳｎＬに接続される。これにより、非選択の検出電極Ｒｘにガード信号ＤＳｎ（図７参照）を供給可能な状態になる。

制御回路部ＣＴＣはドライバチップＤＲＣ１に形成されている。ただし、制御回路部ＣＴＣが形成される位置には種々の変形例がある。例えば制御回路部ＣＴＣが、図３に示す基板ＳＵＢ１、フレキシブル配線板ＦＷＢ１、あるいは検出チップＴＳＣ１に形成されていても良い。また、制御回路部ＣＴＣは、タッチ検出を制御する制御信号と、図１に示す走査線駆動回路ＧＤを制御する制御信号とを出力する。この場合、ドライバチップＤＲＣ１における制御回路部ＣＴＣの専有面積を低減できる。ただし、タッチ検出を制御する制御回路部ＣＴＣと走査線駆動回路ＧＤを制御する制御信号とが互いに独立して設けられていても良い。

ところで、複数のＲｘのそれぞれに対してタッチ検出を実施する方法として、複数の検出電極Ｒｘの全てに対して同じタイミングでタッチ検出動作を実施する方法がある。しかし、この場合、多数のＲｘのそれぞれに対して互いに分離された検出信号線ＤＳＬを接続する必要があるので、検出信号線ＤＳＬの配線密度が増大する。また、単位面積当たりの配線の密度を向上させる方法として、複数の配線経路が厚さ方向に重なっている場合、各配線経路が伝送する信号の種類や、重なり方によっては、一方の配線経路に流れる電流が他方の配線経路で伝送される信号のノイズ成分として影響する場合がある。これらの課題を解決する方法として、非表示領域ＮＤＡ（図３参照）における配線密度を低減させることで、複数の信号伝送経路におけるノイズ成分を低減させて、信号伝送の信頼性を向上させることができる。非表示領域ＮＤＡにおける配線密度を低減させる観点からは、非表示領域ＮＤＡに配置される検出信号線ＤＳＬの数は少ない方が良い。

そこで、図８に示す本実施の形態の表示装置ＤＳＰ１は、検出期間ＦＬｔ（図７参照）において、複数の検出電極Ｒｘのうち、一つまたは複数個ずつの検出電極Ｒｘ（構成電極とも呼ぶ）で構成されるグループ（検出単位、検出ブロック、あるいは構成電極群とも呼ぶ）を順に選択し、選択された検出電極Ｒｘのグループに対してタッチ検出動作を実施する。以下、この方式のことを検出単位選択方式と呼ぶ。図８に示す例では、複数の検出電極Ｒｘのそれぞれは、Ｙ軸方向に沿って配列される四つの検出電極Ｒｘが図７に示す一回の検出期間ＦＬｔで検出される検出電極Ｒｘのグループである検出単位を構成する。図８に示す例では、互いに異なるタイミングの検出期間ＦＬｔで検出される検出単位ＲｘＡ、検出単位ＲｘＢ、検出単位ＲｘＣ、および検出単位ＲｘＤは、Ｘ軸方向に沿って配列されている。

また、各検出単位を構成する検出電極Ｒｘのそれぞれは、以下のように表現することもできる。すなわち、複数の検出電極Ｒｘで構成される検出単位ＲｘＡは、Ｙ軸方向に沿って配列される、構成電極Ｒｘ１Ａ、構成電極Ｒｘ２Ａ、構成電極Ｒｘ３Ａ、および構成電極Ｒｘ４Ａを含んでいる。また、複数の検出電極Ｒｘで構成される検出単位ＲｘＢは、Ｙ軸方向に沿って配列される構成電極Ｒｘ１Ｂ、構成電極Ｒｘ２Ｂ、構成電極Ｒｘ３Ｂ、および構成電極Ｒｘ４Ｂを含んでいる。また、複数の検出電極Ｒｘで構成される検出単位ＲｘＣは、Ｘ軸方向に沿って配列される構成電極Ｒｘ１Ｃ、構成電極Ｒｘ２Ｃ、構成電極Ｒｘ３Ｃ、および構成電極Ｒｘ４Ｃを含んでいる。また、複数の検出電極Ｒｘで構成される検出単位ＲｘＤは、Ｙ軸方向に沿って配列される構成電極Ｒｘ１Ｄ、構成電極Ｒｘ２Ｄ、構成電極Ｒｘ３Ｄ、および構成電極Ｒｘ４Ｄを含んでいる。

検出対象になる検出電極Ｒｘは、複数のスイッチ素子ＳＷｐのうちの一部を選択的にオンさせることにより選択される。例えば、図７に示すように、スイッチ素子ＳＷｐＡにはシフトレジスタ回路ＳＲＡ（図１０参照）から制御信号ＣＳｐＡが、スイッチ素子ＳＷｐＢにはシフトレジスタ回路ＳＲＢ（図１０参照）から制御信号ＣＳｐＢが、スイッチ素子ＳＷｐＣにはシフトレジスタ回路ＳＲＣ（図１０参照）から制御信号ＣＳｐＣが、スイッチ素子ＳＷｐＤにはシフトレジスタ回路ＳＲＤ（図１０参照）から制御信号ＣＳｐＤが、順次出力される。制御信号ＣＳｐは、複数の検出期間ＦＬｔのうちの一部の期間において、ハイサイドの電位を供給するパルス信号であって、ハイサイドの電位が供給されている期間中に、例えばスイッチ素子ＳＷｐ（図９参照）がオンされる。図７に示す例では、検出期間ＦＬｔＡには、スイッチ素子ＳＷｐＡ（図１０参照）がオンになり、スイッチ素子ＳＷｐＢ、ＳＷｐＣ、およびＳＷｐＤはオフになる。同様に、検出期間ＦＬｔＢには、スイッチ素子ＳＷｐＢ（図１０参照）がオンになり、スイッチ素子ＳＷｐＡ、ＳＷｐＣ、およびＳＷｐＤはオフになる。検出期間ＦＬｔＣおよびＦＬｔＤにおけるオンオフ動作も同様である。

また、表示装置ＤＳＰ１の検出部ＳＥ１は、図７に示す検出期間ＦＬｔにおいて、選択されない（言い換えれば非選択の）検出電極Ｒｘ（図８参照）に対して、駆動信号ＤＳｐと同じ波形のガード信号ＤＳｎを供給する。検出単位選択方式を適用する場合、選択された検出電極Ｒｘに駆動電位が供給されると、選択されなかった検出電極Ｒｘと選択された検出電極Ｒｘとの間に電位差が生じ、寄生容量が発生する場合がある。しかし、非選択の検出電極Ｒｘに対して、駆動信号ＤＳｐと同じ波形のガード信号ＤＳｎを入力すれば、寄生容量の影響を低減できる。

ガード信号ＤＳｎは、スイッチ素子ＳＷｎ（図８参照）を経由して非選択の検出電極Ｒｘに対して選択的に供給される。スイッチ素子ＳＷｎのオンオフ動作は、シフトレジスタ回路ＳＲ（図８参照）が出力する制御信号ＣＳｎ（図７参照）により制御される。スイッチ素子ＳＷｎがオンされると、オンされたスイッチ素子ＳＷｎに接続されている検出電極Ｒｘは、ガード信号線ＴＳｎＬ（図８参照）に接続される。これにより、検出電極Ｒｘにガード信号ＤＳｎを供給可能な状態になる。例えば、図７に示すように、スイッチ素子ＳＷｎＡには、シフトレジスタ回路ＳＲＡ（図１０参照）から制御信号ＣＳｎＡが、スイッチ素子ＳＷｎＢにはシフトレジスタ回路ＳＲＢ（図１０参照）から制御信号ＣＳｎＢが、スイッチ素子ＳＷｎＣにはシフトレジスタ回路ＳＲＣ（図１０参照）から制御信号ＣＳｎＣが、スイッチ素子ＳＷｎＤにはシフトレジスタ回路ＳＲＤ（図１０参照）から制御信号ＣＳｎＤが、それぞれ出力される。制御信号ＣＳｎは、複数の検出期間ＦＬｔのうちの一部の期間において、ハイサイドの電位を供給するパルス信号であって、ハイサイドの電位が供給されている期間中に、例えばスイッチ素子ＳＷｎ（図９参照）がオンされる。図７に示す例では、検出期間ＦＬｔＡには、スイッチ素子ＳＷｎＡ（図１０参照）がオフになり、スイッチ素子ＳＷｎＢ、ＳＷｎＣ、およびＳＷｎＤはオンになる。同様に、検出期間ＦＬｔＢには、スイッチ素子ＳＷｎＢ（図１０参照）がオフになり、スイッチ素子ＳＷｎＡ、ＳＷｎＣ、およびＳＷｎＤはオンになる。検出期間ＦＬｔＣおよびＦＬｔＤにおけるオンオフ動作も同様である。

また、複数のスイッチ素子ＳＷｐと複数のスイッチ素子ＳＷｎのうち、同じ検出電極Ｒｘに接続されているものは、一方がオンされている時に他方がオフされる関係になっている。例えば、図１０に示すようにスイッチ素子ＳＷｐＡがオンになっている時は、スイッチ素子ＳＷｐＢがオフになっている。またスイッチ素子ＳＷｐＢがオフになっている時は、スイッチ素子ＳＷｎＢはオフになっている。スイッチ素子ＳＷｐＣとスイッチ素子ＳＷｎＣの関係、およびスイッチ素子ＳＷｐＤとスイッチ素子ＳＷｎＤの関係も上記と同様である。同じ検出電極Ｒｘに接続される一対のスイッチ素子ＳＷｐおよびスイッチ素子ＳＷｐのうち、一方をオンして他方をオフさせることにより、選択された検出電極Ｒｘには駆動信号ＤＳｐ（図７参照）が、非選択の検出電極Ｒｘにはガード信号ＤＳｎ（図７参照）がそれぞれ供給される。

図８に示す表示装置ＤＳＰ１の場合、検出期間ＦＬｔＤ（図７参照）で検出単位ＲｘＤに属する検出電極Ｒｘに対するタッチ検出動作が完了すると、全ての検出電極Ｒｘに対するタッチ検出動作が完了する。検出期間ＦＬｔＡ〜検出期間ＦＬｔＤまでの間に、タッチが検出された検出電極Ｒｘがある場合、タッチ検出面ＴＤＳ（図２参照）において、タッチが検出された検出電極Ｒｘの位置の座標を算出し、座標データが外部回路に出力される。図示しない外部回路は、取得した座標データに基づいて表示領域ＤＡの画像を変更する。位置座標の算出および座標データの出力は、例えば図８に示す検出部ＳＥ１に含まれる回路（例えば、演算処理回路などのデータ処理回路）が行っても良い。ただし、上記データ処理回路が形成される場所は、検出部ＳＥ１には限定されない。例えば、基板ＳＵＢ１上にデータ処理回路が形成されていても良いし、ドライバチップＤＲＣ１内に形成されていても良い。また、上記データ処理回路がフレキシブル配線板ＦＷＢ１に形成されていても良いし、表示パネルＰＮＬ１とは離れた場所に形成され、フレキシブル配線板ＦＷＢ１に接続されていても良い。

また、検出期間ＦＬｔＡ〜検出期間ＦＬｔＤまでの間に、タッチが検出された検出電極Ｒｘがない場合、外部回路に座標データは出力されない。あるいは、上記したデータ処理回路が、タッチが検出された検出電極Ｒｘがない事を意味する信号を外部回路に出力しても良い。表示装置ＤＳＰ１は、タッチが検出された検出電極Ｒｘの有無によらず、図７に示す検出期間ＦＬｔＡ〜検出期間ＦＬｔＤまでのタッチ検出動作のサイクルを繰り返し実施する。これにより、タッチの有無を継続的に監視することができる。

本実施の形態の表示装置ＤＳＰ１において適用される検出単位選択方式の場合、検出部ＳＥ１に接続される検出信号線ＤＳＬの本数を低減させることができる。例えば、図８に示す例では、１６個の検出電極Ｒｘの全てに対して同じタイミングでタッチ検出動作を実施する場合、検出信号線ＤＳＬの数は１６本必要になる。しかし、図８に示すように４個ずつの検出電極Ｒｘで構成される検出単位ＲｘＡ、ＲｘＢ、ＲｘＣおよび検出単位ＲｘＤを順に選択すれば、検出信号線ＤＳＬの数は４本で良い。なお、図８に示す例では、スイッチ回路部ＳＷＧには、非選択の検出電極Ｒｘに対して容量性ノイズの発生を抑制するガード信号ＤＳｎ（図７参照）を供給するガード信号線ＴＳｎＬが接続されている。このため、検出部ＳＥ１には、４本の検出信号線ＤＳＬを含む８本の配線が接続されている。

また、図３および図８に示すように、スイッチ回路部ＳＷＧは、ドライバチップＤＲＣ１の外部にある。このため、スイッチ回路部ＳＷＧがドライバチップＤＲＣ１の内部にある場合と比較して、検出信号線ＤＳＬおよびガード信号線ＴＳｎＬの数を低減できる。言い換えれば、表示装置ＤＳＰ１は、スイッチ回路部ＳＷＧがドライバチップＤＲＣ１の外部にあるので、ドライバチップＤＲＣ１が搭載された領域ＤＲＡ周辺における配線密度を低減できる。

また、図８に示すように、複数の駆動信号線ＴＳｐＬ（検出信号線ＤＳＬ）および複数のガード信号線ＴＳｎＬを含む複数のソース配線ＴＳＬのそれぞれは、ドライバチップＤＲＣ１が配置された領域ＤＲＡを経由せずに、フレキシブル配線板ＦＷＢ１に接続されている。図８に示す表示装置ＤＳＰ１の場合、複数のソース配線ＴＳＬのそれぞれは、Ｘ軸方向において、領域ＤＲＡの中心よりもＸ１側に集約して配置されている。また、検出部ＳＥ１は、Ｘ軸方向において、フレキシブル配線板ＦＷＢ１の中心よりもＸ１側にある。これにより、フレキシブル配線板ＦＷＢ１において、検出部ＳＥ１に接続するまでの配線経路距離を短くすることができる。なお、表示装置ＤＳＰ１では、複数のソース配線ＴＳＬおよび検出部ＳＥ１がＸ１側に寄っている例を示したが、変形例として複数のソース配線ＴＳＬおよび検出部ＳＥ１がＸ２側に寄っていても良い。また、別の変形例として複数のソース配線ＴＳＬのうちの一部が、領域ＤＲＡの中心よりもＸ２側に配置されていても良い。ただしその場合、複数のソース配線ＴＳＬのうちの一部は、フレキシブル配線板ＦＷＢ１において、ドライバチップＤＲＣ１に供給される駆動信号やクロック信号などの制御信号の供給経路を跨ぐように配置される。例えば、図５に示すフレキシブル配線板ＦＷＢ１の配線ＦＷには、ドライバチップＤＲＣ１に供給される駆動信号やクロック信号などの制御信号が供給される。ソース配線ＴＳＬと配線ＦＷとが交差すると、相互にノイズ影響が生じる場合がある。例えば、クロック信号の供給経路とソース配線ＴＳＬとが交差すると、クロック信号にノイズ影響が生じる懸念がある。このため、ノイズ発生を抑制する観点からは、複数のソース配線ＴＳＬのそれぞれが、領域ＤＲＡの中心よりもＸ１側（またはＸ２側）に集約して配置されていることが好ましい。

＜非表示領域の配線レイアウト＞
次に、図１および図３に示す非表示領域ＮＤＡにおける配線レイアウトについて説明する。図１１は、図１に示すドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。図２１は、図１１に対する検討例である表示装置の平面図である。図１２は、図１１に示す回路レイアウトのうち、検査用の端子および保護回路周辺の拡大平面図である。図１３は、図１２に示す検出端子および保護回路周辺の拡大断面図である。図１４は、図１１および図１２に示す保護回路の構成例を示す等価回路図である。なお、図１１および図２１では、図８に示す複数の駆動信号線ＴＳｐＬ（検出信号線ＤＳＬを兼ねる）および複数のガード信号線ＴＳｎＬを含む配線群をソース配線ＴＳＬとしてハッチングを付して示している。

表示装置は、装置全体における表示領域ＤＡ（図１参照）の面積占有率が大きい方が好まれる傾向がある。このため、表示領域ＤＡの周囲にある非表示領域ＮＤＡ（図１参照）の幅（面積）はできる限り小さいことが好ましい。図１に示す非表示領域ＮＤＡのうち、もっとも幅が大きいのは、制御回路が接続される領域ＤＲＡがある非表示領域ＮＤＡ１である。例えば、Ｙ軸方向において、Ｙ１側と表示領域ＤＡとの間の非表示領域ＮＤＡ１の幅（Ｙ軸方向の長さ）は、Ｙ２側と表示領域ＤＡとの間の非表示領域ＮＤＡ２の幅より広い。また、Ｙ１側と表示領域ＤＡとの間の非表示領域ＮＤＡ１の幅（Ｙ軸方向の長さ）は、Ｘ軸方向において、走査線駆動回路ＧＤが配置されている領域の幅（Ｘ軸方向の長さ）より広い。

また、非表示領域ＮＤＡ１のうち、領域ＤＲＡの幅（Ｙ軸方向の長さ）は、ドライバチップＤＲＣ１のサイズ等により規定される。このため、非表示領域ＮＤＡ１の幅を低減させるためには、領域ＤＲＡと表示領域ＤＡの間における回路のレイアウトを効率化する必要がある。そこで、本願発明者は、表示装置ＤＳＰ１において、領域ＤＲＡと表示領域ＤＡの間における回路のレイアウトを効率化する技術について検討した。例えば、本願発明者は、図１１に示す検査用の端子ＴＰＤ、および検査用の端子ＴＰＤに接続される保護回路ＰＣのレイアウトの効率化について検討した。

図１２に示すように、表示装置ＤＳＰ１は、複数の端子（第２端子）ＴＰＤを備えている。端子ＴＰＤは、表示装置ＤＳＰ１の製造工程中、あるいは、表示装置ＤＳＰ１が完成した後において、表示装置ＤＳＰ１が備える各種の回路の電気的な試験を行う試験工程において利用する検査端子である。図１１に示すように、端子ＴＰＤは、走査線駆動回路ＧＤを制御する検査配線ＧＷに接続されている。これにより、端子ＴＰＤを介して走査線駆動回路ＧＤの電気的試験を行うことができる。

また、図１３に示すように、端子ＴＰＤは、基板ＳＵＢ１の上に形成され、かつ、基板ＳＵＢ２から露出している。これにより、基板ＳＵＢ１と基板ＳＵＢ２とを重ね合わせた状態で検査が実施できる。

端子ＴＰＤのように、基板ＳＵＢ２から露出した状態の端子が、表示装置ＤＳＰ１の内部回路と接続されている場合、内部回路に対する静電気放電（ＥＳＤ：Electro-Static Discharge）の対策を考慮することが好ましい。このため、図１２に示す複数の端子ＴＰＤのそれぞれと、表示装置ＤＳＰ１の内部回路（例えば走査線駆動回路ＧＤ）と、の間に保護回路（第１回路）ＰＣが接続されている。

保護回路ＰＣは、静電気放電等に起因して外部から印加されたサージ電流を、外部にバイパスして放出することで、内部回路を破壊や誤動作から保護するバイパス回路である。図１４に示す例では、保護回路ＰＣは、トランジスタＴｒ３および抵抗ＲＥＳ１を有する。詳しくは、抵抗ＲＥＳ１は、端子ＴＰＤに接続される配線ＴＷと内部回路ＤＳＣとの間に接続されている。また、配線ＴＷと基準電位ＧＮＤが供給される配線ＧＤＷの間、および配線ＴＷと電源電位ＶＤが供給される配線ＶＤＷとの間には、それぞれトランジスタＴｒ３が接続されている。図１４に示す例の場合、端子ＴＰＤに印加されたサージ電流は、トランジスタＴｒ３を介して端子ＧＰＤまたは端子ＶＰＤに放出される。これにより、内部回路ＤＳＣにサージ電流が流れ込むことを抑制し、内部回路ＤＳＣの破壊や誤動作を抑制することができる。

なお、図１４は、保護回路ＰＣの一構成例を示したものであり、保護回路ＰＣの構造には種々の変形例がある。例えば、図１４に示すトランジスタＴｒ３の代わりに、図示しないダイオードが端子ＴＰＤに接続されていても良い。また、抵抗ＲＥＳ１やトランジスタＴｒ３（またはダイオード）の数や接続位置は、図１４に示す例の他、種々の変形例がある。例えば、印加されるサージ電圧の電位が既知である場合には、図１４に示す二つのトランジスタＴｒ３のうちのいずれか一方のみが、端子ＴＰＤに接続されていても良い。また、一つの端子ＴＰＤに３個以上のトランジスタＴｒ３が接続されていても良い。

また、図１１に示すように、基板ＳＵＢ１の非表示領域ＮＤＡ１は、基板ＳＵＢ２に覆われた領域ＮＤＡ３と、基板ＳＵＢ２から露出している領域ＮＤＡ４と、を有する。保護回路ＰＣは領域ＮＤＡ３に配置されている。言い換えれば、図１３に示すように、保護回路ＰＣは、基板ＳＵＢ１と基板ＳＵＢ２との間にある。これにより、保護回路ＰＣ自身に直接的に静電気放電が印加されることを抑制できる。しかし、保護回路ＰＣが領域ＮＤＡ３に配置されていることは、非表示領域ＮＤＡ１の幅を狭くする観点からは不利に作用する。すなわち、領域ＮＤＡ４の幅（Ｙ軸方向の長さ）は、主に、領域ＤＲＡの幅（Ｙ軸方向の長さ）と、フレキシブル配線板ＦＷＢ１に接続される端子ＰＤ３（図５参照）の幅（Ｙ軸方向の長さ）と、により規定される。このため、領域ＮＤＡ４の幅は、端子ＴＰＤの有無に関係なく、ドライバチップＤＲＣ１のサイズに応じてほぼ固定値になる。言い換えれば、非表示領域ＮＤＡ１の幅の広狭は、主として領域ＮＤＡ３の幅により規定される。したがって、非表示領域ＮＤＡ１の幅を狭くするためには、回路レイアウトを効率化することにより、主として領域ＮＤＡ３の幅を狭くする必要がある。

検査用の端子ＴＰＤおよび保護回路ＰＣを備える表示装置の場合、保護回路ＰＣのレイアウトによっては、非表示領域ＮＤＡの面積が増大する原因になる。例えば、図２１に検討例として示す表示装置ＤＳＲ１の場合、Ｘ軸方向において、領域ＤＲＡの中心よりもＸ１側、および領域ＤＲＡの中心よりもＸ２側のそれぞれに、端子ＴＰＤおよび保護回路ＰＣがある。また、領域ＤＲＡの中心よりもＸ１側には、検出部ＳＥ１（図１参照）に接続されるソース配線ＴＳＬの群がある。この場合、図２１に示すＸ軸方向の中心よりもＸ１側の領域では、保護回路ＰＣおよびソース配線ＴＳＬを互いに重ならないように配置するスペースを確保するために、領域ＮＤＡ３の幅（Ｙ軸方向の長さ）が広くなっている。一方、ソース配線ＴＳＬが無いＸ２側には、領域ＮＤＡ３の幅が広くなっていることに起因して、配線が配置されていない領域ＮＷＡが存在する。領域ＮＷＡは空き領域なので、Ｘ軸方向の中心よりもＸ２側の領域では、Ｘ１側の領域と比較して回路の面積効率が低下している。このように、表示装置ＤＳＲ１の場合、回路の面積効率が低下することに起因して非表示領域ＮＤＡ内の面積が増大する。

ここで、図１１に示す表示装置ＤＳＰ１は、図２１に示す表示装置ＤＳＲ１と比較して、領域ＮＤＡ３の幅（すなわち、非表示領域ＮＤＡ１の幅）が狭い。詳しくは、ソース配線ＴＳＬは、領域（第１領域）ＤＲＡのＸ軸方向（第１方向）の中心よりもＸ１側（第１側）にあり、端子（第２端子）ＴＰＤおよび保護回路ＰＣは、領域ＤＲＡのＸ軸方向の中心よりもＸ２側にある。なお、ソース配線ＴＳＬの一部分が、領域ＤＲＡのＸ軸方向の中心よりもＸ２側まで延びている場合もあるが、少なくとも領域ＤＲＡのＸ軸方向に沿った延長線上では、ソース配線ＴＳＬは、領域ＤＲＡのＸ軸方向の中心よりもＸ１側にある。このため、表示装置ＤＳＰ１には、図２１に示すような大面積の領域ＮＷＡが無く、非表示領域ＮＤＡ１に配置される回路の面積効率が良い。この結果、表示装置ＤＳＰ１は、表示装置ＤＳＲ１と比較して領域ＮＤＡ３の幅を狭くできる。

表示装置ＤＳＰ１の構成は、以下のように表現することもできる。すなわち、領域（第１領域）ＤＲＡのＸ軸方向（第１方向）の中心よりもＸ１側（第１側）には、信号線ＳＬがあり、かつ、保護回路ＰＣ（および端子ＴＰＤ）が無い。また、領域（第１領域）ＤＲＡのＸ軸方向（第１方向）の中心よりもＸ２側（第２側）には、保護回路ＰＣ（および端子ＴＰＤ）があり、かつ、ソース配線ＴＳＬが無い。このように、領域ＤＲＡのＸ軸方向の中心を基準として、ソース配線ＴＳＬおよび保護回路ＰＣが互いに反対側に配置されている場合、領域ＮＤＡ３における回路のスペース効率が向上する。

ところで、表示装置ＤＳＰ１は、Ｘ軸方向において、一方の側であるＸ１側、および他方の側であるＸ２側の両方に走査線駆動回路ＧＤを有している。言い換えれば表示装置ＤＳＰ１の走査線駆動回路ＧＤは、Ｘ軸方向において、表示領域ＤＡのＸ１側にある走査線駆動回路ＧＤ１と、表示領域ＤＡのＸ２側にある走査線駆動回路ＧＤ２とを含んでいる。このため、図１１のように複数の端子ＴＰＤを一か所に集約する場合には、端子ＴＰＤと複数の走査線駆動回路ＧＤのそれぞれを接続する検査配線ＧＷが必要である。表示装置ＤＳＰ１の場合、端子ＴＰＤは、領域ＤＲＡのＸ２側に配置されている。このため、検査配線ＧＷは、平面視において、領域ＤＲＡと重なる部分（第１部分）ＧＷ１を有し、走査線駆動回路ＧＤ１は、検査配線ＧＷの部分ＧＷ１を介して保護回路ＰＣに接続されている。なお、図１１では、見易さのため、領域ＤＲＡと重なる位置に一本の検査配線ＧＷの部分ＧＷ１（図１１において一点鎖線で示す部分）を示している。しかし、検査配線ＧＷの数は一本には限定されず、例えば図５に示すように複数本の検査配線ＧＷが配置されていても良い。領域ＤＲＡに複数本の検査配線ＧＷがあれば、領域ＤＲＡを経由して伝送される信号の種類を増やすことができる。

検査配線ＧＷの部分ＧＷ１は、領域ＤＲＡをＸ軸方向に沿って横切っている。また、図５に示すように、部分ＧＷ１は、Ｚ軸方向において、ドライバチップＤＲＣ１と基板ＳＵＢ１との間にある。Ｚ軸方向とは、図１１に示すＸ軸およびＹ軸を含むＸＹ平面に対して垂直な方向である。また、図５に示すように、端子ＰＤ１のＹ２側には、多数の信号用接続配線ＳＣＬが配置されている。また、端子ＰＤ２と端子ＰＤ３の間には、フレキシブル配線板ＦＷＢ１とドライバチップＤＲＣ１とを接続する、配線ＦＤＷが配置されている。このため、図５に示す例では、検査配線ＧＷの部分ＧＷ１は、端子ＰＤ１と端子ＰＤ２の間にある。端子ＰＤ１と端子ＰＤ２の間に検査配線ＧＷが配置されている場合、検査配線ＧＷと他の配線とが交差する箇所を低減できる。このため、検査配線ＧＷに対するノイズ影響を低減できる。

また、図１１に示すように、表示装置ＤＳＰ１は、検査配線ＧＷの部分ＧＷ１と走査線駆動回路ＧＤ１との間に接続されるバッファ回路（第１バッファ回路）ＧＢＵ１と、保護回路ＰＣと走査線駆動回路ＧＤ２との間に接続されるバッファ回路（第２バッファ回路）ＧＢＵ２と、備える。バッファ回路ＧＢＵは、上記したように、走査線駆動回路ＧＤに供給される信号を中継する回路であって、波形を修正する機能を有する。このため、図１１に示すように、バッファ回路ＧＢＵ１とバッファ回路ＧＢＵ２とをそれぞれ設けることにより、複数の走査線駆動回路ＧＤのそれぞれの近くにバッファ回路ＧＢＵを配置することができる。この結果、走査線駆動回路ＧＤに伝送される信号の波形品質を向上させることができる。

ただし、本実施の形態に対する変形例として、バッファ回路ＧＢＵ１およびバッファ回路ＧＢＵ２のうちのいずれか一つが設けられていても良い。あるいは、制御回路部ＣＴＣ（図１参照）から走査線駆動回路ＧＤに伝送される信号の波形品質の低下が小さい場合には、バッファ回路ＧＢＵが設けられていなくても良い。

また、平面視において、検査配線ＧＷは、複数の信号用接続配線（映像線）ＳＣＬのそれぞれと重なっていない。このため、検査配線ＧＷと複数の信号用接続配線ＳＣＬ（図１参照）とが、相互にノイズ影響を及ぼすことを抑制できる。また、検査配線ＧＷは、複数の信号用接続配線ＳＣＬと重なっていないので、図２に示す複数の配線層ＷＬ１、ＷＬ２、およびＷＬ３のうち、同じ配線層に検査配線ＧＷと信号用接続配線ＳＣＬとを形成することができる。本実施の形態では、検査配線ＧＷおよび信号用接続配線ＳＣＬは、それぞれ配線層ＷＬ２に形成されている。配線層ＷＬ２は、トランジスタの半導体層形成工程の後に形成されるため、当該形成工程の高い温度を考慮する必要がない。よって、材料選択の幅が広く、配線層ＷＬ１と比較して、比抵抗を低減させ易い。本実施の形態では、検査配線ＧＷおよび信号用接続配線ＳＣＬが、それぞれ配線層ＷＬ２に形成されているので、各配線の比抵抗を低減させることができる。

なお、図１１に示すスイッチ回路部ＳＷＧのうちの一部分（例えば図９に示すトランジスタＴｒ２のソース電極ＳＴなど）は、図２に示す配線層ＷＬ２に形成されている。このため、スイッチ回路部ＳＷＧが配置される領域においては、信号用接続配線ＳＣＬは、主に配線層ＷＬ１に配置されている。これにより、スイッチ回路部ＳＷＧと信号用接続配線ＳＣＬとを交差させることができる。言い換えれば、表示装置ＤＳＰ１の映像信号線のそれぞれは、表示領域ＤＡ（図１参照）と重なる位置にある第１配線部（信号線ＳＬ）と、スイッチ回路部ＳＷＳを介して信号線ＳＬに接続され、スイッチ回路部ＳＷＧと重なる位置にある第２配線部（信号用接続配線ＳＣＬ）と、第２配線部とドライバチップＤＲＣ１の間にある第３配線部（信号用接続配線ＳＣＬ）と、を含んでいる。上記第２配線部と第３配線部のうち、第２配線部は図２に示す配線層ＷＬ１に形成され、第３配線部は図２に示す配線層ＷＬ２に形成されている。この場合、検査配線ＧＷ（図１１参照）が少なくとも第２配線部と重なっていなければ、検査配線ＧＷを配線層ＷＬ２に形成することが可能である。

また、図１１に示すように、検査配線ＧＷは、ソース配線ＴＳＬと交差する。このため、ソース配線ＴＳＬが図２に示す配線層ＷＬ２に形成されている場合には、検査配線ＧＷのうち、少なくともソース配線ＴＳＬと交差する部分は、配線層ＷＬ３（図２参照）に形成されている。

＜変形例＞
次に、図１１に示す表示装置ＤＳＰ１の変形例について説明する。なお、以下の説明では、図１１に示す表示装置ＤＳＰ１との相違点を中心に説明し、表示装置ＤＳＰ１と共通する構成については、重複説明は省略する。図１５は、図１１に対する変形例である表示装置のドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。また、図１６は、図１１に対する他の変形例である表示装置のドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。

図１１に示す表示装置ＤＳＰ１の場合、走査線駆動回路ＧＤ１と保護回路ＰＣとを接続する検査配線ＧＷは、領域ＤＲＡを経由するルート（部分ＧＷ１）のみである。言い換えれば、表示装置ＤＳＰ１の場合、走査線駆動回路ＧＤ１と保護回路ＰＣとを接続する複数の検査配線ＧＷの全ては、領域ＤＲＡを経由する。一方、図１５に示す表示装置ＤＳＰ２の場合、検査配線ＧＷは、領域ＤＲＡを経由するルートに加え、表示領域ＤＡのＹ２側を経由するルート（図１５に二点鎖線で示す部分ＧＷ２）を含んでいる。詳しくは、Ｘ軸方向（第１方向）に交差するＹ軸方向（第２方向）において、一方側をＹ１側（第３側）、他方側をＹ２側（第４側）とした場合に、領域（第１領域）ＤＲＡは、表示領域ＤＡよりもＹ１側に位置する。検査配線ＧＷは、表示領域ＤＡよりもＹ２側に位置する部分（第２部分）ＧＷ２を有する。走査線駆動回路ＧＤ１は、検査配線ＧＷの部分ＧＷ２を介して保護回路ＰＣに接続されている。

図１１に示す表示装置ＤＳＰ１の場合、端子ＴＰＤに接続される検査配線ＧＷの配線本数を多くすると、多数の配線の配置スペースを確保する必要があるのでＹ軸方向における領域ＤＲＡの幅が増大する。また、領域ＤＲＡに搭載されるドライバチップＤＲＣ１の平面形状は、領域ＤＲＡの外形寸法に対応するので、ドライバチップＤＲＣ１の汎用性を向上させる観点からは、領域ＤＲＡの外形寸法は標準化されていることが好ましい。図１５に示す表示装置ＤＳＰ２のように、検査配線ＧＷに表示領域ＤＡよりもＹ２側の領域にある部分ＧＷ２を有している場合、検査配線ＧＷの配線本数を増やし、かつ、Ｙ軸方向における領域ＤＲＡの幅の増大を抑制できる。

また、図１５では、検査配線ＧＷに部分ＧＷ１および部分ＧＷ２の両方が含まれる変形例を示しているが、他の変形例もある。例えば、図１６示す表示装置ＤＳＰ３の場合、走査線駆動回路ＧＤ１と保護回路ＰＣとを接続する複数の検査配線ＧＷの全てが、表示領域ＤＡよりＹ２側の部分ＧＷ２を経由する。表示装置ＤＳＰ３の場合、図１５に示す部分ＧＷ１が設けられていなくても良い。また、表示装置ＤＳＰ３の場合、図１５に示すバッファ回路ＧＢＵ１が設けられていない。ただし、部分ＧＷ２を経由するルートは、図１５に示す部分ＧＷ１を経由するルートと比較して配線経路距離が長いので、表示領域ＤＡのＹ２側に、一つ以上のバッファ回路ＧＢＵ３を設けることが好ましい。これにより、走査線駆動回路ＧＤ１に伝送される制御信号の波形が鈍くなることを抑制できる。

ところで、図１５に示す表示装置ＤＳＰ２のように、検査配線ＧＷに部分ＧＷ１と部分ＧＷ２とが含まれている場合、検査配線ＧＷで伝送される制御信号の種類に応じて、どちらのルートを経由させた方が好ましいかが異なる。図１５において、保護回路ＰＣから走査線駆動回路ＧＤ１までの経路距離に着目すると、部分ＧＷ１を経由するルートは部分ＧＷ２を経由するルートよりも走査線駆動回路ＧＤ１までの経路距離が短い。このため、配線経路距離が長くなることにより、信号品質が低下し易い制御信号は、部分ＧＷ１を経由することが好ましい。図１６に示す表示装置ＤＳＰ３のように、表示領域ＤＡのＹ２側に一つ以上のバッファ回路ＧＢＵ３を設けることで、信号品質の低下を抑制できる。しかし、この場合、バッファ回路ＧＢＵ３を設けるスペースを確保する必要があるので、非表示領域ＮＤＡ２の幅が広くなる。

上記した信号品質が低下し易い制御信号として、例えば、交流信号を例示することができる。交流信号の場合、伝送距離が長くなると時定数の影響等により信号波形が鈍くなる。このため、表示装置ＤＳＰ２では、相対的に信号波形が鈍くなり難い検査配線ＧＷの部分ＧＷ１には、交流信号が優先的に供給されている。言い換えれば、検査配線ＧＷにより伝送される複数種類の制御信号のうち、交流信号は、部分ＧＷ１を経由する。これにより、交流信号の伝送距離を短くすることができるので、交流信号の信号品質の低下を抑制できる。

一方、直流信号の場合、伝送距離が長くなっても時定数の影響を受け難いので、交流信号と比較して信号品質が低下し難い。このため、表示装置ＤＳＰ２では、検査配線ＧＷの部分ＧＷ２には、直流信号が供給されている。言い換えれば、検査配線ＧＷにより伝送される複数種類の制御信号のうち、直流信号は、部分ＧＷ２を経由する。これにより、制御信号の信号品質の低下を抑制し、かつ、Ｙ軸方向における領域ＤＲＡの幅の増大を抑制できる。

次に、図１５に示す部分ＧＷ１に供給される信号の種類と、部分ＧＷ２に供給される信号の種類について詳しく説明する。図１７は、図１５に示す保護回路に接続される検査配線に供給される制御信号の信号波形の例を示す説明図である。図１７に示す複数の制御信号のうち、イネーブル信号（走査信号）ＥＮＢは、ハイレベルの電位とロウレベルの電位とが交互に繰り返される交流矩形波信号である。図６に示す走査信号Ｇｓｉは、走査線スイッチ回路ＧＳＷがオンオフ制御により、選択的に出力されるイネーブル信号ＥＮＢにより生成されるパルス信号である。つまり、イネーブル信号ＥＮＢは、走査線ＧＬに供給される走査信号である。このため、イネーブル信号ＥＮＢの波形が鈍くなれば、走査信号Ｇｓｉの波形が鈍くなる。したがって、検査配線ＧＷ（図１５参照）に供給される複数の制御信号のうち、イネーブル信号ＥＮＢは、図１５に示す部分ＧＷ１に供給されることが好ましい。なお、図１７には、１／２波長の位相差を持つ二種類のイネーブル信号ＥＮＢを示している。

また、図１７に示す複数の制御信号のうち、クロック信号ＧＣＬは、ハイレベルの電位とロウレベルの電位とが交互に繰り返される交流矩形波信号である。クロック信号ＧＣＬは、図６に示すシフトレジスタ回路ＧＳＲに接続され、走査線スイッチ回路ＧＳＷのオンオフ動作のタイミングを制御する制御信号である。このため、検査配線ＧＷ（図１５参照）に供給される複数の制御信号のうち、クロック信号ＧＣＬは、図１５に示す部分ＧＷ１に供給されることが好ましい。なお、図１７には、１／２波長の位相差を持つ二種類のクロック信号ＧＣＬを示している。

一方、図１７に示す複数の制御信号のうち、走査方向制御信号ＧＤＳは、固定電位が供給される直流信号である。走査方向制御信号ＧＤＳは、図６に示す複数の走査線ＧＬに対する走査方向を制御する信号である。例えば、走査方向制御信号ＧＤＳとして第１電位が供給されている時は、図６に示す走査線ＧＬ１、ＧＬ２、・・・ＧＬｎの順に走査信号Ｇｓｉが供給される。また、走査方向制御信号ＧＤＳとして第２電位が供給されている時は、図６に示す走査線ＧＬｎ、・・・ＧＬ２、ＧＬ１の順に走査信号Ｇｓｉが供給される。なお、図１７に示すように走査線ＧＬ１には走査信号Ｇｓｉ１が、走査線ＧＬ２には走査信号Ｇｓｉ２が、走査線ＧＬｎには走査信号Ｇｓｉｎがそれぞれ供給される。このように、走査方向制御信号ＧＤＳは直流信号なので、伝送距離が長くなっても信号品質が低下し難いので、図１５に示す部分ＧＷ２に供給されることが好ましい。

また、図１７に示すリセット信号ＧＲＳおよびスタートパルス信号ＧＳＰは、ハイレベルの電位が供給される期間とロウレベルの電位が供給される期間を含む矩形波信号である。スタートパルス信号ＧＳＰは、走査線スイッチ回路ＧＳＷの走査を開始する為のトリガーになるパルス信号である。また、リセット信号ＧＲＳは、画像表示時に高電圧、画像非表示時に低電圧になるパルス信号であり、低電圧に下がる際に各駆動回路の全ノードを特定の電位にリセットするための信号である。リセット信号ＧＲＳおよびスタートパルス信号ＧＳＰのようなパルス信号の場合、電圧レベル（電位レベル）が切り替わるタイミングでは交流信号として考えることもできる。しかし、イネーブル信号ＥＮＢやクロック信号ＧＣＬのように、異なる電位が交互に繰り返されない。このため、伝送距離が長くなることによる信号品質低下の影響は、リセット信号ＧＲＳおよびスタートパルス信号ＧＳＰの場合は、イネーブル信号ＥＮＢやクロック信号ＧＣＬの場合と比較して小さい。上記理由により、リセット信号ＧＲＳおよびスタートパルス信号ＧＳＰは、図１５に示す領域ＤＲＡのスペースに余裕がある場合には、部分ＧＷ１に供給されることが好ましい。ただし、イネーブル信号ＥＮＢやクロック信号ＧＣＬを優先的に部分ＧＷ１に供給した結果、領域ＤＲＡのスペースが不足する場合には、リセット信号ＧＲＳおよびスタートパルス信号ＧＳＰは、部分ＧＷ２に供給されていても良い。

上記の通り、信号品質が低下しやすい交流信号が部分ＧＷ１に供給されている場合、図１５に示すように、走査線駆動回路ＧＤ１に制御信号を供給するバッファ回路（第１バッファ回路）ＧＢＵ１は、部分ＧＷ１と走査線駆動回路ＧＤ１との間にあることが好ましい。バッファ回路ＧＢＵ１により交流信号の波形が修正されるので、走査線駆動回路ＧＤ１に伝送される交流信号の信号波形の品質を向上させることができる。また、走査線駆動回路ＧＤ２に制御信号を供給するバッファ回路（第２バッファ回路）ＧＢＵ２は、保護回路ＰＣと走査線駆動回路ＧＤ２との間にあることが好ましい。一方、部分ＧＷ２を経由して走査線駆動回路ＧＤ１に供給される制御信号は、伝送距離が長くなることによる信号品質低下の影響が小さい制御信号である。このため、部分ＧＷ２を経由するルートでは、走査線駆動回路ＧＤ１と走査線駆動回路ＧＤ１との間にバッファ回路ＧＢＵが無い。詳しくは、表示装置ＤＳＰ３は、表示領域ＤＡよりもＹ２側の非表示領域ＮＤＡ２には、バッファ回路が設けられていない。この場合、非表示領域ＮＤＡ２の幅（Ｙ軸方向の長さ）を狭くできる。

ただし、図１５に対する変形例として、例えば図１８に示す表示装置ＤＳＰ４のように、表示領域ＤＡよりもＹ２側の非表示領域ＮＤＡ２において、走査線駆動回路ＧＤ１と走査線駆動回路ＧＤ２との間に一つまたは複数のバッファ回路ＧＢＵ３が配置されていても良い。この場合、バッファ回路ＧＢＵ３により制御信号の波形が修正されるので、制御信号の伝送距離が長くても、信号波形品質の低下を抑制できる。したがって、例えば、部分ＧＷ２に図１７に示すイネーブル信号ＥＮＢやクロック信号ＧＣＬなどの交流矩形波信号が供給される場合でも、信号波形が鈍くなることを抑制できる。しかし、図１８に示すように、非表示領域ＮＤＡ２にバッファ回路ＧＢＵ３を配置する場合には、図１５に示す表示装置ＤＳＰ３と比較して非表示領域ＮＤＡ２の幅（Ｙ軸方向における長さ）が広くなる。したがって、非表示領域ＮＤＡ２の幅を狭くする観点からは、図１５に示す表示装置ＤＳＰ３の方が好ましい。

次に、保護回路ＰＣを介して端子ＴＰＤに接続される検査配線ＧＷに供給される複数の信号のうち、上記以外の信号について説明する。まず、図１１、図１５、および図１８に示すように、バッファ回路ＧＢＵには、走査線駆動回路ＧＤに電源電位を供給する電源配線ＰＬが接続されている。図６を用いて説明したように、電源配線ＰＬには、電位ＶＤＨが供給される配線ＰＬＨ、および電位ＶＤＨより低い電位が供給される配線ＰＬＬが含まれる。バッファ回路ＧＢＵでは、電位ＶＤＨおよび電位ＶＤＬの値に基づいて、イネーブル信号ＥＮＢの波形を修正する。したがって、検査用の端子ＴＰＤにより走査線駆動回路ＧＤに関する電気的試験を行う場合、図１１、図１５、および図１８に示すように、電源配線ＰＬは、保護回路ＰＣを介して端子ＴＰＤに接続されている。

また、電位ＶＤＨおよび電位ＶＤＬは、固定電位ではあるが、走査線駆動回路ＧＤに供給される制御信号のうちの一つとして考えることができる。ただし、図１１、図１５、および図１８に示す例では、電源配線ＰＬは、検査配線ＧＷの部分ＧＷ１や部分ＧＷ２（図１５および図１８参照）を経由せず、図１に示すように、ドライバチップ（半導体チップ）ＤＲＣ１の外部にあるフレキシブル配線板（配線部）ＦＷＢ１を経由して走査線駆動回路ＧＤに接続されている。図１に示すフレキシブル配線板ＦＷＢ１にある電源回路ＰＳＣには、整流後の電圧変動を抑制する平滑コンデンサなどの電圧安定化回路ＶＳＣ（図６参照）が含まれる。このため、電位ＶＤＨおよび電位ＶＤＬを安定化させる観点からは、電源配線ＰＬは、検査配線ＧＷの部分ＧＷ１や部分ＧＷ２を経由せず、フレキシブル配線板ＦＷＢ１を経由して検査用の端子ＴＰＤに接続されている。

また、上記では、検査配線ＧＷ（図１４に示す配線ＴＷ）に供給される複数の信号として、主に走査線駆動回路ＧＤに供給される制御信号を中心に説明した。しかし、保護回路ＰＣおよび端子ＴＰＤに他の制御信号が供給される検査配線ＧＷが接続されていても良い。例えば、端子ＴＰＤを利用してタッチ検出用の回路の電気的試験を行う場合、図１４に示す配線ＴＷに供給される信号には、図８に示すスタートパルス信号ＣＳｓｔおよびクロック信号ＣＳｃｌが含まれている場合もある。この場合、図８に示す制御回路部ＣＴＣは、検査配線ＧＷ（図１１参照）、および保護回路ＰＣ（図１２参照）を介して端子ＴＰＤと接続される。

また、端子ＴＰＤを利用して、図１に示す信号線駆動回路ＳＤに接続された回路の電気的試験を行う場合、図１４に示す配線ＴＷに供給される信号には、図３に示す映像信号Ｓｐｉｃが含まれている場合もある。信号線駆動回路ＳＤに接続された回路の電気的試験を行う場合、信号線駆動回路ＳＤは、検査配線ＧＷ（図１１参照）、および保護回路ＰＣ（図１２参照）を介して端子ＴＰＤと接続される。

また、図１１、図１５、図１６、および図１８では、表示領域ＤＡのＸ１側およびＸ２側の両側に走査線駆動回路ＧＤがある実施態様について説明した。しかし、図１９に示す表示装置ＤＳＰ５のように、表示領域ＤＡのＸ１側およびＸ２側のうちのいずれか一方（図１９ではＸ２側）にのみ走査線駆動回路ＧＤが配置されていても良い。この場合、図１１に示す走査線駆動回路ＧＤ１が無いので、部分ＧＷ１、バッファ回路ＧＢＵ１および電源配線ＰＬも不要である。表示装置ＤＳＰ５の場合も、ソース配線ＴＳＬは、領域（第１領域）ＤＲＡのＸ軸方向（第１方向）の中心よりもＸ１側（第１側）にあり、端子（第２端子）ＴＰＤおよび保護回路ＰＣは、領域ＤＲＡのＸ軸方向の中心よりもＸ２側にある。この点は図１１に示す表示装置ＤＳＰ１と同様である。

図２０は、図８に対する変形例である表示装置のタッチ検出用の回路に接続される配線レイアウトの例を示す平面図である。図８では、同じタイミングで選択される検出電極ＲｘがＹ軸方向に沿って配列されている表示装置ＤＳＰ１について説明した。しかし、同じタイミングで選択される検出電極Ｒｘの配列方向には、種々の変形例がある。例えば、図２０に示す表示装置ＤＳＰ６の場合、同じタイミングで選択される一つの検出単位に属する検出電極ＲｘがＹ軸方向に沿って配列されている。図２０では、ハッチングを付して示すように、検出単位ＲｘＢに属する構成電極Ｒｘ１Ｂ、Ｒｘ２Ｂ、Ｒｘ３Ｂ、およびＲｘ４Ｂが選択された状態を示している。表示装置ＤＳＰ６の場合、複数のソース配線ＴＳＬのそれぞれの一部分が、信号用接続配線ＳＣＬと交差している点で、図８に示す表示装置ＤＳＰ１と相違する。ただし、Ｘ軸方向において、領域ＤＲＡの延長線上の領域では、複数のソース配線ＴＳＬのそれぞれは、領域ＤＲＡよりもＸ２側の領域にあり、領域ＤＲＡよりもＸ１側の領域には無い。この点は、図８に示す表示装置ＤＳＰ１と同様である。したがって、表示装置ＤＳＰ６の場合にも、図１１、図１５、図１６、図１８、および図１９を用いて説明した配線レイアウトを適用できる。

また、図１１に示す例では、スイッチ回路部ＳＷＳ、スイッチ素子ＳＷｐ、ＳＷｎおよびＳＷｄのそれぞれが、Ｙ軸方向に沿ってＹ１側からＹ２側に向かって互い隣り合って配置されている。しかし、スイッチ回路部ＳＷＳ、およびスイッチ回路部ＳＷＧ（図８参照）のレイアウトには種々の変形例がある。例えば、図８に示すコモン電位供給線ＶＣＤＬは、表示期間ＦＬｄ（図７参照）に図８に示す複数の共通電極ＣＥに対して共通電圧を供給できれば良いので、コモン電位供給線ＶＣＤＬの配線距離が長くても良い。このため、コモン電位供給線ＶＣＤＬに接続されるスイッチ素子ＳＷｄは、図１１に示す表示領域ＤＡよりもＹ２側に配置されていても良い。また、例えば、図１１に示すスイッチ回路部ＳＷＳ、スイッチ素子ＳＷｐ、およびスイッチ素子ＳＷｎの配列順序が図１１に示す態様とは異なっていても良い。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態においては、開示例として液晶表示装置の場合を例示したが、その他の適用例として、有機ＥＬ表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることはいうまでもない。

本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。

例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

本発明は、入力装置や、入力検出機能を備えた表示装置に適用して有効である。

１０,２０ 絶縁基板
１１，１２,１３，１４ 絶縁膜
ＡＬ１，ＡＬ２ 配向膜
ＢＬ バックライトユニット
ＢＭ ブラックマトリクス
ＣＤ 共通電極駆動回路
ＣＤＦ 導電膜
ＣＥ 共通電極
ＣＦＢ，ＣＦＧ，ＣＦＲ カラーフィルタ
ＣＭＬ コモン線
ＣＳ 保持容量
ＣＳｃｌ，ＧＣＬ クロック信号
ＣＳｄ，ＣＳｎ，ＣＳｎＡ，ＣＳｎＢ，ＣＳｎＣ，ＣＳｎＤ，ＣＳｐ，ＣＳｐＡ，ＣＳｐＢ，ＣＳｐＣ，ＣＳｐＤ 制御信号
ＣＳｄＬ，ＣＳｎＬ，ＣＳｐＬ 制御信号線
ＣＳｓｔ，ＧＳＰ スタートパルス信号
ＣＴＣ 制御回路部
Ｃｄ，Ｃｘ１，Ｃｘ２，Ｃｙ１ 容量
ＤＡ 表示領域
ＤＣＰ１ 検出回路
ＤＲＣ１ ドライバチップ（半導体チップ）
ＤＲＡ 領域（第１領域）
ＤＳ 表示面
ＤＳＣ 内部回路
ＤＳＬ 検出信号線
ＤＳＰ１，ＤＳＰ２，ＤＳＰ３，ＤＳＰ４，ＤＳＰ５，ＤＳＰ６，ＤＳＲ１ 表示装置
ＤＳｎ ガード信号
ＤＳｐ 駆動信号
ＤＴ ドレイン電極
ＦＤＷ，ＦＷ，ＧＤＷ，ＰＬＨ，ＰＬＬ，ＴＷ，ＶＤＷ 配線
ＦＬｄ 表示期間
ＦＬｔ，ＦＬｔＡ，ＦＬｔＢ，ＦＬｔＣ，ＦＬｔＤ 検出期間
ＦＷＢ１ フレキシブル配線板
ＧＢＵ，ＧＢＵ１，ＧＢＵ２，ＧＢＵ３ バッファ回路
ＧＤ，ＧＤ１，ＧＤ２ 走査線駆動回路
ＧＤＳ 走査方向制御信号
ＧＥ ゲート電極
ＧＬ，ＧＬ１，ＧＬ２，ＧＬｎ 走査線
ＧＰＤ，ＰＤ１，ＰＤ２，ＰＤ３，ＴＰＤ，ＶＰＤ 端子
ＧＲＳ リセット信号
Ｇｓｉ，Ｇｓｉ１，Ｇｓｉ２，Ｇｓｉｎ 走査信号
ＧＳＲ，ＳＲ シフトレジスタ回路
ＧＳＷ 走査線スイッチ回路
ＧＷ 検査配線
ＧＷ１，ＧＷ２ 部分
ＬＱ 液晶層
ＮＤＡ，ＮＤＡ１，ＮＤＡ２ 非表示領域
ＮＤＡ３，ＮＤＡ４，ＮＷＡ，ＳＬＲ１，ＳＬＲ２，ＴＰＡ 領域
ＯＣＬ オーバーコート層
ＯＤ１，ＯＤ２ 光学素子
ＯＰｄ オペアンプ
ＰＣ 保護回路
ＰＥ 画素電極
ＰＬ 電源配線
ＰＮＬ１ 表示パネル
ＰＳＣ 電源回路
ＰＳＷ 画素スイッチ素子
ＰＸ 画素
ＲＥＳ１ 抵抗
Ｒｘ 検出電極
Ｒｘ１Ａ，Ｒｘ１Ｂ，Ｒｘ１Ｃ，Ｒｘ１Ｄ，Ｒｘ２Ａ，Ｒｘ２Ｂ，Ｒｘ２Ｃ，Ｒｘ２Ｄ，Ｒｘ３Ａ，Ｒｘ３Ｂ，Ｒｘ３Ｃ，Ｒｘ３Ｄ，Ｒｘ４Ａ，Ｒｘ４Ｂ，Ｒｘ４Ｃ，Ｒｘ４Ｄ 構成電極
ＲｘＡ，ＲｘＢ，ＲｘＣ，ＲｘＤ 検出単位
ＳＣＬ 信号用接続配線
ＳＤ 信号線駆動回路
ＳＥ１ 検出部
ＳＬ，ＳＬ１，ＳＬ２，ＳＬｍ 信号線
ＳＲ，ＳＲＡ，ＳＲＢ，ＳＲＣ，ＳＲＤ シフトレジスタ回路
ＳＴ ソース電極
ＳＵＢ１，ＳＵＢ２ 基板
ＳＷＧ，ＳＷＳ スイッチ回路部
ＳＷｄ，ＳＷｎ，ＳＷｎＡ，ＳＷｎＢ，ＳＷｎＣ，ＳＷｎＤ，ＳＷｐＡ，ＳＷｐＢ，ＳＷｐＣ，ＳＷｐＤ スイッチ素子
Ｓｐｉｃ 映像信号
ＴＤＳ タッチ検出面
ＴＬ 時間軸
ＴＳＣ１ 検出チップ
ＴＳＬ ソース配線
ＴＳｎＬ ガード信号線
ＴＳｐＬ， 駆動信号線
Ｔｒ１，Ｔｒ２，Ｔｒ３ トランジスタ
ＶＣＤＬ コモン電位供給線
ＶＤ 電源電位
ＶＤＨ，ＶＤＬ 電位
ＶＳＣ 電圧安定化回路
ＷＬ１，ＷＬ２，ＷＬ３ 配線層

Claims (12)

1. 電気光学層と、
   前記電気光学層を駆動する第１駆動電極および第２駆動電極と、
   表示領域にある前記第１駆動電極への電位供給を制御するトランジスタと、
   前記トランジスタのゲート電極を含む走査線と、
   前記走査線に供給する電位を選択する走査線駆動回路と、
   第１領域にある第１端子を介して前記走査線駆動回路に接続され、前記走査線駆動回路に制御信号を供給するドライバチップと、
   前記ドライバチップの外部にあり、前記第２駆動電極に供給する電位を選択するスイッチ回路と、
   物体の近接または接触を検出する検出回路と、
   前記スイッチ回路と前記検出回路とに接続された複数のソース配線と、
   前記走査線駆動回路に接続されている検査配線と、
   前記検査配線に接続された第２端子と、
   前記検査配線と前記第２端子の間にある保護回路と、を備え、
   前記スイッチ回路の延在方向を第１方向、前記第１方向の一方側を第１側および他方側を第２側とした場合に、
   前記複数のソース配線は、前記第１領域の前記第１方向の中心よりも前記第１側にあり、
   前記第２端子および前記保護回路は、前記第１領域の前記第１方向の中心よりも前記第２側にある、表示装置。
2. 前記走査線駆動回路は、前記第１方向において、前記表示領域の前記第１側にある第１走査線駆動回路と前記表示領域の前記第２側にある第２走査線駆動回路を含み、
   前記検査配線は、平面視において、前記第１領域と重なる第１部分を有し、
   前記第１走査線駆動回路は、前記検査配線の前記第１部分を介して前記保護回路に接続されている、請求項１に記載の表示装置。
3. 前記検査配線の前記第１部分と前記第１走査線駆動回路との間に接続される第１バッファ回路と、
   前記保護回路と前記第２走査線駆動回路との間に接続される第２バッファ回路と、
   をさらに備える、請求項２に記載の表示装置。
4. 前記走査線駆動回路は、前記第１方向において、前記表示領域の前記第１側にある第１走査線駆動回路と前記表示領域の前記第２側にある第２走査線駆動回路を含み、
   前記第１方向に交差する第２方向において、一方側を第３側、他方側を第４側とした場合に、
   前記第１領域は、前記表示領域よりも前記第３側に位置し、
   前記検査配線は、前記表示領域よりも前記第４側に位置する第２部分を有し、
   前記第１走査線駆動回路は、前記検査配線の前記第２部分を介して前記保護回路に接続されている、請求項１〜３のいずれか１項に記載の表示装置。
5. 前記保護回路と前記第１走査線駆動回路との間に接続される第１バッファ回路と、
   前記保護回路と前記第２走査線駆動回路との間に接続される第２バッファ回路と、
   をさらに備え、
   前記第２部分と前記第１走査線駆動回路との間には、バッファ回路が無い、請求項４に記載の表示装置。
6. 前記ドライバチップと複数の前記第１駆動電極とは、複数の映像線を介してそれぞれ電気的に接続され、
   平面視において、前記検査配線は、前記複数の映像線と重なっていない、請求項１〜５のいずれか１項に記載の表示装置。
7. 前記複数のソース配線は、前記第１領域の前記第１方向の中心よりも前記第２側には無い、請求項１〜６のいずれか１項に記載の表示装置。
8. 前記走査線駆動回路は、前記第１方向において、前記表示領域の前記第１側にある第１走査線駆動回路と前記表示領域の前記第２側にある第２走査線駆動回路を含み、
   前記第１方向に交差する第２方向において、一方側を第３側、他方側を第４側とした場合に、
   前記検査配線は、平面視において、前記第１領域と重なる第１部分を有し、
   前記検査配線は、前記表示領域よりも前記第４側に位置する第２部分を有する、請求項１〜６のいずれか１項に記載の表示装置。
9. 前記検査配線の前記第１部分には、交流信号が供給され、
   前記検査配線の前記第２部分には、直流信号が供給される、請求項８に記載の表示装置。
10. 前記検査配線の前記第１部分に供給される第１信号には、前記走査線に供給される走査信号が含まれる、請求項８に記載の表示装置。
11. 前記検査配線の前記第２部分に供給される第２信号には、前記走査線駆動回路の走査順序の方向を規定する走査方向制御信号が含まれる、請求項９または１０に記載の表示装置。
12. 前記第２端子には、前記走査線駆動回路に電源電位を供給する電源配線が接続され、
    前記電源配線は、前記ドライバチップの外部にある配線部を経由して前記走査線駆動回路に接続されている、請求項１〜１１のいずれか１項に記載の表示装置。

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