JP2016142880A - 表示装置 - Google Patents

Abstract

【課題】表示領域に対して、走査信号線が延在する方向における一方の側に配置される領域の面積を縮小する。【解決手段】表示装置は、部分回路ＣＰ１と、複数の走査信号線ＧＬ１と、部分回路ＣＰ１と複数の走査信号線ＧＬ１の各々とをそれぞれ接続する複数の走査信号接続配線ＧＣ１と、を有する。複数の走査信号線ＧＬ１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＬ１１で配列されている。複数の走査信号接続配線ＧＣ１の各々にそれぞれ含まれる複数の端部ＥＰ１は、部分回路ＣＰ１とそれぞれ接続され、かつ、Ｙ軸方向に配列されている。互いに隣り合う２つの端部ＥＰ１の中心同士のＹ軸方向における間隔は、ピッチＰＬ１１よりも狭い。【選択図】図９

Description

本発明は表示装置に関し、例えば、表示領域に設けられた複数の画素に走査信号を供給する走査信号線を有する表示装置に適用して有効な技術に関する。

表示領域に設けられた複数の画素に、複数の走査信号線を介して走査信号を供給し、複数の映像信号線を介して映像信号を供給し、画像を表示させる表示装置がある。このような表示装置では、表示装置を小型化し、かつ、表示領域を大きくするために、表示領域の周辺の領域の面積を縮小することが求められる。

また、上記した表示装置では、表示領域の周辺の領域に、画素が設けられた表示領域を挟むように、ゲートドライバが設けられている。ゲートドライバは、表示領域に対して、走査信号線が延在する方向における一方の側に配置された領域に設けられている。

例えば特開２０１４−１９９６０５号公報（特許文献１）には、表示装置において、画素がマトリクス状に多数配置された表示領域を挟むように配置された２つのゲートトライバを備える技術が記載されている。

特開２０１４−１９９６０５号公報

上記した表示装置では、ゲートドライバは、複数の転送回路を有する。複数の転送回路の各々は、例えばシフトレジスタからなり、表示領域に対して、走査信号線が延在する方向における一方の側に配置された領域に、走査信号線が延在する方向と交差する方向に配列される。複数の転送回路の各々は、例えば複数個の走査信号線と接続される。そのため、転送回路は、画素ピッチの整数倍のピッチで配列される。

一方、上記した表示装置では、例えばタッチ検出機能付き表示装置である場合における駆動電極ドライバに含まれる駆動回路など、ゲートドライバに含まれる転送回路とは異なる回路が、表示領域に対して、走査信号線が延在する方向における一方の側に配置された領域に設けられる。また、ゲートドライバに含まれる転送回路とは異なる回路は、走査信号線が延在する方向において、当該転送回路とは異なる位置に設けられる。

しかし、ゲートドライバに含まれる転送回路とは異なる回路における配線および素子の面積率は、当該転送回路における配線および素子の面積率よりも小さい。そのため、ゲートドライバに含まれる転送回路とは異なる２つの回路の間には、空き領域が設けられ、表示領域に対して、走査信号線が延在する方向における一方の側に配置された領域の面積を縮小することができない。

本発明は、上述のような従来技術の問題点を解決すべくなされたものであって、表示領域に対して、走査信号線が延在する方向における一方の側に配置される領域の面積を縮小することができる表示装置を提供することを目的とする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の一態様としての表示装置は、基板と、基板の主面側に設けられた複数の第１画素と、複数の第１画素に供給される第１走査信号が入力される第１回路と、複数の第１画素と第１回路とを接続する第１複数の第１走査信号線と、を有する。また、当該表示装置は、第１回路と第１複数の第１走査信号線の各々とをそれぞれ接続する第１複数の第１走査信号接続配線を有する。基板は、基板の主面側の領域である第１領域と、基板の主面側の領域であって、第１領域に対して第１方向における第１の側に配置された領域である第２領域と、を含む。複数の第１画素は、第１領域に設けられている。第１回路は、第２領域に設けられ、かつ、平面視において、第１方向と交差する第２方向に延在する。第１複数の第１走査信号線は、第１領域に設けられ、平面視において、第１方向にそれぞれ延在し、かつ、第２方向に第１ピッチで配列されている。第１複数の第１走査信号接続配線の各々は、第１方向における第１の側の第１端部を含み、第１複数の第１走査信号接続配線の各々にそれぞれ含まれる第１複数の第１端部は、第１回路とそれぞれ接続され、かつ、平面視において、第２方向に配列されている。互いに隣り合ういずれか２つの第１端部の中心同士の第２方向における間隔は、第１ピッチよりも狭い。

また、他の一態様として、互いに隣り合う第１端部の中心同士の第２方向における間隔の第１平均値は、第１ピッチよりも狭くてもよい。

また、他の一態様として、当該表示装置は、基板の主面側に設けられた複数の第２画素と、複数の第２画素に供給される第２走査信号が入力される第２回路と、複数の第２画素と第２回路とを接続する第２複数の第２走査信号線と、を有してもよい。また、当該表示装置は、第２回路と第２複数の第２走査信号線の各々とをそれぞれ接続する第２複数の第２走査信号接続配線を有してもよい。複数の第２画素は、第１領域に設けられていてもよい。第２回路は、第２領域に設けられ、かつ、平面視において、第２方向に延在してもよい。第２複数の第２走査信号線は、第１領域に設けられ、平面視において、第１方向にそれぞれ延在し、かつ、第２方向に第２ピッチで配列されていてもよい。第２複数の第２走査信号線の各々は、平面視において、第１複数の第１走査信号線のいずれに対しても、第２方向における第２の側に配置されていてもよい。第２回路は、第１回路に対して第２方向における第２の側に、第１回路と間隔を空けて配置されていてもよい。第２複数の第２走査信号接続配線の各々は、第１方向における第１の側の第２端部を含み、第２複数の第２走査信号接続配線の各々にそれぞれ含まれる第２複数の第２端部は、第２回路とそれぞれ接続され、かつ、平面視において、第２方向に配列されていてもよい。互いに隣り合う第２端部の中心同士の第２方向における間隔の第２平均値は、第２ピッチよりも狭くてもよい。

また、他の一態様として、当該表示装置は、平面視において、複数の第１画素および複数の第２画素と重なる第１電極と、第１信号と第２信号とを切り替えて第１電極に供給する第３回路と、を有してもよい。第３回路は、第１回路と第２回路との間に配置されていてもよい。

また、他の一態様として、当該表示装置は、第１信号が供給される第２電極と、第２信号が供給される第３電極と、第２電極と第３電極とを切り替えて第１電極に接続する切り替え部と、を有してもよい。基板は、基板の主面側の領域であって、第１領域と第２領域との間に配置された領域である第３領域を含んでもよい。第２電極は、第３領域に設けられ、かつ、平面視において、第２方向に延在してもよい。第３電極は、第３領域に設けられ、平面視において、第２方向に延在し、かつ、第２電極に対して第１方向における第１の側に配置されていてもよい。

また、他の一態様として、切り替え部は、平面視において、第２方向に延在し、かつ、第２電極と第３電極との間に配置されていてもよい。第１複数の第１走査信号接続配線のいずれかは、第１方向と異なる方向に延在する第１延在部を含み、第２複数の第２走査信号接続配線のいずれかは、第１方向と異なる方向に延在する第２延在部を含んでもよい。第１延在部は、平面視において、第３電極と重なり、第２延在部は、平面視において、第３電極と重なってもよい。

また、他の一態様として、第１複数の第１走査信号接続配線のうち、互いに隣り合ういずれか２つの第１走査信号接続配線の各々は、第１延在部を含み、第２複数の第２走査信号接続配線のうち、互いに隣り合ういずれか２つの第２走査信号接続配線の各々は、第２延在部を含んでもよい。２つの第１走査信号接続配線にそれぞれ含まれる２つの第１延在部の各々の第１回路側の第３端部の中心同士の第２方向における間隔は、２つの第１延在部の各々の第１回路側と反対側の第４端部の中心同士の第２方向における間隔よりも狭くてもよい。２つの第２走査信号接続配線にそれぞれ含まれる２つの第２延在部の各々の第１回路側の第５端部の中心同士の第２方向における間隔は、２つの第２延在部の各々の第１回路側と反対側の第６端部の中心同士の第２方向における間隔よりも狭くてもよい。

また、他の一態様として、切り替え部は、複数の第１切り替え素子と、複数の第２切り替え素子と、を含んでもよい。複数の第１切り替え素子は、平面視において、第２方向に配列され、複数の第２切り替え素子は、平面視において、第２方向に配列され、複数の第２切り替え素子の各々は、複数の第１切り替え素子のいずれに対しても、第２方向における第２の側に配置されていてもよい。複数の第１切り替え素子の各々は、第１導電型の第１電界効果トランジスタと、第１導電型とは異なる第２導電型の第２電界効果トランジスタと、を含んでもよい。複数の第２切り替え素子の各々は、第２導電型の第３電界効果トランジスタと、第１導電型の第４電界効果トランジスタと、を含んでもよい。第２電界効果トランジスタは、第１電界効果トランジスタと直列に接続され、第４電界効果トランジスタは、第３電界効果トランジスタと直列に接続されていてもよい。第１電界効果トランジスタの第２電界効果トランジスタ側は、第１電極に接続され、第１電界効果トランジスタの第２電界効果トランジスタ側と反対側は、第２電極に接続され、第２電界効果トランジスタの第１電界効果トランジスタ側と反対側は、第３電極に接続されていてもよい。第３電界効果トランジスタの第４電界効果トランジスタ側は、第１電極に接続され、第３電界効果トランジスタの第４電界効果トランジスタ側と反対側は、第２電極に接続され、第４電界効果トランジスタの第３電界効果トランジスタ側と反対側は、第３電極に接続されていてもよい。

また、他の一態様として、第３回路は、第１交流信号を供給する第１供給部と、第１交流信号とは逆位相の第２交流信号を供給する第２供給部と、を含んでもよい。複数の第１切り替え素子の各々に含まれる第１電界効果トランジスタの第１ゲート電極は、第１供給部に接続され、複数の第１切り替え素子の各々に含まれる第２電界効果トランジスタの第２ゲート電極は、第１供給部に接続されていてもよい。複数の第２切り替え素子の各々に含まれる第３電界効果トランジスタの第３ゲート電極は、第２供給部に接続され、複数の第２切り替え素子の各々に含まれる第４電界効果トランジスタの第４ゲート電極は、第２供給部に接続されていてもよい。

また、他の一態様として、第１複数の第１走査信号接続配線のうち、互いに隣り合ういずれか２つの第１走査信号接続配線の各々は、第１方向と異なる方向に延在する第３延在部を含んでもよい。２つの第１走査信号接続配線にそれぞれ含まれる２つの第３延在部の各々の第１回路側の第７端部の中心同士の第２方向における間隔は、２つの第３延在部の各々の第１回路側と反対側の第８端部の中心同士の第２方向における間隔よりも狭くてもよい。

また、他の一態様として、当該表示装置は、第１回路に供給される第３信号が入力され、入力された第３信号をバッファリングして第１回路に供給する第４回路を有してもよい。第４回路は、第１回路と第２回路との間に配置されていてもよい。

また、他の一態様として、当該表示装置は、第１回路を静電気から保護する第５回路を有してもよい。第５回路は、第１回路と第２回路との間に配置されていてもよい。

また、他の一態様として、当該表示装置は、第１複数の第１走査信号線からなる第１走査信号線群を有してもよい。第１回路は、平面視において、第２方向に配列された第３複数の第１回路部を含み、第１走査信号線群は、第２方向に配列された第４複数の第１走査信号線からなる第１部分群を第３複数個含み、第１複数は、第３複数と第４複数との積であってもよい。第３複数の第１回路部は、第３複数の第１部分群の各々とそれぞれ接続され、第３複数の第１部分群は、第２方向に第３ピッチで配列され、第３複数の第１回路部は、第２方向に第４ピッチで配列され、第４ピッチは、第３ピッチよりも狭くてもよい。

また、他の一態様として、当該表示装置は、第１電極とそれぞれ対向配置された複数の第４電極と、複数の第４電極の各々と第１電極との間の静電容量に基づいて入力位置を検出する検出部と、を有してもよい。第３回路は、切り替え部により第２電極と第３電極とを切り替えて第１電極に接続することにより、第１信号と第２信号とを切り替えて第１電極に供給してもよい。検出部は、第１電極に第２信号が供給されている時に、入力位置を検出し、複数の第１画素および複数の第２画素は、第１電極に第１信号が供給されている時に、画像を表示してもよい。

実施の形態１の表示装置の一構成例を示すブロック図である。 タッチ検出デバイスに指が接触または近接した状態を表す説明図である。 タッチ検出デバイスに指が接触または近接した状態の等価回路の例を示す説明図である。 実施の形態１の表示装置を実装したモジュールの一例を示す図である。 実施の形態１の表示装置におけるタッチ検出機能付き表示デバイスを示す断面図である。 実施の形態１の表示装置におけるタッチ検出機能付き表示デバイスを示す回路図である。 実施の形態１の表示装置におけるタッチ検出機能付き表示デバイスを示す回路図である。 実施の形態１の表示装置における駆動電極および検出電極の一構成例を示す斜視図である。 実施の形態１の表示装置におけるゲートドライバおよび駆動電極ドライバの構成を示す図である。 実施の形態１の表示装置におけるゲートドライバに含まれる転送回路を示す回路図である。 実施の形態１の表示装置における駆動電極ドライバに含まれるトランジスタの平面図である。 比較例の表示装置におけるゲートドライバおよび駆動電極ドライバの構成を示す図である。 比較例の表示装置における駆動電極ドライバに含まれる切り替え部の一部を示す回路図である。 比較例の表示装置における駆動電極ドライバに含まれる切り替え部の一部を示す回路図である。 比較例におけるトランジスタの平面図である。 実施の形態１の変形例の表示装置におけるゲートドライバおよび駆動電極ドライバの構成を示す図である。 実施の形態２の表示装置におけるゲートドライバの構成を示す図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。

なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実施の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

また本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

さらに、実施の形態で用いる図面においては、構造物を区別するために付したハッチング（網掛け）を図面に応じて省略する場合もある。

また、以下の実施の形態において、Ａ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。

（実施の形態１）
初めに、実施の形態１として、表示装置を、タッチ検出機能付き液晶表示装置に適用した例について説明する。ここで、タッチ検出機能付き液晶表示装置とは、表示装置に含まれるアレイ基板および対向基板のいずれか一方にタッチ検出用の検出電極が設けられた液晶表示装置である。また、実施の形態１においては、さらに、駆動電極が、タッチパネルの駆動電極として動作するように設けられている、という特徴を持つインセルタイプのタッチ検出機能付き液晶表示装置について述べる。

＜全体構成＞
初めに、図１を参照し、実施の形態１の表示装置の全体構成について説明する。図１は、実施の形態１の表示装置の一構成例を示すブロック図である。

表示装置１は、タッチ検出機能付き表示デバイス１０と、制御部１１と、ゲートドライバ１２と、ソースドライバ１３と、駆動電極ドライバ１４と、タッチ検出部４０とを備えている。

タッチ検出機能付き表示デバイス１０は、表示デバイス２０と、タッチ検出デバイス３０とを有する。表示デバイス２０は、本実施の形態１では、表示素子として液晶表示素子を用いた表示デバイスとする。タッチ検出デバイス３０は、静電容量方式のタッチ検出デバイス、すなわち静電容量型のタッチ検出デバイスである。そのため、表示装置１は、タッチ検出機能を有する入力装置を備えた表示装置である。また、タッチ検出機能付き表示デバイス１０は、液晶表示デバイス２０と、タッチ検出デバイス３０とを一体化した表示デバイスであり、タッチ検出機能を内蔵した表示デバイス、すなわちインセルタイプのタッチ検出機能付き表示デバイスである。

なお、表示デバイス２０は、液晶表示素子を用いた表示デバイスに代え、例えば、有機ＥＬ（Electroluminescence）表示デバイスを用いた表示デバイスであってもよい。

表示デバイス２０は、ゲートドライバ１２から供給される走査信号Ｖｓｃａｎに従って、表示領域において、１水平ラインずつ順次走査を行うことにより表示を行う。タッチ検出デバイス３０は、後述するように、静電容量型タッチ検出の原理に基づいて動作し、検出信号Ｖｄｅｔを出力する。

制御部１１は、外部より供給される映像信号Ｖｄｉｓｐに基づいて、ゲートドライバ１２、ソースドライバ１３、駆動電極ドライバ１４およびタッチ検出部４０に対してそれぞれ制御信号を供給し、これらが互いに同期して動作するように制御する回路である。

ゲートドライバ１２は、制御部１１から供給される制御信号に基づいて、タッチ検出機能付き表示デバイス１０の表示駆動の対象となる１水平ラインを順次選択する機能を有している。

ソースドライバ１３は、制御部１１から供給される画像信号Ｖｓｉｇの制御信号に基づいて、タッチ検出機能付き表示デバイス１０に含まれた副画素ＳＰｉｘ（後述する図６参照）に、画素信号Ｖｐｉｘを供給する回路である。

駆動電極ドライバ１４は、制御部１１から供給される制御信号に基づいて、タッチ検出機能付き表示デバイス１０に含まれた駆動電極ＣＯＭＬ（後述する図４または図５参照）に、駆動信号Ｖｃｏｍを供給する回路である。

タッチ検出部４０は、制御部１１から供給される制御信号と、タッチ検出機能付き表示デバイス１０のタッチ検出デバイス３０から供給される検出信号Ｖｄｅｔに基づいて、タッチ検出デバイス３０に対する指やタッチペンなどの入力具のタッチ、すなわち後述する接触または近接の状態、の有無を検出する回路である。そして、タッチ検出部４０は、タッチがある場合においてタッチ検出領域におけるその座標、すなわち入力位置などを求める回路である。タッチ検出部４０は、タッチ検出信号増幅部４２と、Ａ／Ｄ（Analog/Digital）変換部４３と、信号処理部４４と、座標抽出部４５と、検出タイミング制御部４６とを備えている。

タッチ検出信号増幅部４２は、タッチ検出デバイス３０から供給される検出信号Ｖｄｅｔを増幅する。タッチ検出信号増幅部４２は、検出信号Ｖｄｅｔに含まれる高い周波数成分、すなわちノイズ成分を除去し、タッチ成分を取り出してそれぞれ出力する低域通過アナログフィルタを備えていてもよい。

＜静電容量型タッチ検出の原理＞
次に、図１〜図３を参照し、本実施の形態の表示装置１におけるタッチ検出の原理について説明する。図２は、タッチ検出デバイスに指が接触または近接した状態を表す説明図である。図３は、タッチ検出デバイスに指が接触または近接した状態の等価回路の例を示す説明図である。

図２に示すように、静電容量型タッチ検出においては、タッチパネルあるいはタッチセンサと呼ばれる入力装置は、誘電体Ｄを挟んで互いに対向配置された駆動電極Ｅ１および検出電極Ｅ２を有する。これらの駆動電極Ｅ１および検出電極Ｅ２により容量素子Ｃ１が形成されている。図３に示すように、容量素子Ｃ１の一端は、駆動信号源である交流信号源Ｓに接続され、容量素子Ｃ１の他端は、タッチ検出部である電圧検出器ＤＥＴに接続される。電圧検出器ＤＥＴは、例えば図１に示すタッチ検出信号増幅部４２に含まれる積分回路からなる。

交流信号源Ｓから容量素子Ｃ１の一端、すなわち駆動電極Ｅ１に、例えば数ｋＨｚ〜数百ｋＨｚ程度の周波数を有する交流矩形波Ｓｇが印加されると、容量素子Ｃ１の他端、すなわち検出電極Ｅ２側に接続された電圧検出器ＤＥＴを介して、出力波形である検出信号Ｖｄｅｔが発生する。

指が接触および近接していない状態、すなわち非接触状態では、図３に示すように、容量素子Ｃ１に対する充放電に伴って、容量素子Ｃ１の容量値に応じた電流Ｉ_１が流れる。電圧検出器ＤＥＴは、交流矩形波Ｓｇに応じた電流Ｉ_１の変動を、電圧の変動に変換する。

一方、指が接触または近接した状態、すなわち接触状態では、指によって形成される静電容量Ｃ２の影響を受け、駆動電極Ｅ１および検出電極Ｅ２により形成される容量素子Ｃ１の容量値が小さくなる。そのため、図３に示す容量素子Ｃ１に流れる電流Ｉ_１が変動する。電圧検出器ＤＥＴは、交流矩形波Ｓｇに応じた電流Ｉ_１の変動を電圧の変動に変換する。

図１に示す例では、タッチ検出デバイス３０は、駆動電極ドライバ１４から供給される駆動信号Ｖｃｏｍに従って、１個または複数個の駆動電極ＣＯＭＬ（後述する図５または図６参照）を含む駆動範囲ごとにタッチ検出を行う。すなわち、タッチ検出デバイス３０は、１個または複数個の駆動電極ＣＯＭＬを含む駆動範囲ごとに、図３に示す電圧検出器ＤＥＴを介して、検出信号Ｖｄｅｔを出力し、出力した検出信号Ｖｄｅｔを、タッチ検出部４０のタッチ検出信号増幅部４２に供給する。

Ａ／Ｄ変換部４３は、駆動信号Ｖｃｏｍに同期したタイミングで、タッチ検出信号増幅部４２から出力されるアナログ信号をそれぞれサンプリングしてデジタル信号に変換する回路である。

信号処理部４４は、Ａ／Ｄ変換部４３の出力信号に含まれる、駆動信号Ｖｃｏｍをサンプリングした周波数以外の周波数成分、すなわちノイズ成分を低減するデジタルフィルタを備えている。信号処理部４４は、Ａ／Ｄ変換部４３の出力信号に基づいて、タッチ検出デバイス３０に対するタッチの有無を検出する論理回路である。信号処理部４４は、指による差分の電圧のみを取り出す処理を行う。信号処理部４４は、検出した指による差分の電圧を所定のしきい値電圧と比較し、このしきい値電圧以上であれば、外部から近接する外部近接物体の接触状態と判断し、しきい値電圧未満であれば、外部近接物体の非接触状態と判断する。このようにして、タッチ検出部４０によるタッチ検出が行われる。

座標抽出部４５は、信号処理部４４においてタッチが検出されたときに、タッチが検出された位置の座標、すなわちタッチパネルにおける入力位置を求める論理回路である。検出タイミング制御部４６は、Ａ／Ｄ変換部４３と、信号処理部４４と、座標抽出部４５とが同期して動作するように制御する。座標抽出部４５は、タッチパネル座標を信号出力Ｖｏｕｔとして出力する。

＜モジュール＞
図４は、実施の形態１の表示装置を実装したモジュールの一例を示す図である。

図４に示すように、表示装置１は、基板２１を含むアレイ基板２と、基板３１を含む対向基板３と、フレキシブルプリント基板Ｔと、を有する。

基板２１は、表示領域Ａｄと、額縁領域ＦＬＡと、を含む。表示領域Ａｄは、基板２１の主面としての上面２１ａ（後述する図５参照）側の領域であって、液晶表示デバイス２０に含まれる複数の画素Ｐｉｘ（後述する図７参照）が設けられている領域である。すなわち表示領域Ａｄは、画像を表示する領域である。額縁領域ＦＬＡは、基板２１の主面としての上面２１ａ（後述する図５参照）側の領域であって、表示領域Ａｄよりも基板２１の外周側の領域である。すなわち、額縁領域ＦＬＡは、画像を表示しない領域である。

ここで、基板２１の主面としての上面２１ａ内で、互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。図４に示す例では、基板２１は、平面視において、Ｘ軸方向にそれぞれ延在する２つの辺と、Ｙ軸方向にそれぞれ延在する２つの辺とを備え、矩形形状を有する。そのため、図４に示す例では、額縁領域ＦＬＡは、表示領域Ａｄの周囲の枠状の領域である。

なお、本願明細書では、「平面視において」とは、基板２１の主面としての上面２１ａ（後述する図５参照）に垂直な方向から視た場合を意味する。また、以下では、基板２１の主面としての上面２１ａ上を、単に基板２１上と称することがある。

基板２１上には、ＣＯＧ（Chip On Glass）１９が搭載されている。ＣＯＧ１９は、基板２１に実装されたＩＣ（Integrated Circuit）チップであり、図１に示した制御部１１およびソースドライバ１３など、表示動作に必要な各回路を内蔵した制御装置である。

基板２１上には、ソースドライバ１３が設けられている。ソースドライバ１３は、ＣＯＧ１９に内蔵されていてもよい。

基板２１上には、ゲートドライバ１２としてのゲートドライバ１２Ａおよび１２Ｂが設けられている。また、基板２１上には、駆動電極ドライバ１４としての駆動電極ドライバ１４Ａおよび１４Ｂが設けられている。ゲートドライバ１２Ａおよび１２Ｂならびに駆動電極ドライバ１４Ａおよび１４Ｂは、額縁領域ＦＬＡに設けられている。

ここで、額縁領域ＦＬＡのうち、表示領域Ａｄに対して、Ｙ軸方向における負側に配置された領域を、額縁領域ＦＬＡ１とし、額縁領域ＦＬＡのうち、表示領域Ａｄに対して、Ｘ軸方向における負側に配置された領域を、額縁領域ＦＬＡ２とする。また、額縁領域ＦＬＡのうち、表示領域Ａｄに対して、Ｙ軸方向における正側に配置された領域を、額縁領域ＦＬＡ３とし、額縁領域ＦＬＡのうち、表示領域Ａｄに対して、Ｘ軸方向における正側に配置された領域を、額縁領域ＦＬＡ４とする。このとき、ゲートドライバ１２Ａおよび駆動電極ドライバ１４Ａは、額縁領域ＦＬＡ２に設けられ、ゲートドライバ１２Ｂおよび駆動電極ドライバ１４Ｂは、額縁領域ＦＬＡ４に設けられている。

図４に示すように、表示装置１は、複数の駆動電極ＣＯＭＬと、複数の検出電極ＴＤＬとを有する。複数の駆動電極ＣＯＭＬと、複数の検出電極ＴＤＬとは、タッチ検出用の電極であり、複数の駆動電極ＣＯＭＬの各々と、複数の検出電極ＴＤＬの各々との間の静電容量に基づいて、入力位置が検出される。複数の駆動電極ＣＯＭＬは、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。また、複数の検出電極ＴＤＬは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。

タッチ検出動作を行う際は、複数の駆動電極ＣＯＭＬの各々には、駆動電極ドライバ１４によって、駆動信号Ｖｃｏｍ（図１参照）としての検出用駆動信号ＶｃｏｍＡＣが順次供給される。複数の検出電極ＴＤＬの各々の出力は、フレキシブルプリント基板Ｔを介して、フレキシブルプリント基板Ｔに実装されたタッチ検出部４０と接続されている。フレキシブルプリント基板Ｔは、端子であればよく、フレキシブルプリント基板に限られず、この場合、モジュールの外部にタッチ検出部４０が設けられる。

図６を用いて後述するように、表示領域Ａｄには、複数の副画素ＳＰｉｘからなる画素Ｐｉｘが、マトリクス状（行列状）に多数配置されている。

前述したように、ゲートドライバ１２Ａは、額縁領域ＦＬＡ２に設けられ、ゲートドライバ１２Ｂは、額縁領域ＦＬＡ４に設けられている。

ゲートドライバ１２Ａおよび１２Ｂは、後述する副画素ＳＰｉｘ（画素）がマトリクス状に配置された領域である表示領域Ａｄを挟むように設けられ、副画素ＳＰｉｘを両側から駆動する。

駆動電極ドライバ１４Ａおよび１４Ｂは、Ｙ軸方向に配列された複数の駆動電極ＣＯＭＬの各々の、Ｘ軸方向における正側および負側の両側に接続されている。駆動電極ドライバ１４Ａおよび１４Ｂには、例えばＣＯＧ１９に含まれる駆動信号生成部（図示は省略）から、電極としての電源配線ＰＳＬ１を介して、表示用の駆動信号Ｖｃｏｍ（図１参照）としての表示用駆動信号ＶｃｏｍＤＣが供給される。また、駆動電極ドライバ１４Ａおよび１４Ｂには、電極としての電源配線ＰＳＬ２を介して、タッチ検出用の駆動信号Ｖｃｏｍ（図１参照）としての検出用駆動信号ＶｃｏｍＡＣが供給される。すなわち、電源配線ＰＳＬ１には、表示用駆動信号ＶｃｏｍＤＣが供給され、電源配線ＰＳＬ２には、検出用駆動信号ＶｃｏｍＡＣが供給される。

電源配線ＰＳＬ１は、電源配線ＰＳＬ２に対して、表示領域Ａｄ側に配置されている。すなわち、額縁領域ＦＬＡ２では、電源配線ＰＳＬ２は、電源配線ＰＳＬ１に対して、Ｘ軸方向における負側に配置され、額縁領域ＦＬＡ４では、電源配線ＰＳＬ２は、電源配線ＰＳＬ１に対して、Ｘ軸方向における正側に配置されている。このような配置により、電源配線ＰＳＬ１により供給される表示用駆動信号ＶｃｏｍＤＣが、表示領域Ａｄの端部の電位状態を安定させる。このため、特に、横電界モードの液晶を用いた液晶表示デバイスにおいて、表示が安定する。

＜タッチ検出機能付き表示デバイス＞
次に、図４および図５〜図８を参照し、タッチ検出機能付き表示デバイス１０の構成例を詳細に説明する。図５は、実施の形態１の表示装置におけるタッチ検出機能付き表示デバイスを示す断面図である。図６および図７は、実施の形態１の表示装置におけるタッチ検出機能付き表示デバイスを示す回路図である。図８は、実施の形態１の表示装置における駆動電極および検出電極の一構成例を示す斜視図である。

タッチ検出機能付き表示デバイス１０は、アレイ基板２と、対向基板３と、液晶層６と、を有する。対向基板３は、アレイ基板２の主面としての上面と、対向基板３の主面としての下面とが対向するように、アレイ基板２と対向配置されている。液晶層６は、アレイ基板２と対向基板３との間に設けられている。

アレイ基板２は、基板２１を有する。また、対向基板３は、基板３１を有する。基板３１は、一方の主面としての上面と、上面と反対側の他方の主面としての下面と、を有し、基板２１の主面としての上面と、基板３１の主面としての下面とが対向するように、基板２１と対向配置されている。また、液晶層６は、基板２１の上面と基板３１の下面との間に挟まれている。なお、前述したように、基板２１の上面を、上面２１ａと称する。

また、図６に示すように、アレイ基板２は、基板２１上に、表示領域Ａｄと、ＣＯＧ１９と、ゲートドライバ１２Ａおよび１２Ｂと、ソースドライバ１３と、を有する。図４に示すフレキシブルプリント基板Ｔは、ＣＯＧ１９への外部信号またはＣＯＧ１９を駆動する駆動電力を伝送する。

図６および図７に示すように、表示領域Ａｄでは、副画素ＳＰｉｘが、マトリクス状（行列状）に配列されている。また、図７に示すように、複数の異なる色の副画素ＳＰｉｘにより１個の画素Ｐｉｘが形成されている。

なお、本願明細書において、行とは、一方向（Ｘ軸方向）に配列される複数個の副画素ＳＰｉｘを有する画素行を意味する。また、列とは、行が配列される方向と交差、好適には直交する方向（Ｙ軸方向）に配列される複数個の副画素ＳＰｉｘを有する画素列を意味する。

図６に示すように、複数の走査信号線ＧＬは、表示領域Ａｄで、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。複数の映像信号線ＳＬは、表示領域Ａｄで、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。したがって、複数の映像信号線ＳＬの各々は、平面視において、複数の走査信号線ＧＬと交差する。このように、平面視において、互いに交差する複数の走査信号線ＧＬと複数の映像信号線ＳＬとの交点に、副画素ＳＰｉｘが配置されている。

ＣＯＧ１９には、アレイ基板２の外部から、マスタークロック、水平同期信号および垂直同期信号が入力される。ＣＯＧ１９は、ＣＯＧ１９に入力されたマスタークロック、水平同期信号および垂直同期信号に基づいて、垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫを生成して、ゲートドライバ１２Ａおよび１２Ｂに供給する。

ゲートドライバ１２Ａおよび１２Ｂは、入力された垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫに基づく走査信号を順次出力して走査信号線ＧＬに供給することによって、副画素ＳＰｉｘを行単位で順次選択する。

ソースドライバ１３には、例えばＲ（赤）、Ｇ（緑）およびＢ（青）の画像信号Ｖｓｉｇが与えられる。ソースドライバ１３は、ゲートドライバ１２Ａおよび１２Ｂによって選択された行の各副画素ＳＰｉｘに対して、１画素毎または複数画素毎に、映像信号線ＳＬを介して画素信号Ｖｐｉｘ（図１参照）を供給する。

図７に示すように、平面視において、複数の走査信号線ＧＬの各々と複数の映像信号線ＳＬの各々とが交差する交差部には、電界効果トランジスタとしての薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）素子、すなわちＴＦＴ素子Ｔｒが形成されている。したがって、表示領域Ａｄで、基板２１上には、複数のＴＦＴ素子Ｔｒが形成されており、これらの複数のＴＦＴ素子Ｔｒは、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。すなわち、複数の副画素ＳＰｉｘの各々には、ＴＦＴ素子Ｔｒが設けられている。また、複数の副画素ＳＰｉｘの各々には、ＴＦＴ素子Ｔｒに加え、液晶素子ＬＣが設けられている。

ＴＦＴ素子Ｔｒは、例えばｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）としての薄膜トランジスタからなる。ＴＦＴ素子Ｔｒのゲート電極は、走査信号線ＧＬに接続されている。ＴＦＴ素子Ｔｒのソース電極またはドレイン電極の一方は、映像信号線ＳＬに接続されている。ＴＦＴ素子Ｔｒのソース電極またはドレイン電極の他方は、液晶素子ＬＣの一端に接続されている。液晶素子ＬＣは、例えば、一端がＴＦＴ素子Ｔｒのソース電極またはドレイン電極に接続され、他端が駆動電極ＣＯＭＬに接続されている。

図５に示すように、アレイ基板２は、基板２１と、複数の駆動電極ＣＯＭＬと、絶縁膜２４と、複数の画素電極２２とを有する。複数の駆動電極ＣＯＭＬは、平面視において、表示領域Ａｄの内部で、基板２１の一方の主面としての上面２１ａに設けられている。複数の駆動電極ＣＯＭＬの各々の表面を含めて基板２１の上面２１ａ上には、絶縁膜２４が形成されている。表示領域Ａｄで、絶縁膜２４上には、複数の画素電極２２が形成されている。したがって、絶縁膜２４は、駆動電極ＣＯＭＬと画素電極２２とを、電気的に絶縁する。

図７に示すように、複数の画素電極２２は、平面視において、表示領域Ａｄの内部で、Ｘ軸方向およびＹ軸方向にマトリクス状に配列された複数の副画素ＳＰｉｘの各々の内部にそれぞれ形成されている。したがって、複数の画素電極２２は、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。

図５に示す例では、複数の駆動電極ＣＯＭＬの各々は、基板２１と画素電極２２との間に形成されている。また、図７で模式的に示すように、複数の駆動電極ＣＯＭＬの各々は、平面視において、複数の画素電極２２と重なるように設けられている。そして、複数の画素電極２２の各々と複数の駆動電極ＣＯＭＬの各々との間に電圧が印加され、複数の画素電極２２の各々と複数の駆動電極ＣＯＭＬの各々との間、すなわち複数の副画素ＳＰｉｘの各々に設けられた液晶素子ＬＣに、電界が形成されることにより、表示領域Ａｄに画像が表示される。この際に駆動電極ＣＯＭＬと画素電極２２との間には容量Ｃａｐが形成され、容量Ｃａｐは保持容量として機能する。

図７に示すように、複数の液晶素子ＬＣと、複数の画素電極２２と、複数の駆動電極ＣＯＭＬと、複数の走査信号線ＧＬと、複数の映像信号線ＳＬとにより、液晶表示デバイス２０が形成される。液晶表示デバイス２０は、複数の画素電極２２の各々と複数の駆動電極ＣＯＭＬの各々との間に印加される電圧を制御することにより、表示領域Ａｄにおける画像の表示を制御する。

なお、複数の駆動電極ＣＯＭＬの各々は、画素電極２２を挟んで基板２１と反対側に形成されていてもよい。また、図５に示す例では、駆動電極ＣＯＭＬと画素電極２２との配置が、駆動電極ＣＯＭＬと画素電極２２とが平面視で重なる、横電界モードとしてのＦＦＳ（Fringe Field Switching）モードにおける配置となっている。しかし、駆動電極ＣＯＭＬと画素電極２２との配置は、駆動電極ＣＯＭＬと画素電極２２とが平面視で重ならない、横電界モードとしてのＩＰＳ（In Plane Switching）モードにおける配置でもよい。あるいは、駆動電極ＣＯＭＬと画素電極２２との配置は、縦電界モードとしてのＴＮ（Twisted Nematic）モードまたはＶＡ（Vertical Alignment）モード等における配置でもよい。

液晶層６は、電界の状態に応じてそこを通過する光を変調するものであり、例えば、前述のＦＦＳモード、または、ＩＰＳモード等の横電界モードに対応した液晶層が用いられる。なお、図５に示す液晶層６とアレイ基板２との間、および、液晶層６と対向基板３との間には、それぞれ配向膜が設けられていてもよい。

ゲートドライバ１２Ａおよび１２Ｂは、走査信号線ＧＬを介して、副画素ＳＰｉｘのＴＦＴ素子Ｔｒのゲートに走査信号Ｖｓｃａｎ（図１参照）を供給することにより、表示領域Ａｄにマトリクス状に配置されている副画素ＳＰｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。ソースドライバ１３は、映像信号線ＳＬを介して、ゲートドライバ１２Ａおよび１２Ｂにより順次選択された１水平ラインに含まれる各副画素ＳＰｉｘに、画素信号Ｖｐｉｘ（図１参照）を供給する。そして、これらの副画素ＳＰｉｘでは、供給される画素信号に応じて、１水平ラインの表示動作が行われる。

この表示動作を行う際、駆動電極ドライバ１４としての駆動電極ドライバ１４Ａおよび１４Ｂは、駆動電極ＣＯＭＬに、表示用駆動信号ＶｃｏｍＤＣを供給して駆動する。後述する図９を用いて説明するように、たとえば複数の行に属する複数の副画素ＳＰｉｘが１個の駆動電極ＣＯＭＬを共有する。複数の駆動電極ＣＯＭＬは、表示領域Ａｄで、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。

前述したように、複数の走査信号線ＧＬは、表示領域Ａｄで、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されているため、複数の駆動電極ＣＯＭＬの各々が延在する方向は、複数の走査信号線ＧＬの各々が延在する方向と平行である。ただし、複数の駆動電極ＣＯＭＬの各々が延在する方向は限定されず、例えば、複数の駆動電極ＣＯＭＬの各々が延在する方向は、複数の映像信号線ＳＬの各々が延在する方向と平行な方向であってもよい。

本実施の形態１の表示装置１における駆動電極ＣＯＭＬは、液晶表示デバイス２０の駆動電極として動作し、かつ、タッチ検出デバイス３０の駆動電極として動作する。

図８に示すように、タッチ検出デバイス３０は、アレイ基板２に設けられた複数の駆動電極ＣＯＭＬと、対向基板３に設けられた複数の検出電極ＴＤＬとを有する。複数の検出電極ＴＤＬは、平面視において、複数の駆動電極ＣＯＭＬの各々が延在する方向と交差する方向にそれぞれ延在する。言い換えれば、複数の検出電極ＴＤＬは、平面視において複数の駆動電極ＣＯＭＬとそれぞれ交差するように、互いに間隔を空けて配列されている。そして、複数の検出電極ＴＤＬの各々は、アレイ基板２に含まれる基板２１の上面に垂直な方向において、複数の駆動電極ＣＯＭＬの各々と対向配置されている。

複数の検出電極ＴＤＬの各々は、タッチ検出部４０のタッチ検出信号増幅部４２（図１参照）にそれぞれ接続されている。複数の駆動電極ＣＯＭＬの各々と複数の検出電極ＴＤＬの各々との平面視における交差部には、静電容量が発生する。複数の駆動電極ＣＯＭＬの各々と複数の検出電極ＴＤＬの各々との間の静電容量に基づいて、入力位置が検出される。すなわち、タッチ検出部４０は、複数の駆動電極ＣＯＭＬの各々と複数の検出電極ＴＤＬの各々との間の静電容量に基づいて入力位置を検出する。

タッチ検出デバイス３０では、タッチ検出動作を行う際、駆動電極ドライバ１４（図１参照）により、スキャン方向Ｓｃａｎに沿って、例えば１個または複数個の駆動電極ＣＯＭＬが順次選択される。そして、選択された１個または複数個の駆動電極ＣＯＭＬに対して、検出用駆動信号ＶｃｏｍＡＣが供給されて入力され、検出電極ＴＤＬから、入力位置を検出するための検出信号Ｖｄｅｔが発生して出力される。このようにタッチ検出デバイス３０では、選択される１個または複数個の駆動電極ＣＯＭＬが含まれる駆動範囲ごとにタッチ検出が行われるようになっている。１個の駆動範囲に含まれる１個または複数個の駆動電極ＣＯＭＬは、前述したタッチ検出の原理における駆動電極Ｅ１に対応し、検出電極ＴＤＬは、検出電極Ｅ２に対応している。

平面視において、互いに交差した複数の駆動電極ＣＯＭＬと複数の検出電極ＴＤＬは、マトリクス状に配列された静電容量式タッチセンサを形成する。よって、タッチ検出デバイス３０のタッチ検出面全体を走査することにより、指などが接触または近接した位置を検出することが可能である。

図５に示すように、対向基板３は、基板３１と、カラーフィルタ３２と、検出電極ＴＤＬとを有する。カラーフィルタ３２は、基板３１の一方の主面としての下面に形成されている。検出電極ＴＤＬは、タッチ検出デバイス３０の検出電極であり、基板３１の他方の主面としての上面に形成されている。

カラーフィルタ３２として、例えばＲ（赤）、Ｇ（緑）およびＢ（青）の３色に着色されたカラーフィルタがＸ軸方向に配列される。これにより、図７に示すように、Ｒ、ＧおよびＢの３色の色領域３２Ｒ、３２Ｇおよび３２Ｂの各々にそれぞれ対応した複数の副画素ＳＰｉｘが形成され、１組の色領域３２Ｒ、３２Ｇおよび３２Ｂの各々にそれぞれ対応した複数の副画素ＳＰｉｘにより１個の画素Ｐｉｘが形成される。

カラーフィルタ３２の色の組み合わせとして、Ｒ、ＧおよびＢ以外の他の色を含む複数の色の組み合わせでもよい。また、カラーフィルタ３２は、設けられていなくてもよい。あるいは、１個の画素Ｐｉｘが、カラーフィルタ３２が設けられていない副画素ＳＰｉｘ、すなわち白色の副画素ＳＰｉｘを含んでもよい。また、ＣＯＡ（Color filter On Array）技術により、カラーフィルタがアレイ基板２に設けられていてもよい。

なお、アレイ基板２を挟んで対向基板３と反対側には、偏光板（図示は省略）が設けられていてもよく、対向基板３を挟んでアレイ基板２と反対側には、偏光板（図示は省略）が設けられていてもよい。

＜ゲートドライバおよび駆動電極ドライバの構成＞
次に、図４および図９〜図１１を参照し、ゲートドライバおよび駆動電極ドライバの構成について説明する。図９は、実施の形態１の表示装置におけるゲートドライバおよび駆動電極ドライバの構成を示す図である。図１０は、実施の形態１の表示装置におけるゲートドライバに含まれる転送回路を示す回路図である。図１１は、実施の形態１の表示装置における駆動電極ドライバに含まれるトランジスタの平面図である。

以下に示す例では、１個の駆動電極ＣＯＭＬとしての駆動電極ＣＯＭＬ１およびＣＯＭＬ２付近の構成について説明する。なお、図９では、ゲートドライバ１２Ａおよび駆動電極ドライバ１４Ａの構成が示されているが、Ｙ軸方向に平行な軸を中心として対称に設けられている点を除き、ゲートドライバ１２Ｂおよび駆動電極ドライバ１４Ｂ（図４参照）の構成も同様である。

図９に示すように、ゲートドライバ１２Ａは、転送回路ＶＳＲを含み、表示領域Ａｄに設けられた複数の副画素ＳＰｉｘの１水平ラインを順次選択するものである。ゲートドライバ１２Ａは、複数の副画素ＳＰｉｘに供給される走査信号が入力される回路である。

図９に示すように、ゲートドライバ１２Ａは、部分回路ＣＰ１およびＣＰ２を含む。部分回路ＣＰ２は、部分回路ＣＰ１に対してＹ軸方向における負側に、部分回路ＣＰ１と間隔を空けて配置されている。部分回路ＣＰ１は、平面視において、Ｙ軸方向に配列された回路部としての転送回路ＶＳＲ１をｎ１（ｎ１は２以上の整数）個含む。部分回路ＣＰ２は、平面視において、Ｙ軸方向に配列された回路部としての転送回路ＶＳＲ２をｎ２（ｎ２は２以上の整数）個含む。

すなわち、部分回路ＣＰ１は、額縁領域ＦＬＡ２の一部の領域であって、表示領域Ａｄとは反対側に位置する部分の領域である領域ＦＬＡ２１に設けられ、かつ、平面視において、Ｙ軸方向に延在する。また、部分回路ＣＰ２は、領域ＦＬＡ２１に設けられ、かつ、平面視において、Ｙ軸方向に延在する。

図９では、Ｙ軸方向における正側から負側に向かって、１番目の転送回路ＶＳＲ１を、転送回路ＶＳＲ１_１と表示し、ｎ１番目の転送回路ＶＳＲ１を、転送回路ＶＳＲ１_ｎ１と表示している。また、Ｙ軸方向における正側から負側に向かって、１番目の転送回路ＶＳＲ２を、転送回路ＶＳＲ２_１と表示し、ｎ２番目の転送回路ＶＳＲ２を、転送回路ＶＳＲ２_ｎ２と表示している。

駆動電極ＣＯＭＬと平面視において重なる走査信号線ＧＬからなる走査信号線群として、走査信号線群ＧＧ１およびＧＧ２が設けられている。

走査信号線群ＧＧ１は、Ｙ軸方向に配列されたｍ１（ｍ１は２以上の整数）個の走査信号線ＧＬからなる部分群ＧＰ１を、ｎ１（ｎ１は２以上の整数）個含む。すなわち、走査信号線群ＧＧ１に含まれる走査信号線ＧＬとしての走査信号線ＧＬ１の総数は、ｍ１とｎ１との積であるｍ１×ｎ１個である。なお、図９では、ｍ１が２に等しい例を示す。

走査信号線群ＧＧ２は、Ｙ軸方向に配列されたｍ２（ｍ２は２以上の整数）個の走査信号線ＧＬからなる部分群ＧＰ２を、ｎ２（ｎ２は２以上の整数）個含む。すなわち、走査信号線群ＧＧ２に含まれる走査信号線ＧＬとしての走査信号線ＧＬ２の総数は、ｍ２とｎ２との積であるｍ２×ｎ２個である。なお、図９では、ｍ２が２に等しい例を示す。

部分群ＧＰ２に含まれる走査信号線ＧＬ２の各々は、部分群ＧＰ１に含まれる走査信号線ＧＬ１のいずれに対しても、Ｙ軸方向における負側に配置されている。

図９では、Ｙ軸方向における正側から負側に向かって、１番目の部分群ＧＰ１を、部分群ＧＰ１_１と表示し、ｎ１番目の部分群ＧＰ１を、部分群ＧＰ１_ｎ１と表示している。また、Ｙ軸方向における正側から負側に向かって、１番目の部分群ＧＰ２を、部分群ＧＰ２_１と表示し、ｎ２番目の部分群ＧＰ２を、部分群ＧＰ２_ｎ２と表示している。

ｎ１個の転送回路ＶＳＲ１は、ｎ１個の部分群ＧＰ１の各々とそれぞれ接続され、ｎ２個の転送回路ＶＳＲ２は、ｎ２個の部分群ＧＰ２の各々とそれぞれ接続されている。すなわち、ｎ１個の転送回路ＶＳＲ１の各々は、ｎ１個の部分群ＧＰ１の各々に含まれるｍ１個の走査信号線ＧＬ１のそれぞれと接続され、ｎ２個の転送回路ＶＳＲ２の各々は、ｎ２個の部分群ＧＰ２の各々に含まれるｍ２個の走査信号線ＧＬ２のそれぞれと接続されている。

したがって、走査信号線群ＧＧ１に含まれるｍ１×ｎ１個の走査信号線ＧＬ１は、複数の副画素ＳＰｉｘと部分回路ＣＰ１とを電気的に接続し、走査信号線群ＧＧ２に含まれるｍ２×ｎ２個の走査信号線ＧＬ２は、複数の副画素ＳＰｉｘと部分回路ＣＰ２とを電気的に接続する。また、部分回路ＣＰ１とｍ１×ｎ１個の走査信号線ＧＬ１の各々とは、ｍ１×ｎ１個の走査信号接続配線ＧＣ１によりそれぞれ電気的に接続され、部分回路ＣＰ２とｍ２×ｎ２個の走査信号線ＧＬ２の各々とは、ｍ２×ｎ２個の走査信号接続配線ＧＣ２によりそれぞれ電気的に接続されている。駆動電極ＣＯＭＬ１は、平面視において、ｍ１×ｎ１個の走査信号線ＧＬ１に接続された複数の副画素ＳＰｉｘ、および、ｍ２×ｎ２個の走査信号線ＧＬ２に接続された複数の副画素ＳＰｉｘと重なる。

すなわち、部分回路ＣＰ１と複数の走査信号線ＧＬ１の各々とをそれぞれ接続する複数の走査信号接続配線ＧＣ１の個数は、複数の走査信号線ＧＬ１の個数と同じである。また、部分回路ＣＰ２と複数の走査信号線ＧＬ２の各々とをそれぞれ接続する複数の走査信号接続配線ＧＣ２の個数は、複数の走査信号線ＧＬ２の個数と同じである。

図１０に示す例では、１つの転送回路ＶＳＲは、例えばシフトレジスタ（Ｓ／Ｒ）ＳＲＣと、イネーブル（ＥＮＢ Ｃｕｔ）回路ＥＣ１およびＥＣ２と、バッファ回路ＢＣ１およびＢＣ２と、を含む。イネーブル回路ＥＣ１の２つの入力端子のうち、一方の入力端子には、シフトレジスタＳＲＣからの選択パルスＳＰ１が入力され、他方の入力端子には、許可信号ＥＮＢ１が入力される。イネーブル回路ＥＣ２の２つの入力端子のうち、一方の入力端子には、シフトレジスタＳＲＣからの選択パルスＳＰ２が入力され、他方の入力端子には、許可信号ＥＮＢ２が入力される。イネーブル回路ＥＣ１の出力は、バッファ回路ＢＣ１に入力され、イネーブル回路ＥＣ２の出力は、バッファ回路ＢＣ２に入力される。バッファ回路ＢＣ１の出力側には、走査信号接続配線ＧＣ１１を介して走査信号線ＧＬ１１が接続され、バッファ回路ＢＣ２の出力側には、走査信号接続配線ＧＣ１２を介して走査信号線ＧＬ１２が接続されている。

各転送回路ＶＳＲに含まれるシフトレジスタＳＲＣは、上述した垂直スタートパルスＶＳＴ（図６参照）に応答して動作を開始し、クロック線（図示は省略）により供給されるクロック信号に同期して、イネーブル回路ＥＣ１に選択パルスＳＰ１を出力し、イネーブル回路ＥＣ２に選択パルスＳＰ２を出力する。

なお、ある転送回路ＶＳＲに含まれるシフトレジスタＳＲＣは、次段の転送回路ＶＳＲに含まれるシフトレジスタＳＲＣを動作させる転送パルス（図示は省略）を生成し、次段の転送回路ＶＳＲに含まれるシフトレジスタＳＲＣに送出する。

イネーブル回路ＥＣ１の出力は、イネーブル回路ＥＣ１に入力される選択パルスＳＰ１および許可信号ＥＮＢ１のいずれもがアクティブレベルに設定された場合に、アクティブレベル（選択電位）に設定される。また、イネーブル回路ＥＣ１の出力は、イネーブル回路ＥＣ１に入力される選択パルスＳＰ１および許可信号ＥＮＢ１のいずれかが非アクティブレベルに設定された場合には、非アクティブレベル（非選択電位）に設定される。

イネーブル回路ＥＣ２の出力は、イネーブル回路ＥＣ２に入力される選択パルスＳＰ２および許可信号ＥＮＢ２のいずれもがアクティブレベルに設定された場合に、アクティブレベル（選択電位）に設定される。また、イネーブル回路ＥＣ２の出力は、イネーブル回路ＥＣ２に入力される選択パルスＳＰ２および許可信号ＥＮＢ２のいずれかが非アクティブレベルに設定された場合には、非アクティブレベル（非選択電位）に設定される。

バッファ回路ＢＣ１は、イネーブル回路ＥＣ１からの入力を受けて、走査信号接続配線ＧＣ１１を介して、走査信号線ＧＬ１１に、走査信号Ｖｓｃａｎ１を供給する。また、バッファ回路ＢＣ２は、イネーブル回路ＥＣ２からの入力を受けて、走査信号接続配線ＧＣ１２を介して、走査信号線ＧＬ１２に、走査信号Ｖｓｃａｎ２を供給する。このようにして、１つの転送回路ＶＳＲは、例えば部分群ＧＰ１に含まれるｍ１個の走査信号線ＧＬ１（図１０では２個の走査信号線ＧＬ１１およびＧＬ１２）に、順次選択的に走査信号を供給する。また、ある転送回路ＶＳＲから次段の転送回路ＶＳＲに転送パルス（図示は省略）が転送され、ｎ１個の転送回路ＶＳＲが順次動作することにより、走査信号線群ＧＧ１に含まれるｍ１×ｎ１個の走査信号線ＧＬ１に、順次選択的に走査信号を供給する。

さらに、走査信号線群ＧＧ１に含まれるｍ１×ｎ１個の走査信号線ＧＬ１に、順次選択的に走査信号を供給した後、走査信号線群ＧＧ２に含まれるｍ１×ｎ１個の走査信号線ＧＬ２に、順次選択的に走査信号を供給する。

図９に示すように、ｎ１個の部分群ＧＰ１は、Ｙ軸方向にピッチＰＧ１１で配列され、ｎ１個の転送回路ＶＳＲ１は、Ｙ軸方向にピッチＰＧ１２で配列されている。また、ｎ２個の部分群ＧＰ２は、Ｙ軸方向にピッチＰＧ２１で配列され、ｎ２個の転送回路ＶＳＲ２は、Ｙ軸方向にピッチＰＧ２２で配列されている。ピッチＰＧ１２は、ピッチＰＧ１１よりも狭く、ピッチＰＧ２２は、ピッチＰＧ２１よりも狭い。

ピッチＰＧ１１は、走査信号線ＧＬ１のピッチＰＬ１１、すなわちＹ軸方向における画素ピッチ、の整数倍（ｍ１倍）であり、ピッチＰＧ２１は、走査信号線ＧＬ２のピッチＰＬ２１、すなわちＹ軸方向における画素ピッチ、の整数倍（ｍ２倍）である。また、ｎ１個の転送回路ＶＳＲ１は、ピッチＰＧ１１よりも狭いピッチＰＧ１２で配列され、ｎ２個の転送回路ＶＳＲ２は、ピッチＰＧ２１よりも狭いピッチＰＧ２２で配列されている。

これにより、ｎ２個の転送回路ＶＳＲ２からなる部分回路ＣＰ２を、ｎ１個の転送回路ＶＳＲ１からなる部分回路ＣＰ１と間隔を空けて配置することができる。そのため、部分回路ＣＰ１と部分回路ＣＰ２との間に、部分回路ＣＰ１およびＣＰ２とは異なる回路を配置することができ、Ｘ軸方向における額縁領域ＦＬＡ２の幅寸法を狭くすることができる。

すなわち、本実施の形態１では、図９に示すように、部分回路ＣＰ２は、部分回路ＣＰ１に対してＹ軸方向における負側に、部分回路ＣＰ１と間隔を空けて配置されている。

ピッチＰＧ１２が、ピッチＰＧ１１よりもピッチＰＧ１３だけ狭く、ピッチＰＧ２２が、ピッチＰＧ２１よりもピッチＰＧ２３だけ狭いものとする。このとき、部分回路ＣＰ２を、部分回路ＣＰ１と、ＰＧ１３×ｎ１とＰＧ２３×ｎ２との和に等しい間隔ＰＧ３を空けて配置することができる。

あるいは、本実施の形態１における配置については、以下のように言い換えることができる。

ｍ１×ｎ１個の走査信号線ＧＬ１は、表示領域Ａｄに設けられ、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＬ１１で配列されている。また、ｍ２×ｎ２個の走査信号線ＧＬ２は、表示領域Ａｄに設けられ、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＬ２１で配列されている。ｍ２×ｎ２個の走査信号線ＧＬ２の各々は、平面視において、ｍ１×ｎ１個の走査信号線ＧＬ１のいずれに対しても、Ｙ軸方向における負側に配置されている。

ｍ１×ｎ１個の走査信号接続配線ＧＣ１の各々は、Ｘ軸方向における負側の端部ＥＰ１を含み、ｍ１×ｎ１個の走査信号接続配線ＧＣ１の各々にそれぞれ含まれるｍ１×ｎ１個の端部ＥＰ１は、部分回路ＣＰ１とそれぞれ接続され、かつ、平面視において、Ｙ軸方向に配列されている。また、ｍ２×ｎ２個の走査信号接続配線ＧＣ２の各々は、Ｘ軸方向における負側の端部ＥＰ２を含み、ｍ２×ｎ２個の走査信号接続配線ＧＣ２の各々にそれぞれ含まれるｍ２×ｎ２個の端部ＥＰ２は、部分回路ＣＰ２とそれぞれ接続され、かつ、平面視において、Ｙ軸方向に配列されている。

このとき、ｍ１×ｎ１個の端部ＥＰ１の配列のＹ軸方向における平均ピッチであるピッチＰＬ１２は、ピッチＰＬ１１よりも狭い。また、ｍ２×ｎ２個の端部ＥＰ２の配列のＹ軸方向における平均ピッチであるピッチＰＬ２２は、ピッチＰＬ２１よりも狭い。

ここで、ｍ１×ｎ１個の端部ＥＰ１の配列のＹ軸方向における平均ピッチとは、例えば、連続的に配置されたｍ１＋１個の端部ＥＰ１の配列の両端に配置された端部ＥＰ１の中心同士のＹ軸方向における距離を、ｍ１個で除した長さを、意味する。すなわち、ｍ１×ｎ１個の端部ＥＰ１の配列のＹ軸方向における平均ピッチとは、ｍ１×ｎ１個の端部ＥＰ１の配列における、互いに隣り合う端部ＥＰ１の中心同士のＹ軸方向における間隔の平均値である。したがって、互いに隣り合ういずれか２つの端部ＥＰ１の中心同士のＹ軸方向における間隔は、ピッチＰＬ１１よりも狭くなる。

また、ｍ２×ｎ２個の端部ＥＰ２の配列のＹ軸方向における平均ピッチとは、例えば、連続的に配置されたｍ２＋１個の端部ＥＰ２の配列の両端に配置された端部ＥＰ２の中心同士のＹ軸方向における距離を、ｍ２個で除した長さを、意味する。すなわち、ｍ２×ｎ２個の端部ＥＰ２の配列のＹ軸方向における平均ピッチとは、ｍ２×ｎ２個の端部ＥＰ２の配列における、互いに隣り合う端部ＥＰ２の中心同士のＹ軸方向における間隔の平均値である。したがって、互いに隣り合ういずれか２つの端部ＥＰ２の中心同士のＹ軸方向における間隔は、ピッチＰＬ２１よりも狭くなる。

これにより、前述したように、ｎ２個の転送回路ＶＳＲ２からなる部分回路ＣＰ２を、ｎ１個の転送回路ＶＳＲ１からなる部分回路ＣＰ１と間隔を空けて配置することができる。そのため、部分回路ＣＰ１と部分回路ＣＰ２との間に、部分回路ＣＰ１およびＣＰ２とは異なる回路を配置することができ、Ｘ軸方向における額縁領域ＦＬＡ２の幅寸法を狭くすることができる。

なお、ピッチＰＬ２１をピッチＰＬ１１と等しくし、ピッチＰＬ２２をピッチＰＬ１２と等しくすることができる。

好適には、ｍ１×ｎ１個の走査信号接続配線ＧＣ１のいずれかは、Ｘ軸方向と異なる方向に延在する延在部ＥＸ１を含み、ｍ２×ｎ２個の走査信号接続配線ＧＣ２のいずれかは、Ｘ軸方向と異なる方向に延在する延在部ＥＸ２を含む。

また、延在部ＥＸ１は、平面視において、電源配線ＰＳＬ２と重なり、延在部ＥＸ２は、平面視において、電源配線ＰＳＬ２と重なる。言い換えると、ｍ１×ｎ１個の走査信号接続配線ＧＣ１は、平面視において、延在部ＥＸ１と電源配線ＰＳＬ２とが重なる領域ＡＲ１で、Ｘ軸方向における正側ほど、互いに隣り合う走査信号接続配線ＧＣ１のＹ軸方向における間隔が広くなるように、広がる、すなわちファンアウトする。また、ｍ２×ｎ２個の走査信号接続配線ＧＣ２は、平面視において、延在部ＥＸ２と電源配線ＰＳＬ２とが重なる領域ＡＲ２で、Ｘ軸方向における正側ほど、互いに隣り合う走査信号接続配線ＧＣ２のＹ軸方向における間隔が広くなるように、ファンアウトする。

すなわち、ｍ１×ｎ１個の走査信号接続配線ＧＣ１のうち互いに隣り合う２つの走査信号接続配線ＧＣ１の各々は、延在部ＥＸ１を含み、ｍ２×ｎ２個の走査信号接続配線ＧＣ２のうち互いに隣り合う２つの走査信号接続配線ＧＣ２の各々は、延在部ＥＸ２を含む。そして、２つの走査信号接続配線ＧＣ１にそれぞれ含まれる２つの延在部ＥＸ１の各々の転送回路ＶＳＲ側の端部ＥＰ３の中心同士のＹ軸方向における間隔ＧＡ１は、当該２つのＥＸ１の各々の転送回路ＶＳＲ側と反対側の端部ＥＰ４の中心同士のＹ軸方向における間隔ＧＡ２よりも狭い。また、２つの走査信号接続配線ＧＣ２にそれぞれ含まれる２つの延在部ＥＸ２の各々の転送回路ＶＳＲ側の端部ＥＰ５の中心同士のＹ軸方向における間隔ＧＡ３は、当該２つのＥＸ２の各々の転送回路ＶＳＲ側と反対側の端部ＥＰ６の中心同士のＹ軸方向における間隔ＧＡ４よりも狭い。

検出用駆動信号ＶｃｏｍＡＣを供給するための電源配線ＰＳＬ２のＸ軸方向における幅寸法は、表示用駆動信号ＶｃｏｍＤＣを供給するための電源配線ＰＳＬ１のＸ軸方向における幅寸法以上であり、検出用駆動信号ＶｃｏｍＡＣを供給するための電源配線ＰＳＬ２のＸ軸方向における幅寸法は十分広い。そのため、延在部ＥＸ１が、平面視において電源配線ＰＳＬ２と重なる場合には、額縁領域ＦＬＡ２のＸ軸方向における幅を広げることなく、ｍ１×ｎ１個の走査信号接続配線ＧＣ１がファンアウトするように、容易に配置することができる。また、延在部ＥＸ２が、平面視において電源配線ＰＳＬ２と重なる場合には、額縁領域ＦＬＡ２のＸ軸方向における幅を広げることなく、ｍ２×ｎ２個の走査信号接続配線ＧＣ２がファンアウトするように、容易に配置することができる。

このようにピッチＰＬ１２をピッチＰＬ１１よりも短くし、ピッチＰＬ２２をピッチＰＬ２１よりも短くする場合、走査信号接続配線ＧＣのいずれかの部分を、走査信号線ＧＬが延在する方向であるＸ軸方向と異なる方向に延在するように配置する必要がある。しかし、走査信号接続配線ＧＣの配置が複雑になるため、ピッチＰＬ１２がピッチＰＬ１１よりも短く、ピッチＰＬ２２がピッチＰＬ２１よりも短くなるように配置することは容易ではなかった。

しかし、延在部ＥＸ１および延在部ＥＸ２が、平面視において、電源配線ＰＳＬ２と重なるように配置することにより、ピッチＰＬ１２がピッチＰＬ１１よりも短く、ピッチＰＬ２２がピッチＰＬ２１よりも短くなるように配置することが容易になる。

駆動電極ドライバ１４Ａは、駆動部ＤＰを有する。駆動部ＤＰは、例えばＣＯＧ１９に含まれる走査制御部（図示は省略）から供給された駆動電極選択信号に基づいて、表示用駆動信号ＶｃｏｍＤＣと検出用駆動信号ＶｃｏｍＡＣとを切り替えて駆動電極ＣＯＭＬに供給する回路である。駆動部ＤＰは、例えば駆動電極ＣＯＭＬと１対１に対応して設けられており、対応する駆動電極ＣＯＭＬに対して、表示用駆動信号ＶｃｏｍＤＣまたは検出用駆動信号ＶｃｏｍＡＣを印加するようになっている。

駆動部ＤＰは、駆動回路ＶＴと、電源配線ＰＳＬ１およびＰＳＬ２と、切り替え部ＳＷＰと、を有する。

駆動回路ＶＴは、例えば図１０を用いて説明した転送回路ＶＳＲと同様に、シフトレジスタおよびバッファ回路を有し、表示用駆動信号ＶｃｏｍＤＣと検出用駆動信号ＶｃｏｍＡＣとを切り替えて駆動電極ＣＯＭＬに供給する。駆動回路ＶＴは、交流信号Ｃｏｕｔを供給する供給部としての端子ＴＮ１と、交流信号Ｃｏｕｔとは逆位相の交流信号ＸＣｏｕｔを供給する供給部としての端子ＴＮ２と、を含む。また、駆動回路ＶＴは、部分回路ＣＰ１と部分回路ＣＰ２との間に配置される。

電源配線ＰＳＬ１は、額縁領域ＦＬＡ２の一部の領域であって、領域ＦＬＡ２１に対して表示領域Ａｄ側に位置する領域である領域ＦＬＡ２２に設けられ、平面視において、Ｙ軸方向に延在する。電源配線ＰＳＬ２は、領域ＦＬＡ２２に設けられ、平面視において、Ｙ軸方向に延在し、かつ、電源配線ＰＳＬ１に対してＸ軸方向における負側に配置されている。

切り替え部ＳＷＰは、領域ＦＬＡ２２に設けられ、平面視において、Ｙ軸方向に延在し、かつ、電源配線ＰＳＬ１と電源配線ＰＳＬ２との間に配置されている。切り替え部ＳＷＰは、電源配線ＰＳＬ１と電源配線ＰＳＬ２とを切り替えて駆動電極ＣＯＭＬに接続する。すなわち、駆動回路ＶＴは、切り替え部ＳＷＰにより電源配線ＰＳＬ１と電源配線ＰＳＬ２とを切り替えて駆動電極ＣＯＭＬに接続することにより、表示用駆動信号ＶｃｏｍＤＣと検出用駆動信号ＶｃｏｍＡＣとを切り替えて駆動電極ＣＯＭＬに供給する。

タッチ検出部４０（図４参照）は、駆動電極ＣＯＭＬに検出用駆動信号ＶｃｏｍＡＣが供給されている時に、入力位置を検出する。また、ｍ１×ｎ１個の走査信号線ＧＬ１に接続されている複数の副画素ＳＰｉｘ、および、ｍ２×ｎ２個の走査信号線ＧＬ２に接続されている複数の副画素ＳＰｉｘは、駆動電極ＣＯＭＬに表示用駆動信号ＶｃｏｍＤＣが供給されている時に、画像を表示する。

切り替え部ＳＷＰは、複数の切り替え素子ＳＷ１と、複数の切り替え素子ＳＷ２と、を含む。

複数の切り替え素子ＳＷ１は、平面視において、Ｙ軸方向に配列され、複数の切り替え素子ＳＷ２は、平面視において、Ｙ軸方向に配列されている。複数の切り替え素子ＳＷ２の各々は、複数の切り替え素子ＳＷ１のいずれに対しても、Ｙ軸方向における負側に配置されている。

図９に示すように、好適には、複数の切り替え素子ＳＷ１の各々は、ｐチャネル型の電界効果トランジスタとしてのトランジスタＴｒ１と、ｎチャネル型の電界効果トランジスタとしてのトランジスタＴｒ２と、を含む。すなわち、トランジスタＴｒ１のオン状態におけるキャリアの導電型は、ｐ型であり、トランジスタＴｒ２のオン状態におけるキャリアの導電型は、ｎ型である。トランジスタＴｒ１およびＴｒ２は、薄膜トランジスタである。

ここで、トランジスタＴｒ１およびＴｒ２を代表してトランジスタＴｒ１の構成について説明する（後述するトランジスタＴｒ３およびＴｒ４の構成についても同様）。

図１１に示すように、トランジスタＴｒ１は、例えばトップゲート型の薄膜トランジスタであり、半導体層ＳＣと、ゲート絶縁膜（図示は省略）と、ゲート電極ＧＥと、ソース領域ＳＲと、ドレイン領域ＤＲと、を有する。

半導体層ＳＣは、例えば非晶質シリコンまたは多結晶シリコン等からなる。半導体層ＳＣのうち、平面視においてゲート電極ＧＥと重なる部分は、チャネル領域ＣＨである。半導体層ＳＣのうち、ゲート電極ＧＥに対して一方の側に配置された部分は、ソース領域ＳＲである。半導体層ＳＣのうち、ゲート電極ＧＥに対して他方の側に配置された部分は、ドレイン領域ＤＲである。

チャネル領域ＣＨ上には、ゲート絶縁膜（図示は省略）を介して、ゲート電極ＧＥが設けられている。ゲート絶縁膜は、例えば窒化シリコンまたは酸化シリコン等からなる透明な絶縁膜である。ゲート電極ＧＥは、例えばアルミニウム（Ａｌ）またはモリブデン（Ｍｏ）等の金属からなる。

なお、トランジスタＴｒ１は、いわゆるボトムゲート型の薄膜トランジスタであってもよく、ゲート電極ＧＥは、チャネル領域ＣＨ下に、ゲート絶縁膜を介して、設けられていてもよい。

ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥを覆うように、例えば窒化シリコンまたは酸化シリコン等からなる透明な絶縁膜（図示は省略）が設けられている。また、当該絶縁膜を貫通して、ソース領域ＳＲ、ドレイン領域ＤＲまたはゲート電極ＧＥに達するビアＶＡが形成されている。ソース領域ＳＲは、ビアＶＡを介して電源配線ＰＳＬ１またはＰＳＬ２と電気的に接続され、ドレイン領域ＤＲは、ビアＶＡを介してドレイン電極ＤＥと電気的に接続されている。電源配線ＰＳＬ１およびＰＳＬ２ならびにドレイン電極ＤＥの各々は、例えばアルミニウム（Ａｌ）またはモリブデン（Ｍｏ）等の不透明な金属からなる。ドレイン電極ＤＲは、さらに上層のビア（図示は省略）を介して、駆動電極ＣＯＭＬと接続されている。なお、ソース領域ＳＲとドレイン領域ＤＲとを入れ替えてもよい。

ある切り替え素子ＳＷ１に含まれるトランジスタＴｒ２は、当該切り替え素子ＳＷ１に含まれるトランジスタＴｒ１と直列に接続されている。また、トランジスタＴｒ１のトランジスタＴｒ２側は、駆動電極ＣＯＭＬに接続され、トランジスタＴｒ１のトランジスタＴｒ２側と反対側は、電源配線ＰＳＬ１に接続され、トランジスタＴｒ２のトランジスタＴｒ１側と反対側は、電源配線ＰＳＬ２に接続されている。すなわち、複数の切り替え素子ＳＷ１は、互いに直列に接続されたｐチャネル型のトランジスタＴｒ１とｎチャネル型のトランジスタＴｒ２からなるＣＭＯＳ（Complementary Metal Oxide Semiconductor）である。

また、図９に示すように、好適には、複数の切り替え素子ＳＷ２の各々は、ｎチャネル型の電界効果トランジスタとしてのトランジスタＴｒ３と、ｐチャネル型の電界効果トランジスタとしてのトランジスタＴｒ４と、を含む。すなわち、トランジスタＴｒ３のオン状態におけるキャリアの導電型は、ｎ型であり、トランジスタＴｒ４のオン状態におけるキャリアの導電型は、ｐ型である。トランジスタＴｒ３およびＴｒ４は、薄膜トランジスタである。

ある切り替え素子ＳＷ２に含まれるトランジスタＴｒ４は、当該切り替え素子ＳＷ２に含まれるトランジスタＴｒ３と直列に接続されている。また、トランジスタＴｒ３のトランジスタＴｒ４側は、駆動電極ＣＯＭＬに接続され、トランジスタＴｒ３のトランジスタＴｒ４側と反対側は、電源配線ＰＳＬ１に接続され、トランジスタＴｒ４のトランジスタＴｒ３側と反対側は、電源配線ＰＳＬ２に接続されている。すなわち、複数の切り替え素子ＳＷ２は、互いに直列に接続されたｎチャネル型のトランジスタＴｒ３とｐチャネル型のトランジスタＴｒ４からなるＣＭＯＳである。

このように、切り替え素子ＳＷ１がＣＭＯＳからなる場合、後述する図１５を用いて説明するように、切り替え素子ＳＷ１と駆動回路の端子ＴＮ１およびＴＮ２とを接続する接続配線ＷＲ１およびＷＲ２が、切り替え素子ＳＷ１ごとに電源配線ＰＳＬ２と交差する必要がない。そのため、接続配線ＷＲ１およびＷＲ２と電源配線ＰＳＬ２との間の寄生容量を低減することができる。

また、切り替え素子ＳＷ２がＣＭＯＳからなる場合、後述する図１５を用いて説明するように、切り替え素子ＳＷ２と駆動回路の端子ＴＮ１およびＴＮ２とを接続する接続配線ＷＲ１およびＷＲ２が、切り替え素子ＳＷ２ごとに電源配線ＰＳＬ２と交差する必要がない。そのため、接続配線ＷＲ１およびＷＲ２と電源配線ＰＳＬ２との間の寄生容量を低減することができる。

複数の切り替え素子ＳＷ１の各々に含まれるトランジスタＴｒ１のゲート電極、および、複数の切り替え素子ＳＷ１の各々に含まれるトランジスタＴｒ２のゲート電極は、端子ＴＮ１に接続されている。そして、複数の切り替え素子ＳＷ２の各々に含まれるトランジスタＴｒ３のゲート電極、および、複数の切り替え素子ＳＷ２の各々に含まれるトランジスタＴｒ４のゲート電極は、端子ＴＮ２に接続されている。

そのため、あるトランジスタＴｒ１のゲート電極ＧＥと端子ＴＮ１とを接続する接続配線は、当該トランジスタＴｒ１に対して端子ＴＮ１側に配置された複数のトランジスタＴｒ１の各々に含まれ、互いに直列に接続された複数のゲート電極ＧＥからなる。また、あるトランジスタＴｒ２のゲート電極ＧＥと端子ＴＮ１とを接続する接続配線は、当該トランジスタＴｒ２に対して端子ＴＮ１側に配置された複数のトランジスタＴｒ２の各々に含まれ、互いに直列に接続された複数のゲート電極ＧＥからなる。

また、あるトランジスタＴｒ３のゲート電極ＧＥと端子ＴＮ２とを接続する接続配線は、当該トランジスタＴｒ３に対して端子ＴＮ２側に配置された複数のトランジスタＴｒ３の各々に含まれ、互いに直列に接続された複数のゲート電極ＧＥからなる。また、あるトランジスタＴｒ４のゲート電極ＧＥと端子ＴＮ２とを接続する接続配線は、当該トランジスタＴｒ４に対して端子ＴＮ２側に配置された複数のトランジスタＴｒ４の各々に含まれ、互いに直列に接続された複数のゲート電極ＧＥからなる。

また、好適には、１個の転送回路ＶＳＲ１と接続される走査信号線ＧＬ１の個数と、１個の転送回路ＶＳＲ２と接続される走査信号線ＧＬ２の個数とが等しく、部分回路ＣＰ１に含まれる転送回路ＶＳＲ１の個数と、部分回路ＣＰ２に含まれる転送回路ＶＳＲ２の個数とが、等しい。言い換えれば、部分回路ＣＰ１に含まれるｎ１個の転送回路ＶＳＲ１と、部分回路ＣＰ２に含まれるｎ２個すなわちｎ１個の転送回路ＶＳＲ２からなる２×ｎ１個の転送回路ＶＳＲの配列の中央部に、駆動回路ＶＴが挿入配置される。言い換えれば、転送回路ＶＳＲの配列の途中に、タッチ検出用の回路である駆動回路ＶＴが挿入配置される。

これにより、領域ＦＬＡ２１と領域ＦＬＡ２２との間の領域に、電源配線ＰＳＬ２に沿って延在する接続配線が設けられる必要がなくなり、接続配線の長さを短くすることができる。

あるいは、部分回路ＣＰ１に含まれる転送回路ＶＳＲ１の個数と、部分回路ＣＰ２に含まれる転送回路ＶＳＲ２の個数とは、等しくなくてもよいが、例えば個数差が１個程度以下であることが好ましい。

あるいは、２×ｎ１個の転送回路ＶＳＲの配列の途中の複数の位置に、複数の駆動回路ＶＴが挿入配置されてもよい。このとき、複数の駆動回路ＶＴは、Ｙ軸方向に互いに間隔を空けて配列されていてもよいが、複数の駆動回路ＶＴが、Ｙ軸方向に一定のピッチで等間隔に配列されていることが好ましい。

なお、部分回路ＣＰ１に含まれるｎ１個の転送回路ＶＳＲ１と、部分回路ＣＰ２に含まれるｎ１個の転送回路ＶＳＲ２からなる２×ｎ１個の転送回路ＶＳＲの配列の一方の端部に、駆動回路ＶＴが配置されてもよい。

＜額縁領域の横方向の幅寸法＞
次に、額縁領域ＦＬＡ２の横方向（Ｘ軸方向）の幅寸法について、図１２〜図１５を参照し、比較例と対比しながら説明する。図１２は、比較例の表示装置におけるゲートドライバおよび駆動電極ドライバの構成を示す図である。図１３および図１４は、比較例の表示装置における駆動電極ドライバに含まれる切り替え部の一部を示す回路図である。図１５は、比較例におけるトランジスタの平面図である。

比較例でも、実施の形態１と同様に、ゲートドライバ１２Ａは、部分回路ＣＰ１およびＣＰ２を含む。また、部分回路ＣＰ２は、部分回路ＣＰ１に対してＹ軸方向における負側に配置されている。部分回路ＣＰ１は、平面視において、Ｙ軸方向に配列された回路部としての転送回路ＶＳＲ１をｎ１（ｎ１は２以上の整数）個含む。部分回路ＣＰ２は、平面視において、Ｙ軸方向に配列された回路部としての転送回路ＶＳＲ２をｎ２（ｎ２は２以上の整数）個含む。

比較例では、図１２に示すように、ｎ１個の部分群ＧＰ１は、Ｙ軸方向にピッチＰＧ１１で配列され、ｎ１個の転送回路ＶＳＲ１は、Ｙ軸方向にピッチＰＧ１２で配列されている。また、ｎ２個の部分群ＧＰ２は、Ｙ軸方向にピッチＰＧ２１で配列され、ｎ２個の転送回路ＶＳＲ２は、Ｙ軸方向にピッチＰＧ２２で配列されている。

ｍ１×ｎ１個の走査信号接続配線ＧＣ１の各々は、Ｘ軸方向における負側の端部ＥＰ１を含み、ｍ１×ｎ１個の走査信号接続配線ＧＣ１の各々にそれぞれ含まれるｍ１×ｎ１個の端部ＥＰ１は、部分回路ＣＰ１とそれぞれ接続され、かつ、平面視において、Ｙ軸方向に配列されている。また、ｍ２×ｎ２個の走査信号接続配線ＧＣ２の各々は、Ｘ軸方向における負側の端部ＥＰ２を含み、ｍ２×ｎ２個の走査信号接続配線ＧＣ２の各々にそれぞれ含まれるｍ２×ｎ２個の端部ＥＰ２は、部分回路ＣＰ２とそれぞれ接続され、かつ、平面視において、Ｙ軸方向に配列されている。

しかし、比較例では、実施の形態１とは異なり、部分回路ＣＰ２は、部分回路ＣＰ１と間隔を空けて配置されていない。すなわち、ピッチＰＧ１２は、ピッチＰＧ１１と等しく、ピッチＰＧ２２は、ピッチＰＧ２１と等しい。言い換えれば、ｍ１×ｎ１個の端部ＥＰ１の配列のＹ軸方向における平均ピッチであるピッチＰＬ１２は、ｍ１×ｎ１個の走査信号線ＧＬ１の配列のＹ軸方向におけるピッチＰＬ１１と等しい。また、ｍ２×ｎ２個の端部ＥＰ２の配列のＹ軸方向における平均ピッチであるピッチＰＬ２２は、ｍ２×ｎ２個の走査信号線ＧＬ２の配列のＹ軸方向におけるピッチＰＬ２１と等しい。

なお、比較例では、図１３に示すように、複数の切り替え素子ＳＷ１の各々は、例えば互いに並列に接続されたｐチャネル型のトランジスタＴｒ１１１およびｎチャネル型のトランジスタＴｒ１１２からなるトランジスタ群Ｔｒｇ１を含む。また、比較例では、図１４に示すように、複数の切り替え素子ＳＷ１の各々は、例えば互いに並列に接続されたｐチャネル型のトランジスタＴｒ１２１およびｎチャネル型のトランジスタＴｒ１２２からなるトランジスタ群Ｔｒｇ２を含む。すなわち、複数の切り替え素子ＳＷ１の各々は、４個の電界効果トランジスタからなる。

トランジスタＴｒ１１１のゲート電極およびトランジスタＴｒ１２２のゲート電極の各々は、交流信号Ｃｏｕｔを供給する供給部としての端子ＴＮ１に接続されている。また、トランジスタＴｒ１１２のゲート電極およびトランジスタＴｒ１２１のゲート電極の各々は、交流信号ＸＣｏｕｔを供給する供給部としての端子ＴＮ２に接続されている。

比較例では、駆動回路ＶＴは、額縁領域ＦＬＡ２の一部の領域であって、領域ＦＬＡ２１と領域ＦＬＡ２２との間の領域である領域ＦＬＡ２３に設けられる。したがって、Ｘ軸方向における額縁領域ＦＬＡ２の幅寸法は、領域ＦＬＡ２３の分だけ広くなるので、額縁領域ＦＬＡ２の面積を縮小することができない。

また、駆動回路ＶＴが設けられる領域の面積は、部分回路ＣＰ１およびＣＰ２が設けられる領域の面積に比べて小さい。そのため、比較例のように、Ｘ軸方向において部分回路ＣＰ１およびＣＰ２とは異なる位置に駆動回路ＶＴが設けられる場合には、Ｙ軸方向で互いに隣り合う２個の駆動回路ＶＴは、Ｙ軸方向に間隔を空けて配置されることになる。したがって、当該２個の駆動回路ＶＴの間には、波線で囲まれた領域ＡＲ３のように、当該２個の駆動回路ＶＴと同層には回路が形成されない空き領域が設けられるので、額縁領域ＦＬＡ２を有効に活用することができない。

また、比較例では、額縁領域ＦＬＡ２の一部の領域であって、領域ＦＬＡ２１と領域ＦＬＡ２２との間の領域である領域ＦＬＡ２３に、端子ＴＮ１と電気的に接続され、電源配線ＰＳＬ２に沿って延在する接続配線ＷＲＣｏｕｔが設けられている。また、領域ＦＬＡ２３に、端子ＴＮ２と電気的に接続され、電源配線ＰＳＬ２に沿って延在する接続配線ＷＲＸＣｏｕｔが設けられている。そのため、Ｘ軸方向における額縁領域ＦＬＡ２の幅寸法は、接続配線ＷＲＣｏｕｔおよびＷＲＸＣｏｕｔが設けられる領域ＡＲ４の分だけさらに広くなるので、額縁領域ＦＬＡ２の面積を縮小することができない。

なお、図１２および図１５に示すように、接続配線ＷＲＣｏｕｔと切り替え素子ＳＷ１とを接続する接続配線ＷＲ１は、電源配線ＰＳＬ２と交差する。また、接続配線ＷＲＸＣｏｕｔと切り替え素子ＳＷ１とを接続する接続配線ＷＲ２は、電源配線ＰＳＬ２と交差する。

すなわち、比較例では、ゲートドライバ１２Ａに含まれる転送回路ＶＳＲとは異なる回路である駆動回路ＶＴが、表示領域Ａｄに対して、走査信号線ＧＬが延在する方向であるＸ軸方向における一方の側に配置された領域としての額縁領域ＦＬＡ２に設けられる。また、駆動回路ＶＴは、Ｘ軸方向において、当該転送回路ＶＳＲとは異なる位置に設けられる。

しかし、駆動回路ＶＴにおける配線および素子の面積率は、転送回路ＶＳＲにおける配線および素子の面積率よりも小さい。すなわち、互いに隣り合う２つの駆動回路ＶＴの間の距離は、互いに隣り合う２つの転送回路の間の距離よりも広い。これは、数１０個の転送回路ＶＳＲごとに、１個の駆動回路ＶＴが設けられればよいことによる。

そのため、互いに隣り合う２つの駆動回路ＶＴの間には、空き領域としての領域ＡＲ３が設けられ、額縁領域ＦＬＡ２を有効に活用することができず、額縁領域ＦＬＡ２の面積を縮小することができない。

一方、本実施の形態１では、ｍ１×ｎ１個の端部ＥＰ１の配列における、互いに隣り合う端部ＥＰ１の中心同士のＹ軸方向における間隔の平均値であるピッチＰＬ１２は、走査信号線ＧＬ１のピッチＰＬ１１よりも狭い。また、ｍ２×ｎ２個の端部ＥＰ２の配列における、互いに隣り合う端部ＥＰ２の中心同士のＹ軸方向における間隔の平均値であるピッチＰＬ２２は、走査信号線ＧＬ２のピッチＰＬ２１よりも狭い。

これにより、前述したように、ｎ２個の転送回路ＶＳＲ２からなる部分回路ＣＰ２を、ｎ１個の転送回路ＶＳＲ１からなる部分回路ＣＰ１と間隔を空けて配置することができる。そのため、部分回路ＣＰ１と部分回路ＣＰ２との間に、部分回路ＣＰ１およびＣＰ２とは異なる回路を配置することができ、額縁領域ＦＬＡ２の面積を縮小することができる。

すなわち、本実施の形態１では、ゲートドライバ１２Ａに含まれる転送回路ＶＳＲとは異なる回路である駆動回路ＶＴが、表示領域Ａｄに対して、走査信号線ＧＬが延在する方向であるＸ軸方向における一方の側に配置された領域としての額縁領域ＦＬＡ２に設けられる。また、駆動回路ＶＴは、Ｘ軸方向において、当該転送回路ＶＳＲとは同一の位置に設けられる。言い換えれば、駆動回路ＶＴは、部分回路ＣＰ１と部分回路ＣＰ２との間に配置される。

これにより、互いに隣り合う２つの駆動回路ＶＴの間に、空き領域が設けられず、額縁領域ＦＬＡ２を有効に活用することができ、額縁領域ＦＬＡ２の面積を縮小することができる。

比較例において、駆動回路ＶＴおよび接続配線ＷＲＣｏｕｔおよびＷＲＸＣｏｕｔが設けられている領域のＸ軸方向における幅寸法は、例えば０．１ｍｍ程度である。また、比較例において、Ｘ軸方向における額縁領域ＦＬＡ２の幅寸法は、例えば０．５〜１．０ｍｍ程度である。一方、本実施の形態１では、駆動回路ＶＴおよび接続配線ＷＲＣｏｕｔおよびＷＲＸＣｏｕｔが設けられている領域のＸ軸方向における幅寸法の分だけ、Ｘ軸方向における額縁領域ＦＬＡ２の幅寸法を狭くすることができ、その幅寸法の狭小化の効果は顕著である。

また、本実施の形態１では、Ｘ軸方向において部分回路ＣＰ１およびＣＰ２と異なる位置には駆動回路ＶＴが設けられない。そのため、Ｙ軸方向で互いに隣り合う２個の駆動回路ＶＴの間に、空き領域は設けられないので、額縁領域ＦＬＡ２を有効に活用することができる。

また、本実施の形態１では、領域ＦＬＡ２１と領域ＦＬＡ２２との間の領域に、電源配線ＰＳＬ２に沿って延在する接続配線ＷＲＣｏｕｔおよびＷＲＸＣｏｕｔ（図１２参照）が設けられていないので、さらに額縁領域ＦＬＡ２の面積を縮小することができる。

＜表示装置の変形例＞
図１６は、実施の形態１の変形例の表示装置におけるゲートドライバおよび駆動電極ドライバの構成を示す図である。

切り替え素子ＳＷ１およびＳＷ２の各々は、図９を用いて説明したように、ＣＭＯＳからなるもの、すなわち２個の電界効果トランジスタからなるものには限定されない。したがって、切り替え素子ＳＷ１およびＳＷ２の各々として、図１３および図１４を用いて説明したように、例えば４個の電界効果トランジスタからなるものであってもよい。

すなわち、本変形例では、図１６に示すように、複数の切り替え素子ＳＷ１の各々は、例えば互いに並列に接続されたｐチャネル型のトランジスタＴｒ１１１（図１３参照）およびｎチャネル型のトランジスタＴｒ１１２（図１３参照）からなるトランジスタ群Ｔｒｇ１を含む。また、複数の切り替え素子ＳＷ１の各々は、例えば互いに並列に接続されたｐチャネル型のトランジスタＴｒ１２１（図１４参照）およびｎチャネル型のトランジスタＴｒ１２２（図１４参照）からなるトランジスタ群Ｔｒｇ２を含む。

トランジスタＴｒ１１１のゲート電極およびトランジスタＴｒ１２２のゲート電極の各々は、交流信号Ｃｏｕｔを供給する供給部としての端子ＴＮ１に接続されている。また、トランジスタＴｒ１１２のゲート電極およびトランジスタＴｒ１２１のゲート電極の各々は、交流信号ＸＣｏｕｔを供給する供給部としての端子ＴＮ２に接続されている。

本変形例では、額縁領域ＦＬＡ２の一部の領域であって、領域ＦＬＡ２１と領域ＦＬＡ２２との間の領域である領域ＦＬＡ２３に、端子ＴＮ１と電気的に接続され、電源配線ＰＳＬ２に沿って延在する接続配線ＷＲＣｏｕｔが設けられている。また、領域ＦＬＡ２３に、端子ＴＮ２と電気的に接続され、電源配線ＰＳＬ２に沿って延在する接続配線ＷＲＸＣｏｕｔが設けられている。そのため、本変形例では、実施の形態１に比べ、Ｘ軸方向における額縁領域ＦＬＡ２の幅寸法は、接続配線ＷＲＣｏｕｔおよびＷＲＸＣｏｕｔが設けられる領域ＡＲ４の分だけ広くなる。

しかし、本変形例でも、実施の形態１と同様に、ｍ１×ｎ１個の端部ＥＰ１の配列における、互いに隣り合う端部ＥＰ１の中心同士のＹ軸方向における間隔の平均値であるピッチＰＬ１２は、走査信号線ＧＬ１のピッチＰＬ１１よりも狭い。また、ｍ２×ｎ２個の端部ＥＰ２の配列における、互いに隣り合う端部ＥＰ２の中心同士のＹ軸方向における間隔の平均値であるピッチＰＬ２２は、走査信号線ＧＬ２のピッチＰＬ２１よりも狭い。

これにより、ｎ２個の転送回路ＶＳＲ２からなる部分回路ＣＰ２を、ｎ１個の転送回路ＶＳＲ１からなる部分回路ＣＰ１と間隔を空けて配置することができる。そのため、部分回路ＣＰ１と部分回路ＣＰ２との間に、部分回路ＣＰ１およびＣＰ２とは異なる回路を配置することができ、額縁領域ＦＬＡ２の面積を縮小することができる。

（実施の形態２）
実施の形態１では、転送回路ＶＳＲの配列の途中に、タッチ検出用の回路が挿入配置されていた。それに対して、実施の形態２では、転送回路ＶＳＲの配列の途中に、表示用の回路が挿入配置されている。

本実施の形態２でも、表示装置の構成および等価回路については、実施の形態１と同様にすることができ、その説明を省略する。

ただし、本実施の形態２の表示装置は、入力装置としてのタッチパネルを備えていなくてもよい。したがって、以下では、一例として、タッチ検出機能を有しておらず、駆動電極ＣＯＭＬが、複数個ではなく１個設けられている表示装置におけるゲートドライバの構成について、説明する。

＜ゲートドライバの構成＞
次に、図１７を参照し、ゲートドライバの構成について説明する。図１７は、実施の形態２の表示装置におけるゲートドライバの構成を示す図である。なお、図１７では、ゲートドライバ１２Ａの構成が示されているが、Ｙ軸方向に平行な軸を中心として対称に設けられている点を除き、ゲートドライバ１２Ｂ（図４参照）の構成も同様である。

以下では、主として、ゲートドライバのうち、実施の形態１と異なる点を説明する。なお、本実施の形態２では、実施の形態１と異なり、電源配線ＰＳＬ１は設けられているものの、駆動回路ＶＴ、電源配線ＰＳＬ２および切り替え部ＳＷＰ（図９参照）が設けられていない。

図１７に示す例では、延在部ＥＸ１は、平面視において、電源配線ＰＳＬ１と重なり、延在部ＥＸ２は、平面視において、電源配線ＰＳＬ１と重なる。言い換えると、ｍ１×ｎ１個の走査信号接続配線ＧＣ１は、電源配線ＰＳＬ１が設けられた領域で、Ｘ軸方向における正側ほど、互いに隣り合う走査信号接続配線ＧＣ１のＹ軸方向における間隔が広くなるように、ファンアウトする。また、ｍ２×ｎ２個の走査信号接続配線ＧＣ２は、電源配線ＰＳＬ１が設けられた領域で、Ｘ軸方向における正側ほど、互いに隣り合う走査信号接続配線ＧＣ２のＹ軸方向における間隔が広くなるように、ファンアウトする。

また、図１７に示す例では、ゲートドライバ１２Ａは、部分回路ＣＰ１およびＣＰ２に加えて、バッファ回路ＢＣ３および保護回路ＰＣを含む。バッファ回路ＢＣ３および保護回路ＰＣは、実施の形態１における駆動回路ＶＴに代えて、部分回路ＣＰ１と部分回路ＣＰ２との間に配置され、部分回路ＣＰ１およびＣＰ２のいずれとも電気的に接続されている。

バッファ回路ＢＣ３は、部分回路ＣＰ１に供給されるクロック信号などの信号が入力され、入力された信号をバッファリングして部分回路ＣＰ１に供給する。あるいは、部分回路ＣＰ２に供給される信号が入力され、入力された信号をバッファリングして部分回路ＣＰ２に供給するものであってもよい。

また、保護回路ＰＣは、部分回路ＣＰ１またはＣＰ２を、静電気から保護するものであってもよい。すなわち、保護回路ＰＣは、静電気による静電放電（Electrostatic discharge：ＥＳＤ）から部分回路ＣＰ１またはＣＰ２を保護するものであってもよい。

保護回路は、例えば抵抗素子ＲＳ１、ダイオードＤＩ１およびＤＩ２を含む。抵抗素子ＲＳ１は、部分回路ＣＰ１と部分回路ＣＰ２とを接続する接続配線ＷＲ３の途中に設けられている。ダイオードＤＩ１は、電源電位ＶＤＤと接続配線ＷＲ３との間に、通常時は逆バイアスが印加されるように接続され、ダイオードＤＩ２は、接続配線ＷＲ３と接地電位ＶＳＳとの間に、通常時は逆バイアスが印加されるように、接続されている。

なお、図１７に示す例では、バッファ回路ＢＣ３と保護回路ＰＣとは、部分回路ＣＰ１と部分回路ＣＰ２との間に互いに直列に接続されているが、バッファ回路ＢＣ３および保護回路ＰＣのうちいずれか一方のみが、部分回路ＣＰ１と部分回路ＣＰ２との間に接続されていてもよい。

例えば部分回路ＣＰ１には、部分回路ＣＰ１の複数の転送回路ＶＳＲに含まれるシフトレジスタＳＲＣ（図１０参照）に供給されるクロック信号またはリセット信号などの信号が供給される。

表示装置の大型化に伴って、部分回路ＣＰ１およびＣＰ２を含めたゲートドライバ１２Ａにおける、配線の抵抗すなわち配線の負荷が増加する。この増加に伴って、額縁領域ＦＬＡ１（図４参照）から遠い位置に配置された転送回路ＶＳＲでは、当該転送回路ＶＳＲよりも額縁領域ＦＬＡ１に近い位置に配置された転送回路ＶＳＲに比べ、当該転送回路ＶＳＲに供給されるクロック信号またはリセット信号などの信号の波形が劣化し、供給される信号に不良が発生する。

したがって、バッファ回路ＢＣ３が設けられることにより、額縁領域ＦＬＡ１から遠い位置に配置された転送回路ＶＳＲに供給される信号に不良が発生することを、防止または抑制することができる。

また、表示装置の大型化に伴って、部分回路ＣＰ１およびＣＰ２を含めたゲートドライバ１２Ａにおける配線の長さが増加する。この増加に伴って、部分回路ＣＰ１およびＣＰ２を含めたゲートドライバ１２Ａに設けられた素子が静電気により破壊されやすくなり、例えば表示装置の製造歩留りが低下する。

したがって、保護回路ＰＣが設けられることにより、部分回路ＣＰ１およびＣＰ２を含めたゲートドライバ１２Ａに設けられた素子が静電気により破壊されにくくなり、例えば表示装置の製造歩留りが向上する。

好適には、部分回路ＣＰ１に含まれる１個の転送回路ＶＳＲ１と接続される走査信号線ＧＬ１の個数と、部分回路ＣＰ２に含まれる１個の転送回路ＶＳＲ２と接続される走査信号線ＧＬ２の個数とが等しく、部分回路ＣＰ１に含まれる転送回路ＶＳＲ１の個数と、部分回路ＣＰ２に含まれる転送回路ＶＳＲ２の個数とが、等しい。すなわち、部分回路ＣＰ１に含まれるｎ１個の転送回路ＶＳＲ１と、部分回路ＣＰ２に含まれるｎ２個すなわちｎ１個の転送回路ＶＳＲ２からなる２×ｎ１個の転送回路ＶＳＲの配列の中央部に、バッファ回路ＢＣ３または保護回路ＰＣが挿入配置される。言い換えれば、転送回路ＶＳＲの配列の途中に、表示用の回路である駆動回路ＶＴが挿入配置される。

これにより、Ｘ軸方向に対して傾斜した方向に延在する延在部ＥＸ１の延在方向がＸ軸方向となす角度の最大値を小さくすることができ、走査信号接続配線ＧＣ１を容易に配置することができる。また、Ｘ軸方向に対して傾斜した方向に延在する延在部ＥＸ２の延在方向がＸ軸方向となす角度の最大値を小さくすることができ、走査信号接続配線ＧＣ２を容易に配置することができる。

＜額縁領域の横方向の幅寸法＞
本実施の形態２でも、実施の形態１と同様に、ｍ１×ｎ１個の端部ＥＰ１の配列における、互いに隣り合う端部ＥＰ１の中心同士のＹ軸方向における間隔の平均値であるピッチＰＬ１２は、走査信号線ＧＬ１のピッチＰＬ１１よりも狭い。また、ｍ２×ｎ２個の端部ＥＰ２の配列における、互いに隣り合う端部ＥＰ２の中心同士のＹ軸方向における間隔の平均値であるピッチＰＬ２２は、走査信号線ＧＬ２のピッチＰＬ２１よりも狭い。

これにより、ｎ２個の転送回路ＶＳＲ２からなる部分回路ＣＰ２を、ｎ１個の転送回路ＶＳＲ１からなる部分回路ＣＰ１と間隔を空けて配置することができる。そのため、部分回路ＣＰ１と部分回路ＣＰ２との間に、部分回路ＣＰ１およびＣＰ２とは異なる回路を配置することができ、額縁領域ＦＬＡ２の面積を縮小することができる。

一方、本実施の形態２では、転送回路ＶＳＲの配列の途中に、タッチ検出用の回路に代え、表示用の回路が挿入配置されている。このような表示用の回路が挿入配置される場合でも、タッチ検出用の回路が挿入配置される場合と同様に、部分回路ＣＰ１と部分回路ＣＰ２との間に、部分回路ＣＰ１およびＣＰ２とは異なる回路を配置することができ、額縁領域ＦＬＡ２の面積を縮小することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

また、前記実施の形態においては、開示例として液晶表示装置の場合を例示したが、その他の適用例として、有機ＥＬ表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることはいうまでもない。

本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。

例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

本発明は、表示装置に適用して有効である。

１ 表示装置
２ アレイ基板
３ 対向基板
６ 液晶層
１０ タッチ検出機能付き表示デバイス
１１ 制御部
１２、１２Ａ、１２Ｂ ゲートドライバ
１３ ソースドライバ
１４、１４Ａ、１４Ｂ 駆動電極ドライバ
１９ ＣＯＧ
２０ 液晶表示デバイス（表示デバイス）
２１、３１ 基板
２１ａ 上面
２２ 画素電極
２４ 絶縁膜
３０ タッチ検出デバイス
３２ カラーフィルタ
３２Ｂ、３２Ｇ、３２Ｒ 色領域
４０ タッチ検出部
４２ タッチ検出信号増幅部
４３ Ａ／Ｄ変換部
４４ 信号処理部
４５ 座標抽出部
４６ 検出タイミング制御部
Ａｄ 表示領域
ＡＲ１〜ＡＲ４ 領域
ＢＣ１〜ＢＣ３ バッファ回路
Ｃ１ 容量素子
Ｃ２ 静電容量
Ｃａｐ 容量
ＣＨ チャネル領域
ＣＯＭＬ、ＣＯＭＬ１、ＣＯＭＬ２ 駆動電極
Ｃｏｕｔ 交流信号
ＣＰ１、ＣＰ２ 部分回路
Ｄ 誘電体
ＤＥ ドレイン電極
ＤＥＴ 電圧検出器
ＤＩ１、ＤＩ２ ダイオード
ＤＰ 駆動部
ＤＲ ドレイン領域
Ｅ１ 駆動電極
Ｅ２ 検出電極
ＥＣ１、ＥＣ２ イネーブル回路
ＥＮＢ１、ＥＮＢ２ 許可信号
ＥＰ１〜ＥＰ６ 端部
ＥＸ１、ＥＸ２ 延在部
ＦＬＡ、ＦＬＡ１〜ＦＬＡ４ 額縁領域
ＦＬＡ２１〜ＦＬＡ２３ 領域
ＧＡ１〜ＧＡ４ 間隔
ＧＣ、ＧＣ１、ＧＣ１１、ＧＣ１２、ＧＣ２ 走査信号接続配線
ＧＥ ゲート電極
ＧＧ１、ＧＧ２ 走査信号線群
ＧＬ、ＧＬ１、ＧＬ１１、ＧＬ１２、ＧＬ２ 走査信号線
ＧＰ１、ＧＰ２ 部分群
ＬＣ 液晶素子
ＰＣ 保護回路
ＰＧ１１、ＰＧ１２、ＰＧ１３、ＰＧ２１、ＰＧ２２、ＰＧ２３ ピッチ
ＰＧ３ 間隔
Ｐｉｘ 画素
ＰＬ１１、ＰＬ１２、ＰＬ２１、ＰＬ２２ ピッチ
ＰＳＬ１、ＰＳＬ２ 電源配線
ＲＳ１ 抵抗素子
Ｓ 交流信号源
ＳＣ 半導体層
ＳＥ ソース電極
Ｓｃａｎ スキャン方向
Ｓｇ 交流矩形波
ＳＬ 映像信号線
ＳＰ１、ＳＰ２ 選択パルス
ＳＰｉｘ 副画素
ＳＲ ソース領域
ＳＲＣ シフトレジスタ
ＳＷ１、ＳＷ２ 切り替え素子
ＳＷＰ 切り替え部
Ｔ フレキシブルプリント基板
ＴＤＬ 検出電極
ＴＮ１、ＴＮ２ 端子
Ｔｒ ＴＦＴ素子
Ｔｒ１、Ｔｒ１１１、Ｔｒ１１２、Ｔｒ１２１、Ｔｒ１２２ トランジスタ
Ｔｒ２、Ｔｒ３、Ｔｒ４ トランジスタ
Ｔｒｇ１、Ｔｒｇ２ トランジスタ群
ＶＡ ビア
Ｖｃｏｍ 駆動信号
ＶＤＤ 電源電位
Ｖｄｅｔ 検出信号
Ｖｄｉｓｐ 映像信号
Ｖｏｕｔ 信号出力
Ｖｐｉｘ 画素信号
Ｖｓｃａｎ、Ｖｓｃａｎ１、Ｖｓｃａｎ２ 走査信号
Ｖｓｉｇ 画像信号
ＶＳＲ、ＶＳＲ１、ＶＳＲ２ 転送回路
ＶＳＳ 接地電位
ＶＳＴ 垂直スタートパルス
ＶＴ 駆動回路
ＷＲ１〜ＷＲ３ 接続配線
ＸＣｏｕｔ 交流信号

Claims (14)

1. 基板と、
   前記基板の主面側に設けられた複数の第１画素と、
   前記複数の第１画素に供給される第１走査信号が入力される第１回路と、
   前記複数の第１画素と前記第１回路とを接続する第１複数の第１走査信号線と、
   前記第１回路と前記第１複数の第１走査信号線の各々とをそれぞれ接続する第１複数の第１走査信号接続配線と、
   を有し、
   前記基板は、
   前記基板の前記主面側の領域である第１領域と、
   前記基板の前記主面側の領域であって、前記第１領域に対して第１方向における第１の側に配置された領域である第２領域と、
   を含み、
   前記複数の第１画素は、前記第１領域に設けられ、
   前記第１回路は、前記第２領域に設けられ、かつ、平面視において、前記第１方向と交差する第２方向に延在し、
   前記第１複数の第１走査信号線は、前記第１領域に設けられ、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に第１ピッチで配列され、
   前記第１複数の第１走査信号接続配線の各々は、前記第１方向における前記第１の側の第１端部を含み、
   前記第１複数の第１走査信号接続配線の各々にそれぞれ含まれる前記第１複数の前記第１端部は、前記第１回路とそれぞれ接続され、かつ、平面視において、前記第２方向に配列され、
   互いに隣り合ういずれか２つの前記第１端部の中心同士の前記第２方向における間隔は、前記第１ピッチよりも狭い、表示装置。
2. 請求項１記載の表示装置において、
   互いに隣り合う前記第１端部の中心同士の前記第２方向における間隔の第１平均値は、前記第１ピッチよりも狭い、表示装置。
3. 請求項２記載の表示装置において、
   前記基板の前記主面側に設けられた複数の第２画素と、
   前記複数の第２画素に供給される第２走査信号が入力される第２回路と、
   前記複数の第２画素と前記第２回路とを接続する第２複数の第２走査信号線と、
   前記第２回路と前記第２複数の第２走査信号線の各々とをそれぞれ接続する第２複数の第２走査信号接続配線と、
   を有し、
   前記複数の第２画素は、前記第１領域に設けられ、
   前記第２回路は、前記第２領域に設けられ、かつ、平面視において、前記第２方向に延在し、
   前記第２複数の第２走査信号線は、前記第１領域に設けられ、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に第２ピッチで配列され、
   前記第２複数の第２走査信号線の各々は、平面視において、前記第１複数の第１走査信号線のいずれに対しても、前記第２方向における第２の側に配置され、
   前記第２回路は、前記第１回路に対して前記第２方向における前記第２の側に、前記第１回路と間隔を空けて配置され、
   前記第２複数の第２走査信号接続配線の各々は、前記第１方向における前記第１の側の第２端部を含み、
   前記第２複数の第２走査信号接続配線の各々にそれぞれ含まれる前記第２複数の前記第２端部は、前記第２回路とそれぞれ接続され、かつ、平面視において、前記第２方向に配列され、
   互いに隣り合う前記第２端部の中心同士の前記第２方向における間隔の第２平均値は、前記第２ピッチよりも狭い、表示装置。
4. 請求項３記載の表示装置において、
   平面視において、前記複数の第１画素および前記複数の第２画素と重なる第１電極と、
   第１信号と第２信号とを切り替えて前記第１電極に供給する第３回路と、
   を有し、
   前記第３回路は、前記第１回路と前記第２回路との間に配置されている、表示装置。
5. 請求項４記載の表示装置において、
   前記第１信号が供給される第２電極と、
   前記第２信号が供給される第３電極と、
   前記第２電極と前記第３電極とを切り替えて前記第１電極に接続する切り替え部と、
   を有し、
   前記基板は、前記基板の前記主面側の領域であって、前記第１領域と前記第２領域との間に配置された領域である第３領域を含み、
   前記第２電極は、前記第３領域に設けられ、かつ、平面視において、前記第２方向に延在し、
   前記第３電極は、前記第３領域に設けられ、平面視において、前記第２方向に延在し、かつ、前記第２電極に対して前記第１方向における前記第１の側に配置されている、表示装置。
6. 請求項５記載の表示装置において、
   前記切り替え部は、平面視において、前記第２方向に延在し、かつ、前記第２電極と前記第３電極との間に配置され、
   前記第１複数の第１走査信号接続配線のいずれかは、前記第１方向と異なる方向に延在する第１延在部を含み、
   前記第２複数の第２走査信号接続配線のいずれかは、前記第１方向と異なる方向に延在する第２延在部を含み、
   前記第１延在部は、平面視において、前記第３電極と重なり、
   前記第２延在部は、平面視において、前記第３電極と重なる、表示装置。
7. 請求項６記載の表示装置において、
   前記第１複数の第１走査信号接続配線のうち、互いに隣り合ういずれか２つの第１走査信号接続配線の各々は、前記第１延在部を含み、
   前記第２複数の第２走査信号接続配線のうち、互いに隣り合ういずれか２つの第２走査信号接続配線の各々は、前記第２延在部を含み、
   前記２つの第１走査信号接続配線にそれぞれ含まれる２つの前記第１延在部の各々の前記第１回路側の第３端部の中心同士の前記第２方向における間隔は、前記２つの第１延在部の各々の前記第１回路側と反対側の第４端部の中心同士の前記第２方向における間隔よりも狭く、
   前記２つの第２走査信号接続配線にそれぞれ含まれる２つの前記第２延在部の各々の前記第１回路側の第５端部の中心同士の前記第２方向における間隔は、前記２つの第２延在部の各々の前記第１回路側と反対側の第６端部の中心同士の前記第２方向における間隔よりも狭い、表示装置。
8. 請求項６記載の表示装置において、
   前記切り替え部は、
   複数の第１切り替え素子と、
   複数の第２切り替え素子と、
   を含み、
   前記複数の第１切り替え素子は、平面視において、前記第２方向に配列され、
   前記複数の第２切り替え素子は、平面視において、前記第２方向に配列され、
   前記複数の第２切り替え素子の各々は、前記複数の第１切り替え素子のいずれに対しても、前記第２方向における前記第２の側に配置され、
   前記複数の第１切り替え素子の各々は、
   第１導電型の第１電界効果トランジスタと、
   前記第１導電型とは異なる第２導電型の第２電界効果トランジスタと、
   を含み、
   前記複数の第２切り替え素子の各々は、
   前記第２導電型の第３電界効果トランジスタと、
   前記第１導電型の第４電界効果トランジスタと、
   を含み、
   前記第２電界効果トランジスタは、前記第１電界効果トランジスタと直列に接続され、
   前記第４電界効果トランジスタは、前記第３電界効果トランジスタと直列に接続され、
   前記第１電界効果トランジスタの前記第２電界効果トランジスタ側は、前記第１電極に接続され、
   前記第１電界効果トランジスタの前記第２電界効果トランジスタ側と反対側は、前記第２電極に接続され、
   前記第２電界効果トランジスタの前記第１電界効果トランジスタ側と反対側は、前記第３電極に接続され、
   前記第３電界効果トランジスタの前記第４電界効果トランジスタ側は、前記第１電極に接続され、
   前記第３電界効果トランジスタの前記第４電界効果トランジスタ側と反対側は、前記第２電極に接続され、
   前記第４電界効果トランジスタの前記第３電界効果トランジスタ側と反対側は、前記第３電極に接続されている、表示装置。
9. 請求項８記載の表示装置において、
   前記第３回路は、
   第１交流信号を供給する第１供給部と、
   前記第１交流信号とは逆位相の第２交流信号を供給する第２供給部と、
   を含み、
   前記複数の第１切り替え素子の各々に含まれる前記第１電界効果トランジスタの第１ゲート電極は、前記第１供給部に接続され、
   前記複数の第１切り替え素子の各々に含まれる前記第２電界効果トランジスタの第２ゲート電極は、前記第１供給部に接続され、
   前記複数の第２切り替え素子の各々に含まれる前記第３電界効果トランジスタの第３ゲート電極は、前記第２供給部に接続され、
   前記複数の第２切り替え素子の各々に含まれる前記第４電界効果トランジスタの第４ゲート電極は、前記第２供給部に接続されている、表示装置。
10. 請求項１記載の表示装置において、
    前記第１複数の第１走査信号接続配線のうち、互いに隣り合ういずれか２つの第１走査信号接続配線の各々は、前記第１方向と異なる方向に延在する第３延在部を含み、
    前記２つの第１走査信号接続配線にそれぞれ含まれる２つの前記第３延在部の各々の前記第１回路側の第７端部の中心同士の前記第２方向における間隔は、前記２つの第３延在部の各々の前記第１回路側と反対側の第８端部の中心同士の前記第２方向における間隔よりも狭い、表示装置。
11. 請求項３記載の表示装置において、
    前記第１回路に供給される第３信号が入力され、入力された前記第３信号をバッファリングして前記第１回路に供給する第４回路を有し、
    前記第４回路は、前記第１回路と前記第２回路との間に配置されている、表示装置。
12. 請求項３記載の表示装置において、
    前記第１回路を静電気から保護する第５回路を有し、
    前記第５回路は、前記第１回路と前記第２回路との間に配置されている、表示装置。
13. 請求項１記載の表示装置において、
    前記第１複数の第１走査信号線からなる第１走査信号線群を有し、
    前記第１回路は、平面視において、前記第２方向に配列された第３複数の第１回路部を含み、
    前記第１走査信号線群は、前記第２方向に配列された第４複数の前記第１走査信号線からなる第１部分群を前記第３複数個含み、
    前記第１複数は、前記第３複数と前記第４複数との積であり、
    前記第３複数の第１回路部は、前記第３複数の第１部分群の各々とそれぞれ接続され、
    前記第３複数の第１部分群は、前記第２方向に第３ピッチで配列され、
    前記第３複数の第１回路部は、前記第２方向に第４ピッチで配列され、
    前記第４ピッチは、前記第３ピッチよりも狭い、表示装置。
14. 請求項５記載の表示装置において、
    前記第１電極とそれぞれ対向配置された複数の第４電極と、
    前記複数の第４電極の各々と前記第１電極との間の静電容量に基づいて入力位置を検出する検出部と、
    を有し、
    前記第３回路は、前記切り替え部により前記第２電極と前記第３電極とを切り替えて前記第１電極に接続することにより、前記第１信号と前記第２信号とを切り替えて前記第１電極に供給し、
    前記検出部は、前記第１電極に前記第２信号が供給されている時に、前記入力位置を検出し、
    前記複数の第１画素および前記複数の第２画素は、前記第１電極に前記第１信号が供給されている時に、画像を表示する、表示装置。

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