WO2006035711A1 - Ｄ／ａ変換回路、表示パネル駆動回路および表示装置 - Google Patents

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Definitions

  • the present invention relates to a DZA conversion circuit, a display panel drive circuit, and a display device. More specifically, the present invention is provided corresponding to a column pin of a display panel, and display data is DZA converted to drive a column-direction drive voltage or drive current.
  • DZA conversion circuit DZA
  • the occupied area can be greatly reduced, and the number of drive pins relative to the display panel is increased. It relates to the improvement of DZA that can be easily realized.
  • the applicant's application is well known in which DZA is provided for column pins (Patent Documents 1 and 2).
  • the DZA provided for the column pin receives the display data and the reference current, and the DZA converts the display data according to the reference current to correspond to the column pin of the OLED panel.
  • Drive current or a current that is the source of this drive current is well known in which DZA is provided for column pins.
  • the number of column line and row line terminal pins is larger than the above.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-234655
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2003-308043
  • the full-color QVGA of the organic EL display device that is currently being developed has 360 pins of 120 pins for each of R, G, and B, so three drivers are currently required.
  • the voltage output type DZA is usually an EZD-MOS switch circuit that has a high withstand voltage (power supply voltage of about 20V) and a depletion MOS transistor (D-MOS) and an enhancement MOS transistor (E-MOS) connected in series. Is being used.
  • the DZA 10 is powered by the reference current generation circuit 1, the selection circuit 2, and the buffer amplifier (bonorage follower) 3.
  • the reference current generating circuit 1 uses 16 resistors R1 to R16 connected in series, and the DZA10 is generated between the resistors of the resistor dividing circuit of the reference current generating circuit 1.
  • Selection circuit 2 receives the divided voltage. Then, display data of 4 bits D0 to D3 is added to the selection circuit 2, and the transistor group consisting of a large number of EZD-MOS switch circuits of the selection circuit 2 is selectively driven ONZOFF, and the reference voltage generation circuit 1 One of the divided voltages is selected and sent to the buffer amplifier 3, and the DZA conversion output voltage Vo is generated at the output terminal 3 a of the buffer amplifier 3.
  • the white circle ( ⁇ ) is the E-MOS switch transistor TrE
  • the black circle ( ⁇ ) is the D-MOS switch transistor TrD.
  • Vin is an external reference input voltage applied to the reference voltage generation circuit 1.
  • a source region and a drain region are formed at predetermined intervals below the gate regions of these transistors to which the control signal lines 8a to 8h are selectively connected, respectively.
  • 9a to 9d are inverters, which are connected to the control signal lines 8a, 8c, 8e and 8g, respectively, and the gates to which the control signal lines 8a, 8c, 8e and 8g are connected by inverting the 4 bits D0 to D3. Add to each area.
  • This resistance-divided DZA10 is arranged in the horizontal direction for one of the voltage dividing points of the resistors connected to the control signal lines 8a to 8h according to the display data "H" and "L” of the 4 bits D0 to D3. Select one row of switch transistor TrE and switch transistor TrD and turn on these transistors at the same time.
  • One of the voltage at each voltage dividing point of each resistor corresponds to the value of the display data of 4 bits D0 to D3.
  • the voltage at the selected voltage dividing point is the (+) of the amplifier 3 Added to the input.
  • DZA conversion is performed and the analog voltage V is applied to the output terminal 3a. Will occur.
  • the range C of the horizontally long rectangular frame indicated by the dotted line is usually one unit area (cell) formed as one of the circuit elements in the IC.
  • a total of 8 switch transistor groups with 4 MOSs are provided in one unit area (cell) C.
  • a guard ring is provided for each unit area C to divide the area, and the unit area C is arranged vertically or horizontally to constitute the DZA selection circuit 2.
  • Contact pads 6 for wiring are provided at both ends of the unit area C, respectively.
  • FIG. 7 is a layout explanatory diagram of a single-unit region (cell) C in which the switch transistors constituting the selection circuit 2 of the DZA in FIG. 6 are formed.
  • reference numeral 4 denotes a source / drain formation region, in which a source or drain of each transistor or these elements is provided between the contact pads 6 at both ends with a predetermined interval corresponding to the gate interval. Both are formed.
  • enhancement MOSTrE hereinafter referred to as E-MOSTrE
  • D-MOSTrD depletion MOST rD
  • E-MOSTrE and D-MOSTrD enhancement MOSTrE and depletion MOST rD are arranged in such a manner that the source, gate and drain are arranged in order, and the source of E-MOS TrE and the drain of the next D-MOSTrD are shared. It is formed as. In some cases, the drain of E-MOSTrE and the source of the next D-MOSTrD are formed as a common region.
  • each gate region 5e is a gate region of the switch transistor TrE
  • 5d is a gate region of the switch transistor TrD
  • the gate regions 5e and 5d are formed in a strip shape over a predetermined interval for forming the source and drain regions. Since each transistor is a switch MOS, each gate region has a short gate length and a long gate width.
  • the source / drain formation region 4 is formed as a set of source / drains in a region provided at a predetermined interval between contact pads 6 provided at both ends.
  • Reference numeral 7 denotes a vertically-long rectangular guard ring provided inside the IC.
  • the contact pad 6 and each of the switch transistors described above are formed inside the guard ring, forming one unit region (cell) C.
  • guard ring 7 Provided in contact pad 6, guard ring 7, and gate regions 5e and 5d, respectively.
  • the given square points are contacts.
  • the DZA is provided corresponding to the terminal pins of a liquid crystal display panel or an organic EL panel
  • an increase in the number of terminal pins of the liquid crystal display panel or the organic EL panel leads to an increase in driver ICs.
  • the number of DZA bits in OLED displays has increased from 6 bits to 6 to 8 bits, and the area occupied by DZA in the driver tends to increase.
  • the power supply voltage has dropped to around 15V due to the demand for lower power consumption. Therefore, in order to reduce the area occupied by DZA, it is conceivable to construct a switch circuit with a single point of breakdown voltage E-MOS.
  • E-MOS breakdown voltage
  • the contact pad 6 in one unit region, the contact pad 6 usually occupies an area of about four switch transistors in the DZA. Therefore, the percentage of contact pads 6 and guard rings 7 in a single IC is relatively large with respect to the number of switch transistors. Therefore, the reduction in the number of MOS transistors does not reduce the occupied area by the DZA occupied area in one IC.
  • An object of the present invention is to solve such problems of the prior art, and to provide a DZA that can greatly reduce the occupied area when an IC is formed.
  • Another object is to provide a display panel driving circuit and a display device that can easily realize a driver having a large number of drive pins for the display panel.
  • the configuration of the DZA, display panel drive circuit or display device of the present invention includes a reference voltage for generating a plurality of analog voltages for DZA conversion at each of a plurality of terminals.
  • a reference voltage for generating a plurality of analog voltages for DZA conversion at each of a plurality of terminals.
  • a plurality of MOS switch transistors are arranged between each contact pad to form a unit region as a circuit element in the IC, and each contact pad at both ends of the unit region has a plurality of contact pads.
  • Each one of the analog voltages is received, the center contact pad is connected to a predetermined output, and each switch transistor in the unit area is used as a switch circuit.
  • the analog conversion voltage is obtained by selecting ONZOFF of several switch transistors.
  • two analog voltages are received from the reference voltage generating circuit in one unit region. Since two analog voltages (voltage at the voltage dividing point) can be output with one contact pad, the conventional two unit areas become one area. In addition, since one mute area only requires three contact pads, one unit area for two units adds one contact pad to the total of two unit areas. Since it is the size obtained by subtracting one unit area, the area is smaller than two unit areas, and the total force of the unit area can be reduced to about half.
  • One increased contact pad occupies an area of about 4 switch transistors in DZA, and the DZA conversion circuit uses multiple mute areas according to the number of conversion bits. As the number of bits is increased, the present invention can significantly reduce the occupied area.
  • the present invention can reduce the occupied area of the DZA when it is integrated into an IC.
  • the number of drive pins relative to the display panel is large, and the effect of reducing the occupied area of the driver DZA is significant.
  • FIG. 1 is a circuit diagram of a 4-bit configuration DZA of one embodiment to which the DZA of the present invention is applied.
  • FIG. 2 is an explanatory diagram of a layout of a region (cell) of one unit.
  • FIG. 4 is an explanatory diagram of aluminum wiring for the unit area (cell) of FIG. 2
  • FIG. 4 is a circuit diagram of a DZA of an embodiment for driving an active matrix type liquid crystal display panel
  • FIG. 5 is an active matrix type organic EL panel.
  • It is a circuit diagram of DZA of the Example which drives a channel.
  • the same components as those shown in FIGS. 6 and 7 are denoted by the same reference numerals, and the description thereof is omitted.
  • reference numeral 20 denotes a DZA, which includes a reference current generation circuit 1, a selection circuit 11, and a buffer amplifier 3.
  • the selection circuit 11 is composed of the unit area CE, which is the upper and lower two-stage switch circuit group by E MOS, and selectively turns on and off E MOSTrE of the switch operation in response to the display data of 4 bits D0 to D3.
  • unit region (cell) CE formed as one of the circuit elements in the IC, three contact pads 6 are provided (see FIG. 2).
  • control signal lines 8a to 8h are selectively connected to one row of MOS operation E MOSTrE arranged in the horizontal direction of one of the voltage dividing points of the resistors according to the display data "H" and "L” of the 4 bits D0 to D3.
  • each MOS transistor is selectively connected to each gate region of E MOSTrE at a cross connection point (). This is selected and input to the (+) input of buffer amplifier 3, and analog conversion voltage Vo is obtained at output terminal 3a.
  • FIG. 2 is a layout diagram of one unit region (cell) CE.
  • three contact pads 6 are provided at the upper and lower end portions and the central portion. Between the contact pads 6, that is, one of the contact pads 6 at the both ends and the center contact pad 6, and the other contact pad 6 at both ends and the center contact pad 6 respectively. In between, four rectangular gate regions 12 are provided as gate regions for switch MOS transistors. The length of the gate is short, but the width is long.
  • the source and drain formation regions are provided as 4a and 4b, respectively, between the contact pads 6 provided at both ends and the center, and the source gate and drain of the E MOSTrE and the next E MOSTrE are arranged in order, and the source of the E MOSTrE And the drain of the next E MOSTr are formed as a common region.
  • a gate region 12 of each E MOSTrE is formed between the source and the train at a predetermined interval as described above.
  • the source and drain regions 4a and the source and drain regions 4b are respectively formed with four source and drain regions and a gate region of the EMOSTrE of switching operation.
  • Each gate region 12 and contact pad 6 are each provided with a contact 13.
  • Contact 13 is connected to one aluminum wiring in the upper aluminum wiring layer.
  • FIG. 3 is a connection diagram of the aluminum wiring.
  • the upper-layer aluminum wiring 14 is allocated so that two strips are arranged in the length direction (vertical direction) of each gate region 12.
  • the two aluminum wirings 14 in each gate region 12 receive signals at the same digit position in the 4-bit display data (D0 to D3), respectively. As shown in FIG. When one of the two aluminum wires 14 receives a signal at one digit position with display data (one of D0 to D3), the other one receives the signal at the same digit position (D0 to D0 through the inverter). D1). Therefore, here, two aluminum wirings 14 are provided in each gate region 12.
  • the contact 13 is arranged between the two aluminum wirings 14 in each gate region 12, the upper and lower aluminum wirings 14 and / or the shifted wiring lines can be located at the position of the contact 13 as well. By extending the area over the contact 13 and extending it, it can be easily and selectively connected to one aluminum wiring 14 at any time. Of course, it may not be connected to a certain gate region 12.
  • connection with the aluminum wiring 14 is made so that a part of the contact 13 overlaps with a part of each of the two aluminum wirings 14, and the wiring of the aluminum wiring 14 on the wiring side is the same.
  • ⁇ It is also possible to make contact with one of the aluminum wirings 14 at the overlap portion without providing an insulating layer under the wrap.
  • the aluminum wiring 14 and the contact 13 are not connected because they are connected to the E-MOSTrE gate region of the region CE of the adjacent unit. Therefore, the connection part is shown.
  • two aluminum wirings 14 are provided for each gate region 12 and selectively connected to the gate region 12. Then, by reducing the contact pad 6 by 1 and making the 2 X unit area (cell) C in FIG. 6 a 1 unit area (cell) CE, the area of 4 switch transistors is increased. Unit area (cell) The occupied area of C can be reduced.
  • the unit area (cell) CE plays the role of two conventional units, the density of the unit area (cell) is higher if the area for forming two guard rings, etc. is included. This is equivalent to the fact that they are adjacently arranged in the above, and the occupied area is further reduced.
  • the area (cell) CE of one unit is required to be accumulated times the number of conversion bits of “2” according to the number of digits of conversion data, so that a large occupied area is reduced.
  • the number of terminal pins of the organic EL panel is doubled, so the effect of reducing the occupied area is even greater.
  • FIG. 4 is an explanatory diagram of the DZA corresponding to FIG. 1 in the case of 6 bits, and relates to a voltage driving circuit for driving an active matrix type liquid crystal display panel.
  • Reference numeral 21 denotes a DZA, which includes a reference current generation circuit 1, a selection circuit 15, and a buffer amplifier 3.
  • the reference current generating circuit 1 is a circuit using a resistor voltage dividing circuit of 64 resistors R1 to R64 connected in series.
  • the display data input to the selection circuit 15 is 6 bits D0 to D5.
  • 16 is a driver IC for driving a liquid crystal display panel
  • 17 is its output terminal pin
  • 18 is a pixel circuit in the active matrix liquid crystal display panel
  • 18a is a liquid crystal that receives the output voltage of D ZA21 This is the terminal pin of the display panel 18.
  • the pixel circuit 18 outputs the output of the driver IC 16 as a source driver when the N-channel MOS transistor TM is turned ON / OFF by a signal (Y line side input) from a gate driver (not shown) and this transistor is turned ON.
  • the voltage generated at terminal pin 17 is the terminal pin 18 It is applied to the liquid crystal cell CL as a load via a (X line side input).
  • FIG. 5 is an explanatory diagram corresponding to FIG. 1 in the case of 6 bits, and relates to a voltage driving circuit for driving an active matrix organic EL panel.
  • the active matrix liquid crystal display panel 18 shown in FIG. 4 is replaced with an active organic EL panel 180.
  • 16 is a driver IC that drives the organic EL panel
  • 17 is its output terminal pin
  • 180 is a pixel circuit in the active organic EL panel
  • 18a is an active that receives the output voltage of ⁇ / A21. This is the terminal pin of the type OLED panel 18.
  • Reference numeral 19 denotes an organic EL element provided in the pixel circuit.
  • the driving operation of this is a difference between the liquid crystal panel power and the organic EL panel, and the operation as a force voltage driving is not substantially different.
  • the reference current generating circuit 1 of the embodiment is of a resistance voltage dividing type. 1S
  • the reference current generating circuit 1 has an analog for DZA conversion at a number of terminals. Any circuit configuration may be used as long as voltage is generated at each terminal.
  • the DZA of the embodiment may be used as a current output DZA by converting the converted output voltage into a current, for example, by providing a voltage-current conversion circuit on the output side.
  • a current output DZA by converting the converted output voltage into a current, for example, by providing a voltage-current conversion circuit on the output side.
  • This also makes it possible to drive organic EL panels.
  • the DZA of the present invention is not limited to those applied to an organic EL drive circuit or an organic EL display device.
  • FIG. 1 is a circuit diagram of DZA having a 4-bit configuration according to an embodiment to which the DZA of the present invention is applied.
  • FIG. 2 is an explanatory diagram of a layout of one unit region (cell).
  • FIG. 3 is an explanatory diagram of aluminum wiring for the unit area (cell) in FIG. 2.
  • Fig. 4 shows the DZA of an embodiment for driving an active matrix liquid crystal display panel. It is a circuit diagram.
  • FIG. 5 is a circuit diagram of a DZA of an embodiment for driving an active matrix organic EL panel.
  • FIG. 6 is an explanatory diagram of a DZA transistor configuration in a conventional organic EL drive circuit.
  • FIG. 7 is a layout explanatory diagram of one unit region (cell) in which the switch transistor constituting the DZA of FIG. 5 is formed.
  • Reference voltage generation circuit resistance voltage divider
  • Enhancement MOS transistor (E-MOS) gate region 5e ... Enhancement MOS transistor (E-MOS) gate region

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Description

明 細 書
DZA変換回路、表示パネル駆動回路および表示装置
技術分野
[0001] この発明は、 DZA変換回路、表示パネル駆動回路および表示装置に関し、詳しく は、表示パネルのカラムピン対応に設けられ、表示データを DZA変換してカラム方 向の駆動電圧または駆動電流あるいはこの駆動電圧または駆動電流の元となる電 流を生成する DZA変換回路 (DZA)において、 DZAを IC化した場合にその占有 面積を大きく低減でき、表示パネルに対して駆動ピン数の多 、ドライバを容易に実現 できるような DZAの改良に関する。
背景技術
[0002] 携帯電話機， PHS、 DVDプレーヤ、 PDA (携帯端末装置)等に搭載される有機 E L表示装置の有機 EL表示パネルでは、カラムライ 0ンの数が 396個（132 X 3)の端 子ピン (カラムピン）、ローラインが 162個の端子ピンを持つものが提案され、カラムラ イン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機 EL表示パネルの駆動回路として、カラムピン対応に DZAを設けた この出願人の出願が公知である（特許文献 1, 2)。特許文献 2にあっては、カラムピン 対応に設けた DZAが表示データと基準電流とを受けて、基準電流に従って表示デ ータを有機 ELパネルのカラムピン対応に各 DZAが DZA変換することでカラム方向 の駆動電流あるいはこの駆動電流の元となる電流を生成する。
なお、液晶表示パネルでは、カラムライン，ローラインの端子ピン数は前記よりももつ と多数になる。
特許文献 1：特開 2003 - 234655号公報
特許文献 2 :特開 2003— 308043号公報 近年、有機 EL表示装置の駆動ピン数は 高解像度化の要請により増加する傾向にある。現在開発されている有機 EL表示装 置の QVGAのフルカラーでは、 R, G, B各 120ピンの 360ピンにもなるので、現在の ところ 3ドライバは必要とされている。
[0003] ところで、液晶表示パネルや有機 ELパネルの駆動回路に内蔵される抵抗分割型 で電圧出力型の DZAは、通常、高耐圧 (電源電圧 20V程度）のものとしてデプレッ シヨント MOSトランジスタ（D - MOS)とエンハンスメント MOSトランジスタ（E - MOS )が直列接続された EZD— MOSのスィッチ回路が利用されている。
この場合には、図 6に示すように、 DZA10は、基準電流発生回路 1と選択回路 2と バッファアンプ（ボノレテージフォロア） 3と力らなる。
基準電流発生回路 1は、 16個の抵抗 R1〜R16直列接続の抵抗分圧回路を用いた ものであり、 DZA10は、この基準電流発生回路 1の抵抗分圧回路の各抵抗の間に 発生する分圧電圧を選択回路 2が受ける。そして、選択回路 2に対して 4ビット D0〜 D3の表示データが加えられ選択回路 2の EZD— MOSの多数のスィッチ回路から なるトランジスタ群が選択的に ONZOFF駆動されて、基準電圧発生回路 1の分圧 電圧の 1つが選択されてバッファアンプ 3に送り出され、 DZA変換出力電圧 Voがバ ッファアンプ 3の出力端子 3aに発生する。
なお、図中、白丸（〇）が E— MOSのスィッチトランジスタ TrEであり、黒丸（參）が D — MOSのスィッチトランジスタ TrDである。
Vinは、基準電圧発生回路 1に加えられる外部からの基準入力電圧である。
選択回路 2に入力される 4ビット D0〜D3の表示データの" H" (=Highレベル）， "L " ( = Lowレベル）の信号は、制御信号線 8a〜8hを介してこれらトランジスタのゲート に選択的に供給される。
なお、制御信号線 8a〜8hが選択的に接続されることになるこれらトランジスタのゲ ート領域の下側には、それぞれソース領域とドレイン領域が所定の間隔を置いて形 成されている（図 7参照，後述)。 9a〜9dは、インバータであり、それぞれ制御信号線 8a, 8c, 8e, 8gに接続され、 4ビット D0〜D3を反転して制御信号線 8a, 8c, 8e, 8g が接続されて ヽるゲート領域にそれぞれ加える。
この抵抗分割型の DZA10は、 4ビット D0〜D3の表示データの" H", "L"に従って 制御信号線 8a〜8hに接続された抵抗の分圧点の 1つについて横方向に配列された スィッチトランジスタ TrEとスィッチトランジスタ TrDとの一列分を選択してこれらトラン ジスタが同時に ONにし、各抵抗の分圧点の電圧の 1つを 4ビット D0〜D3の表示デ ータの値に対応して選択する。選択された分圧点の電圧は、ノ ッファアンプ 3の（+ ) 入力に加えられる。これにより、 DZA変換が行われ、出力端子 3aにアナログ電圧 V。 が発生する。
選択回路 2において、通常、点線で示す横長の矩形枠の範囲 Cが IC内に回路要 素の 1つとして形成される 1個のユニット領域（セル）になっていて、 E— MOS4個とD MOS4個で合計 8個のスィッチトランジスタ群が 1つのユニット領域（セル） Cに設け られている。そして、ユニット領域 Cごとにガードリングが設けられて領域が区分けされ 、このユニット領域 Cが縦あるいは横に配列されて DZAの選択回路 2が構成される。 ユニット領域 Cの両端には、配線のためのコンタクトパッド 6がそれぞれ設けられてい る。
図 7は、図 6の DZAの選択回路 2を構成するスィッチトランジスタを形成した 1ュ- ットの領域 (セル) Cのレイアウト説明図である。
図 7において、 4は、ソース'ドレイン形成領域であり、ここには、両端のコンタクトパッ ド 6の間にそれぞれゲート間隔に相当する所定の間隔をお ヽて各トランジスタのソー スあるいはドレインあるいはこれら両者が形成される。
すなわち、エンハンスメント MOSTrE (以下 E— MOSTrE)とデプレッション MOST rD (以下 D—MOSTrD)とは、ソース ゲート ドレインが順に配置され、 E— MOS TrEのソースと次の D—MOSTrDのドレインとは共通の領域として形成されている。 ある!/、は E - MOSTrEのドレインと次の D— MOSTrDのソースとは共通の領域とし て形成されている。
5eがスィッチトランジスタ TrEのゲート領域、 5dがスィッチトランジスタ TrDのゲート 領域であり、ゲート領域 5e, 5dが前記のソース'ドレイン領域を形成する所定の間隔 に亙って短冊型に形成されている。各トランジスタは、スィッチ MOSであるので、各 ゲート領域は、ゲート長は短ぐこれに対してゲート幅が長い形になっている。
ソース'ドレイン形成領域 4は、両端に設けられたコンタクトパッド 6の間に所定の間 隔で設けた領域のソース'ドレインの集合として形成されている。 7は、 IC内部に設け られている縦長矩形のガードリングであり、これの内側にコンタクトパッド 6と前記の各 スィッチトランジスタが形成されて 1個のユニット領域 (セル) Cとなる。
なお、コンタクトパッド 6と、ガードリング 7、そしてゲート領域 5e, 5dにそれぞれ設け られた四角点は、コンタクトである。
発明の開示
発明が解決しょうとする課題
[0005] DZAは、液晶表示パネルや有機 ELパネルの端子ピンに対応して設けられるので 、液晶表示パネルや有機 ELパネルの端子ピン数の増加は、ドライバ ICの増加につ ながり、液晶表示パネルや有機 ELパネルの製造工数と製造価格を上昇させる。しか も、最近では、有機 EL表示装置の DZAのビット数も 4ビット構成から 6ビット乃至 8ビ ットと増加してきており、ドライバでの中における DZAの占有面積が増加する傾向に ある。また、低消費電力化の要請から電源電圧は、 15V前後に低下してきている。 そこで、 DZAの占有面積を低減するために、耐圧の点力 E— MOS1個でスイツ チ回路を構成することが考えられる。しかし、図 7に示すように、 1ユニット領域におい て、通常、コンタクトパッド 6は、 DZAにおいてはスィッチトランジスタ 4個程度のエリ ァを占める。そのため、 1個の ICにおいて、スィッチトランジスタの数に対してコンタク トパッド 6やガードリング 7が占める割合も比較的大きい。したがって、 MOSトランジス タの数の低減は、 1個の ICにおける DZAの占有面積にっ 、て大きな占有面積の低 減にはならない。
この発明の目的は、このような従来技術の問題点を解決するものであって、 IC化し た場合にその占有面積を大きく低減できる DZAを提供することにある。
また、他の目的は、表示パネルに対して駆動ピン数の多いドライバを容易に実現で きる表示パネル駆動回路および表示装置を提供することにある。
課題を解決するための手段
[0006] このような目的を達成するためのこの発明の DZA、表示パネル駆動回路あるいは 表示装置の構成は、 DZA変換のための複数の各アナログ電圧を複数の各端子の それぞれに発生する基準電圧発生回路を有し、この基準電圧発生回路のそれぞれ のアナログ電圧をそれぞれに複数のスィッチ回路を介して所定の出力に接続し、複 数のスィッチ回路をデータに応じて選択的に ONZOFFすることで複数のアナログ 電圧の 1つをアナログ変換電圧として所定の出力に得る DZA変換回路において、 矩形のガードリングの領域にコンタクトパッドを両端と中央にそれぞれ設け、これらコ ンタクトパッドの間に MOSのスィッチトランジスタをそれぞれ複数個配列して形成する ことで IC内に回路要素となるユニット領域を形成し、このユニット領域の両端のそれ ぞれのコンタクトパッドがそれぞれに複数のアナログ電圧のうちの 1つをそれぞれ受 け、中央のコンタクトパッドが所定の出力に接続され、ユニット領域の各スィッチトラン ジスタをそれぞれスィッチ回路とするものであって、データに応じてユニット領域の複 数のスィッチトランジスタの ONZOFFを選択することによりアナログ変換電圧を得る ものである。
発明の効果
[0007] このようにこの発明にあっては、 1個のユニット領域で基準電圧発生回路から 2個の アナログ電圧 (基準電圧発生回路が抵抗分圧型の場合には分圧点の電圧)が受けら れ、し力も、 2個分のアナログ電圧 (分圧点の電圧）を 1個のコンタクトパッドで出力で きるので、従来の 2個のユニット領域分が 1個の領域となる。その上、その 1個のュ- ット領域は、 3個のコンタクトパッドで済むので、 2個分のユニット領域 1個は、トータル として 2個のユニット領域に対してコンタクトパッドが 1個増加しユニット領域の 1個分 の領域を引いた大きさとなるので、 2個分のユニット領域より小さい領域となり、し力も 、ユニット領域全体の個数を半分程度まで低減することができる。
増加した 1個のコンタクトパッドは、 DZAにおいてはスィッチトランジスタ 4個程度の エリアを占める程度であり、 DZA変換回路では、変換ビット数に応じて複数のュ-ッ ト領域が使用されるので、変換ビット数が大きくなるほどこの発明は占有エリアの大き な低減が可能になる。
その結果、この発明は、 IC化した場合に DZAの占有面積を低減でき、特に、表示 パネルに対して駆動ピン数の多 、ドライバの DZAの占有面積の低減効果には大き いものがある。
発明を実施するための最良の形態
[0008] 図 1は、この発明の DZAを適用した一実施例の 4ビット構成の DZ Aの回路図、図 2は、 1ユニットの領域（セル）のレイアウトの説明図、図 3は、図 2のユニットの領域（セ ル）に対するアルミ配線の説明図、図 4は、アクティブマトリックス型液晶表示パネルを 駆動する実施例の DZAの回路図、そして図 5は、アクティブマトリックス型有機 ELパ ネルを駆動する実施例の DZAの回路図である。なお、各図において、図 6,図 7に 示す構成要素と同一のものは同一の符号で示し、その説明を割愛する。
図 1において、 20は、 DZAであり、基準電流発生回路 1と選択回路 11とバッファァ ンプ 3とからなる。
選択回路 11は、 E MOSによる上下 2段のスィッチ回路群力 なるユニットの領域 CEで構成され、 4ビット D0〜D3の表示データを受けてスィッチ動作の E MOSTrE を選択的に ONZOFFする。 IC内に回路要素の 1つとして形成される 1つのユニット の領域 (セル) CEには、コンタクトパッド 6が 3個設けられている（図 2参照)。
制御信号線 8a〜8hは、 4ビット D0〜D3の表示データの" H", "L"に従って、抵抗 の分圧点の 1つの横方向に配列されたスィッチ動作の E MOSTrEの一列が選択 的に ONになるように、図示するように、それぞれ E MOSTrEの各ゲート領域にクロ ス接続点（ において選択的に接続されている。これにより、各抵抗の分圧点のうち の 1つの電圧が選択されてバッファアンプ 3の（ + )入力にカ卩えられ、出力端子 3aにァ ナログ変換電圧 Voを得る。
図 2は、 1ユニットの領域（セル） CEについてのレイアウト図である。
図 2に示すように、 3つのコンタクトパッド 6が上下の端部と中央部に設けられている 。そして、これらコンタクトパッド 6の間には、すなわち両端のうちの一方のコンタクトパ ッド 6と中央のコンタクトパッド 6、そして両端のうちの他方のコンタクトパッド 6と中央の コンタクトパッド 6とのそれぞれの間にはそれぞれ 4つの短冊形のゲート領域 12がスィ ツチ動作の E MOSTrEの各ゲート領域として設けられて!/、る。そのゲートの長さは 短ぐこれに対して幅が長いものである。ソース'ドレイン形成領域は、両端と中央に 設けられたコンタクトパッド 6の間にそれぞれ 4a, 4bとして設けられ、 E MOSTrEと 次の E MOSTrEのソース ゲート ドレインが順に配置され、 E MOSTrEのソ ースと次の E MOSTrのドレインとは共通の領域として形成されている。そして、前 記の所定の間隔でこれらのソースとトレインとの間にこれらに渡って各 E MOSTrE のゲート領域 12がそれぞれに形成されている。これにより、ソース'ドレイン形成領域 4aとソース'ドレイン形成領域 4bとにそれぞれ 4個のスィッチ動作の E MOSTrEの ソースとドレインの領域、そしてゲート領域とがそれぞれ形成される。 各ゲート領域 12とコンタクトパッド 6には、コンタクト 13がそれぞれ設けられている。 コンタクト 13は、上層のアルミ配線層にお ヽて 1本のアルミ配線に接続される。
[0010] 図 3は、そのアルミ配線の接続図である。
上層のアルミ配線 14は、短冊形の各ゲート領域 12の長さ方向（縦の方向）にそれ ぞれ 2本配置されるように割当てられて 、る。
ゲート領域 12の幅は、例えば、長さ L= l. 5 mであり、幅 W= 3. であり、ゲ ート間隔は、 D=0. 5 μ mである。
図示するように、各ゲート領域 12における 2本のアルミ配線 14は、それぞれ 4ビット の表示データ（D0〜D3)のうち同じ桁位置の信号を受けるものであって、図 1に示す ように、 2本のアルミ配線 14のうち 1本が表示データのある桁位置の信号（D0〜D3の 1つ）を受けると、残りの 1本は、インバータを介して同じある桁位置の信号（D0〜D3 の 1つ）を受ける。そのために、ここでは、各ゲート領域 12に 2本のアルミ配線 14が設 けられている。
なお、図示するように、コンタクト 13は、各ゲート領域 12において 2本のアルミ配線 1 4の間に配置されるので、アルミ配線 14の上下!/、ずれの配線ラインでもコンタクト 13 の位置での面積をコンタクト 13の上まで拡げて延ばすことで簡単に選択的にいずれ 力 1本のアルミ配線 14に接続できるようになつている。もちろん、あるゲート領域 12に は接続されなくてもよい。
また、アルミ配線 14との接続は、コンタクト 13の一部を 2本のアルミ配線 14のそれ ぞれの一部とオーバラップする大きさにしておき、配線する側のアルミ配線 14のォー ノ《ラップの下には絶縁層を設けることなぐオーバラップ部分でいずれか一方のアル ミ配線 14にコンタクトするようにすることもできる。図では隣接するユニットの領域 CE の E— MOSTrEのゲート領域に接続するので、これらのアルミ配線 14とコンタクト 13 とは接続されな 、。そのため接続部分は示されて 、な 、。
[0011] このように、各ゲート領域 12に対して 2本のアルミ配線 14を設けて選択的にゲート 領域 12と接続する。そして、コンタクトパッド 6を 1個低減して図 6の 2 Xユニットの領域 (セル） Cを 1ユニットの領域（セル） CEとすることにより、スィッチトランジスタ 4個分の エリア増加はあるものの、 1ユニットの領域 (セル) C分の占有エリアの低減が可能にな る。
コンタクトパッド 6を 4個分のトランジスタとして、スィッチトランジスタ数で従来のもの と比較すると、図 6の 1個のユニットの領域（セル） Cがトランジスタ 16個分の大きさで あるとすると、 1ユニットの領域 (セル) CEは、トランジスタ数 16 X 2 = 32個分の大きさ となるものが、 20個分の大きさとなり、 38%程度、 ICにおける占有エリアが低減される 。さらに、 1個のユニットの領域 (セル) CEが従来の 2個分の役割を果たすので、 2個 分のガードリング等の形成エリア等も含めれば、ユニットの領域 (セル）がより高い密 度で隣接配置されたことと等価になり、さらに占有エリアが低減される。
1個の DZAでは、変換データの桁数に応じてこの 1ユニットの領域（セル） CEが" 2 "の変換ビット数の累積倍必要になるので、大きな占有エリアの低減になる。し力も、 液晶表示パネル等の表示パネル駆動回路はもちろんのこと、特に、有機 EL駆動回 路では、それが有機 ELパネルの端子ピン数倍となるので、さらに占有エリアの低減 効果は大きい。
図 4は、 6ビットにした場合の図 1に対応する DZAの説明図であり、アクティブマトリ ックス型液晶表示パネルを駆動する電圧駆動回路についてのものである。
21は、 DZAであり、基準電流発生回路 1と選択回路 15とバッファアンプ 3とからな る。基準電流発生回路 1は、 64個の抵抗 R1〜R64の直列接続の抵抗分圧回路を用 いた回路になっている。そして選択回路 15に入力される表示データは、 D0〜D5の 6 ビットとなっている。
なお、図 2に対応するこれのレイアウト図は、 4ビットから 6ビットになった関係で上下 のコンタクトパッド 6の間の E— MOSTrE数がそれぞれ 2個増加するだけであるので、 これについての説明は割愛する。
図中、 16は、液晶表示パネルを駆動するドライバ ICであり、 17は、その出力端子ピ ン、 18は、アクティブマトリックス型液晶表示パネルにおけるピクセル回路、 18aは、 D ZA21の出力電圧を受ける液晶表示パネル 18の端子ピンである。
ピクセル回路 18は、ゲートドライバ（図示せず)からの信号 (Yライン側入力）で Nチ ャネル MOSトランジスタ TMが ON/OFFされて、このトランジスタが ONしたときにソ ースドライバとしてのドライバ IC16の出力端子ピン 17に発生する電圧が端子ピン 18 a (Xライン側入力）を介して負荷としての液晶セル CLに加えられる。
図 5は、 6ビットにした場合の図 1に対応する説明図であり、アクティブマトリックス型 有機 ELパネルを駆動す電圧駆動回路についてのものである。
図 4のアクティブマトリックス型液晶表示パネル 18をアクティブ型有機 ELパネル 18 0に換えたものである。
そこで、図中、 16は、有機 ELパネルを駆動するドライバ ICとなり、 17は、その出力 端子ピン、 180は、アクティブ型有機 ELパネルにおけるピクセル回路、 18aは、 Ό/ A21の出力電圧を受けるアクティブ型有機 ELパネル 18の端子ピンである。そして、 19は、ピクセル回路に設けられた有機 EL素子である。
これの駆動動作は、液晶パネル力、有機 ELパネルかの対象の差はある力 電圧駆 動としての動作は実質的に相違がないのでその説明を割愛する。
産業上の利用可能性
[0013] 以上説明してきたが、実施例の基準電流発生回路 1は、抵抗分圧形のものである 1S この発明では、基準電流発生回路 1は、多数の端子に DZA変換のためのアナ ログ電圧をそれぞれの端子に発生するものであればどのような回路構成のものであ つてもよい。
また、実施例の DZAは、電圧出力となっている力 例えば、出力側に電圧 電流 変換回路を設けることなどにより、変換出力電圧を電流に変換することで、電流出力 の DZAとしてもよ 、ことはもちろんである。これにより有機 ELパネルを駆動することも 可能である。
なお、この発明の DZAは、有機 EL駆動回路や有機 EL表示装置に適用するもの に限定されるものではない。
図面の簡単な説明
[0014] [図 1]図 1は、この発明の DZAを適用した一実施例の 4ビット構成の DZ Aの回路図 である。
[図 2]図 2は、 1ユニットの領域 (セル）のレイアウトの説明図である。
[図 3]図 3は、図 2のユニットの領域 (セル）に対するアルミ配線の説明図である。
[図 4]図 4は、アクティブマトリックス型液晶表示パネルを駆動する実施例の DZAの 回路図である。
[図 5]図 5は、アクティブマトリックス型有機 ELパネルを駆動する実施例の DZAの回 路図である。
[図 6]図 6は、従来の有機 EL駆動回路における DZAのトランジスタ構成の説明図で ある。
[図 7]図 7は、図 5の DZAを構成するスィッチトランジスタを形成した 1ユニットの領域 (セル)のレイアウト説明図である。
符号の説明
1…基準電圧発生回路 (抵抗分圧回路）、 2, 11, 15· ··選択回路、
3…バッファアンプ（ボルテージフォロア）、
4· "ソース ·ドレイン形成領域、
5e…エンハンスメント MOSトランジスタ（E— MOS)のゲート領域、
5d…デプレッション MOSトランジスタのゲート領域、
6…コンタクトパッド、 7…ガードリング、
8a, 8h…制御信号線、 9…インバータ、
10, 20, 21 " '07八変換回路（0 八）
12· ··ゲート領域、
13· ··コンタクト、 14· ··アルミ配線、
16· ··ドライノく IC、 17· ··出力端子ピン、 18, 180· ··ピクセル回路、
19· ··有機 EL素子、 C, CE…ユニット領域 (セル)。

Claims

請求の範囲
[l] DZA変換のための複数の各アナログ電圧を複数の各端子のそれぞれに発生する 基準電圧発生回路を有し、この基準電圧発生回路のそれぞれの前記アナログ電圧 をそれぞれに複数のスィッチ回路を介して所定の出力に接続し、前記複数のスイツ チ回路をデータに応じて選択的に ONZOFFすることで前記複数のアナログ電圧の 1つをアナログ変換電圧として前記所定の出力に得る DZA変換回路において、 矩形のガードリングの領域にコンタクトパッドを両端と中央にそれぞれ設け、これらコ ンタクトパッドの間に MOSのスィッチトランジスタをそれぞれ複数個配列して形成する ことで IC内に回路要素となるユニット領域を形成し、このユニット領域の前記両端の それぞれの前記コンタクトパッドがそれぞれに前記複数のアナログ電圧のうちの 1つ をそれぞれ受け、前記中央のコンタクトパッドが前記所定の出力に接続され、前記ュ ニット領域の各前記スィッチトランジスタをそれぞれ前記スィッチ回路とするものであ つて、前記データに応じて前記ユニット領域の複数の前記スィッチトランジスタの ON ZOFFを選択することにより前記アナログ変換電圧を得る DZA変換回路。
[2] 前記基準電圧発生回路は、前記 IC内設けられ、複数の抵抗を直列に接続した抵 抗分圧回路を有し、複数の各分圧点の電圧に応じて各前記アナログ電圧が生成さ れ、前記ユニット領域は、前記 IC内において複数個隣接して配列されている請求項 1記載の DZA変換回路。
[3] さらに、前記所定の出力に接続されるバッファアンプを有し、このバッファアンプの 出力が前記 DZA変換回路の出力とされ、前記バッファアンプが前記 IC内に設けら れて 、る請求項 2記載の DZA変換回路。
[4] 前記ユニット領域は、前記ガードリングを有するセルとして形成され、 MOSトランジ スタは、エンハンスメント MOSトランジスタである請求項 3記載の DZ A変換回路。
[5] 複数の抵抗を直列に接続した抵抗分圧回路の複数の分圧点の電圧をそれぞれに 複数のスィッチ回路を介して所定の出力に接続し、前記複数のスィッチ回路をデー タに応じて選択的に ONZOFFすることで前記複数の分圧点の電圧の 1つをアナ口 グ変換電圧として前記所定の出力に得る DZA変換回路において、
矩形のガードリングの領域にコンタクトパッドを両端と中央にそれぞれ設け、これらコ ンタクトパッドの間に MOSのスィッチトランジスタをそれぞれ複数個配列して形成する ことで IC内に回路要素となるユニット領域を形成し、このユニット領域の前記両端の それぞれの前記コンタクトパッドがそれぞれに前記分圧点のうちの 1つの電圧をそれ ぞれ受け、前記中央のコンタクトパッドが前記所定の出力に接続され、前記ユニット 領域の各前記スィッチトランジスタをそれぞれ前記スィッチ回路とするものであって、 前記データに応じて前記ユニット領域の複数の前記スィッチトランジスタの ONZOF Fを選択することにより前記アナログ変換電圧を得る DZA変換回路。
[6] 前記ユニット領域は、前記 IC内において複数個隣接して配列されている請求項 5 記載の DZA変換回路。
[7] 前記スィッチトランジスタの ON/OFFの選択は、複数個隣接して配列されている 前記ユニット領域の 1つにおける前記両端のうちの 1つの前記コンタクトパッドと前記 中央のコンタクトパッドの間にある前記複数のスィッチトランジスタが前記データに応 じてすべて ONにされ、残りの他の前記スィッチトランジスタがすべて OFFにされる請 求項 6記載の DZA変換回路。
[8] 前記ユニット領域は、前記ガードリングを有するセルとして形成され、 MOSトランジ スタは、エンハンスメント MOSトランジスタである請求項 7記載の DZ A変換回路。
[9] 前記複数のスィッチトランジスタは、この各トランジスタのソースの形成領域、ドレイ ンの形成領域あるいはこれら両者の形成領域が前記両端のうちの一方の前記コンタ タトパッドと前記中央のコンタクトパッド、そして前記両端のうちの他方の前記コンタク トパッドと前記中央のコンタクトパッドとのそれぞれの間にそれぞれ所定の間隔で複 数形成され、各前記トランジスタのゲート領域が前記所定の間隔で前記ソースの領域 と前記ドレインの領域に渡って短冊型に形成され、各前記トランジスタのゲート領域 のそれぞれの上層に複数の配線ラインが設けられ、前記複数の配線ラインは、前記 ゲート領域あるいは他の前記ユニット領域における前記スィッチトランジスタに対応す るトランジスタのゲート領域に選択的に接続される請求項 8記載の DZA変換回路。
[10] さらに、前記所定の出力に接続されるバッファアンプを有し、このバッファアンプの 出力が前記 DZA変換回路の出力とされ、前記バッファアンプが前記 IC内に設けら れ、前記複数の配線ラインは 2本であり、前記配線ラインのうち 1本が前記データにお けるある桁位置の信号を受け、残りの 1本力 sインバータを介して前記ある桁位置の信 号を受ける請求項 9記載の DZA変換回路。
[11] 請求項 1〜10記載のうちのいずれかの DZA変換回路を表示パネルの端子ピン対 応に有し、前記 DZA変換回路の所定の出力が前記表示パネルの駆動に提供され る表示パネル駆動回路。
[12] 請求項 11記載の表示パネル駆動回路と前記表示パネルとを有する表示装置。
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