KR102181916B1 - 보충 로딩 구조체를 갖는 디스플레이 - Google Patents

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Abstract

디스플레이는 액정 디스플레이 픽셀들과 같은 픽셀들의 어레이를 가질 수 있다. 디스플레이는 디스플레이에 걸쳐 부분적으로만 이어지는 짧은 픽셀 행들 및 디스플레이의 폭에 걸쳐 이어지는 전체-폭 픽셀 행들을 포함할 수 있다. 짧은 픽셀 행들에 결합된 게이트 라인들은 디스플레이의 비활성 영역 내로 연장될 수 있다. 보충 게이트 라인 로딩 구조체(supplemental gate line loading structure)들은 짧은 픽셀 행들에 결합되는 게이트 라인들 상의 로딩을 증가시키기 위해 디스플레이의 비활성 영역 내에 위치될 수 있다. 보충 게이트 라인 로딩 구조체들은 비활성 영역 내의 게이트 라인들과 중첩되는 데이터 라인들 및 도핑된 폴리실리콘을 포함할 수 있다. 디스플레이 및 터치 기능을 박막 트랜지스터 층에 결합하는 디스플레이들에서, 보충 로딩 구조체들은, 공통 전압 패드들의 짧은 행들에 결합되는 공통 전압 라인들 상의 로딩을 증가시키기 위해 비활성 영역에서 사용될 수 있다.

Description

보충 로딩 구조체를 갖는 디스플레이{DISPLAYS WITH SUPPLEMENTAL LOADING STRUCTURES}
본 출원은, 그 전체가 본 명세서에 참고로 포함되는, 2018년 5월 15일자로 출원된 미국 특허 출원 제15/980,437호, 및 2017년 9월 7일자로 출원된 미국 가특허 출원 제62/555,457호에 대한 우선권을 주장한다.
본 발명은 일반적으로는 전자 디바이스들에 관한 것으로, 보다 상세하게는 디스플레이들을 구비한 전자 디바이스들에 관한 것이다.
셀룰러 전화기, 컴퓨터, 및 다른 전자 디바이스와 같은 전자 디바이스는 종종 디스플레이를 포함한다. 디스플레이는 사용자에게 이미지들을 표시하기 위한 픽셀들의 어레이를 포함한다. 데이터 라인 드라이버 회로부와 같은 디스플레이 드라이버 회로부는 데이터 신호들을 픽셀들의 어레이에 공급할 수 있다. 디스플레이 드라이버 회로부 내의 게이트 라인 드라이버 회로부는 데이터를 픽셀들에 로딩하기 위해 순차적으로 디스플레이 내의 픽셀들의 각각의 행 상의 게이트 라인 신호를 어서트(assert)하는 데 사용될 수 있다.
밝기 변동들은 또한 비-직사각형 형상들을 갖는 디스플레이들에서의 제어 문제들로 인해 발생할 수 있다. 주의를 기울이지 않으면, 이들과 같은 효과는 디스플레이 성능에 악영향을 미칠 수 있다.
디스플레이는 디스플레이 드라이버 회로부에 의해 제어되는 액정 디스플레이 픽셀들과 같은 픽셀들의 어레이를 가질 수 있다. 디스플레이 드라이버 회로부는 픽셀들의 열들 내의 데이터 라인들을 통해 데이터 신호들을 픽셀들에 공급할 수 있고, 픽셀들의 행들 내의 게이트 라인들을 통해 게이트 라인 신호들을 픽셀들에 공급할 수 있다. 디스플레이 드라이버 회로부 내의 게이트 드라이버 회로부는 게이트 라인 신호들을 공급하는 데 사용될 수 있다.
게이트 드라이버 회로부는 게이트 드라이버 회로들을 가질 수 있으며, 게이트 드라이버 회로들 각각은 게이트 라인 신호들 중 각각의 하나를 픽셀들의 어레이의 각자의 행 내의 픽셀들에 공급한다.
디스플레이 내의 상이한 행들은 상이한 수의 픽셀들을 가질 수 있으며, 따라서 상이한 양들의 용량성 로딩에 의해 특성화될 수 있다. 디스플레이에 대한 밝기 균일성을 보장하기 위하여, 디스플레이에는 행-의존적 보충 게이트 라인 로딩 구조체(row-dependent supplemental gate line loading structure)들이 제공될 수 있다.
짧은 픽셀 행들에 결합된 게이트 라인들은 디스플레이의 비활성 영역 내로 연장될 수 있다. 보충 게이트 라인 로딩 구조체들은 짧은 픽셀 행들에 결합되는 게이트 라인들 상의 로딩을 증가시키기 위해 디스플레이의 비활성 영역 내에 위치될 수 있다. 보충 게이트 라인 로딩 구조체들은 비활성 영역 내의 게이트 라인들과 중첩되는 데이터 라인들 및 도핑된 폴리실리콘을 포함할 수 있다.
도핑된 폴리실리콘은 접지 라인과 같은 바이어스 전압 공급 라인 또는 다른 신호 라인에 결합될 수 있다. 공통 전극 전압 층의 연장부와 같은 투명 전도성 층이, 폴리실리콘을 바이어스 전압 공급 라인에 결합하기 위해 디스플레이의 비활성 영역에서 사용될 수 있다. 다른 배열들에서는, 금속 층이, 폴리실리콘을 바이어스 전압 공급 라인에 결합하는 데 사용될 수 있다. 금속 층은 디스플레이의 활성 영역 내의 데이터 라인들을 형성하는 것과 동일한 재료로 형성될 수 있다.
디스플레이 및 터치 기능을 박막 트랜지스터 층에 결합하는 디스플레이들에서, 보충 로딩 구조체들은, 공통 전압 패드들의 짧은 행들에 결합되는 공통 전압 라인들 상의 로딩을 증가시키기 위해 비활성 영역에서 사용될 수 있다. 보충 로딩 구조체들은 비활성 영역 내의 공통 전압 패드들과 각각 중첩되는 투명 전도성 전극들을 포함할 수 있다. 투명 전도성 전극들은 디스플레이의 활성 영역 내의 픽셀 전극들과 동일한 재료로 형성될 수 있다. 투명 전도성 전극들 및 공통 전압 패드들은 공통 전압 패드들의 짧은 행들에 결합되는 공통 전압 라인들 상의 용량성 로딩을 증가시키는 커패시터들을 형성한다.
도 1은 일 실시예에 따른 디스플레이를 갖는 예시적인 전자 디바이스의 개략도이다.
도 2는 일 실시예에 따른 전자 디바이스 내의 예시적인 디스플레이의 평면도이다.
도 3은 일 실시예에 따른 디스플레이 내의 예시적인 픽셀 회로의 회로도이다.
도 4는 일 실시예에 따른 예시적인 박막 층들의 위치들을 보여주는 예시적인 디스플레이의 측단면도이다.
도 5는 일 실시예에 따른, 상부 에지를 따르는 픽셀-프리(pixel-free) 노치를 갖고 짧은 픽셀 행들 및 전체-폭 픽셀 행들을 가질 수 있는 예시적인 디스플레이의 도면이다.
도 6은 일 실시예에 따른, 디스플레이 밝기 변동들을 최소화하는 것을 돕기 위해 어떻게 게이트 라인 로딩이 디스플레이 내의 행 위치의 함수로서 조정될 수 있는지를 도시하는 그래프이다.
도 7은 일 실시예에 따른, 밝기 변동들을 안정되게 하기 위해 어떻게 더미 픽셀 구조체들과 같은 보충 게이트 라인 로딩 구조체들이 디스플레이 내의 행들에 추가될 수 있는지를 도시하는 예시적인 디스플레이의 일부분의 평면도이다.
도 8은 일 실시예에 따른, 데이터 라인 연장부들 및 폴리실리콘 로딩 구조체들이 게이트 라인 로딩을 증가시키기 위해 어떻게 사용될 수 있는지를 도시하는 예시적인 디스플레이의 일부분의 평면도이다.
도 9는 일 실시예에 따른, 폴리실리콘 로딩 구조체들이 공통 전압 전극 층을 사용해 어떻게 바이어스될 수 있는지를 도시하는 도 8의 디스플레이의 측단면도이다.
도 10은 일 실시예에 따른, 게이트 라인들의 인접한 쌍들이 어떻게 별개의 폴리실리콘 로딩 구조체들을 가질 수 있는지를 도시하는 예시적인 디스플레이의 일부분의 평면도이다.
도 11은 일 실시예에 따른, 한 쌍의 게이트 라인들이 어떻게 결합된 폴리실리콘 로딩 구조체들을 가질 수 있는지를 도시하는 예시적인 디스플레이의 일부분의 평면도이다.
도 12는 일 실시예에 따른, 접지 루프가 어떻게 상이한 금속 층들의 세그먼트들로 형성될 수 있는지를 도시하는 예시적인 디스플레이의 평면도이다.
도 13은 일 실시예에 따른, 폴리실리콘 로딩 구조체들이 어떻게 전압 게이트 로우 라인(voltage gate low line)을 사용하여 바이어스될 수 있는지를 도시하는 예시적인 디스플레이의 평면도이다.
도 14는 일 실시예에 따른, 전압 게이트 로우 라인이 어떻게 폴리실리콘 로딩 구조체에 전기적으로 결합될 수 있는지를 도시하는 도 13의 디스플레이의 측단면도이다.
도 15는 일 실시예에 따른, 보충 로딩 구조체들이 어떻게 공통 전극 패드들의 짧은 행들에 결합되는 신호 라인들 상의 로딩을 증가시키는 데 사용될 수 있는지를 도시하는 예시적인 디스플레이의 평면도이다.
도 16은 일 실시예에 따른, 어떻게 폴리실리콘 로딩 구조체들이 짧은 픽셀 행들 내의 게이트 라인들 상의 로딩을 증가시키는 데 사용될 수 있고 투명 전극 로딩 구조체들이 공통 전극 패드들의 짧은 행들 상의 로딩을 증가시키는 데 사용될 수 있는지를 도시하는 도 15의 디스플레이의 평면도이다.
디스플레이가 구비될 수 있는 유형의 예시적인 전자 디바이스가 도 1에 도시된다. 도 1의 전자 디바이스(10)는 태블릿 컴퓨터, 랩톱 컴퓨터, 데스크톱 컴퓨터, 임베디드 컴퓨터를 포함하는 모니터, 임베디드 컴퓨터를 포함하지 않는 모니터, 디스플레이 외부에 있는 컴퓨터 또는 다른 장비에 사용하기 위한 디스플레이, 셀룰러 전화기, 미디어 재생기, 손목시계 디바이스 또는 다른 웨어러블 전자 장비, 또는 다른 적합한 전자 디바이스일 수 있다.
도 1에 도시된 바와 같이, 전자 디바이스(10)는 제어 회로부(16)를 가질 수 있다. 제어 회로부(16)는 디바이스(10)의 동작을 지원하기 위한 저장 및 프로세싱 회로부를 포함할 수 있다. 저장 및 프로세싱 회로부는 하드 디스크 드라이브 저장장치, 비휘발성 메모리(예를 들어, 플래시 메모리, 또는 솔리드 스테이트 드라이브(solid state drive)를 형성하도록 구성된 다른 전기적 프로그래밍가능 판독 전용 메모리), 휘발성 메모리(예를 들어, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 저장장치를 포함할 수 있다. 제어 회로부(16) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로부는 하나 이상의 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 기저대역 프로세서, 전력 관리 유닛, 오디오 칩, 응용 주문형 집적 회로 등에 기초할 수 있다.
입출력 디바이스들(12)과 같은 디바이스(10)의 입출력 회로부는 데이터가 디바이스(10)에 공급되도록 하기 위해 그리고 데이터가 디바이스(10)로부터 외부 디바이스들로 제공되도록 하기 위해 사용될 수 있다. 입출력 디바이스들(12)은 버튼, 조이스틱, 스크롤링 휠, 터치 패드, 키 패드, 키보드, 마이크로폰, 스피커, 톤 생성기, 진동기, 카메라, 센서, 발광 다이오드 및 다른 상태 표시기, 데이터 포트 등을 포함할 수 있다. 사용자는 입출력 디바이스들(12)을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입출력 디바이스들(12)의 출력 리소스들을 사용하여 디바이스(10)로부터 상태 정보 및 다른 출력을 수신할 수 있다.
입출력 디바이스들(12)은 디스플레이(14)와 같은 하나 이상의 디스플레이를 포함할 수 있다. 디스플레이(14)는 사용자로부터 터치 입력을 수집하기 위한 터치 센서를 포함하는 터치 스크린 디스플레이일 수 있거나, 디스플레이(14)는 터치에 불감응형일 수 있다. 디스플레이(14)를 위한 터치 센서는 용량성 터치 센서 전극들의 어레이, 음향 터치 센서 구조체들, 저항성 터치 컴포넌트들, 힘-기반 터치 센서 구조체들, 광-기반 터치 센서, 또는 다른 적합한 터치 센서 배열들에 기초할 수 있다.
제어 회로부(16)는 운영 체제 코드 및 애플리케이션들과 같은 디바이스(10) 상의 소프트웨어를 실행하는 데 사용될 수 있다. 디바이스(10)의 동작 동안, 제어 회로부(16) 상에서 실행되는 소프트웨어는 디스플레이(14) 내의 픽셀들의 어레이를 사용하여 디스플레이(14) 상에 이미지들을 표시할 수 있다.
디스플레이(14)는 유기 발광 다이오드 디스플레이, 액정 디스플레이, 전기영동 디스플레이, 전기습윤 디스플레이, 개별적인 결정형 발광 다이오드 다이들의 어레이에 기초한 디스플레이, 또는 다른 유형의 디스플레이 기술에 기초한 디스플레이일 수 있다. 디스플레이(14)가 액정 디스플레이인 구성들이 때때로 본 명세서에서 예로서 기술될 수 있다.
디스플레이(14)는 직사각형 형상을 가질 수 있거나(즉, 디스플레이(14)는 직사각형 풋프린트 및 직사각형 풋프린트 둘레에 이어지는 직사각형 주변 에지를 가질 수 있음) 또는 다른 적합한 형상을 가질 수 있다. 디스플레이(14)는 평면형일 수 있거나 또는 곡선형 프로파일을 가질 수 있다.
디스플레이(14)의 일부분의 평면도가 도 2에 도시된다. 도 2에 도시된 바와 같이, 디스플레이(14)는 기판(36)과 같은 기판 구조체들로 형성된 픽셀들(22)의 어레이를 가질 수 있다. 기판(36)과 같은 기판들은 유리, 금속, 플라스틱, 세라믹 또는 다른 기판 재료들로 형성될 수 있다. 픽셀들(22)은 데이터 라인들(D)과 같은 신호 경로들을 통해 데이터 신호들을 수신할 수 있고 수평 제어 라인들(G)(때때로 게이트 라인들, 스캔 라인들, 방출 제어 라인들, 게이트 신호 경로들 등으로 지칭됨)과 같은 제어 신호 경로들을 통해 하나 이상의 제어 신호를 수신할 수 있다. 디스플레이(14)에는 임의의 적합한 수의 픽셀들(22)의 행들 및 열들이 있을 수 있다(예컨대, 수십 개 이상, 수백 개 이상, 또는 수천 개 이상). 유기 발광 다이오드 디스플레이들에서, 픽셀들(22)은 각자의 발광 다이오드들, 및 발광 다이오드들로의 전류의 인가를 제어하는 픽셀 회로들을 포함한다. 액정 디스플레이들에서, 픽셀들(22)은 제어된 양의 전계를 액정 층의 픽셀-크기의 부분들로 인가하는 데 사용되는 픽셀 전극들로의 신호들의 인가를 제어하는 픽셀 회로들을 포함한다. 픽셀들(22) 내의 픽셀 회로들은 게이트 라인들(G) 상의 게이트 라인 신호들에 의해 제어되는 게이트들을 갖는 트랜지스터들을 포함할 수 있다.
픽셀들(22)의 동작을 제어하기 위해 디스플레이 드라이버 회로부(20)가 사용될 수 있다. 디스플레이 드라이버 회로부(20)는 집적 회로들, 박막 트랜지스터 회로들, 또는 다른 적합한 회로부로 형성될 수 있다. 박막 트랜지스터 회로부는 폴리실리콘 박막 트랜지스터, 인듐 갈륨 아연 산화물 트랜지스터와 같은 반도체-산화물 박막 트랜지스터, 또는 다른 반도체로 형성된 박막 트랜지스터로 형성될 수 있다. 픽셀들(22)은 컬러 이미지들을 표시하는 능력을 디스플레이(14)에 제공하기 위해 상이한 컬러들(예컨대, 적, 녹 및 청)의 컬러 필터 요소들 또는 다른 유색 구조체들을 가질 수 있다.
디스플레이 드라이버 회로부(20)는 디스플레이 드라이버 회로(20A) 및 게이트 드라이버 회로부(20B)와 같은 디스플레이 드라이버 회로들을 포함할 수 있다. 디스플레이 드라이버 회로(20A)는 하나 이상의 디스플레이 드라이버 집적 회로 및/또는 박막 트랜지스터 회로부(예컨대, 타이밍 제어기 집적 회로)로 형성될 수 있다. 게이트 드라이버 회로부(20B)는 게이트 드라이버 집적 회로들로 형성될 수 있거나 박막 "게이트 온 어레이(gate-on-array)" 회로부일 수 있다. 도 2의 디스플레이 드라이버 회로(20A)는 경로(32)를 통해 도 1의 제어 회로부(16)와 같은 시스템 제어 회로부와 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(32)는 가요성 인쇄 회로 상의 트레이스들 또는 다른 전도성 라인들로 형성될 수 있다. 동작 동안, 제어 회로부(예컨대, 도 1의 제어 회로부(16))는 디스플레이(14) 상에 표시될 이미지들에 관한 정보를 회로(20A)에 공급할 수 있다.
디스플레이 픽셀들(22) 상에 이미지들을 표시하기 위해, 디스플레이 드라이버 회로부(20A)는 데이터 라인들(D)에 이미지 데이터를 공급하면서 경로(38)를 통해 게이트 드라이버 회로부(20B)와 같은 지원 디스플레이 드라이버 회로부에 제어 신호들을 발행할 수 있다. 경로(38)는, 예를 들어, 게이트 하이 전압 신호(gate high voltage signal)(Vgh)(이는 게이트 드라이버 회로부로부터 각각의 게이트 라인 상으로 출력되는 최대 게이트 라인 신호 값으로서의 역할을 할 수 있음) 및 게이트 로우 전압 신호(gate low voltage signal)(Vgl)(이는 접지로서의 역할을 할 수 있음)와 같은 전력 신호들, 게이트 출력 인에이블 신호들과 같은 제어 신호들, 클록 신호들 등을 전달하기 위한 라인들을 포함할 수 있다. 회로부(20A)는 디스플레이(14)의 하나의 에지 또는 양측 에지들 상에서 이들 신호들을 게이트 드라이버 회로부(20B)에 공급할 수 있다(예를 들어, 도 2의 예에서 디스플레이(14)의 우측 상의 경로(38') 및 게이트 드라이버 회로부(20B') 참조).
게이트 드라이버 회로부(20B)(때때로 수평 제어 라인 제어 회로부로 지칭됨)는 경로(38)로부터 수신된 신호들(예컨대, 게이트 하이 전압, 게이트 로우 전압, 게이트 출력 인에이블 신호들, 게이트 클록 신호들 등)을 이용하여 수평 제어 라인들(게이트 라인들)(G)을 제어할 수 있다. 디스플레이(14) 내의 게이트 라인들(G)은 각각 (예컨대, 데이터 라인들로부터의 데이터를 데이터 라인들(D)로부터 픽셀들(22) 내의 저장 커패시터들로 로딩할 때, 그 픽셀들 내의 트랜지스터들을 턴온시키기 위해) 각자의 행의 픽셀들(22)을 제어하기 위한 게이트 라인 신호를 전달할 수 있다. 동작 동안, 이미지 데이터의 프레임들은 디스플레이 내의 각각의 게이트 라인(G) 상의 게이트 신호를 순차적으로 어서트함으로써 표시될 수 있다. 게이트 드라이버 회로부(20B) 내의 시프트 레지스터 회로부(예컨대, 레지스터들 및 연관된 출력 버퍼들로 형성된 게이트 드라이버 회로들의 체인)는 게이트 라인 신호들을 제어하는 데 사용될 수 있다.
디스플레이(14)의 픽셀들(22)에 대한 예시적인 픽셀 회로가 도 3에 도시된다. 도 3에 도시된 바와 같이, 각각의 픽셀(22)은 대응하는 픽셀 전극들을 이용하여 전계가 공급될 수 있는 액정(LC) 층의 픽셀-크기의 부분을 포함할 수 있다. 인가된 전계의 크기는 픽셀 전압(Vp) 마이너스 공통 전극 전압(Vcom)에 비례한다. 데이터 로딩 동작들 동안, 원하는 데이터 라인 신호(즉, 픽셀(22)에 로딩될 데이터 전압(Vp))가 데이터 라인(D) 상으로 구동된다. 게이트 라인(G) 상의 게이트 라인 신호는 데이터 라인(D) 상의 데이터 라인 신호가 유효한 동안 어서트된다. 게이트 라인 신호가 어서트될 때, 트랜지스터(T)의 게이트는 하이로 취해지고 트랜지스터(T)는 턴온된다. 트랜지스터(T)가 턴온되면, 라인(D)로부터의 데이터가 저장 커패시터(Cst) 상으로 구동되고 픽셀 전압(Vp)을 확립한다. 저장 커패시터(Cst)는 연속적인 이미지 프레임들 사이에서 Vp의 값을 유지한다.
디스플레이(14)의 활성 영역의 일부분의 측단면도가 도 4에 도시된다. 영역(30)에서, 디스플레이(14)는 백라이트 조명을 생성하는 백라이트 유닛을 가질 수 있다. 백라이트 조명은 픽셀들의 어레이(22)를 형성하는 박막 트랜지스터 회로부(34)(때때로 박막 트랜지스터 층으로 지칭됨)를 통과한다. 영역(54)에서, 디스플레이(14)는 컬러 필터 층 및 컬러 필터 층과 박막 회로부(34) 사이에 개재된 액정 층을 포함할 수 있다. 층들(54) 및 박막 트랜지스터 회로부(34)는 상부 및 하부 편광기들 사이에 개재될 수 있다.
박막 트랜지스터 회로부(34)는 기판(36)과 같은 기판 층을 포함할 수 있다. 기판(36)은 투명 유리, 플라스틱, 또는 다른 재료들로 형성될 수 있다. 광 차폐 구조체(202)가 예시적인 트랜지스터(56)와 같은 박막 트랜지스터들 아래에 형성될 수 있다. 광 차폐 구조체(202)는 (일례로서) 금속으로 형성될 수 있다. 유전체 버퍼 층(들)(66)이 기판(36) 상에 형성될 수 있다. 박막 트랜지스터 회로부(34)는 또한 게이트 절연체 층(64) 및 층간 유전체 층들(206, 218)과 같은 유전체 층들을 포함할 수 있다. 층들(66, 64, 206, 218)과 같은 유전체 층들은 실리콘 산화물, 실리콘 질화물, 다른 무기 재료들, 또는 다른 절연체들로 형성될 수 있다. 층들(208, 214)과 같은 유전체 평면화 층들은 유기 층들(예컨대, 중합체) 또는 다른 절연체들로 형성될 수 있다.
층들(216, 220)과 같은 전도성 층들은 인듐 주석 산화물 또는 다른 투명 전도성 재료로 형성될 수 있다. 층(220)은 박막 트랜지스터(56)에 의해 구동되는 픽셀 전극에 대한 전극 핑거(electrode finger)들을 형성하도록 패턴화될 수 있다. 층(220)은 층간 유전체 층(218)에 의해 층(216)으로 형성된 공통 전압(Vcom) 층으로부터 분리될 수 있다. 트랜지스터(56)는 폴리실리콘 층(204)으로 형성된 채널, 금속 층(60)으로 형성된 게이트 및 소스 단자들, 및 금속 층(222)으로 형성된 게이트(이는 게이트 절연체(64)에 의해 채널로부터 분리됨)를 가질 수 있다. 중간 금속 층(210)이 층간 유전체 층(206)과 평면화 층(208) 사이에 개재될 수 있고 신호 상호연결부들을 형성하는 데 사용될 수 있다. 다른 디스플레이 구조체들이 도 4의 층들을 이용하여 형성될 수 있고/있거나 상이한 박막 층들이 디스플레이(14)에 포함될 수 있다. 도 4의 예시적인 박막 구조체들은 단지 예시적인 것이다.
디스플레이(14)가 디스플레이(14)의 각 행에서 동일한 수의 픽셀들(22)을 갖는 디바이스(10)에 대한 구성들에서, 디스플레이(14)의 게이트 라인들 상의 용량성 로딩은 디스플레이(14)의 행들 모두에 걸쳐 비교적 균등할 것이다. 도 5의 예시적인 구성과 같은 디스플레이(14)에 대한 다른 구성들에서, 디스플레이(14)의 상이한 행들은 상이한 수의 픽셀들(22)을 포함할 수 있다. 이것은 게이트 라인들(예를 들어, 게이트 하이 전압 신호(Vgh) 및 게이트 로우 전압 신호(Vhl)와 같은 신호들을 전달하는 게이트 라인들) 상에 행-의존적 용량성 로딩을 발생시킬 수 있으며, 이는 각 행의 픽셀들(22) 내의 광의 결과적인 밝기에 영향을 미칠 수 있다.
도 5의 예시적인 배열에서, 디스플레이(14)는 4개의 만곡된 코너 및 리세스(즉, 픽셀-프리 노치형 영역(66))를 갖는 직사각형 형상을 갖는다. 노치는 픽셀들(22)의 행들을 차단하여, 디스플레이(14)의 기판의 폭에 걸쳐 이어지는 정상적인 길이의 행들보다 적은 픽셀들을 갖는 짧은 행들을 생성한다. 디스플레이(14)의 만곡된 코너들로 인해, 디스플레이(14)의 상부 및 하부 에지 내의 각각의 행은 약간 상이한 양의 용량성 로딩을 가질 것이다. 디스플레이(14)의 상부 및 하부 에지들에서의 디스플레이(14)의 주변 에지의 점진적으로 만곡된 형상으로 인해, 게이트 라인들을 로딩하는 픽셀들(22)의 수의 행간(row-to-row) 변화는 이 영역들에서 점진적일 것이다. 그 결과, 인접한 행들 사이의 행 길이(및 따라서 픽셀 카운트)의 변화들로 인한 휘도 변동들은 최소일 것이고 디스플레이(14)의 뷰어에게 눈에 띄지 않을 것이다.
노치(66)로 인한 디스플레이(14)에서의 변화들과 같은 더 급격한 형상 변화들은 게이트 라인들 상의 픽셀 로딩에서의 더 큰 변화들을 도입할 것이다. 도 5의 디스플레이(14) 내의 행(RM+1… RN)과 같은 행들(때때로 전체-폭 픽셀 행들로 지칭됨)은 서로 동일한 픽셀 카운트들을 갖는다(또는, 디스플레이(14)의 하부 에지 근처의 행들의 경우, 거의 동일하다). 행들(R0… RM)과 같은 행들(때때로 짧은 픽셀 행들로 지칭됨)은 행들(RM+1…RN)의 픽셀 카운트들보다 작은 픽셀 카운트들을 가질 것이다. 이것은 행들(R0…RM) 내의 픽셀들이 영역(66)의 좌측 및 우측 경계로만 연장될 것이기 때문이다.
디스플레이(14)의 영역(A) 내의 게이트 라인들(즉, 영역(66)에 인접한 디스플레이(14)의 상부 에지 내의 행들(R0…RM)의 게이트 라인들) 및 디스플레이(14)의 영역(B) 내의 게이트 라인들(즉, 행들(RM+1… RN)의 게이트 라인들)은 도 5의 예에서 상이한 양들의 로딩을 겪기 때문에, 영역들(A, B) 내의 픽셀들(22)은 그들 데이터 라인들 상에 동일한 Vp 값들이 존재하는 경우에도 그들의 저장 커패시터들(Cst) 상에 상이한 전압들로 로딩될 위험이 있다. 게이트 라인 로딩은 게이트 라인들 상의 게이트 라인 펄스들의 형상에 영향을 미치며, 따라서 픽셀 밝기에 영향을 미칠 수 있다. 더 큰 양들의 게이트 라인 로딩을 갖는 게이트 라인들은 더 작은 양들의 게이트 라인 로딩을 갖는 게이트 라인들보다 더 어두운 경향이 있을 것이다. 디스플레이(14) 내의 행들에는, 밝기 변동들을 감소시키는 것을 돕기 위해 상이한 양들의 게이트 라인 로딩이 제공될 수 있다. 예로서, 더 적은 픽셀들을 갖는 더 짧은 행들에는 보충 로드들(때때로 더미 로드들, 더미 픽셀들, 또는 보충 게이트 라인 로딩 구조체들로 지칭됨)이 제공되어, 그러한 행들이 디스플레이 내의 더 긴 행들과 유사하게 또는 그와 동일하게 행동하게 만드는 것을 도울 수 있다.
동일하지 않은 길이들의 픽셀들(상이한 수의 픽셀들)의 행들을 갖는 디스플레이에서의 밝기 변동들을 완만하게 하는 것을 돕기 위해 사용될 수 있는 다양한 로딩 방식들의 영향을 예시하는 그래프가 도 6에 도시되어 있다. 도 6의 예에서, 게이트 라인 로딩(로드)이 (예를 들어, 도 5의 행(R0)에서 시작하여 디스플레이(14)의 상부 부분에 대하여) 행 번호의 함수로서 플로팅되었다. 직선(190)은 어떠한 보충 로딩 구조체들도 없이 도 5에 도시된 형상을 갖는 디스플레이에 대응한다. 행(R0) 내지 행(RM)(즉, 도 5의 영역(A) 내의 행들)은 점진적으로 증가하는 양들의 로딩을 겪는다. 행(RM+1)으로부터 행(RN)까지(즉, 영역(B)에서), 로딩은 로드 값(LM)에 도달한다. 보상되지 않은 디스플레이 구성(직선(190))에서, 개개의 행들(RM) 및 행(RM+1)의 게이트 라인들에 의해 겪게 되는 로딩의 양에서의 비교적 급격한 불연속(로딩 차이(DLM))이 있을 수 있다. 이 불연속은 행(RM) 내의 픽셀들의 밝기와 행(RM+1) 내의 픽셀들의 밝기 사이의 눈에 띄는 변동을 초래할 수 있다.
이들과 같은 밝기 변동들은 디스플레이(14)의 적절한 행들에 보충 게이트 라인 로딩 구조체들을 추가함으로써 완만하게 될 수 있다. 라인(192)에 의해 도시되는 하나의 예시적인 배열에서, 게이트 라인 로딩은 행들(198)의 게이트 라인들에 보충 로드들을 추가함으로써 완만하게 된다. 원하는 경우, (예를 들어, 라인(194)에 의해 도시된 바와 같이, 행들(R0 내지 RM)의 게이트 라인들 각각에 변화하는 양들의 로드를 추가함으로써) 추가적인 완만화가 달성될 수 있다. 원하는 경우, 행들(R0 내지 RM) 내의 게이트 라인들은 디스플레이(14) 내의 모든 행들의 게이트 라인들 상의 로딩을 균등화하기에 충분한 보충 게이트 라인 로딩을 추가함으로써 보상될 수 있다(예를 들어, 도 6의 예시적인 로딩 라인(196) 참조). 일반적으로, 임의의 적합한 양의 보충 로딩이 디스플레이(14)의 적적한 행들에 추가될 수 있다. 보충 로드들은 상당할 수 있거나(예를 들어, 라인(196)에 의해 도시된 바와 같이 모든 행들에 대한 로딩을 완전히 균등화하도록), 보통일 수 있거나(예를 들어, 라인(194)에 의해 도시된 바와 같이 로딩을 완만하게 하도록), 또는 비교적 작을 수 있다(예를 들어, 라인(192)에 의해 도시된 바와 같이, 비교적 보통인 수의 행들(예를 들어, 행들(198))에 로딩을 추가함으로써 행들(RM/RM+1)에서의 로드 불연속을 완만하게 하는 것을 돕도록. 이들 방식 중 임의의 것은, 또한, 밝기 불연속들을 완만하게 하는 것을 돕기 위해 행-의존적 게이트 신호 형상화 방식들과 조합될 수 있다.
디스플레이(14)의 더 짧은 픽셀 행들에 보충 로드들을 추가하기 위한 예시적인 배열들이 도 7 내지 도 16에 도시된다
도 7의 예시적인 구성에 도시된 바와 같이, 디스플레이(14)는 픽셀들(22)이 위치되는 활성 영역(40)과 같은 활성 영역(즉, 경계선(40) 내의 활성 영역(AA))을 가질 수 있다. 디스플레이(14)는, 또한, 광-방출 픽셀들(22)이 없는 활성 영역(40) 외부의 영역(66)과 같은 픽셀-프리 노치 영역을 가질 수 있다. 디스플레이(14)는 기판(36)과 같은 하나 이상의 기판 층을 가질 수 있다. 기판(36)은 에지(48)와 같은 에지를 가질 수 있다. 에지(48)는 (도 7의 예에서와 같이) 직선이거나 만곡될 수 있다.
픽셀 행들(R0 내지 RM)의 게이트 라인들은 활성 영역(40)에 걸쳐 그리고 노치-영역(66)(때때로 디스플레이(14)의 비활성 영역 또는 비활성 노치 영역으로 지칭됨)에 걸쳐 연장될 수 있다. 비활성 영역(66) 내의 게이트 라인들(G)의 피치는 활성 영역(40) 내의 게이트 라인들(G)의 피치보다 작을 수 있다. 비활성 영역(66) 내의 게이트 라인들(G)의 감소된 피치는 디스플레이(14)의 상부에서의 공간(42)과 같은 공간을 제공한다. 공간(42)은 하나 이상의 전자 컴포넌트(예를 들어, 카메라, 스피커, 주변 광 센서, 근접 센서, 및/또는 다른 입출력 컴포넌트들과 같은 입출력 컴포넌트들)를 수용하는 데 사용될 수 있다.
선택된 게이트 라인들(G)(예를 들어, 픽셀 행들(R0 내지 RM) 내의 게이트 라인들 또는 다른 적합한 게이트 라인들)은 노치 영역(66) 내의 더미 픽셀들(22D)과 같은 보충 로딩 구조체들(보충 게이트 라인 로딩 구조체들)에 결합될 수 있다. 임의의 적합한 수의 픽셀 행들에는 보충 로딩(예를 들어, 2개 내지 20개 행, 2개 내지 100개 행, 50개 내지 1000개 행, 25개 초과의 행, 2000개 미만의 행 등)이 공급될 수 있다. 임의의 적합한 수의 더미 픽셀들(22D)(예를 들어, 1개 내지 1000개, 10개 초과, 500개 미만 등)이 디스플레이(14)의 각각의 행 내의 게이트 라인(G)에 결합될 수 있고/있거나 행-의존적 밝기 변동들을 감소시키기 위해 디스플레이(14) 내의 다른 적합한 수평 제어 라인들에 결합될 수 있다.
더미 픽셀들(22D)은, 이 픽셀들이 광을 방출하는 것을 방지하는 수정들을 갖는 일반 픽셀들(22)의 픽셀 회로부의 전부 또는 일부를 포함할 수 있다. 활성 픽셀들(22)을 더미 픽셀들(22D)로 변환하기 위해 행해질 수 있는 수정들의 예는 다음을 포함한다: 픽셀들(22D)로부터 픽셀들(22)의 액정 재료를 생략하는 것, 픽셀들(22D)의 애노드들을 생략하는 것, 금속 트레이스들의 작은 부분들을 생략하여 개방 회로들을 생성하는 것 등. 도 7의 픽셀들(22D) 각각의 풋프린트(위에서 볼 때 외곽선)는 픽셀들(22) 각각의 풋프린트와 동일할 수 있거나, 픽셀들(22)과 더미 픽셀들(22D)은 상이한 풋프린트들을 가질 수 있다.
원하는 경우, 영역(66) 내의 하나 이상의 커패시터로 형성된 보충 로딩 구조체들. 이러한 유형의 배열이 도 8에 도시되어 있다. 도 8은 도 6의 노치 영역(66)에서 사용될 수 있는 예시적인 보충 로딩 구조체들의 평면도이다. 이 예에서, 보충 로딩 구조체들(22D)은 데이터 라인 연장부들(DE)(예를 들어, 노치 영역(66) 내로 연장되는 도 7의 데이터 라인들(D)의 부분들) 및 전도성 층(50)을 포함한다. 커패시터들의 제1 세트가 데이터 라인 연장부들(DE)과 게이트 라인들(G) 사이의 중첩 영역들 내에 형성될 수 있다(예를 들어, 데이터 라인 연장부들(DE)은 각 커패시터의 제1 전극을 형성할 수 있고 게이트 라인들(G)은 각 커패시터의 제2 전극을 형성할 수 있다). 커패시터들의 제2 세트가 전도성 층(50)과 게이트 라인들(G) 사이의 중첩 영역들 내에 형성될 수 있다(예를 들어, 전도성 층(50)은 각 커패시터의 제1 전극을 형성할 수 있고 게이트 라인들(G)은 각 커패시터의 제2 전극을 형성할 수 있다). 하나 이상의 유전체 층이 게이트 라인들(G)을 데이터 라인 연장부들(DE) 및 전도성 층(50)으로부터 분리시킬 수 있다.
데이터 라인 연장부들(DE)과 게이트 라인들(G) 사이 및 전도성 층(50)과 게이트 라인들(G) 사이의 유전체 재료는 디스플레이(14) 내의 무기 및/또는 유기 유전체 재료의 하나 이상의 층으로 형성될 수 있다. 전도성 층(50)은 금속 층들, 전도성 반도체 층들(예를 들어, 도핑된 폴리실리콘 등), 또는 다른 전도성 층들로 형성될 수 있다. 예를 들어, 전도성 층(50)은 전도성 층들, 예컨대 제1 게이트 금속 층, 제2 게이트 금속 층, 소스-드레인 금속 층, 실리콘 층, 또는 디스플레이(14)의 박막 트랜지스터 회로부 내의 다른 적합한 전도성 층들로 형성될 수 있다. 때때로 본 명세서에서 예로서 기술되는 하나의 예시적인 배열에서, 전도성 층(50)은 도 4의 도핑된 폴리실리콘 층(204)과 같은 도핑된 폴리실리콘 층으로 형성될 수 있다.
원하는 경우, 각 더미 픽셀(22D) 내의 데이터 라인 연장부들(DE)과 게이트 라인들(G) 사이의 중첩의 양은 광-방출 픽셀들(22) 내의 데이터 라인들(D)과 게이트 라인들(G) 사이의 중첩의 양과 매칭될 수 있다. 이는, 데이터 라인들(D)이 디스플레이(14)의 활성 영역(40) 내의 게이트 라인들(G)에 제공하는 것과 동일하거나 유사한 용량성 로딩을, 데이터 라인 연장부들(DE)이 비활성 영역(66) 내의 게이트 라인들(G)에 제공하도록 보장한다. 유사하게, 더미 픽셀들(22D) 내의 전도성 층(50)(예를 들어, 도핑된 폴리실리콘의 층)과 게이트 라인들(G) 사이의 중첩의 양은 픽셀들(22) 내의 폴리실리콘 층(204)과 게이트 라인들(G) 사이의 중첩의 양과 매칭될 수 있다. 이는, 픽셀들(22) 내의 폴리실리콘 층(204)이 디스플레이(14)의 활성 영역(40) 내의 게이트 라인들(G)에 제공하는 것과 동일하거나 유사한 용량성 로딩을, 폴리실리콘 층(50)이 비활성 영역(66) 내의 게이트 라인들(G)에 제공하도록 보장한다.
비활성 영역(66) 내의 폴리실리콘 층(50)은 활성 영역(40) 내의 폴리실리콘 층(204)을 형성하는 것과 동일한 재료의 층으로 형성될 수 있지만, 폴리실리콘 층(50)은 폴리실리콘 층(204)으로부터 전기적으로 격리될 수 있다. 따라서, 폴리실리콘 층(50)에 적절한 전압을 제공하기 위하여, 폴리실리콘 층(50)은 접지 라인(예를 들어, 접지 라인(38-2))과 같은 바이어스 전압 공급 라인 또는 다른 신호 라인(예를 들어, 게이트 로우 전압(Vgl) 신호 라인(38-1))에 결합될 수 있다.
하나의 예시적인 배열에서, 비아들(52)과 같은 비아들이 폴리실리콘 층(50)을 공통 전압(Vcom) 층에 결합하는 데 사용될 수 있다. 이어서 Vcom 층은 접지 라인(38-2)에 결합되어, 폴리실리콘 층(50)에 적절한 바이어스 전압을 제공할 수 있다.
도 8의 예에서, 각각의 보충 로딩 구조체(22D)는 H-형상을 갖고, 2개의 인접한 게이트 라인들(G) 상의 로딩을 증가시키는 데 사용된다. 각각의 H-형상 로딩 구조체(22D)의 상부 반부(예를 들어, 도 8의 y-축에 평행하게 연장되는 2개의 수직 부분들)는 2개 위치에서 제1 게이트 라인(G)과 교차하고, 각각의 H-형상 로딩 구조체(22D)의 하부 반부(또한 도 8의 y-축에 평행하게 연장됨)는 2개 위치에서 제2 게이트 라인과 교차한다. 각각의 H-형상 로딩 구조체의 수평 부분(예를 들어, 도 8의 x-축에 평행하게 연장되는 세그먼트)은 각각의 로딩 구조체(22D) 내의 폴리실리콘(50)을 바이어스하도록 비아(52)에 결합된다.
도 9는 라인(68)을 따라 취해지고 방향(70)으로 보여지는 도 8의 보충 로딩 구조체(22D)의 단면을 도시한다. 도 9에 도시된 바와 같이, 폴리실리콘 층(50)은 기판(36) 상의 버퍼 층들(66) 상에 위치될 수 있다. 게이트 절연체(64)가 버퍼 층(66) 위에 형성될 수 있다. 게이트 라인들(G)(예를 들어, 도 4의 금속 층(222)으로 형성됨)이 게이트 절연체(64)의 상부에 형성될 수 있다. 층간 유전체 층(206) 및 평탄화 층들(208, 214)이 게이트 라인들(G) 위에 형성될 수 있다. 전도성 층(58)과 같은 전도성 층이 유전체 층들(206, 208, 214) 위에 형성될 수 있다. 전도성 층(58)은 픽셀들(22) 내의 공통 전극 층을 형성하는 동일한 투명 전도성 재료의 층으로 형성될 수 있다(예를 들어, 층(58)은 도 4의 ITO(216)로 형성될 수 있다). 전도성 층(58)은 활성 영역(40)의 공통 전극(216)과 동일한 층으로 형성되므로, 층(58)은 때때로 공통 전압(Vcom) 층으로 지칭된다. 그러나, 층(58)은 픽셀들(22)의 Vcom 층에 전기적으로 결합될 필요는 없다. 오히려, 층(58)은 픽셀들(22)의 Vcom 층으로부터 전기적으로 격리될 수 있고, 대신에 접지 라인(예를 들어, 도 8의 접지 라인(38-2))에 결합될 수 있다.
게이트 절연체(64) 및 유전체 층들(206, 208, 214)은 비아들(52)을 위한 개구들을 포함할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 층들(64, 206, 208, 214)은 비아(52)가 공통 전극 층(58)을 폴리실리콘 층(50)에 전기적으로 결합할 수 있도록 폴리실리콘 층(50)과 정렬되는 개구를 포함한다. 이는 공통 전극 층(58)이 바이어스 전압을 폴리실리콘 층(50)에 제공할 수 있게 한다. 원하는 경우, 금속 층(60)과 같은 선택적 금속 층이 폴리실리콘 층(50)과 공통 전압 층(58) 사이에 전기적으로 결합될 수 있다.
보충 로딩 구조체들(22D)이 동일한 열 내의 인접한 로딩 구조체들(22D)에 결합되는 도 8의 예는 단지 예시적인 것이다(예를 들어, 여기서 폴리실리콘(50)의 수직 부분들은 다수의 로딩 구조체들(22D)에 걸쳐 x-축에 평행하게 연속적으로 연장된다). 원하는 경우, 각각의 로딩 구조체(22D) 내의 폴리실리콘(50)은 인접한 로딩 구조체들(22D) 내의 폴리실리콘(50)으로부터 격리될 수 있다. 이러한 유형의 배열이 도 10에 도시되어 있다. 도 10에 도시된 바와 같이, 폴리실리콘(50)은 각각의 로딩 구조체(22D)에서 H-형상을 갖지만, 로딩 구조체들(22D)의 다음 행 또는 열 내의 인접한 폴리실리콘(50)에 연결되지 않는다.
도 11은 폴리실리콘(50)의 수평 부분들이 동일한 행 내의 다수의 로딩 구조체들(22D)에 걸쳐 연속적으로 연장되는 예를 도시한다. 동일한 열 내의 로딩 구조체들(22D)은 (도 10의 예에 도시된 바와 같이) 서로 분리될 수 있거나 (도 8의 예에 도시된 바와 같이) 함께 결합될 수 있다.
더미 폴리실리콘 층(50)이 접지 루프(38-2)와 같은 접지 루프를 사용하여 바이어스되는 배열들에서, 제조 동안 더미 로딩 구조체들(22D)에 대한 손상을 피하기 위해 접지 루프를 다수의 금속 층들로 형성하는 것이 바람직할 수 있다. 접지 루프(38-2)가 금속(222)과 같은 하나의 금속 층으로 전적으로 형성되는 경우, 이는 폴리실리콘(50)으로 하여금 디스플레이(14) 내의 나머지 층들이 형성될 때 전하를 흡수하게 할 수 있으며, 이는 결국 로딩 구조체들(22D)에 대한 손상을 야기할 수 있다. 폴리실리콘(50)에 의해 과도한 전하가 흡수되는 것을 피하기 위해, 접지 루프(38-2)는 상이한 금속 층들의 교번하는 세그먼트들로 형성될 수 있다. 이러한 유형이 도 12에 도시되어 있다.
도 12에 도시된 바와 같이, 접지 루프(38-2)은 M1(예를 들어, 도 4의 층(222)) 및 M2(예를 들어, 도 4의 층(60))와 같은 상이한 금속 층들의 교번하는 세그먼트들로 형성될 수 있다. 제조 동안, M1은 개별 세그먼트들을 형성하도록 퇴적 및 패턴화될 수 있다. 세그먼트들은 완전한 루프를 형성하지 않도록 서로 분리될 수 있다. 금속 층(M1)은 2개, 3개, 4개, 또는 4개 초과의 별개의 세그먼트들로 분할될 수 있다. 금속 층(M2)과 같은 제2 금속 층은 루프를 완성하기 위해 사용될 수 있다. 제2 금속 층(M2) 및 제1 금속 층(M1)은 연속적 전도성 루프를 형성하도록 위치들(72)에서 서로 결합될 수 있다. 접지 루프(38-2)의 일부분은 공통 전압 층(58)(예를 들어, 비활성 영역(66) 내에 형성되는 Vcom 층(216)의 부분)에 결합될 수 있으며, 이는 이어서 원하는 전압에서 폴리실리콘(50)을 바이어스하기 위해 폴리실리콘(50)에 결합된다. 접지 루프(38-2)가 금속 층들(M1, M2)로 형성되는 도 12의 예는 단지 예시적인 것이다. 원하는 경우, 금속 층(M3)과 같은 다른 금속 층들이 접지 루프(38-2)를 형성하는 데 사용될 수 있다(예를 들어, 금속 층(M3)이 M1 대신에 사용될 수 있거나, M2 대신에 사용될 수 있거나, 또는 M1 및 M2에 추가되어 접지 루프(38-2)를 형성하는 데 사용될 수 있다).
공통 전압 층(58)(예를 들어, 도 4의 Vcom 층(216)과 동일한 층으로 형성되지만 디스플레이(14)의 활성 영역(40) 내의 Vcom 층으로부터 전기적으로 격리되는 비활성 영역(66) 내의 전도성 층)이 영역(66) 내의 폴리실리콘(50)을 바이어스하는 데 사용되는 도 8 및 도 9의 예는 단지 예시적인 것이다. 원하는 경우, 디스플레이(14)의 다른 전도성 층들이 폴리실리콘(50)을 바이어스하는 데 사용될 수 있다. 도 13은 폴리실리콘(50)이 신호 라인(38-1)(예를 들어, 게이트 로우 전압 라인)의 연장된 부분을 사용하여 바이어스되는 예를 도시한다.
도 13에 도시된 바와 같이, 게이트 로우 전압 라인(38-1)은 수직 세그먼트(38-1')와 같은 수직 세그먼트들(예를 들어, 도 13의 y-축에 평행하게 연장되는 세그먼트들)을 가질 수 있다. 수직 세그먼트들(38-1')은 더미 로딩 구조체들(22D)의 다수의 행들에 걸쳐 연장될 수 있다. 비아들(74)과 같은 비아들은 각각의 로딩 구조체(22D) 내의 수평 세그먼트를 신호 라인(38-1)에 전기적으로 결합하는 데 사용될 수 있다. 게이트 로우 전압 라인(38-1)은, 원하는 경우, 도 4의 제2 금속 층(60)으로 형성될 수 있고 디스플레이(14) 내의 드라이버 회로부(예를 들어, 도 2의 디스플레이 드라이버 회로부(20A) 및/또는 게이트 드라이버 회로부(20B))로부터 신호들을 수신할 수 있다.
도 14는 라인(76)을 따라 취하고 방향(78)으로 보여지는 도 13의 보충 로딩 구조체(22D)의 측단면도이다. 도 14에 도시된 바와 같이, 폴리실리콘 층(50)은 기판(36) 상의 버퍼 층들(66) 상에 위치될 수 있다. 게이트 절연체(64)가 버퍼 층(66) 위에 형성될 수 있다. 게이트 라인들(G)(예를 들어, 도 4의 금속 층(222)으로 형성됨)이 게이트 절연체(64)의 상부에 형성될 수 있다. 층간 유전체 층들(206) 및 평탄화 층들(208, 214)이 게이트 라인들(G) 위에 형성될 수 있다. 전도성 층(58)과 같은 전도성 층이 평탄화 층(214) 위에 형성될 수 있다. 전도성 층(58)은 픽셀들(22) 내의 공통 전극 층을 형성하는 동일한 투명 전도성 재료의 층으로 형성될 수 있다(예를 들어, 층(58)은 도 4의 공통 전극 층(216)으로 형성될 수 있다). 그러나, 층(58)은 픽셀들(22)의 Vcom 층에 전기적으로 결합될 필요는 없다. 오히려, 층(58)은 층(58)으로부터 전기적으로 격리될 수 있고, 대신에 접지 라인(예를 들어, 도 13의 접지 라인(38-2))에 결합될 수 있다. 금속 층(60)과 같은 금속 층이 층간 유전체 층(206)과 평탄화 층(208) 사이에 위치될 수 있고 게이트 로우 전압 라인(38-1)을 형성하는 데 사용될 수 있다.
게이트 절연체(64) 및 유전체 층(206)은 비아들(74)을 위한 개구들을 포함할 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 층들(64, 206)은 비아(74)가 게이트 로우 전압 라인(38-1)(즉, 금속 층(60))을 폴리실리콘 층(50)에 전기적으로 결합할 수 있도록 폴리실리콘 층(50)과 정렬되는 개구를 포함한다. 이는 게이트 로우 전압 라인(38-1)이 바이어스 전압을 폴리실리콘 층(50)에 제공할 수 있게 한다.
일부 배열들에서, 디스플레이(14)는 통합된 터치 센서를 포함할 수 있다. 터치 센서 구조체들은, 예를 들어, 도 4에 도시된 유형의 박막 트랜지스터 회로부 내에 통합될 수 있다. 이러한 유형의 배열에서, 디스플레이(14) 내의 공통 전압 층은 디스플레이 및 터치 기능 둘 모두를 지원하도록 세그먼트화될 수 있다. 디스플레이 및 터치 기능을 지원하도록 세그먼트화된 Vcom 층을 구현하는 데 사용될 수 있는 예시적인 레이아웃이 도 15에 도시된다. 도 15에 도시하는 바와 같이, 디스플레이(14)는 Vcom 행들(Vcomr로 칭함)을 형성하기 위하여 전도성 Vcom 점퍼들(82)을 사용하여 상호연결되는 직사각형 Vcom 패드들(80X)과 같은 Vcom 전도체 구조체들(80)을 포함할 수 있다. Vcom 점퍼들(82)(때때로 XVcom 라인들로 지칭됨)은, 예를 들어, 도 4의 금속 층(210)으로 형성될 수 있거나 디스플레이(14) 내의 다른 전도성 재료들로 형성될 수 있다. 비아들(84)과 같은 비아들은 라인들(82)을 Vcomr 패드들(80X)에 전기적으로 결합하는 데 사용될 수 있다.
Vcom 열들(80Y)과 같은 수직 Vcom 전도체들(Vcomc로 칭함)은 패드들(80X)과 산재되어 있을 수 있다. 도 15의 Vcomr 및 Vcomc 전도체들은 인듐 주석 산화물(예를 들어, 도 4의 층(216)) 또는 다른 투명 전도성 재료로 형성될 수 있고 디스플레이(14) 내의 디스플레이 및 터치 기능 둘 모두를 지원하기 위해 사용될 수 있다. 예를 들면, 시분할 다중화 스킴은 Vcom 전도성 구조체들로 하여금 픽셀들(22)에 대한 접지 평면 구조체들로서(디스플레이 모드 동작들 동안) 그리고 터치 센서 전극들로서(터치 센서 모드 동작들 동안) 사용되게 하는 데 사용될 수 있다.
디스플레이(14)의 픽셀들(22)이 디스플레이(14) 상에 이미지를 표시하는 데 사용되고 있는 경우, 디스플레이 드라이버 회로부(20A)(도 2)는, 예를 들면, 0 볼트와 같은 접지 전압 또는 다른 적합한 전압(예컨대, 고정 기준 전압)에 Vcomr(80X) 및 Vcomc(80Y) 둘 모두를 단락시킬 수 있다. 이러한 구성에서, Vcomr(80X) 및 Vcomc(80Y) 전도체들은 디스플레이(14)의 픽셀들(22)에 대한 공통 접지 평면(전도성 평면)의 일부로서의 역할을 하도록 협력할 수 있다. 이러한 방식으로 이미지들을 표시할 때 Vcomr(80X) 및 Vcomc(80Y)가 함께 단락되기 때문에, 어떠한 위치-종속 터치 데이터도 수집되지 않는다.
반복적인 시간 간격들에서, 디스플레이(14)의 이미지 디스플레이 기능들은 터치 데이터가 수집될 수 있도록 일시적으로 정지될 수 있다. 이러한 시간 간격들(때때로 디스플레이 블랭킹 간격들로 칭해짐) 동안, 디스플레이는 터치 센서 모드에서 동작할 수 있다. 터치 센서 모드에서 동작할 때, Vcomr(80X) 및 Vcomc(80Y) 전도체들은 독립적으로 동작될 수 있어, 터치 이벤트의 위치가 차원들(X, Y)에서 검출되게 할 수 있다. 다수의 Vcom 행들(Vcomr 패드들(80X)로 형성됨)이 있는데, 이는 차원(Y)에 관하여 터치 위치의 구별을 허용한다. 다수의 Vcom 열들(Vcomc(80Y)로 형성됨)이 또한 있는데, 이는 터치 위치가 차원(X)으로 결정되게 한다.
디스플레이(14)가 노치 영역(66)과 같은 비활성 노치 영역을 갖는 배열들에서, (도 7과 연관되어 논의된 바와 같이) 디스플레이(14)의 다른 행들보다 적은 픽셀들을 갖는 게이트 라인들의 행들(도시되지 않음)이 있을 수 있다. 상이한 게이트 라인 로딩 효과로부터 발생할 수 있는 밝기 변동들을 피하기 위하여, 도 5 내지 도 14와 연관되어 논의된 게이트 라인 로딩 구조체들 중 임의의 하나 이상이 도 15의 디스플레이(14)에서 사용될 수 있다.
터치 센서 전극들이 디스플레이(14)의 박막 트랜지스터 회로부 내에 통합되는 배열들에서, 도 15의 예에서와 같이, 노치 영역(66)은 또한 터치 센서 전극들의 행들(즉, Vcomr 패드들(80X)의 행들)을 차단할 수 있다. 이는, 디스플레이(14)의 기판의 폭에 걸쳐 이어지는 정상적인 길이의 행들보다 적은 Vcomr 패드들(80X)을 갖는 Vcomr 패드들(80X)의 짧은 행들을 생성한다. 주의를 기울이지 않으면, Vcomr 패드들(80X)의 짧은 행들 내의 XVcom 라인들(82)(예를 들어, 노치(66)의 양측 상의 Vcomr 패드들(80X)의 행들)은 Vcomr 패드들(80X)의 전체-폭 행들(예를 들어, 노치(66) 아래의 Vcomr 패드들(80X)의 행들) 내의 XVcom 라인들(82)과 상이한 양들의 로딩을 겪을 수 있으며, 이는 이어서 픽셀 데이터 샘플링 때 상이한 Vcomr 커플링 전압들 및 복구 시간들을 야기할 수 있다. 이러한 유형의 픽셀 데이터 샘플링 오류는 짧은 행들 내의 픽셀들 및 전체-폭 행들 내의 픽셀들에 대해 상이한 휘도 값들을 야기할 수 있으며, 이는 가시적인 뮤라(visible mura)를 야기할 수 있다.
디스플레이(14)의 XVcom 라인들(82) 내의 로딩 미스매치를 감소시키기 위해, Vcomr 패드들(80X)의 짧은 행들에는 보충 로드들(때때로 더미 로드들, 더미 픽셀들, 또는 보충 게이트 라인 로딩 구조체들로 지칭됨)이 제공되어, 그러한 Vcomr 행들이 디스플레이 내의 더 긴 Vcomr 행들과 유사하게 또는 그와 동일하게 행동하게 만드는 것을 도울 수 있다.
도 16은 도 15의 노치 영역(66)에서 사용될 수 있는 예시적인 더미 로딩 구조체들의 평면도이다. 도 16에 도시된 바와 같이, 디스플레이(14)는 노치 영역(66) 내의 게이트 라인들(G) 상의 로딩을 증가시키기 위한 더미 픽셀들(22D)(예를 들어, 도 5 내지 도 14에 기술된 유형의 보충 로딩 구조체들)을 포함할 수 있다. 더미 픽셀들(22D)은 데이터 라인 연장부들(DE) 및 전도성 층(50)을 포함할 수 있다. 데이터 라인 연장부들(DE)은, 데이터 라인들(DE)이 디스플레이(14)의 활성 영역(40) 내의 게이트 라인들(G)에 제공하는 것과 동일하거나 유사한 용량성 로딩을, 비활성 영역(66) 내의 게이트 라인들(G)에 제공한다. 유사하게, 전도성 층(50)(예를 들어, 폴리실리콘의 층)은, 픽셀들(22) 내의 폴리실리콘 층(204)(도 4)이 디스플레이(14)의 활성 영역(40) 내의 게이트 라인들(G)에 제공하는 것과 동일하거나 유사한 용량성 로딩을, 비활성 영역(66) 내의 게이트 라인들(G)에 제공한다.
비활성 영역(66) 내의 폴리실리콘 층(50)은 활성 영역(40) 내의 폴리실리콘 층(204)을 형성하는 것과 동일한 재료의 층으로 형성될 수 있지만, 폴리실리콘 층(50)은 폴리실리콘 층(204)으로부터 전기적으로 격리될 수 있다. 따라서, 폴리실리콘 층(50)에 적절한 전압을 제공하기 위하여, 폴리실리콘 층은 게이트 로우 전압(Vgl) 신호 라인(38-1)과 같은 바이어스 전압 공급 라인에 결합될 수 있다. 게이트 로우 전압 라인(38-1)은 수직 세그먼트(38-1')와 같은 수직 세그먼트들(예를 들어, 도 16의 y-축에 평행하게 연장되는 세그먼트들)을 가질 수 있다. 수직 세그먼트들(38-1')은 더미 로딩 구조체들(22D)의 다수의 행들에 걸쳐 연장될 수 있다. 비아들(92)과 같은 비아들은 각각의 로딩 구조체(22D) 내의 수평 세그먼트를 신호 라인(38-1)에 전기적으로 결합하는 데 사용될 수 있다. 게이트 로우 전압 라인(38-1)은, 원하는 경우, 도 4의 제2 금속 층(60)으로 형성될 수 있고, 원하는 경우, 디스플레이(14) 내의 드라이버 회로부(예를 들어, 도 2의 디스플레이 드라이버 회로부(20A) 및/또는 게이트 드라이버 회로부(20B))로부터 신호들을 수신할 수 있다.
때때로 Vcom 행 로딩 구조체들로 지칭되는 추가의 더미 로딩 구조체들은 Vcomr 패드들(80X)의 짧은 행들 내의 XVcom 라인들(82) 상의 로딩을 증가시키는 데 사용될 수 있다. Vcom 행 로딩 구조체들은, 예를 들어, 전도성 전극들(90)을 포함할 수 있다. 각각의 전도성 전극(90)은 Vcomr 패드들(80X) 중 각각의 하나와 중첩될 수 있다. 각자의 Vcomr 패드들(80X) 위에서의 전극들(90)의 사용은, 노치(66) 아래의 XVcom 라인들(82) 상의 용량성 로딩과 매칭되거나 더 긴밀하게 매칭되기 위해 노치(66) 근처의 XVcom 라인들(82) 상의 용량성 로딩을 증가시키는 커패시터들을 생성한다. 각각의 커패시터는 전도성 층(90)으로 형성된 제1 전극 및 Vcomr 패드(80X)로 형성된 제2 전극을 포함한다. 하나 이상의 유전체 층이 패드들(80X)을 전도성 층(90)으로부터 분리시킬 수 있다. 패드들(80X)과 전도성 층(90) 사이의 유전체 재료는 디스플레이(14) 내의 무기 및/또는 유기 유전체 재료의 하나 이상의 층으로 형성될 수 있다. 전도성 층(90)은 금속 층들, 전도성 반도체 층들(예를 들어, 도핑된 폴리실리콘 등), 또는 다른 전도성 층들로 형성될 수 있다. 예를 들어, 전도성 층(90)은 전도성 층들, 예컨대 제1 게이트 금속 층, 제2 게이트 금속 층, 소스-드레인 금속 층, 실리콘 층, 또는 디스플레이(14)의 박막 트랜지스터 회로부 내의 다른 적합한 전도성 층들로 형성될 수 있다.
때때로 본 명세서에서 예로서 기술되는 하나의 예시적인 배열에서, 전도성 전극들(90)은 활성 영역(40) 내의 픽셀 전극들을 형성하는 동일한 투명 전도성 재료의 층으로 형성될 수 있다(예를 들어, 전도성 전극들(90)은 도 4의 픽셀 전극 층(220)으로 형성될 수 있다). 전극(90)은 활성 영역(40)의 픽셀 전극 층(220)과 동일한 층으로 형성되므로, 층(90)은 때때로 픽셀 ITO 층으로 지칭된다. 그러나, 전극(90)은 픽셀들(22)의 픽셀 전극들에 전기적으로 결합될 필요는 없다. 오히려, 전극들(90)은 픽셀들(22)의 픽셀 ITO로부터 전기적으로 격리될 수 있다. 따라서, 전도성 층(90)에 적절한 전압을 제공하기 위하여, 전극들(90)은 게이트 로우 전압(Vgl) 신호 라인(38-1) 또는 접지 라인(38-2)과 같은 바이어스 전압 공급 라인에 결합될 수 있다. 비아들은 각자의 전극들(90)을 적절한 바이어스 전압 공급 라인(예를 들어, 라인(38-1) 또는 라인(38-2))에 결합하는 데 사용될 수 있다.
Vcomr 패드(80X) 및 전도성 전극(90)으로 형성된 커패시터는 Vcomr 패드들(80X)의 전체-폭 행들 내의 XVcom 라인들(82) 상의 용량성 로딩과 매칭되거나 더 긴밀하게 매칭되기 위해 Vcomr 패드들(80X)의 짧은 행들 내의 XVcom 라인들(82) 상의 용량성 로딩을 증가시킬 수 있다. 도 16에 도시된 바와 같이, Vcom 행 로딩 구조체들(90)은 게이트 라인 로딩 구조체들(예를 들어, 폴리실리콘(50) 및 데이터 라인 연장부들(DE))과 조합하여 사용되어, 짧은-픽셀 행들(예를 들어, 도 7의 행(R0 내지 RM))과 전체-폭 픽셀 행들(예를 들어, 행(RM+1) 및 그 아래) 사이의 휘도 차이를 감소시킬 수 있다.
원하는 경우, 전극들(90)은 또한 비활성 노치 영역(66) 내로 연장되는 열 Vcomc 전극들(80Y)의 부분들 위에 형성될 수 있다. XVcom 라인들(82)은 또한 비활성 영역(66) 내의 Vcomc 전극들(80Y)의 부분들과 중첩되므로(도 15 참조), 비활성 영역(66) 내의 전극들(90) 및 Vcomc 전극들(80Y)로 형성된 커패시터는 짧은 Vcomr 행들 내의 XVcom 라인들(82) 상의 용량성 로딩을 추가로 증가시키는 데 사용될 수 있다.
일 실시예에 따르면, 광이 방출되는 활성 영역 및 광을 방출하지 않는 비활성 영역을 갖는 디스플레이가 제공되는데, 이는 픽셀들의 어레이, 디스플레이 드라이버 회로부, 디스플레이 드라이버 회로부에 결합된 데이터 라인들, 디스플레이 드라이버 회로부에 결합된 게이트 라인들 - 게이트 라인들은 제1 및 제2 게이트 라인들을 포함하고 제1 게이트 라인은 제2 게이트 라인보다 적은 픽셀들에 결합됨 -, 디스플레이의 비활성 영역 내의 보충 게이트 라인 로딩 구조체 - 보충 게이트 라인 로딩 구조체는 제1 게이트 라인 상의 로딩을 증가시킴 -, 및 보충 게이트 라인 로딩 구조체들을 바이어스하는 바이어스 전압 공급 라인을 포함한다.
다른 실시예에 따르면, 보충 로딩 구조체는 도핑된 폴리실리콘을 포함한다.
다른 실시예에 따르면, 디스플레이는 도핑된 폴리실리콘과 중첩되는 투명 전도성 층을 포함한다.
다른 실시예에 따르면, 디스플레이는 투명 전도성 층을 도핑된 폴리실리콘에 전기적으로 결합하는 비아를 포함한다.
다른 실시예에 따르면, 투명 전도성 층은 바이어스 전압 공급 라인에 결합된다.
다른 실시예에 따르면, 바이어스 전압 공급 라인은 다수의 금속 층들을 포함한다.
다른 실시예에 따르면, 도핑된 폴리실리콘은 수평 세그먼트에 의해 연결된 2개의 수직 세그먼트들을 갖는 H-형상을 갖는다.
다른 실시예에 따르면, 비아는 수평 세그먼트에 결합된다.
다른 실시예에 따르면, 2개의 수직 세그먼트들은 제1 게이트 라인과 중첩된다.
다른 실시예에 따르면, 픽셀들은 공통 전압 층을 포함하고, 투명 전도성 층은 공통 전압 층과 동일한 재료로 형성된다.
다른 실시예에 따르면, 픽셀들은 폴리실리콘 채널들을 갖는 트랜지스터들을 포함하고, 도핑된 폴리실리콘은 폴리실리콘 채널들과 동일한 재료로 형성된다.
다른 실시예에 따르면, 게이트 라인들은 제2 게이트 라인보다 적은 픽셀들에 결합된 제3 게이트 라인을 포함하고, 보충 게이트 라인 로딩 구조체는 제3 게이트 라인 상의 로딩을 증가시킨다.
다른 실시예에 따르면, 데이터 라인들 중 일부는 디스플레이의 비활성 영역 내의 제1 게이트 라인과 중첩된다.
다른 실시예에 따르면, 디스플레이는 보충 게이트 라인 로딩 구조체들을 바이어스 전압 공급 라인에 전기적으로 결합하는 금속 층을 포함한다.
다른 실시예에 따르면, 금속 층은 데이터 라인들과 동일한 재료로 형성된다.
일 실시예에 따르면, 활성 영역 및 비활성 영역을 갖는 디스플레이가 제공되는데, 이는 활성 영역 내의 픽셀들의 어레이 - 픽셀들의 어레이는 제1 및 제2 행들을 포함하고 제1 행은 제2 행보다 적은 픽셀들을 가짐 -, 픽셀들의 어레이에 결합된 게이트 라인들 - 게이트 라인들은 픽셀들의 제1 행에 결합된 제1 게이트 라인 및 픽셀들의 제2 행에 결합된 제2 게이트 라인을 포함하고, 제1 게이트 라인은 비활성 영역 내의 세그먼트를 가짐 -, 광을 방출하지 않는 비활성 영역 내의 더미 픽셀들 - 더미 픽셀들은 비활성 영역 내의 제1 게이트 라인의 세그먼트와 중첩되는 도핑된 폴리실리콘을 포함함 -; 및 더미 픽셀들을 바이어스 전압 공급 라인에 전기적으로 결합하는 금속 층을 포함한다.
다른 실시예에 따르면, 디스플레이는 픽셀들의 어레이에 결합된 데이터 라인들을 포함하며, 금속 층은 데이터 라인들과 동일한 재료로 형성된다.
다른 실시예에 따르면, 더미 픽셀들은 데이터 라인들의 연장된 부분들을 포함한다.
일 실시예에 따르면, 활성 영역 및 비활성 영역을 갖는 디스플레이가 제공되는데, 이는 활성 영역 내의 픽셀들의 어레이, 행 전극들 및 열 전극들을 포함하는 공통 전압 층 - 공통 전압 층은 제1 모드에서 픽셀들의 어레이에 대한 접지 평면으로서의 역할을 하고 제2 모드에서 터치 데이터를 수집하도록 구성됨 -, 행 전극들에 각각 결합된 신호 라인들의 행들 - 신호 라인들의 행들은 제1 및 제2 신호 라인들을 포함하고, 제1 신호 라인은 제2 신호 라인보다 적은 행 전극들에 결합됨 -, 및 제1 신호 라인 상의 로딩을 증가시키도록 제1 신호 라인과 중첩되는 비활성 영역 내의 전도성 층을 포함한다.
다른 실시예에 따르면, 전도성 층은 인듐 주석 산화물을 포함한다.
다른 실시예에 따르면, 디스플레이는 픽셀들의 어레이에 결합된 게이트 라인들 - 게이트 라인들은 제1 및 제2 게이트 라인들을 포함하고, 제1 게이트 라인은 제2 게이트 라인보다 적은 픽셀들에 결합되며, 제1 게이트 라인은 비활성 영역 내의 전도성 층과 중첩됨 -, 및 제1 게이트 라인 상의 로딩을 증가시키는 디스플레이의 비활성 영역 내의 게이트 라인 로딩 구조체들을 포함한다.
다른 실시예에 따르면, 게이트 라인 로딩 구조체들은 비활성 영역 내의 제1 게이트 라인과 중첩되는 데이터 라인들 및 도핑된 폴리실리콘을 포함한다.
전술한 내용은 단지 예시적인 것에 불과하며, 설명된 실시예들의 범주 및 기술적 사상을 벗어남이 없이, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 수정들이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (20)

  1. 광이 방출되는 활성 영역 및 광을 방출하지 않는 비활성 영역을 갖는 디스플레이로서,
    픽셀들의 어레이;
    디스플레이 드라이버 회로부;
    상기 디스플레이 드라이버 회로부에 결합된 제1 신호 라인들의 세트로서, 상기 제1 신호 라인들의 세트는 제1 방향으로 연장되는 제1 신호 라인들의 세트;
    상기 디스플레이 드라이버 회로부에 결합된 제2 신호 라인들의 세트로서, 상기 제2 신호 라인들의 세트는 상기 제1 방향에 수직인 제2 방향으로 연장되고, 상기 제2 신호 라인들의 세트는 제1 및 제2 신호 라인들을 포함하고, 상기 제1 신호 라인은 제1 픽셀 행에 결합되고, 상기 제2 신호 라인은 상기 제1 픽셀 행보다 많은 픽셀을 갖는 제2 픽셀 행에 결합되는 제2 신호 라인들의 세트;
    상기 디스플레이의 상기 비활성 영역 내의 보충 신호 라인 로딩 구조체(supplemental signal line loading structure)로서, 상기 보충 신호 라인 로딩 구조체는 도핑된 폴리실리콘을 포함하고 상기 제1 신호 라인 상의 로딩을 증가시키는 보충 신호 라인 로딩 구조체; 및
    상기 보충 신호 라인 로딩 구조체를 바이어스하는 바이어스 전압 공급 라인
    을 포함하는, 디스플레이.
  2. 제1항에 있어서, 상기 제1 신호 라인들의 세트는 데이터 라인들을 포함하고 상기 제2 신호 라인들의 세트는 게이트 라인들을 포함하는, 디스플레이.
  3. 제2항에 있어서, 상기 도핑된 폴리실리콘과 중첩되는 투명 전도성 층을 추가로 포함하는, 디스플레이.
  4. 제3항에 있어서, 상기 투명 전도성 층을 상기 도핑된 폴리실리콘에 전기적으로 결합하는 비아를 추가로 포함하는, 디스플레이.
  5. 제4항에 있어서, 상기 투명 전도성 층은 상기 바이어스 전압 공급 라인에 결합되는, 디스플레이.
  6. 제5항에 있어서, 상기 바이어스 전압 공급 라인은 다수의 금속 층들을 포함하는, 디스플레이.
  7. 제5항에 있어서, 상기 도핑된 폴리실리콘은 수평 세그먼트에 의해 연결된 2개의 수직 세그먼트들을 갖는 H-형상을 갖는, 디스플레이.
  8. 제7항에 있어서, 상기 비아는 상기 수평 세그먼트에 결합되는, 디스플레이.
  9. 제8항에 있어서, 상기 2개의 수직 세그먼트들은 상기 제1 신호 라인과 중첩되는, 디스플레이.
  10. 제3항에 있어서, 상기 픽셀들은 공통 전압 층을 포함하고, 상기 투명 전도성 층은 상기 공통 전압 층과 동일한 재료로 형성되는, 디스플레이.
  11. 제10항에 있어서, 상기 픽셀들은 폴리실리콘 채널들을 갖는 트랜지스터들을 포함하고, 상기 도핑된 폴리실리콘은 상기 폴리실리콘 채널들과 동일한 재료로 형성되는, 디스플레이.
  12. 제1항에 있어서, 상기 제2 신호 라인들의 세트는 상기 제2 신호 라인보다 적은 픽셀들에 결합된 제3 신호 라인을 포함하고, 상기 보충 신호 라인 로딩 구조체는 상기 제3 신호 라인 상의 로딩을 증가시키는, 디스플레이.
  13. 제1항에 있어서, 상기 제1 신호 라인들의 세트 내의 신호 라인들 중 일부는 상기 디스플레이의 상기 비활성 영역 내의 상기 제1 신호 라인과 중첩되는, 디스플레이.
  14. 제1항에 있어서, 상기 보충 신호 라인 로딩 구조체들을 상기 바이어스 전압 공급 라인에 전기적으로 결합하는 금속 층을 추가로 포함하는, 디스플레이.
  15. 제14항에 있어서, 추가로, 상기 금속 층은 상기 제1 신호 라인들의 세트와 동일한 재료로 형성되는, 디스플레이.
  16. 활성 영역 및 비활성 영역을 갖는 디스플레이로서,
    상기 활성 영역 내의 픽셀들의 어레이로서, 상기 픽셀들의 어레이는 제1 및 제2 행들을 포함하고 상기 제1 행은 상기 제2 행보다 적은 픽셀들을 가지는 픽셀들의 어레이;
    상기 픽셀들의 어레이에 결합된 게이트 라인들로서, 상기 게이트 라인들은 상기 픽셀들의 제1 행에 결합된 제1 게이트 라인 및 상기 픽셀들의 제2 행에 결합된 제2 게이트 라인을 포함하고, 상기 제1 게이트 라인은 상기 비활성 영역 내의 세그먼트를 가지는 게이트 라인들;
    상기 픽셀들의 어레이에 결합된 데이터 라인들;
    광을 방출하지 않는 상기 비활성 영역 내의 더미 픽셀들로서, 상기 더미 픽셀들은 상기 비활성 영역 내의 상기 제1 게이트 라인의 상기 세그먼트와 중첩되는 도핑된 폴리실리콘을 포함하는 더미 픽셀들; 및
    상기 더미 픽셀들을 바이어스 전압 공급 라인에 전기적으로 결합하는 금속 층
    을 포함하는, 디스플레이.
  17. 제16항에 있어서, 상기 금속 층은 상기 데이터 라인들과 동일한 재료로 형성되는, 디스플레이.
  18. 제17항에 있어서, 상기 더미 픽셀들은 상기 데이터 라인들의 연장된 부분들을 포함하는, 디스플레이.
  19. 활성 영역 및 비활성 영역을 갖는 디스플레이로서,
    상기 활성 영역 내의 픽셀들의 어레이;
    행 전극들 및 열 전극들을 포함하는 공통 전압 층으로서, 상기 공통 전압 층은 제1 모드에서 상기 픽셀들의 어레이에 대한 접지 평면으로서의 역할을 하고 제2 모드에서 터치 데이터를 수집하도록 구성되는 공통 전압 층;
    상기 행 전극들에 각각 결합된 신호 라인들의 행들로서, 상기 신호 라인들의 행들은 제1 및 제2 신호 라인들을 포함하고, 상기 제1 신호 라인은 상기 제2 신호 라인보다 적은 행 전극들에 결합되는 신호 라인들의 행들; 및
    상기 제1 신호 라인 상의 로딩을 증가시키도록 상기 제1 신호 라인과 중첩되는 상기 비활성 영역 내의 전도성 층
    을 포함하는, 디스플레이.
  20. 제19항에 있어서, 상기 전도성 층은 인듐 주석 산화물을 포함하고, 상기 디스플레이는,
    상기 픽셀들의 어레이에 결합된 게이트 라인들로서, 상기 게이트 라인들은 제1 및 제2 게이트 라인들을 포함하고, 상기 제1 게이트 라인은 상기 제2 게이트 라인보다 적은 픽셀들에 결합되며, 상기 제1 게이트 라인은 상기 비활성 영역 내의 상기 전도성 층과 중첩되는 게이트 라인들; 및
    상기 제1 게이트 라인 상의 로딩을 증가시키는 상기 디스플레이의 상기 비활성 영역 내의 게이트 라인 로딩 구조체들로서, 상기 게이트 라인 로딩 구조체들은 상기 비활성 영역 내의 상기 제1 게이트 라인과 중첩되는 데이터 라인들 및 도핑된 폴리실리콘을 포함하는 게이트 라인 로딩 구조체들
    을 추가로 포함하는, 디스플레이.
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