JP2016057344A - 表示装置 - Google Patents

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素明 宮本
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哲平 山田
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Yasuhiro Kanetani
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Abstract

【課題】各配線を引き回す長さが増加することによる、配線の帯電量が増加し、表示領域内の素子が破壊される問題発生している。
【解決手段】表示装置はゲート線および信号線を有する画素とダミー画素とを備える。前記ダミー画素は、前記ゲート線と、前記ゲート線と絶縁層を介して交差するダミー半導体層と、を備える。前記ダミー半導体層は、前記Ｙ方向に隣接するダミー画素のダミー半導体層とは電気的に分離されている。前記ダミー画素は、さらに、Ｙ方向に延在するダミー信号線を備える。前記ダミー信号線は前記ダミー半導体層と複数のコンタクトホールを介して接続される。前記複数のコンタクトホールは、平面視で前記ゲート線を挟んで配置される。
【選択図】図８

Description

本開示は表示装置に関し、例えばダミー画素を有する表示装置に適用可能である。
表示領域の端では、端であることによる構造的および電磁気的な変化が表示に影響しないように、表示領域の外側にダミー画素を配置するようにしている。また、ダミー画素は製造時等に発生する静電気による静電破壊（静電気放電（ＥＳＤ）破壊）を防ぐこともできる（例えば、特開２０１３−８３６７９号公報）。
特開２０１３−８３６７９号公報
近年、タブレット端末やスマートフォン向けにインチサイズが比較的大きくなり、各配線を引き回す長さが増加することにより配線の帯電量が増加し、表示領域内の素子が破壊される問題がある。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、表示装置は、画素を複数有し、画像を表示するための表示領域と、前記表示領域の外側に配置され、ダミー画素を複数有するダミー画素領域と、を備える。前記画素は、第１の半導体層を有する薄膜トランジスタと、前記薄膜トランジスタのゲートに接続され、第１の方向に延在するゲート線と、前記薄膜トランジスタのドレインに接続され、前記第１の方向とは異なる第２の方向に延在する信号線と、を備える。前記ダミー画素は、前記ゲート線と、第１の絶縁層と、前記ゲート線と前記第１の絶縁層を介して交差する第２の半導体層と、を備える。前記第２の半導体層は、前記第２の方向に隣接するダミー画素の第２の半導体層とは電気的に分離されている。
実施例に係る表示装置を説明するための平面図である。 図１のＡ−Ａ’線における断面図である。 図２の破線Ｂの部分を説明するための平面図である。 図２の破線Ｃの部分を説明するための平面図である。 画素を説明するための平面図である。 図５のＡ−Ａ’線における断面図である。 実施例に係る表示装置を説明するための平面図である。 変形例１に係る表示装置を説明するための平面図である。 変形例１に係る表示装置を説明するための平面図である。 図８のＡ−Ａ’における断面図である。 変形例２に係る表示装置を説明するための平面図である。 図１１のＡ−Ａ’における断面図である。 変形例３に係る表示装置を説明するための平面図である。 変形例３に係る表示装置を説明するための平面図である。 図１３のＡ−Ａ’における断面図である。 変形例４に係る表示装置を説明するための平面図である。 図１６のＡ−Ａ’における断面図である。 変形例５に係る表示装置を説明するための平面図である。 変形例５に係る表示装置を説明するための平面図である。 変形例６に係る表示装置を説明するための平面図である。 変形例７に係る表示装置を説明するための平面図である。 変形例７に係る表示装置を説明するための平面図である。 変形例８に係る表示装置を説明するための平面図である。
ダミー画素は、表示領域内の画素と同じ構成または画素の一部の構成を省略した構成をしたものであり、表示領域の外側に表示領域に隣接して配置される。なお、画素は、薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））と、ＴＦＴのゲートに接続されるゲート線（走査線ともいう。）と、ＴＦＴのドレイン（ソースともいう。）に接続される信号線（映像信号線、ドレイン線またはソース線ともいう。）と、ＴＦＴのソース（ドレインともいう。）に接続される画素電極と、画素電極と共に液晶に電圧を印加する共通電極と、を備える。ダミー画素は、ゲート線が延在する方向の表示領域の外側の領域（以下、第１ダミー画素領域という。）および信号線が延在する方向の表示領域の外側の領域（以下、第２ダミー画素領域という。）に配置される。第１ダミー画素領域にはダミー信号線が延在し、第２ダミー画素領域にはダミーゲート線が延在する。
実施の形態に係る表示装置は、表示領域内の画素（ＰＩ、ＰＩＡ、ＰＩＣ）とダミー画素（ＤＰ、ＤＰＡ、ＤＰＢ、ＤＰＣ、ＤＰＤ、ＤＰＥ、ＤＰＦ、ＤＰＧ）とを備える。ダミー画素は、ゲート線（１０６、１０６Ｃ）と、ゲート線を横切るように配線されるダミー半導体層（１０４Ｄ、１０４ＤＡ、１０４ＤＣ、１０４ＤＥ、１０４ＤＧ）と、を備える。ダミー画素のゲート線は画素のゲート線と共用されている。ダミー半導体層はダミー画素ごとに電気的に分離されている。
実施の形態に係る表示装置よれば、ゲート線がダミー画素のダミー半導体層と交差しているため、製造時等に静電気が発生したとしても、ゲート線とダミー半導体との間でＥＳＤが発生する。それにより、ゲート線と表示領域内の画素の半導体とのＥＳＤ破壊とを防ぐことができる。
以下に、実施例および変形例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
また、以下の実施例では、液晶を用いた表示装置について説明するが、これに限定されるものではなく、有機ＥＬ等の薄膜トランジスタを用いたものであればいずれの表示装置でもよい。
実施の形態の一例（実施例）について図１から図７を用いて説明する。
図１は実施例に係る表示装置を説明するための平面図である。図２は図１のＡ−Ａ’線における断面図である。図３は図１の破線Ｂの部分を説明するための平面図である。図４は図１の破線Ｃの部分を説明するための平面図である。図５は画素を説明するための平面図である。図６は図５のＡ−Ａ’線における断面図である。図７は実施例に係るアレイ基板を説明するための平面図であり、配線パターンを示している。
図１および図２に示すように、表示装置１００は、表示パネル１とドライバＩＣ（Integrated Circuit）２、外部からの画像情報等をドライバＩＣ２に受信するためのＦＰＣ（Flexible Printed Circuits）３とバックライト４とを備える。表示パネル１は、アレイ基板１０と対向基板２０の間に液晶３０がシール材４０で封止される構成であり、アレイ基板１０および対向基板２０にそれぞれ貼り付けられる偏光板５０、６０を備える。画像を表示させる表示領域ＡＡの外側にダミー画素領域ＤＡが配置される。ダミー画素領域ＤＡは表示領域の周辺に設けられる額縁領域の一部であり、上述したシール材も額縁領域に設けられている。ダミー画素領域ＤＡのうち前述した第１ダミー画素領域の両外側（図１において右側および左側のダミー画素領域ＤＡの外側）にはゲート線走査回路がＴＦＴで形成されている。なお、ゲート線走査回路はドライバＩＣ２に内蔵してもよい。
図３および図４に示すように、表示領域ＡＡ内には、複数の画素ＰＩがマトリクス状に配置されている。表示領域ＡＡの外側のダミー画素領域ＤＡには、複数のダミー画素ＤＰが配置されている。図３におけるダミー画素領域ＤＡの左側に隣接して、前述したゲート線走査回路が配置される。図４におけるダミー画素領域ＤＡの右側に隣接して、前述したゲート線走査回路が配置される。後述するゲート線１０６はＸ方向に延在し、Ｘ方向に配置される画素ＰＩとダミー画素ＤＰとに共通に接続される。ゲート線１０６はＹ方向に複数本配置される。また、後述する信号線１０９はＹ方向に延在し、Ｙ方向に配置される画素ＰＩに共通に接続される。信号線１０９はＸ方向に複数本配置される。
図５に示すように、Ｘ方向に延在するゲート線１０６およびＹ方向に延在する信号線１０９により画素ＰＩが形成され、信号線１０９は薄膜トランジスタ１１６を介して画素電極１１４に接続されている。半導体層１０４の一端はコンタクトホールＣＨ１を介して信号線１０９と接続され、半導体層１０４の他端はコンタクトホールＣＨ２を介して金属電極１０８と接続される。金属電極１０８は画素電極１１４と接続される。画素ＰＩはゲート線１０６の延在方向（Ｘ方向）の長さが信号線１０９の延在方向（Ｙ方向）の長さよりも短い矩形状であるが、これに限定されるものではなく、ゲート線１０６の延在方向（Ｘ方向）の長さが信号線１０９の延在方向（Ｙ方向）の長さよりも長い矩形状であってもよい。
図６に示すように、半導体層１０４はガラス基板１０１の上にアンダコート層１０３を介して配置される。半導体層１０４およびアンダコート層１０３はゲート絶縁層１０５に覆われている。ゲート絶縁層１０５の上にゲート線１０６が配置される。ゲート絶縁層１０５およびゲート線１０６は層間絶縁層１０７に覆われている。ゲート絶縁層１０５および層間絶縁層１０７にコンタクトホールＣＨ２および図６では図示していないコンタクトホールＣＨ１が形成され、その上に金属電極１０８や信号線１０９が形成される。金属電極１０８や図６では図示していない信号線１０９、層間絶縁層１０７は保護層１１０で覆われている。保護層１１０の上に有機保護層１１１を形成して平坦化する。有機保護層１１１は平坦化層ともいう。有機保護層１１１の上に共通電極１１２を配置する。共通電極１１２および有機保護層１１１は層間絶縁層１１３に覆われている。金属電極１０８の上の保護層１１０、有機保護層１１１および層間絶縁層１１３にコンタクトホールＣＨ３が形成され、その上に画素電極１１４が形成される。画素電極１１４および層間絶縁層１１３は配向膜１１５に覆われている。半導体層１０４は低温ポリシリコン膜により形成されることが望ましいが、アモルファスシリコン膜等の他の半導体材料により形成されてもよい。ゲート線１０６や金属電極１０８、信号線１０９はＡｌ合金等の金属膜で形成される。共通電極１１２や画素電極１１４はＩＴＯ膜で形成される。ゲート絶縁層１０５や層間絶縁層１０７、保護層１１０、層間絶縁層１１３は、シリコン酸化膜やシリコン窒化膜等で形成される。図６に示される例では、画素電極１１４は、ゲート線１０６がＨｉｇｈ電位となることにより、薄膜トランジスタを介して信号線１０９と接続するようになっている。信号線１０９により伝えられた信号電圧は、画素電極１１４に印加され、共通電極１１２との間に電位差を生じさせる。
なお、対向基板２０は、ガラス基板の上に遮光層（ブラックマトリクス）や、カラーフィルタ、オーバコート膜、スペーサ、配向膜等を備える。表示装置１００では、共通電極１１２がアレイ基板１０に配置されるが、対向基板２０のオーバコート膜と配向膜の間に配置してもよい。また、遮光層（ブラックマトリクス）や着色層（カラーフィルタ）をアレイ基板１０に配置するようにしてもよい。
図７に示すように、ダミー画素ＤＰは、表示領域ＡＡにも延在しているゲート線１０６と、ダミー半導体層（第２の半導体層）１０４Ｄと、Ｙ方向に延在するダミー信号線１０９Ｄと、ダミー信号線１０９Ｄと半導体層１０４Ｄを接続するコンタクトホールＣＨＤ１と、を備える。ダミー画素ＤＰのゲート線１０６と、ダミー半導体層１０４Ｄと、ダミー信号線１０９Ｄとダミー半導体層１０４Ｄを接続するコンタクトホールＣＨＤ１とのパターンは、画素ＰＩと基本的に同じである。ただし、Ｙ方向に隣接するダミー画素ＤＰ間のダミー信号線同士は分離されている。したがって、Ｙ方向に隣接するダミー画素ＤＰ間のダミー半導体層１０４Ｄ同士は電気的に分離されることになる。なお、画素ＰＩは、図５に示した金属電極１０８や画素電極１１４等を有するが、図７では省略している。
ダミー画素ＤＰはダミー信号線１０９Ｄが分離されていることを除いて画素ＰＩと同じ構成であってもよいし、画素ＰＩに必要ではあるが図７に図示していない他の構成要素である金属電極１０８、画素電極等の一部もしくはすべてがないものであってもよい。例えば、ダミー画素ＤＰは次のような構造である。半導体層１０４Ｄはガラス基板１０１の上にアンダコート層１０３を介して配置される。半導体層１０４Ｄおよびアンダコート層１０３はゲート絶縁層１０５に覆われている。ゲート絶縁層１０５の上にゲート線１０６が配置される。ゲート絶縁層１０５およびゲート線１０６は層間絶縁層１０７に覆われている。ゲート絶縁層１０５および層間絶縁層１０７にコンタクトホールＣＨＤ１が形成され、その上にダミー信号線１０９Ｄが形成される。ダミー信号線１０９Ｄ、層間絶縁層１０７は保護層１１０で覆われている。保護層１１０の上に有機保護層１１１を形成して平坦化する。有機保護層１１１は層間絶縁層１１３に覆われている。層間絶縁層１１３は配向膜１１５に覆われている。ここで、半導体層１０４Ｄは表示領域の画素の半導体層１０４と同じ材料で同一行程で形成されることとが望ましい。更に、表示領域の半導体層１０４とダミー画素の半導体層１０４Ｄとを同一形状とすることも可能である。
表示領域ＡＡの信号線１０９の間隔（ピッチ）はｄ１であり、ダミー画素領域ＤＡのダミー信号線１０９Ｄのピッチもｄ１である。また、信号線１０９とダミー信号線１０９Ｄとのピッチもｄ１である。
ダミー画素ＤＰは画素ＰＩとほぼ同じ形状にすることも可能であるので、表示領域の端では、端であることによるプロセス的又は電磁気的な変化による表示への影響を防ぐことができる。また、ダミー画素ＤＰのゲート線１０６は、ダミー半導体層１０４Ｄと交差しているため、製造時等に発生する静電気によって表示領域の薄膜トランジスタがＥＳＤ破壊することを防ぐことができる。また、Ｙ方向に隣接するダミー画素ＤＰ間のダミー信号線同士は分離されているので、ゲート線１０６とダミー信号線１０９Ｄとの間、ゲート線１０６とダミー半導体層１０４Ｄとの間でＥＳＤ破壊が発生した場合、ダミー信号線を介してＹ方向に隣接するダミー画素ＤＰに静電気が伝搬することを防ぐことができる。ただし、ダミー信号線１０９Ｄのピッチ（ｄ１）が信号線１０９のピッチ（ｄ１）と同じであるので、ＥＳＤ破壊を防止するために、ダミー画素ＤＰを増加させようとすると、ダミー画素領域ＤＡが大きなってしまう。
＜変形例１＞
実施例の第１の変形例（以下、変形例１という。）について図８から図１０を用いて説明する。
図８および図９は変形例１に係るアレイ基板を説明するための平面図であり、配線パターンを示している。図９は図８から信号線およびコンタクトホールのパターンを除いた平面図である。図１０は図８ＡのＡ−Ａ’における断面図である。
変形例１に係る表示装置は、実施例に係る表示装置１００のアレイ基板１０に代えて、以下に説明するアレイ基板１０Ａが用いられる。変形例１に係るアレイ基板１０Ａは、アレイ基板１０と同様に、画像を表示する表示領域（第１の領域）ＡＡと、表示領域ＡＡの外側のダミー画素領域（第２の領域）ＤＡとを備える。
表示領域ＡＡは複数の画素（第１の画素、第３の画素）ＰＩＡを備える。画素ＰＩＡは、コンタクトホールＣＨ１、ＣＨ２の周りの信号線の幅を半導体層１０４と同様に広くしている点が、画素ＰＩとは異なるが、その他は画素ＰＩと基本的に同じである。画素ＰＩＡは、Ｘ方向（第１の方向）に延在するゲート線（第１のゲート線、第３のゲート線）１０６と、半導体層（第１の半導体層、第３の半導体層）１０４と、Ｙ方向（第２の方向）に延在する信号線（第１の信号線、第３の信号線）１０９Ａと、を備える。また、画素ＰＩＡは、信号線１０９Ａと半導体層１０４とを接続するコンタクトホールＣＨ１と、金属電極１０８と、金属電極１０８と半導体層１０４を接続するコンタクトホールＣＨ２と、を備える。なお、画素ＰＩＡは金属電極１０８と接続される画素電極１１４等を有するが省略している。半導体層１０４はＴＦＴの一部を構成し、ＴＦＴのソースは金属電極１０８を介して画素電極１１４に接続され、ＴＦＴのドレインは信号線１０９Ａに接続される。
ダミー画素領域ＤＡは複数のダミー画素（第２の画素、第４の画素）ＤＰＡを備える。ダミー画素ＤＰＡは、表示領域ＡＡにも延在しているゲート線（第２のゲート線、第４のゲート線）１０６と、ダミー半導体層（第２の半導体層、第４の半導体層）１０４ＤＡと、Ｙ方向に延在するダミー信号線（第２の信号線、第４の信号線）１０９ＤＡと、ダミー信号線１０９ＤＡとダミー半導体層１０４ＤＡを接続するコンタクトホール（第１のコンタクトホール、第２のコンタクトホール）ＣＨＤ１、ＣＨＤ２と、を備える。ダミー半導体層１０４ＤＡはダミー信号線１０９ＤＡの下に配置され、ダミー信号線１０９ＤＡに覆われるように延在し、ダミー信号線１０９ＤＡと２箇所のコンタクトホールＣＨＤ１、ＣＨＤ２で接続される。なお、ダミー半導体層１０４ＤＡはダミー信号線１０９ＤＡに完全に覆わるのが好ましいが、完全に覆われていなくてもよく、一部が重なり一部がはみ出るように配置してもよい。コンタクトホールＣＨＤ１、ＣＨＤ２の周りのダミー信号線の幅を半導体層１０４ＤＡと同様に広くしている。Ｘ方向に隣接するダミー画素ＤＰＡ間のダミー信号線１０９ＤＡ同士、Ｙ方向に隣接するダミー画素ＤＰＡ間のダミー信号線１０９ＤＡ同士はそれぞれ分離されている。したがって、Ｙ方向に隣接するダミー画素ＤＰＡ間のダミー半導体層１０４ＤＡ同士は電気的に分離される。ダミー画素ＤＰＡは、画素ＰＩＡが備える金属電極１０８や金属電極１０８に接続される画素電極１１４を備えていない。表示領域ＡＡの信号線１０９Ａの間隔（ピッチ）はｄ１であり、ダミー画素領域ＤＡのダミー信号線１０９ＤＡ或いはダミー半導体層１０４ＤＡのピッチはｄ２（＜ｄ１）である。また、信号線１０９Ａとダミー信号線１０９ＤＡとのピッチ（ｄ３）はｄ１と同じであってもよいし、ｄ２と同じであってもよいし、ｄ１およびｄ２のいずれとも異なってもよい。
図１０に示すように、ガラス基板１０１の上にアンダコート膜１０３を介してダミー半導体層１０４ＤＡが配置される。ダミー半導体層１０４Ｄの上にゲート絶縁層（第１の絶縁層）１０５を介して金属層で構成されるゲート線１０６が配置される。ゲート線１０６の上に層間絶縁層（第２の絶縁層）１０７を介して金属層で構成されるダミー信号線１０９ＤＡが配置される。ダミー半導体層１０４ＤＡとダミー信号線１０９ＤＡはゲート絶縁層１０５および層間絶縁層１０７に開口したコンタクトホールＣＨＤ１、ＣＨＤ２によって接続される。ダミー信号線１０９ＤＡは保護層１１０で覆われ、さらに有機保護層１１１で覆われる。有機保護層１１１は層間絶縁層１１３に覆われ、層間絶縁層１１３は配向膜１１５に覆われている。ここで、ダミー半導体層１０４ＤＡは表示領域の画素が有するＴＦＴの半導体層と同一材料により形成されることが望ましい。信号線１０９ＤＡは表示領域ＡＡの信号線１０９Ａと同一層で同一の幅を有するように形成されるのが好ましいが、これに限定されるものではない。半導体層１０４ＤＡは表示領域ＡＡの半導体層１０４と同一層で形成され、ゲート線１０６を横切る（交差する）部分の幅（チャネル幅）は半導体層１０４のチャネル幅と同一であるのが好ましいが、これに限定されるものではない。
ダミー画素ＤＰＡのゲート線１０６は、ダミー半導体層１０４ＤＡと交差しているため、製造時等に発生する静電気による表示領域のＴＦＴのＥＳＤ破壊を低減することができる。Ｙ方向に隣接するダミー画素ＤＰＡ間のダミー信号線同士は分離されているので、ゲート線１０６とダミー信号線１０９ＤＡとの間、ゲート線１０６とダミー半導体層１０４ＤＡとの間でＥＳＤ破壊が発生した場合、Ｙ方向に隣接するダミー画素ＤＰＡのダミー信号線１０９ＤＡや半導体層１０４ＤＡとゲート線１０６とがショートすることを防ぐことができる。
アレイ基板１０Ａのダミー信号線１０９ＤＡのピッチ（ｄ２）は表示装置１００のダミー信号線１０９Ｄのピッチ（ｄ１）よりも小さくすることができるので、ダミー画素領域ＤＡのスペースを低減させることができる。ダミー画素ＤＰＡはダミー半導体層１０４ＤＡのみで形成せずに、ダミー半導体層１０４ＤＡは、ゲート絶縁層１０５および層間絶縁層１０７にコンタクトホールを形成してダミー信号線１０９ＤＡの金属層で覆われる。なお、ダミー信号線は２か所のコンタクトホールでなく、一つのコンタクトホールによって半導体層１０４ＤＡに接続する構成であってもよい。また、他の実施形態にも共通することであるが、ダミー画素領域のダミー信号線１０９ＤＡ或いはダミー半導体層１０４ＤＡのピッチ（ｄ２）は均一である必要はない。静電気の発生しやすさ等に応じて、表示領域側のピッチを大きくし、表示領域から離れた側のピッチを小さくする構成であってよく、その逆であってもよい。また、全てのゲート線に亘って同じピッチで形成するのではなく、隣接するゲート線間でピッチを異ならせることも可能である。これにより、ダミー画素の数は同じであってもダミー画素領域の幅が狭いゲート線や、ダミー画素領域の幅は同じであってもダミー画素の数を多くしたゲート線を設けることが可能となる。
＜変形例２＞
実施例の第２の変形例（変形例１の変形例であり、以下、変形例２という。）について図１１および図１２を用いて説明する。
図１１は変形例２に係るアレイ基板を説明するための平面図であり、配線パターンを示している。図１２は図１１のＡ−Ａ’線における断面図である。
変形例２に係る表示装置は、実施例に係る表示装置１００のアレイ基板１０に代えて、以下に説明するアレイ基板１０Ｂが用いられる。変形例１に係るアレイ基板１０Ａのダミー画素ＤＰＡでは、ダミー半導体層１０４ＤＡはダミー信号線１０９ＤＡの下に配置され、ダミー信号線１０９ＤＡに覆われるように延在し、ダミー信号線１０９ＤＡと２箇所のコンタクトホールＣＨＤ１、ＣＨＤ２で接続される。一方、図１１および図１２に示すように、変形例２に係るアレイ基板１０Ｂのダミー画素ＤＰＡでは、ダミー信号線１０９ＤＡおよびコンタクトホールＣＨＤ１、ＣＨＤ２を有していない。これらの点を除き、変形例２に係るアレイ基板１０Ｂは変形例１に係るアレイ基板１０Ａと基本的に同じである。ダミー半導体層１０４ＤＡに接続される導体層がなく、Ｙ方向に隣接するダミー画素ＤＰＢ間のダミー半導体層１０４ＤＡ同士は電気的に分離されている。表示領域ＡＡの信号線１０９Ａの間隔（ピッチ）はｄ１であり、ダミー画素領域ＤＡのダミー半導体層１０４ＤＡのピッチはｄ２（＜ｄ１）である。また、信号線１０９Ａとダミー半導体層１０４ＤＡとのピッチ（ｄ３）はｄ１と同じであってもよいし、ｄ２と同じであってもよいし、ｄ１およびｄ２と異なってもよい。
ダミー画素ＤＰＢのゲート線１０６は、ダミー半導体層１０４ＤＡと交差しているため、信号線１０９Ａを形成する前に発生する静電気により、表示領域の画素のゲート線と半導体との間のＥＳＤ破壊を低減することができる。ダミー画素ＤＰＡ間のダミー半導体層１０４ＤＡが電気的に分離されているので、ゲート線１０６とダミー半導体層１０４ＤＡとの間でＥＳＤ破壊が発生した場合、隣接するダミー画素や画素の半導体に対して静電気が伝搬することを防ぐことが出来る。尚、半導体層と接続する金属層等が無いため、コンタクトホールを形成する必要がない。そのため、半導体層の端部の幅を広くする必要がなく、半導体層の幅を、ゲート線と交差する部分の幅のまま延在させる形状とすることができる。
＜変形例３＞
実施例の第３の変形例（変形例１の変形例であり、以下、変形例３という。）について図１３から図１５を用いて説明する。
図１３および図１４は変形例３に係るアレイ基板を説明するための平面図であり、配線パターンを示している。図１４は図１３から信号線およびコンタクトホールのパターンを除いた平面図である。図１５は図１３のＡ−Ａ’線における断面図である。
変形例３に係る表示装置は、実施例に係る表示装置１００のアレイ基板１０に代えて、以下に説明するアレイ基板１０Ｃが用いられる。変形例１に係るアレイ基板１０Ａの画素ＰＩＡおよびダミー画素ＤＰＡでは、半導体層１０４、１０４ＤＡの上にゲート絶縁層１０５を介してゲート線１０６が形成される。一方、図１４および図１５に示すように、変形例３に係るアレイ基板１０Ｃの画素（第１の画素、第３の画素）ＰＩＣでは、ゲート線（第１のゲート線、第３のゲート線、）１０６Ｃの上にゲート絶縁層１０５を介して半導体層（第１の半導体層、第３の半導体層）１０４Ｃが形成される。ダミー画素（第２の画素、第４の画素）ＤＰＣでは、ゲート線（第２のゲート線、第４のゲート線）１０６Ｃの上にゲート絶縁膜１０５を介して半導体層（第２の半導体層、第４の半導体層）１０４ＤＣが形成される。したがって、コンタクトホールＣＨ１、ＣＨ２、ＣＨＤ１、ＣＨＤ２は層間絶縁層１０７に設けられる。これらの点を除き、変形例３に係るアレイ基板１０Ｃは変形例１に係るアレイ基板１０Ａと基本的に同じである。
ダミー画素ＤＰＣはダミー半導体層１０４ＤＣのみで形成せずに、ダミー半導体層１０４ＤＣは、層間絶縁層１０７にコンタクトホールを形成してダミー信号線１０９ＤＡの金属層で覆われる。尚、金属層を層間絶縁膜の上に設けるのではなく、半導体層の上に直接形成する形態であってもよい。この場合、コンタクトホールを形成する必要がないので、半導体層や金属層の端部の幅を広くする必要がない。半導体層や金属層の幅を、ゲート線と交差する部分の幅のまま延在させる形状とすることができる。
＜変形例４＞
実施例の第４の変形例（変形例３の変形例であり、以下、変形例４という。）について図１６および図１７を用いて説明する。
図１６は変形例４に係るアレイ基板を説明するための平面図であり、配線パターンを示している。図１７は図１６のＡ−Ａ’線における断面図である。
変形例４に係る表示装置は、実施例に係る表示装置１００のアレイ基板１０に代えて、以下に説明するアレイ基板１０Ｄが用いられる。変形例３に係るアレイ基板１０Ｃのダミー画素ＤＰＣでは、ダミー半導体層１０４ＤＡはダミー信号線１０９ＤＡの下に配置され、ダミー信号線１０９ＤＡに覆われるように延在し、ダミー信号線１０９ＤＡと２箇所のコンタクトホールＣＨＤ１、ＣＨＤ２で接続される。一方、図１６および図１７に示すように、変形例４に係るアレイ基板１０Ｄのダミー画素ＤＰＤでは、ダミー信号線１０９ＤＡおよびコンタクトホールＣＨＤ１、ＣＨＤ２を有していない。これらの点を除き、変形例４に係るアレイ基板１０Ｄは変形例３に係るアレイ基板１０Ｃと基本的に同じである。ダミー半導体層１０４ＤＣに接続される導体層がなく、Ｙ方向に隣接するダミー画素ＤＰＤ間のダミー半導体層１０４ＤＣ同士は電気的に分離されている。表示領域ＡＡの信号線１０９Ａの間隔（ピッチ）はｄ１であり、ダミー画素領域ＤＡのダミー半導体層１０４ＤＣのピッチはｄ２（＜ｄ１）である。また、信号線１０９Ａとダミー半導体層１０４ＤＣとのピッチ（ｄ３）はｄ１と同じであってもよいし、ｄ２と同じであってもよいし、ｄ１およびｄ２と異なってもよい。
この場合も、コンタクトホールを形成する必要がないので、半導体層の端部の幅を広くする必要がなく、半導体層の幅を、ゲート線と交差する部分の幅のまま延在させる形状とすることができる。
＜変形例５＞
実施例の第５の変形例（変形例１の変形例であり、以下、変形例５という。）について図１８および図１９を用いて説明する。
図１８および図１９は変形例５に係るアレイ基板を説明するための平面図であり、配線パターンを示している。図１９は図１８から信号線およびコンタクトホールのパターンを除いた平面図である。
変形例５に係る表示装置は、実施例に係る表示装置１００のアレイ基板１０に代えて、以下に説明するアレイ基板１０Ｅが用いられる。変形例５に係るアレイ基板１０Ｅは、画像を表示する表示領域ＡＡと、表示領域ＡＡの外のダミー画素領域ＤＡとを備える。図１８および図１９に示すダミー画素領域ＤＡは前述した第１ダミー画素領域である。表示領域ＡＡは変形例１に係るアレイ基板１０Ａと同様の複数の画素ＰＩＡを備える。
ダミー画素領域ＤＡは複数のダミー画素（第２の画素、第４の画素）ＤＰＥを備える。ダミー画素ＤＰＥは、表示領域ＡＡにも延在するゲート線１０６と、ダミー半導体層（第２の半導体層、第４の半導体層）１０４ＤＥと、Ｙ方向に延在するダミー信号線（第２の信号線、第４の信号線）１０９ＤＥと、ダミー信号線１０９ＤＥとダミー半導体層１０４ＤＥを接続するコンタクトホール群（第１のコンタクトホール、第２のコンタクトホール）ＣＨＧ１、ＣＨＧ２と、を備える。ダミー半導体層１０４ＤＥはダミー信号線１０９ＤＥの下に配置されてダミー信号線１０９ＤＥに覆われるように延在し、ダミー半導体層１０４ＤＥとダミー信号線１０９ＤＥを２箇所のコンタクトホール群ＣＨＧ１、ＣＨＧ２で接続される。なお、ダミー半導体層１０４ＤＥは平面視でダミー信号線１０９ＤＥに完全に覆われるのが好ましいが、ダミー半導体層１０４ＤＥはダミー信号線１０９ＤＥに完全に覆われていなくてもよく、一部がはみ出るように配置してもよい。コンタクトホール群ＣＨＧ１、ＣＨＧ２の個々のコンタクトホールの間隔（ｄ４）は変形例１に係るアレイ基板１０Ａのダミー信号線１０９ＤＡのピッチ（ｄ２）よりも小さい。実施例や変形例１、変形例３と同様に、Ｙ方向に隣接するダミー画素ＤＰＥ間のダミー信号線１０９ＤＥは分離されている。したがって、Ｙ方向に隣接するダミー画素ＤＰＥ間のダミー半導体層１０４ＤＥ同士は電気的に分離される。ダミー画素ＤＰＥは、画素ＰＩＡが備える金属電極１０８や金属電極１０８に接続される画素電極１１４を備えていない。表示領域ＡＡの信号線１０９Ａの間隔（ピッチ）はｄ１である。また、信号線１０９Ａとダミー信号線１０９ＤＥとの間隔（ｄ３’）は、信号線１０９Ａの中心線とダミー信号線１０９ＤＥの右端から信号線１０９Ａの幅の半分の長さの位置との距離であり、ｄ１と同じであってもよいし、ｄ２と同じであってもよいし、ｄ１およびｄ２と異なってもよい。なお、図１８のＡ−Ａ’線における断面図は図１５と同じである。
ダミー画素領域ＤＡのダミー信号線１０９ＤＥの幅（Ｗ１）およびダミー半導体層１０４ＤＥの幅（Ｗ２）を実施例や変形例１から変形例４、に比べて広くしている。ここで、Ｗ１≧Ｗ２であることが好ましいが、これに限定されるものではない。例えば、ダミー画素領域ＤＡが図８に示すように３つのダミー画素ＤＰＡが配置される広さであると、ダミー半導体層１０４ＤＥの幅（Ｗ２）はダミー信号線１０９ＤＡのピッチ（ｄ２）の２倍から３倍にすることができる。コンタクトホールの数は２倍の６個である。または、ダミー半導体層１０４ＤＥの幅（Ｗ２）は信号線１０９Ａのピッチ（ｄ１）と同程度またはそれより大きい。ダミー半導体層１０４ＤＥの面積を増加させて、ダミー画素ＤＰＥのダミー半導体層１０４ＤＥのチャネル幅を画素ＰＩＡの半導体層１０４のチャネル幅より広く形成する。ダミー半導体層とゲート線１０６との交差面積を大きくすることによりレイアウトスペースを削減しつつＥＳＤ対策を行うことができる。尚、ダミー半導体層の幅（Ｗ２）は全てのゲート線に亘って同一である必要はなく、静電気の発生しやすさに応じてゲート線ごとにダミー半導体層の幅を異ならせる構成であってよい。また、あるゲート線には変形例１から４を用い、別のゲート線には本変形例を用いることも可能である。また、同一のゲート線に対し、変形例１から４と本変形例とを併用して用いることも可能である。以下の変形例においても同様である。
＜変形例６＞
実施例の第６の変形例（変形例５の変形例であり、以下、変形例６という。）について図２０を用いて説明する。
図２０は変形例６に係るアレイ基板を説明するための平面図であり、配線パターンを示している。
変形例６に係る表示装置は、実施例に係る表示装置１００のアレイ基板１０に代えて、以下に説明するアレイ基板１０Ｆが用いられる。変形例５に係るアレイ基板１０Ｅのダミー画素ＤＰＥでは、ダミー半導体層１０４ＤＥはダミー信号線１０９ＤＥの下に配置され、ダミー信号線１０９ＤＥに覆われるように延在し、ダミー信号線１０９ＤＥと２箇所のコンタクトホール群ＣＨＧ１、ＣＨＧ２で接続される。一方、図２０に示すように、変形例６に係るアレイ基板１０Ｆのダミー画素ＤＰＦでは、ダミー信号線１０９ＤＥおよびコンタクトホール群ＣＨＧ１、ＣＨＧ２を有していない。これらの点を除き、変形例６に係るアレイ基板１０Ｆは変形例５に係るアレイ基板１０Ｅと基本的に同じである。ダミー半導体層１０４ＤＥに接続される導体層がなく、Ｙ方向に隣接するダミー画素ＤＰＦ間のダミー半導体層１０４ＤＥ同士は電気的に分離されている。なお、図２０のＡ−Ａ’線における断面図は図１２と同じである。
ダミー画素領域ＤＡのダミー半導体層１０４ＤＥの幅（Ｗ２）を実施例や変形例１から変形例４、に比べて広くしている。ここで、Ｗ１≧Ｗ２であることが好ましいが、これに限定されるものではない。ダミー半導体層１０４ＤＥの面積を増加させて、ダミー画素ＤＰＦのダミー半導体層１０４ＤＥのチャネル幅を画素ＰＩＡの半導体層１０４のチャネル幅より広く形成する。これにより、ゲート線１０６との交差面積が大きくなり交差容量が増加するので、レイアウトスペースを削減しつつＥＳＤ対策を行うことができる。
＜変形例７＞
実施例の第７の変形例（変形例５の変形例であり、以下、変形例７という。）について図２１および図２２を用いて説明する。
図２１および図２２は変形例７に係るアレイ基板を説明するための平面図であり、配線パターンを示している。図２２は図２１から信号線およびコンタクトホールのパターンを除いた平面図である。
変形例７に係る表示装置は、実施例に係る表示装置１００のアレイ基板１０に代えて、以下に説明するアレイ基板１０Ｇが用いられる。変形例５に係るアレイ基板１０Ｅの画素ＰＩＡおよびダミー画素ＤＰＥでは、半導体層１０４、１０４ＤＥの上にゲート絶縁層１０５を介してゲート線１０６が形成される。一方、変形例７に係るアレイ基板１０Ｇの画素ＰＩＣでは、ゲート線１０６Ｃの上にゲート絶縁層１０５を介して半導体層１０４Ｃが形成される。ダミー画素（第２の画素、第４の画素）ＤＰＧでは、ゲート線１０６Ｃの上にゲート絶縁層１０５を介して半導体層（第２の半導体層、第４の半導体層）１０４ＤＧが形成される。したがって、コンタクトホールＣＨ１、ＣＨ２、コンタクトホール群ＣＨＧ１、ＣＨＧ１は層間絶縁層１０７に設けられる。これらの点を除き、変形例７に係るアレイ基板１０Ｇは変形例５に係るアレイ基板１０Ｅと基本的に同じである。Ｙ方向に隣接するダミー画素ＤＰＧ間のダミー半導体層１０４ＤＧ同士は電気的に分離される。なお、図２１のＡ−Ａ’線における断面図は図１５と同じである。
なお、金属層を層間絶縁膜１０７の上に設けるのではなく、半導体層の上に直接形成する形態であってもよい。ダミー半導体層１０４ＤＧの面積を増加させて、ダミー画素ＤＰＧのダミー半導体層１０４ＤＧのチャネル幅を画素ＰＩＣの半導体層１０４Ｃのチャネル幅より広く形成する。これにより、ゲート線１０６Ｃとの交差面積が大きくなり交差容量が増加するので、レイアウトスペースを削減しつつＥＳＤ対策を行うことができる。
＜変形例８＞
実施例の第８の変形例（変形例７の変形例であり、以下、変形例８という。）について図２３を用いて説明する。
図２３は変形例８に係るアレイ基板を説明するための平面図であり、配線パターンを示している。
変形例８に係る表示装置は、実施例に係る表示装置１００のアレイ基板１０に代えて、以下に説明するアレイ基板１０Ｈが用いられる。変形例７に係るアレイ基板１０Ｇのダミー画素ＤＰＧでは、ダミー半導体層１０４ＤＧはダミー信号線１０９ＤＥの下に配置され、ダミー信号線１０９ＤＥに覆われるように延在し、ダミー信号線１０９ＤＥと２箇所のコンタクトホール群ＣＨＧ１、ＣＨＧ２で接続される。一方、図２３に示すように、変形例８に係るアレイ基板１０Ｈのダミー画素ＤＰＨでは、ダミー信号線１０９ＤＥおよびコンタクトホール群ＣＨＧ１、ＣＨＧ２を有していない。これらの点を除き、変形例８に係るアレイ基板１０Ｈは変形例７に係るアレイ基板１０Ｇと基本的に同じである。ダミー半導体層１０４ＤＧに接続される導体層がなく、Ｙ方向に隣接するダミー画素ＤＰＨ間のダミー半導体層１０４ＤＧ同士は電気的に分離されている。なお、図２３のＡ−Ａ’線における断面図は図１７と同じである。
以上、本実施形態では、表示装置として液晶表示装置について記載しているが、液晶表示装置に限定されるものでなく、有機ＥＬ型の表示装置等、他の表示装置であってよい。また、上述の変形例はそれぞれ単独で用いられることに限定されるものではなく、各変形例を適宜組み合わせる構成であってもよい。例えば、表示領域の一方側に位置するダミー画素領域には実施例或いは変形例１から４の何れかの構成を用い、表示領域の他方側では変形例５から８の何れかを用いる構成であってもよい。また、ゲート線によって用いる実施例或いは変形例を異ならせてもよく、一つのゲート線に対して複数の実施例或いは変形例を併用して用いる形態であってもよい。
１・・・表示パネル
２・・・ドライバＩＣ
３・・・ＦＰＣ
４・・・バックライト
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、１０Ｈ・・・アレイ基板
２０・・・対向基板
３０・・・液晶層
４０・・・シール材
５０、６０・・・偏光板
１００・・・表示装置
１０１・・・ガラス基板
１０３・・・アンダコート膜
１０４、１０４Ｃ・・・半導体層
１０４Ｄ、１０４ＤＡ、１０４ＤＣ、１０４ＤＥ、１０４ＤＧ・・・ダミー半導体層
１０５・・・ゲート絶縁膜
１０６、１０６Ｃ・・・ゲート線
１０７・・・層間絶縁膜
１０８・・・金属電極
１０９、１０９Ａ・・・信号線
１０９Ｄ、１０９ＤＡ、１０９ＤＥ・・・ダミー信号線
１１０・・・保護膜
１１１・・・有機保護膜
１１２・・・共通電極
１１３・・・層間絶縁膜
１１４・・・画素電極
１１５・・・配向膜
ＡＡ・・・表示領域
ＤＡ・・・ダミー画素領域
ＤＰ、ＤＰＡ、ＤＰＢ、ＤＰＣ、ＤＰＤ、ＤＰＥ、ＤＰＦ、ＤＰＧ、ＤＰＨ・・・ダミー画素
ＰＩ、ＰＩＡ、ＰＩＣ・・・画素
ＣＨ１、ＣＨ２、ＣＨ３、ＣＨＤ１、ＣＨＤ２・・・コンタクトホール
ＣＨＧ１、ＣＨＧ２・・・コンタクトホール群

Claims (20)

  1. 表示装置は、
    複数の画素を有する表示領域と、
    前記表示領域の外側に配置され、複数のダミー画素を有するダミー画素領域と、
    を備え、
    前記画素は、
    第１の半導体層を有する薄膜トランジスタと、
    前記薄膜トランジスタのゲートに接続されたゲート線と、
    前記薄膜トランジスタのドレインに接続された信号線と、
    を備え、
    前記ダミー画素は、
    前記ゲート線と、
    前記ゲート線と交差する第２の半導体層と、
    前記ゲート線と交差するダミー信号線と、
    を備え、
    前記第２の半導体層と前記ダミー信号線とは、前記ゲート線に隣接するダミー画素の第２の半導体層とダミー信号線とは電気的に分離されている。
  2. 請求項１の表示装置において、
    前記ダミー画素は、さらに、
    絶縁層、
    を備え、
    前記ダミー信号線は前記絶縁層を介して前記第２の半導体層の上に配置され、
    前記ダミー信号線は前記第２の半導体層と複数のコンタクトホールを介して接続される。
  3. 請求項１の表示装置において、
    前記ダミー信号線は平面視で前記第２の半導体層を覆うように配置される。
  4. 請求項２の表示装置において、
    前記複数のコンタクトホールは２つのコンタクトホールであり、
    前記２つのコンタクトホールは、平面視で前記ゲート線を挟んで１つずつ配置される。
  5. 請求項４の表示装置において、
    前記ダミー画素は前記ゲート線に複数配置される。
  6. 請求項５の表示装置において、
    前記ダミー信号線の間隔は、前記信号線の間隔よりも狭い。
  7. 請求項４の表示装置において、
    前記第２の半導体層は、前記ゲート線と交差する部分において前記第１の半導体層と同じ層に同じ幅で形成されている。
  8. 請求項４の表示装置において、
    前記ダミー信号線は、前記信号線と同じ層に同じ幅で形成されている。
  9. 請求項２の表示装置において、
    前記複数のコンタクトホールは、平面視で前記ゲート線を挟んで複数ずつ配置される。
  10. 請求項９の表示装置において、
    前記第２の半導体層は、前記ゲート線と交差する部分において前記第１の半導体層と同じ層に、前記第１の半導体層より広い幅で形成されている。
  11. 請求項１０の表示装置において、
    前記ダミー信号線は、前記信号線と同じ層に、前記信号線より広い幅で形成されている。
  12. 請求項１の表示装置において、
    前記第１および第２の半導体層は、前記ゲート線の下層に形成されている。
  13. 請求項１の表示装置において、
    前記第１および第２の半導体層は、前記ゲート線の上層に形成されている。
  14. 請求項１の表示装置において、
    前記第１および第２の半導体層は、低温ポリシリコンまたはアモルファスシリコンで形成されている。
  15. 請求項１の表示装置において、
    前記画素は画素電極と共通電極を備える。
  16. 表示装置は、
    第１の画素を複数有し、画像を表示するための第１の領域と、
    前記第１の領域の外側に配置され、第２の画素を複数有する第２の領域と、
    を備え、
    前記第１の画素は、
    第１の半導体層を有する薄膜トランジスタと、
    前記薄膜トランジスタのゲートに接続され、第１の方向に延在する第１のゲート線と、
    前記薄膜トランジスタのドレインに接続され、前記第１の方向とは異なる第２の方向に延在する第１の信号線と、
    を備え、
    前記第２の画素は、
    前記第１方向に延在する第２のゲート線と、
    前記第２方向に延在する第２の信号線と、
    第１の絶縁層と、
    前記ゲート線と前記第１の絶縁層を介して交差する第２の半導体層と、
    を備え、
    前記第２の信号線は第２の絶縁層を介して前記第２の半導体層の上に配置され、
    前記第２の信号線は前記第２の半導体層と第１および第２のコンタクトホールを介して接続され、
    前記第１および第２のコンタクトホールは、平面視で前記第２のゲート線を挟んで配置され、
    前記第２のゲート線は、前記第１のゲート線と接続され、
    前記第２の信号線は、前記第２方向に隣接する第２の画素の第２の信号線とは分離されている。
  17. 表示装置は、
    画像を表示するための第１および第３の画素と、
    前記第１の画素と隣接して配置され、画像を表示しない第２の画素と、
    前記第２および第３の画素と隣接して配置され、画像を表示しない第４の画素と、
    を備え、
    前記第１の画素は、
    第１の半導体層を有する第１の薄膜トランジスタと、
    前記第１の薄膜トランジスタのゲートに接続され、第１の方向に延在する第１のゲート線と、
    前記第１の薄膜トランジスタのドレインに接続され、前記第１の方向とは異なる第２の方向に延在する第１の信号線と、
    を備え、
    前記第３の画素は、
    第３の半導体層を有する第３の薄膜トランジスタと、
    前記第３の薄膜トランジスタのゲートに接続され、前記第１の方向に延在する第３のゲート線と、
    前記第３の薄膜トランジスタのドレインに接続され、前記第２の方向に延在する第３の信号線と、
    前記第２の画素は、
    前記第１の方向に延在する第２のゲート線と、
    前記第２の方向に延在する第２の信号線と、
    第１の絶縁層と、
    前記第２のゲート線と前記第１の絶縁層を介して交差する第３の半導体層と、
    を備え、
    前記第４の画素は、
    前記第１の方向に延在する第４のゲート線と、
    前記第２方向に延在する第４信号線と、
    前記第１の絶縁層
    前記第４のゲート線と前記第１の絶縁層を介して交差する第４の半導体層と、
    を備え、
    前記第２の信号線は第２の絶縁層を介して前記第２の半導体層の上に配置され、
    前記第２の信号線は前記第２の半導体層と第１および第２のコンタクトホールを介して接続され、
    前記第１および第２のコンタクトホールは、平面視で前記第２のゲート線を挟んで配置され、
    前記第４の信号線は第２絶縁層を介して前記第４の半導体層の上に配置され、
    前記第４の信号線は前記第４の半導体層と第３および第４のコンタクトホールを介して接続され、
    前記第３および第４のコンタクトホールは、平面視で前記第４のゲート線を挟んで配置され、
    前記第１および第２のゲート線は接続され、
    前記第３および第４のゲート線は接続され、
    前記第１および第３の信号線は接続され、
    前記第２および第４の信号線は分離されている。
  18. 請求項１７の表示装置において、
    前記第２の信号線は平面視で前記第２の半導体層を覆うように配置され、
    前記第４の信号線は平面視で前記第４の半導体層を覆うように配置される。
  19. 請求項１７の表示装置において、
    前記第２のゲート線と交差する部分の前記第３の半導体層は、前記第１のゲート線と交差する部分の前記第１の半導体層と同じ層に同じ幅で形成され、
    前記第４のゲート線と交差する部分の前記第４の半導体層は、前記第３のゲート線と交差する部分の前記第３の半導体層と同じ層に同じ幅で形成されている。
  20. 請求項１７の表示装置において、
    前記第１、第２、第３および第４の信号線は、それぞれ同じ層に同じ幅で形成されている。
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