KR102484885B1 - 터치스크린 패널 일체형 표시장치 및 그 제조방법 - Google Patents

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Abstract

본 명세서는, 기판 상에 제1방향에 위치하는 게이트라인과 제2방향에 위치하는 데이터라인이 교차하여 정의된 각 화소에 위치한 박막 트랜지스터, 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 제1보호층, 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 제1컨택홀을 통해 연결되는 제1층과 제1층 상에 제1컨택홀 내에 위치하는 제2층을 포함하는 제1전극, 제1전극의 제1층과 동일한 층에 동일한 재료로 제1보호층 상에 위치하는 제1신호라인층과 제1전극의 제2층과 동일한 층에 동일한 재료로 제1신호라인층 상에 위치하는 제2신호라인층을 포함하는 신호라인, 및 제1전극과 상이한 층에 위치한 제2전극을 포함하는 표시장치 및 그 제조방법을 개시한다.

Description

터치스크린 패널 일체형 표시장치 및 그 제조방법{DISPLAY DEVICE INTEGRATED WITH TOUCH SCREEN PANEL AND METHOD FOR FABRICATING THE SAME}
본 실시예들은 터치스크린 패널 일체형 표시장치 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Diode Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력방식을 제공한다.
이러한 터치 기반의 입력 방식을 제공하기 위해서는, 사용자의 터치 유무를 파악하고 터치 좌표를 정확하게 검출할 수 있어야 한다.
이를 위해, 종래에는, 저항막 방식, 캐패시턴스 방식, 전자기 유도 방식, 적외선 방식, 초음파 방식 등의 다양한 터치 방식 중 하나의 터치 방식을 채용하여 터치 센싱을 제공한다.
또한, 표시 장치에 터치 스크린을 적용함에 있어서, 표시장치 내에 터치 센서를 내장시키는 개발이 이루어지는데, 특히 하부 기판에 형성된 공통 전극을 터치 센싱 전극으로 활용하는 인셀(In-Cell) 타입의 표시 장치가 개발되고 있다.
그런데, 인셀 타입의 표시 장치는 터치 센싱 전극을 형성해야 하므로 세부 공정을 필요로 하고 높은 제조비용 및 제조에 소요되는 시간이 길어 제품의 경쟁력이 떨어지는 단점이 있다.
이러한 배경에서, 본 발명의 목적은, 터치스크린 패널 일체형 표시장치 및 제조방법을 제공하며, 세부 공정을 저감하는 구조 및 방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 기판 상에 제1방향에 위치하는 게이트라인과 제2방향에 위치하는 데이터라인이 교차하여 정의된 각 화소에 위치한 박막 트랜지스터, 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 제1보호층, 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 제1컨택홀을 통해 연결되는 제1층과 제1층 상에 제1컨택홀 내에 위치하는 제2층을 포함하는 제1전극, 제1전극의 제1층과 동일한 층에 동일한 재료로 제1보호층 상에 위치하는 제1신호라인층과 제1전극의 제2층과 동일한 층에 동일한 재료로 제1신호라인층 상에 위치하는 제2신호라인층을 포함하는 신호라인, 및 제1전극과 상이한 층에 위치한 제2전극을 포함하는 표시장치를 제공한다.
다른 측면에서, 본 발명은, 기판 상에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터 상에 위치하며 제1컨택홀을 포함하는 제1보호층을 형성하는 단계, 제1보호층 상에 제1전극 물질과 신호라인 물질을 형성하는 단계, 포토마스크를 이용하여 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 제1컨택홀을 통해 연결되는 제1층과 상기 제1층 상에 상기 제1컨택홀 내에 위치하는 제2층을 포함하는 제1전극과, 상기 제1전극의 상기 제1층과 동일한 층에 동일한 재료로 상기 제1보호층 상에 위치하는 제1신호라인층과 상기 제1전극의 상기 제2층과 동일한 층에 동일한 재료로 상기 제1신호라인층 상에 위치하는 제2신호라인층을 포함하는 신호라인을 형성하는 단계, 제1전극과 신호라인 상에 신호라인에 제2컨택홀을 포함하는 제2 보호층을 형성하는 단계, 및 제2보호층 상에 상기 제2컨택홀을 통해 상기 신호라인과 연결되는 제2전극을 형성하는 단계를 포함하는 표시장치의 제조방법을 제공한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 터치스크린 패널 일체형 표시장치의 세부 공정을 저감하는 제조방법 및 이를 적용한 표시 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 터치스크린 패널 일체형 표시장치를 개략적으로 나타낸 도면이다.
도 2는 일 실시예에 따른 터치스크린 패널 일체형 표시장치에서, 터치 구동 모드 시 발생하는 캐패시턴스 성분(Cself, Cpara1, Cpara2)을 나타낸 도면이다.
도 3은 일 실시예에 따른 터치스크린 패널 일체형 표시장치에 포함된 패널의 평면도이다.
도 4는 일예로, 도 3에 도시한 패널의 일부분의 평면도이다. 도 5는 도 4의 A부분의 확대 평면도이다.
도 6은 도 5의 A-A'선의 화소의 단면도이다.
도 7은 다른 예로, 도 3에 도시한 패널의 일부분의 평면도이다.
도 8은 도 7의 B부분의 확대 평면도이다.
도 9는 도 8의 B-B'선과 C-C'선의 단면도이다.
도 10 내지 도 18은 또 다른 실시예에 따른 표시장치의 제조방법의 공정도들이다.
도 19는 비교예로, 도 3에 도시한 패널의 일부분의 평면도이다.
도 20은 도 10의 C부분의 확대 평면도이다.
도 21은 도 18의 D-D'선의 단면도이다.
도 22는 도 19의 비교예에 따른 표시장치와 도 4의 일 실시예에 따른 표시장치, 도 8의 다른 실시예에 따른 표시장치의 암점 불량률을 비교한 그래프이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 발명은 화소 전극과 소스 전극 또는 드레인 전극을 연결(컨택)시키기 위해 신호라인 형성에 필요한 금속 물질을 이용하는 공정 방법과 소스 전극 또는 드레인 전극과 화소 전극이 연결되도록 하는 연결패턴의 구조를 포함하는 표시 장치를 제공하는데 있다.
도 1은 일 실시예에 따른 터치스크린 패널 일체형 표시장치를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 터치 신호를 제어하는 집적회로(140, 이하 "터치 집적회로"라 함) 등을 포함한다.
패널(110)에는, 복수의 게이트라인(GL)이 제1방향(예: 가로방향 또는 세로방향)으로 형성되어, 복수의 데이터라인(DL)이 제2방향(예: 세로방향 또는 가로방향)으로 형성되고, 복수의 데이터라인(DL)과 복수의 게이트라인(GL)의 교차 지점마다 대응되어 다수의 화소(P: Pixel)가 정의된다.
이러한 각 화소(P)의 화소 영역에는 소스 전극 또는 드레인 전극이 데이터라인(DL)과 연결되고, 게이트 전극이 게이트라인(GL)과 연결되며, 드레인 전극 또는 소스 전극 중 어느 하나가 화소 전극(Pixel Electrode, 픽셀 전극, 또는 제1전극)과 연결된다.
또한, 패널(110)에는, 복수의 전극 그룹으로 그룹화되는 또는 블록화되는 복수의 전극(S11~S14, S21~S24, S31~S34)이 서로 이격되어 더 형성된다.
이러한 패널(110)은 "디스플레이 패널(Display Panel)" 역할을 하면서도 "터치스크린 패널(TSP: Touch Screen Panel)" 역할도 함께한다.
즉, 패널(110)은, 디스플레이 패널과 터치스크린 패널이 하나로 통합된 패널이라고 할 수도 있고, 또는, 터치스크린 패널(TSP: Touch Screen Panel)이 인 셀(In-Cell) 타입으로 내장된 디스플레이 패널이라고도 할 수 있다.
이러한 패널(110)이 디스플레이 패널 역할을 하는 경우, 패널(110)의 구동모드를 "디스플레이 구동모드"라고 하고, 패널(110)이 터치스크린 패널 역할을 하는 경우, 패널(110)의 구동모드를 "터치 구동모드"라고 한다.
데이터 구동부(120)는, 패널(110)의 구동모드가 디스플레이 구동모드인 경우, 복수의 데이터라인(DL)으로 디스플레이 용도의 데이터 전압(Vdata) 또는 데이터 신호를 공급한다.
게이트 구동부(130)는, 패널(110)의 구동모드가 디스플레이 구동모드인 경우, 복수의 게이트라인(GL)으로 디스플레이 용도의 게이트 신호(gate signal) 또는 스캔 신호(Scan Signal)를 순차적으로 공급한다.
터치 집적회로(140)는, 패널(110)의 구동모드가 터치 구동모드인 경우, 신호라인들을 통해 직접 연결된 복수의 전극(S11~S14, S21~S24, S31~S34)의 전체 또는 일부로 터치 구동 신호(Touch Driving Signal)를 인가한다. 여기서, 터치 구동 신호는, 터치 센싱 신호 또는 터치 센싱 전압 또는 터치 구동 전압(Vtd: Touch Driving Voltage)이라고 한다.
예를 들어, 터치 집적회로(140)는, 패널(110)의 구동모드가 터치 구동모드인 경우, 복수의 전극(S11~S14, S21~S24, S31~S34)이 그룹화된 복수의 전극 그룹의 전체 또는 일부로 터치 구동 신호를 인가한다.
한편, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 데이터 구동부(120) 및 게이트 구동부(130)의 구동 타이밍을 제어하는 타이밍 컨트롤러(Timing Controller, 미도시)를 더 포함할 수 있다.
또한, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34)을 통해 터치 집적회로(140)가 측정한 센싱 데이터(예: 캐패시턴스, 캐패시턴스의 변화량, 전압 등)를 전달받아 터치 유무 및 터치 좌표 등을 검출하는 터치 컨트롤러(미도시) 등을 더 포함할 수 있다.
한편, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)의 패널(110)은 디스플레이 구동모드 및 터치 구동모드를 반복하면서 구동되는데, 이러한 디스플레이 구동모드 및 터치 구동모드의 타이밍은, 타이밍 컨트롤러 또는 터치 컨트롤러 등에서 출력된 제어 신호에 의해 제어될 수 있고, 경우에 따라서는, 타이밍 컨트롤러와 터치 컨트롤러의 연동에 의해 제어될 수 있다.
한편, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 터치 방식으로서, 터치스크린 패널에 형성된 다수의 터치 전극(예: 가로 방향 전극, 세로 방향 전극)을 통해 캐패시턴스(정전용량)의 변화를 토대로 터치 유무 및 터치 좌표 등을 검출하는 캐패시턴스 터치 방식을 채용하고 있다.
이러한 캐패시턴스 터치 방식은, 일 예로, 상호 캐패시턴스(Mutual Capacitance) 터치 방식과 자기 캐패시턴스(Self Capacitance) 터치 방식 등으로 나눌 수 있다.
캐패시턴스 터치 방식의 한 종류인 상호 캐패시턴스 터치 방식은, 가로 방향 전극 및 세로 방향 전극 중 한 방향의 전극이 구동 전압이 인가되는 Tx 전극(구동 전극이라고도 함)이 되고, 다른 한 방향의 전극이 구동 전압을 센싱하고 Tx 전극과 캐패시턴스를 형성하는 Rx 전극(센싱 전극이라고도 함)이 되어, 손가락, 펜 등의 포인터의 유무에 따른 Tx 전극과 Rx 전극 간의 캐패시턴스(상호 캐패시턴스)의 변화를 토대로 터치 유무 및 터치 좌표 등을 검출하는 터치 방식이다.
캐패시턴스 터치 방식의 다른 한 종류인 자기 캐패시턴스 터치 방식은, 각 터치 전극이 손가락, 펜 등의 포인터와 캐패시턴스(자기 캐패시턴스)를 형성하고, 손가락, 펜 등의 포인터의 유무에 따른 각 터치 전극과 포인트 간의 캐패시턴스 값을 측정하여 이를 토대로 터치 유무 및 터치 좌표 등을 검출하는 방식이다. 이러한 자기 캐패시턴스 터치 방식은, 상호 캐패시턴스 터치 방식과는 다르게, 각 터치 전극을 통해 구동 전압(터치 구동 신호)이 인가되고 동시에 센싱된다. 따라서, 자기 캐패시턴스 터치 방식에서는, Tx 전극과 Rx 전극의 구분이 없다.
일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 전술한 2가지의 캐패시턴스 터치 방식(상호 캐패시턴스 터치 방식, 자기 캐패시턴스 터치 방식) 중 하나를 채용할 수 있다. 다만, 본 명세서에서는, 설명의 편의를 위해, 자기 캐패시턴스 터치 방식이 채용된 것으로 가정하여 실시예를 설명한다.
전술한 데이터 구동부(120)는 적어도 하나의 데이터 구동 집적회로(Data Driver IC; "소스 구동 집적회로"라고도 함)를 포함할 수 있는데, 이러한 적어도 하나의 데이터 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 패널(110)에 집적화되어 형성될 수도 있다.
전술한 게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이 패널(110)의 한 측에만 위치할 수도 있고, 2개로 나누어져 패널(110)의 양측에 위치할 수도 있다.
또한, 게이트 구동부(130)는, 적어도 하나의 게이트 구동 집적회로(Gate Driver IC)를 포함할 수 있는데, 이러한 적어도 하나의 게이트 구동 집적회로는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 패널(110)에 집적화되어 형성될 수도 있다.
전술한 터치 집적회로(140)는, 도 1에 도시된 바와 같이, 데이터 구동부(120) 및 게이트 구동부(130)와는 별도의 구성으로서, 데이터 구동부(120) 및 게이트 구동부(130)의 외부에 있을 수도 있지만, 구현 방식에 따라서, 데이터 구동부(120) 및 게이트 구동부(130) 등 중 적어도 하나를 포함할 수도 있는 다른 별도의 드라이버 IC(예: 디스플레이 드라이버 IC)의 내부 구성으로 구현될 수도 있으며, 또는, 데이터 구동부(120) 또는 게이트 구동부(130)의 내부 구성으로 구현될 수도 있을 것이다.
따라서, 터치 구동모드에서, 터치 집적회로(140)가 터치 구동모드에서 터치 전극 역할을 하는 복수의 전극의 전체 또는 일부로 터치 구동 신호를 인가하는 것은, 터치 집적회로(140)를 포함하는 별도의 드라이버 IC가 터치 전극 역할을 하는 복수의 전극의 전체 또는 일부로 터치 구동 신호를 인가하는 것으로도 볼 수 있고, 설계 방식에 따라서는, 터치 집적회로(140)를 포함하는 데이터 구동부(120) 또는 게이트 구동부(130)가 터치 전극 역할을 하는 복수의 전극의 전체 또는 일부로 터치 구동 신호를 인가하는 것으로도 볼 수 있다.
이러한 터치 집적회로(140)의 구현 및 설계 방식에 제한되지 않고, 본 명세서에서 기재되는 그 수행 기능만 동일 또는 유사하다면, 다른 그 어떠한 구성 그 자체이거나 내부 또는 외부의 구성일 수도 있을 것이다.
또한, 터치 집적회로(140)는, 도 1에서 한 개로 도시되어 있으나, 둘 이상으로 구현될 수도 있다.
한편, 터치 집적회로(140)가 터치 구동 신호를 복수의 전극(예: S11~S14, S21~S24, S31~S34)의 전체 또는 일부로 터치 구동 신호를 인가하기 위하여, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 별도의 신호라인 구성이 필요하다.
복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되어 터치 구동 신호 또는 공통 전압을 전달하는 적어도 하나의 신호라인이 제1방향(예: 가로방향) 또는 제2방향(예: 세로방향)으로 패널(110)에 형성될 수 있다.
복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 신호라인을 2개 이상으로 하는 경우, 저항을 줄일 수 있는 효과가 있다.
한편, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 적어도 하나의 신호라인이 형성되는 방향은, 복수의 전극(S11~S14, S21~S24, S31~S34)을 데이터라인이 형성되는 제1방향(예: 세로방향)으로 그룹화하여 센싱할 것인지, 아니면, 게이트라인이 형성되는 제1방향(예: 가로방향)으로 그룹화하여 센싱할 것인지에 따라 달라질 수 있다.
만약, 복수의 전극(S11~S14, S21~S24, S31~S34)을 데이터라인이 형성되는 제1방향(예: 세로방향)으로 그룹화하여 센싱하는 경우, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 적어도 하나의 신호라인은, 데이터라인이 형성되는 제2방향(예: 세로방향)으로 배치될 수 있다(도 3 참조).
만약, 복수의 전극(S11~S14, S21~S24, S31~S34)을 게이트라인이 형성되는 제1방향(예: 가로방향)으로 그룹화하여 센싱하는 경우, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 적어도 하나의 신호라인은, 게이트라인이 형성되는 제1방향(예: 가로방향)으로 배치될 수 있다. 다만, 본 명세서에서는, 설명의 편의를 위해, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 적어도 하나의 신호라인은, 데이터라인이 형성되는 제2방향(예: 세로방향)으로 배치된 것으로 가정하여 실시예를 설명한다.
본 명세서에서 언급되는 복수의 전극(S11~S14, S21~S24, S31~S34)은, 전술한 바와 같이, 구동모드가 터치 구동모드인 경우, 터치 구동 신호가 전체 또는 일부에 인가되는 "터치 전극" 역할을 하고, 구동모드가 디스플레이 구동모드인 경우, 패널에 형성된 화소 전극과 대향하는 공통 전압(Vcom)이 인가되는 "공통 전극" 역할을 한다. 터치 전극 또는 공통 전극의 역할을 구동 모드에 따라 수행하는 전극을 제2전극이라 한다.
일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 일 예로, 액정 분자를 수평으로 배열해, 이를 제자리에서 회전시키며 화면을 표현하는 방식으로, 고해상도, 저전력, 광시야각 등에 유리한 장점을 가지는 IPS(In-Plane Switching) 방식의 액정표시장치일 수 있다. 더욱 구체적으로는, AH-IPS(Advanced High Performance-IPS) 방식의 액정표시장치일 수 있다.
이때, 디스플레이 구동모드 시, 화소 전극과 공통 전극(S11~S14, S21~S24, S31~S34) 사이에 수평 전계가 형성되도록, 화소 전극과 공통 전극(S11~S14, S21~S24, S31~S34)은 동일 기판에 형성될 수 있다.
일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 다른 예로, 화소 전극과 공통 전극 사이에 유기 발광층이 형성된 유기 전계 발광 표시장치(organic light emitting display)일 수 있다. 이때 화소 전극과 공통 전극은 동일 기판에 형성될 수 있다.
도 2는 일 실시예에 따른 터치스크린 패널 일체형 표시장치에서, 터치 구동 모드 시 발생하는 캐패시턴스 성분(Cself, Cpara1, Cpara2)을 나타낸 도면이다.
도 2를 참조하면, 터치 구동모드에서는 터치 전극 역할을 하고, 디스플레이 구동모드에서는 화소 전극과 액정 캐패시터를 형성하는 공통 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34)은, 터치 구동모드에서, 터치 유무 및 터치 좌표 등을 검출하기 위해, 손가락 및 펜 등의 포인터와 자기 캐패시턴스(Cself)를 형성한다. 한편 공통 전극 역할을 하는 복수의 전극은 게이트라인 및 데이터라인과도 기생 캐패시턴스(Cpara1, Cpara2)를 형성할 수 있으나 자기 캐패시턴스에 비해 매우 작아 무시할 수 있다.
아래에서는, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)에 포함된 패널(110), 공통 전극 및 터치 전극 역할을 모두 하는 복수의 전극(S11~S14, S21~S24, S31~S34)으로의 공통 전압 및 터치 구동 신호의 인가 방식, 데이터라인(DL)으로의 데이터 전압 및 터치 구동 신호(또는 이와 대응되는 신호)의 인가 방식, 게이트라인(GL)으로의 데이터 전압 및 터치 구동 신호(또는 이와 대응되는 신호)의 인가 방식 등에 대하여, 더욱 상세하게 설명한다.
먼저, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)에 포함된 패널(110)에 대하여, 도 3을 참조하여 더욱 상세하게 설명한다.
도 3은 일 실시예에 따른 터치스크린 패널 일체형 표시장치에 포함된 패널의 평면도이다.
도 3을 참조하면, 패널(110)은, 전술한 바와 같이, 복수의 데이터라인(DL), 복수의 게이트라인(GL) 및 복수의 전극(S11~S14, S21~S24, S31~S34)이 형성되어 있다.
또한, 이러한 패널(110)은, 전술한 바와 같이, 디스플레이 구동모드로 동작할 수도 있고, 터치 구동모드로 동작할 수도 있다.
이와 관련하여, 패널(110)에 형성된 복수의 데이터라인(DL) 및 복수의 게이트라인(GL)은, 패널(110)이 디스플레이 패널 역할을 하기 위한 구성이다.
그리고, 패널(110)에 형성된 복수의 전극(S11~S14, S21~S24, S31~S34)은, 패널(110)이 디스플레이 패널 역할과 터치스크린 패널 역할을 모두 하기 위한 구성이다.
더욱 상세하게 설명하면, 패널(110)이 디스플레이 패널 역할을 하는 경우, 즉, 패널(110)의 구동모드가 디스플레이 구동모드인 경우, 복수의 전극(S11~S14, S21~S24, S31~S34)은, 공통 전압(Vcom: Common Voltage)이 인가되어, 화소 전극(제1전극, 미도시)과 대향하는 "공통 전극(Common Electrode, 또는 "Vcom 전극"이라고도 함)"이 된다.
그리고, 패널(110)이 터치스크린 패널 역할을 하는 경우, 즉, 패널(110)의 구동모드가 터치 구동모드인 경우, 복수의 전극(S11~S14, S21~S24, S31~S34)은, 터치 구동 전압이 인가되고, 터치 포인터(예: 손가락, 펜 등)와 캐패시터를 형성하며, 이렇게 형성된 캐패시터의 캐패시턴스가 측정되는 "터치 전극"이 된다.
다시 말해, 복수의 전극(S11~S14, S21~S24, S31~S34)은, 디스플레이 구동모드에서는 공통 전극(Vcom 전극) 역할을 하고, 터치 구동모드에서는 터치 전극 역할을 하는 것이다.
이러한 복수의 전극(S11~S14, S21~S24, S31~S34)으로는, 디스플레이 구동모드 시, 공통 전압(Vcom)이 인가되고, 터치 구동모드 시, 터치 구동 신호가 인가된다.
따라서, 도 3에 도시된 바와 같이, 복수의 전극(S11~S14, S21~S24, S31~S34)으로의 공통 전압 또는 터치 구동 신호의 전달을 위해, 복수의 전극(S11~S14, S21~S24, S31~S34)에는 신호라인들(SL11~SL14, SL21~SL24, SL31~SL34)이 연결될 수 있다.
이에 따라, 터치 구동모드 시, 신호라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 터치 집적회로(140)에서 생성된 터치 구동 신호(Vtd)가 복수의 전극(S11~S14, S21~S24, S31~S34)의 전체 또는 일부로 전달되고, 디스플레이 구동모드 시, 신호라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 공통 전압 공급부(미도시)에서 공급된 공통 전압(Vcom)이 복수의 전극(S11~S14, S21~S24, S31~S34)으로 인가된다.
도 3을 참조하면, 패널(110)에 형성된 복수의 데이터라인(DL) 및 복수의 게이트라인(GL)의 교차 지점마다 대응되어 하나의 화소(P: Pixel)가 정의된다. 여기서, 각 화소는 적색(R) 화소, 녹색(G) 화소, 청색(B) 화소 등 중 하나일 수 있다.
도 3을 참조하면, 공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각이 형성되는 영역(이하에서는, 단위 터치 전극 영역이라고도 함)에는, 둘 이상의 화소(P)가 정의될 수 있다. 즉, 복수의 전극(S11~S14, S21~S24, S31~S34) 중 하나의 전극은 둘 이상의 화소(P)와 대응된다.
예를 들어, 공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각이 형성된 1개의 영역(단위 터치 전극 영역)에는, 24*3 개의 데이터라인(DL)과 24 개의 게이트라인(GL)이 배치되어, 24*3*24 개의 화소(P)가 정의될 수 있다.
한편, 공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각은, 도 3에 도시된 바와 같이, 블록 모양의 패턴일 수도 있고, 경우에 따라서는, 빗살 모양 부분을 포함하는 패턴일 수도 있다.
공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각이 빗살 모양 부분을 포함하는 패턴인 경우에도 본 발명을 적용할 수 있다.
본 명세서에서 언급되는 터치 전극 및 공통 전극 역할을 모두 하는 복수의 전극은, 여러 도면에서, 3행 4열의 매트릭스 형태로 배치되고 12개인 것으로 도시되어 있으나, 이는 설명의 편의를 위한 예시일 뿐, 터치스크린 패널 일체형 표시장치(100) 및 패널(110)의 크기, 터치 시스템 설계 기준 등을 고려하여, 터치 전극 및 공통 전극 역할을 모두 하는 복수의 전극을 다양한 매트릭트 형태와 다양한 개수로 형성할 수 있다.
본 발명의 일 실시예는 액정 표시장치 또는 유기발광표시장치 모두에 적용될 수 있다.
도 4는 일예로, 도 3에 도시한 패널의 일부분의 평면도이다. 도 5는 도 4의 A부분의 확대 평면도이다.
도 4 및 도 5를 참조하면, 일실시예에 따른 패널(200)은 기판(201) 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인(204), 기판(201) 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인(214)), 게이트라인(204)과 데이터라인(214)이 교차하여 정의된 각 화소(Pixel: P)에 위치한 박막 트랜지스터(Tr)를 포함한다.
다시 말해 패널(200)에 형성된 복수의 데이터라인(214) 및 복수의 게이트라인(204)의 교차 지점마다 대응되어 하나의 화소(P: Pixel)가 정의된다. 여기서, 각 화소는 적색(R) 화소, 녹색(G) 화소, 청색(B) 화소 등 중 하나일 수 있다.
박막 트랜지스터(Tr)은 게이트 전극(202), 활성화층(또는 액티브층, 212), 소스 전극(224), 드레인 전극(226)로 이루어져 있다.
게이트 전극(202)은 게이트라인(204)와 연결되어 있거나 일체로 구현되어 있다. 게이트라인(204)을 통해 인가되는 게이트신호가 게이트 전극(202)에 공급된다.
소스 전극(224) 및 드레인 전극(226) 중 하나, 예를 들어 소스 전극(224)는 데이터라인(214)와 연결되어 있거나 일체로 구현되어 있다. 게이트라인(204)을 통해 인가되는 데이터신호가 소스 전극(224)에 공급된다.
박막 트랜지스터의 소스 전극(224) 또는 드레인 전극(226) 중 하나, 예를 들어 드레인 전극(226)은 제1컨택홀(232)을 통해 제1전극(240)과 연결되어 있다. 제1전극(240)은 데이터라인(214)과 게이트라인(204)이 교차하는 영역에 위치하는 제1층(242)과 제1층(242) 상에 제1컨택홀(232) 내에 위치하는 제2층(244)을 포함한다. 제1전극(240)의 제1층(242)가 제1컨택홀(232)을 통해 드레인 전극(226)과 연결된다.
패널(200)은 각 화소(P)에 기판(201) 상에 제2방향에 위치하는 신호라인(250)을 포함한다. 도 4 및 도 5에 도시한 바와 같이 각 신호라인(250)은 각 데이터라인(214)와 상이한 층에 상하로 위치할 수 있으나 이에 제한되지 않는다.
도 4에 도시한 바와 같이, 세 개 화소들(예: 적색(R) 화소, 녹색(G) 화소, 청색(B) 화소) 중 하나의 제1화소(예: 적색(R) 화소)에 신호라인(250)은 표시영역(A/A)으로부터 비표시영역(N/A)으로 연장되고, 나머지 두 개의 제2화소들(예: 녹색(G) 화소, 청색(B) 화소)에 신호라인(250)은 표시영역(A/A) 내에서 위치할 수 있다.
전술한 예에서 세 개 화소들 중 하나의 제1화소에 신호라인(250)은 표시영역(A/A)으로부터 비표시영역(N/A)으로 연장되는 것으로 설명하였으나, 적어도 두 개 화소들 중 하나의 제1화소에 신호라인(250)은 비표시영역(N/A)으로 연장되고, 나머지 제2화소에 신호라인(250)은 표시영역(A/A) 내에서 위치할 수 있다.
이때 비표시영역(N/A)으로 연장된 신호라인들(250)이 도 3을 참조하여 설명한 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 2개 이상의 신호라인에 해당하게 된다. 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 2개 이상의 신호라인은 공통전압 또는 터치신호의 저항을 줄일 수 있는 효과가 있다. 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 2개 이상의 신호라인은 비표시영역(N/A)에서 하나의 배선으로 공통으로 묶여서 도 3에 도시한 터치 구동부(140)와 전기적으로 연결된다.
예를 들어 2n개 또는 3n개(n은 1보다 큰 자연수)의 신호라인들 중 n개의 신호라인이 표시영역(A/A) 이외의 비표시영역(N/A)으로 연장되고 나머지 신호라인들은 표시영역(A/A) 내에서 위치할 수 있다.
비표시영역(N/A)으로 연장된 제1화소의 신호라인(250)은 데이터라인(214)을 중심으로 비표시영역(N/A)에서 넓이가 확장되었다가 적어도 두 개의 분기신호라인들(250a, 250b)로 분기되어 있다.
도 6은 도 5의 A-A'선의 화소의 단면도이다.
도 6을 참조하면, 패널(200)의 화소(P)에서 기판(201) 상에 게이트 전극(202)이 위치한다. 이 게이트 전극(202)은 단일 전극 또는 다중 전극 구조일 수도 있다. 아울러, 게이트 전극(202)과 동일한 물질로 형성된 게이트라인(204)이 기판(201) 상에 위치하고 있다.
게이트 전극(202) 및 게이트라인(204)는 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용할 수 있으나 이에 한정되지 않는다. 게이트 전극(202) 및 게이트라인(204)는 투명도전물질층으로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용할 수 있으나 이에 한정되지 않는다.
게이트 전극(202) 및 게이트라인(204) 상에는 게이트 절연층(210)이 위치한다. 그리고, 게이트 절연층(210) 상에는 활성화층(또는 액티브층, 212), 소스 전극(224) 및 드레인 전극(226)이 위치한다. 또한 게이트 절연층(210) 상에 데이터라인(214) 이 위치한다. 게이트 전극(202)와 활성화층(212), 소스 전극(224), 드레인 전극(226)은 박막 트랜지스터(Tr)을 구성한다.
활성화층(212)은 예를 들어 비정질 실리콘과 같은 반도체 물질, 저온폴리실리콘(low temperature poly silicon, 이하 'LTPS'라 함), 고온 폴리실리콘(High temperature poly silicon, 이하 'HTPS'라 함) 등과 같은 폴리 실리콘 등으로 형성될 수 있다. 또한 활성화층(212)은 징크 옥사이드(Zinc Oxide, ZO), 인듐-갈륨-징크-옥사이드(Indium Galiumzinc Oxide, IGZO), 징크-인듐 옥사이드(Zinc Indium Oxide, ZIO), 갈륨이 도핑된 징크 옥사이드(Ga doped ZnO, ZGO)와 같은 산화물 반도체 물질을 사용하여 형성될 수도 있다.
소스 전극(224)와 드레인 전극(226), 그리고 데이터라인(214) 상에 층간 절연막(220)과 제1보호층(230)이 적층되어 있다. 제1보호층(230)은 제1컨택홀(232)이 포함되어 있다.
제1보호층(230) 상에는 제1전극(240)이 위치한다. 제1전극(240)은 박막 트랜지스터의 소스 전극(224) 또는 드레인 전극(226) 중 하나와 제1컨택홀(232)을 통해 연결되는 제1층(242)과 제1층(242) 상에 제1컨택홀(232) 내에 위치하는 제2층(244)을 포함한다.
제1전극(240)은 화소 전극을 일 실시예로 한다. 제1전극(240)의 제1층(242)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물, 폴리(3-메틸티오펜), 폴리[3,4-(에틸렌-1,2-디옥시)티오펜](PEDT), 폴리피롤 및 폴리아닐린과 같은 전도성 고분자 등으로 이루어질 수 있다. 또한, 제1층(242)은 탄소나노튜브(Carbon Nano Tube, CNT), 그래핀(graphene), 은나노와이어(silver nano wire) 등으로 이루어질 수 있다.
제1전극(240)의 제2층(244)은 제1컨택홀(232) 내에 제1전극(240)과 박막 트랜지스터(Tr)의 소스 전극(224) 또는 드레인 전극(226) 중 하나와 접촉하는 접촉부에만 위치할 수 있으나, 이 접촉부보다 넓거나 좁게 위치할 수도 있다. 제1전극(240)의 제2층(244)은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용할 수 있으나 이에 한정되지 않는다.
제1보호층(230) 상에 위치하는 제1신호라인층(252)과 제1신호라인층(252) 상에 위치하는 제2신호라인층(254)을 포함하는 신호라인(250)이 배치된다. 제1신호라인층(252)는 제1전극(240)의 제1층(242)과 동일한 층에 동일한 재료로 이루어질 수 있으나 이에 제한되지 않는다. 제2신호라인층(254)는 제1전극(240)의 제2층(244)과 동일한 층에 동일한 재료로 이루어질 수 있으나 이에 제한되지 않는다.
제1전극(240)과 신호라인(250) 상에 위치하며 신호라인에 제2컨택홀(262)을 포함하는 제2보호층(260)이 배치되어 있다. 제2보호층(260) 상에는 제2전극(270)이 위치한다. 제2전극(270)은 제2컨택홀(262)를 통해 신호라인(250)과 연결되어 있다. 다시 말해 제2전극(270)은 제2컨택홀(262)를 통해 신호라인(250)의 제2신호라인층(254)과 접촉하고 있다.
제2전극(270)이 신호라인(250)과 전기적으로 연결되므로 제2전극(270)은 신호라인(250)을 통해 공통전압 및 터치 구동 신호를 공급받는다. 제2전극(270)은 디스플레이 모드인 경우에는 공통 전극으로 기능하며, 터치 모드인 경우 터치 구동 신호가 인가되는 터치 전극으로 기능한다.
도 7은 다른 예로, 도 3에 도시한 패널의 일부분의 평면도이다. 도 8은 도 7의 B부분의 확대 평면도이다.
도 7 및 도 8을 참조하면, 다른 실시예에 따른 패널(300)은 전체적으로 도 4 및 도 8을 참조하여 설명한 일 실시예에 따른 패널(200)과 전체적으로 동일하다.
기판(301) 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인(304), 기판(301) 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인(314), 게이트라인(304)과 데이터라인(314)이 교차하여 정의된 각 화소(Pixel: P)에 위치한 박막 트랜지스터(Tr)를 포함한다.
박막 트랜지스터(Tr)은 게이트 전극(302), 활성화층(312), 소스 전극(324), 드레인 전극(326)로 이루어져 있다. 게이트 전극(302) 상에는 게이트 절연층(310)이 위치한다.
소스 전극(324)와 드레인 전극(326) 상에 층간 절연막(320)과 제1보호층(330)이 적층되어 있다.
박막 트랜지스터의 소스 전극(324) 또는 드레인 전극(326) 중 하나, 예를 들어 드레인 전극(326)은 제1컨택홀(332)을 통해 제1전극(340)과 연결되어 있다. 제1전극(340)은 데이터라인(314)과 게이트라인(304)이 교차하는 영역에 위치하는 제1층(342)과 제1층(342) 상에 제1컨택홀(332) 내에 위치하는 제2층(344)을 포함한다. 제1전극(340)의 제1층(342)가 제1컨택홀(332)을 통해 드레인 전극(326)과 연결된다.
패널(300)은 각 화소(P)에 기판(301) 상에 제2방향에 위치하는 신호라인(350)을 포함한다.
도 4에 도시한 바와 같이, 세 개 화소들(예: 적색(R) 화소, 녹색(G) 화소, 청색(B) 화소) 중 하나의 제1화소(예: 적색(R) 화소)에 신호라인(350)은 표시영역(A/A)으로부터 비표시영역(N/A)으로 연장되고, 나머지 두 개의 제2화소들(예: 녹색(G) 화소, 청색(B) 화소)에 신호라인(350)은 표시영역(A/A) 내에서 위치할 수 있다.
도 9는 도 8의 B-B'선과 C-C'선의 단면도이다.
도 8 및 도 9를 참조하면, 다른 실시예에 따른 패널(300)은 제2화소의 제1컨택홀(332)과 인접한 비표시영역(N/A)에 위치하는 더미패턴(380)을 추가로 포함한다. 이 더미패턴(380)은 전술한 신호라인(350)과 동일한 적층 구조를 갖는다. 즉 더미패턴(380)은 제1전극(340)의 제1층(342)과 동일한 층에 동일한 재료로 제1보호층(330) 상에 위치하는 제1더미패턴층(382)과 제1전극(340)의 제2층(344)과 동일한 층에 동일한 재료로 제1더미패턴층(382) 상에 위치하는 제2더미패턴층(384)을 포함할 수 있다. 더미패턴(380) 상에는 제2보호층(360)이 위치한다.
전술한 바와 같이 각 화소의 신호라인(350)은 데이터라인(314)과 상이한 층에 대응하여 위치할 수 있다. 비표시영역(N/A)으로 연장된 제1화소의 신호라인(350)은 데이터라인(314)을 중심으로 비표시영역(N/A)에서 넓이가 확장되었다가 적어도 두 개의 분기신호라인들(350a, 350b)로 분기되어 있다. 이때 두 개의 분기신호라인들(350a, 350b)은 데이터라인(314)을 중심으로 비표시영역(N/A)에서 넓이가 도 4 및 도 5에 도시한 것보다 빈 공간(355)으로 더욱 확장된 확장영역(350aa, 350ba)을 추가로 포함한다.
한편, 도 8에 도시한 바와 같이 제2화소의 신호라인(350)의 일단(356)은 제1방향으로 절곡되어 있다. 다시 말해 제2화소의 신호라인(350)의 일단(356)은 제1방향으로 연장된 게이트라인(304)와 상이한 층에 대응하는 위치에 절곡되어 있을 수 있으나 이에 제한되지 않는다.
신호라인(350)의 일단(356)도 전술한 신호라인(350)의 적층 구조와 동일하게 제1보호층(330) 상에 위치하는 제1신호라인층(352)와 제2신호라인층(354)를 포함한다. 신호라인(350) 상에는 제2보호층(360)이 위치한다.
도 10 내지 도 18은 또 다른 실시예에 따른 표시장치의 제조방법의 공정도들이다.
도 10은 참조하면, 먼저 기판(401) 상에 박막 트랜지스터(Tr)를 형성한다. 박막 트랜지스터(Tr)은 게이트 전극(402), 활성화층(412), 소스 전극(424), 드레인 전극(426)로 이루어져 있다. 게이트 전극(402) 상에 게이트 절연층(410)을 형성한다.
다음으로 박막 트랜지스터(Tr) 상에 층간 절연막(320)과 제1컨택홀(432)을 포함하는 제1보호층(430)을 형성한다.
도 11 내지 도 16을 참조하면, 다음으로 포토레지스트(PR)를 이용하여 제1보호층(430) 상에 제1전극(440)과 신호라인(450)을 형성한다.
도 11을 참조하면 구체적으로, 제1보호층(430) 상에 제1전극 물질(440a)과 신호라인 물질(450a)을 증착한다. 이후 도 10에서 적층된 구조에 포토마스크를 이용하여 포토레지스트(PR)를 형성한다. 일 실시예로 포토레지스트는 하프톤 마스크 또는 회절 마스크 등을 이용하여 제1 내지 제3 높이들(PR1, PR2, PR3)을 가진 포토레지스트(PR)를 형성한다. 제1높이(PR1)를 갖는 영역은 포토레지스트(PR)가 존재하지 않는 오픈 영역일 수 있다.
다시 말해 포토마스크(PM)는 포토레지스트(PR)의 제1 내지 제3높이들에 대응하는 영역들을 갖는 일종의 하프톤 포토마스크로 제1전극(440)의 제2층(444)과 제2신호라인층(454)에 대응하는 제1부분과 제2부분 이외의 제2부분의 높이가 다를 수 있다.
포토레지스트(PR)를 이용하여 신호라인 물질(450a)을 습식 식각(wet etching)한다. 제1높이(PR1)에 해당하는 포토레지스트(PR) 영역의 신호라인 물질(450a)은 습식 식각으로 패터닝된다.
도 12를 참조하면, 건식 식각(dry etching)으로 포토레지스트(PR)의 제2높이(PR2)를 제거하고 제3높이(PR3)도 제2높이(PR2)만큼 낮아진다. 포토레지스트(PR)의 제2높이(PR2)를 제거되므로, 포토레지스트(PR)의 제2높이(PR2)로 가려졌던 영역이 노출된다.
도 13를 참조하면, 제3높이(PR3)만이 유지된 포토레지스트(PR)를 이용하여 제1전극 물질(440a)을 습식 식각(wet etching)한다. 제2높이(PR2)에 해당하는 포토레지스트(PR) 영역의 제1전극 물질(440a)은 습식 식각으로 패터닝된다.
도 14를 참조하면, 제3높이(PR3)만이 유지된 포토레지스트(PR)를 이용하여 신호라인 물질(450a)을 습식 식각(wet etching)한다. 제2높이(PR2)에 해당하는 포토레지스트(PR) 영역의 신호라인 물질(450a)은 습식 식각으로 패터닝된다.
도 15를 참조하면, 제3높이(PR3)만이 유지된 포토레지스트(PR)를 스트립(strip)한다.
결과적으로, 박막 트랜지스터(Tr)의 소스 전극(424) 또는 드레인 전극(426) 중 하나와 제1컨택홀(432)을 통해 연결되는 제1층(442)과 제1층(442) 상에 제1컨택홀(432) 내에 위치하는 제2층(444)을 포함하는 제1전극(440)과, 제1전극(440)의 제1층(442)과 동일한 층에 동일한 재료로 제1보호층(430) 상에 위치하는 제1신호라인층(452)과 제1전극(440)의 제2층(444)과 동일한 층에 동일한 재료로 제1신호라인층(452) 상에 위치하는 제2신호라인층(454)을 포함하는 신호라인(450)을 형성한다.
도 17을 참조하면, 다음으로 제1전극(440)과 신호라인(450) 상에 제2컨택홀(462)을 포함하는 제2 보호층(460)을 형성한다.
도 18을 참조하면, 다음으로 제2보호층(460) 상에 제2컨택홀(462)을 통해 신호라인(450)과 연결되는 제2전극(470)을 형성한다.
최종적으로 도 6을 참조하여 설명한 표시장치(200)와 동일한 표시장치(400)가 완성된다.
도 19는 비교예로, 도 3에 도시한 패널의 일부분의 평면도이다. 도 20은 도 10의 C부분의 확대 평면도이다. 도 21은 도 18의 D-D'선의 단면도이다.
도 19 및 도 20을 참조하면, 비교예에 따른 패널(500)은 전체적으로 도 4 및 도 8을 참조하여 설명한 실시예들에 따른 패널(200, 300)과 전체적으로 동일하다.
기판(501) 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인(504), 기판(501) 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인(514), 게이트라인(504)과 데이터라인(514)이 교차하여 정의된 각 화소(Pixel: P)에 위치한 박막 트랜지스터(Tr)를 포함한다.
박막 트랜지스터(Tr)은 게이트 전극(502), 활성화층(512), 소스 전극(524), 드레인 전극(526)로 이루어져 있다. 게이트 전극(502) 상에는 게이트 절연층(510)이 위치한다.
소스 전극(524)와 드레인 전극(526) 상에 층간 절연막(520)과 제1보호층(530)이 적층되어 있다.
박막 트랜지스터의 소스 전극(524) 또는 드레인 전극(526) 중 하나, 예를 들어 드레인 전극(526)은 제1컨택홀(532)을 통해 제1전극(540)과 연결되어 있다. 제1전극(540)은 제1컨택홀(532) 내에 신호라인(550)의 제2신호라인(554)와 동일한 층에 동일한 재료로 구성되는 층이 배치되지 않는 점에서 전술한 일실시예 및 다른 실시예에 따른 표시장치(200, 300)의 제1전극(240, 340)과 다르다.
패널(500)은 각 화소(P)에 기판(501) 상에 제2방향에 위치하는 신호라인(550)을 포함한다.
제1보호층(330) 상에 위치하는 제1신호라인층(552)과 제1신호라인층(552) 상에 위치하는 제2신호라인층(554)을 포함하는 신호라인(550)이 배치된다. 제1신호라인층(552)는 제1전극(540)과 동일한 층에 동일한 재료로 이루어질 수 있으나 이에 제한되지 않는다.
제1전극(540)과 신호라인(550) 상에 위치하며 신호라인에 제2컨택홀(562)을 포함하는 제2보호층(560)이 배치되어 있다. 제2보호층(560) 상에는 제2전극(570)이 위치한다. 제2전극(570)은 제2컨택홀(562)를 통해 신호라인(550)과 연결되어 있다. 다시 말해 제2전극(570)은 제2컨택홀(562)를 통해 신호라인(550)의 제2신호라인층(554)와 접촉하고 있다.
도 19에 도시한 바와 같이, 세 개 화소들(예: 적색(R) 화소, 녹색(G) 화소, 청색(B) 화소) 중 하나의 제1화소(예: 적색(R) 화소)에 신호라인(550)은 표시영역(A/A)으로부터 비표시영역(N/A)으로 연장되고, 나머지 두 개의 제2화소들(예: 녹색(G) 화소, 청색(B) 화소)에 신호라인(550)은 표시영역(A/A) 내에서 위치할 수 있다.
비표시영역(N/A)으로 연장된 제1화소의 신호라인(550)은 데이터라인(514)을 중심으로 비표시영역(N/A)에서 넓이가 확장되었다가 적어도 두 개의 분기신호라인들(550a, 550b)로 분기되어 있다.
비교예에 따른 표시장치(500)는 도 8 내지 도 10에 도시한 더미패턴(380)이나 신호라인(350)이 제2방향으로 연장된 신호라인(350)의 일단(355)를 포함하지 않는다.
도 19 내지 도 21을 참조하여 설명한 제1전극(540)과 신호라인(550)은 도 11 내지 도 14를 참조하여 설명한 바와 같은 이유로 하프톤 공정 적용이 필요할 수 있다. 제1전극(540)과 신호라인(550)의 하프톤 공정 진행시 도 19 및 도 20에 도시한 바와 같이 표시영역(A/A)과 비표시영역(N/A)의 경계에 위치하는 제1전극(540)은 하프톤의 포토레지스트의 두께가 얇아져 드레인 전극(526)과 제1전극(540)이 접촉하는 제1컨택홀(532) 내에 위치하는 제1전극(540)의 일부가 유실되는 유실부위(540a)가 존재하여 드레인 전극(526)과 제1전극(540)의 접촉 불량이 발생하고, 이 접촉 불량에 기인한 암점 불량이 빈번하게 발생할 수 있다.
구체적으로 제1전극(540)과 신호라인(550)의 하프톤 공정 진행시 표시영역(A/A)과 비표시영역(N/A)의 경계(표시영역(A/A)의 최외각 영역)에 위치하는 제1전극(540)과 표시영역(A/A) 내에 위치하는 제1전극(540)에 대응하는 위치의 하프톤 영역(즉 도 11 내지 도 14에서 설명한 포토레지스트(PR)의 제2높이(PR2) 영역)의 두께를 측정한 측정결과가 표 1과 같았다.
측정 위치 노광량
65mJ(ref.) 68mJ 71mJ
표시영역 내 중심 영역 4,100 3,200 2,933
표시영역의 최외곽 영역 2,407 2,177 1,460
차이 1,693 1,623 1,473
표 1을 통해 알 수 있는 와 같이 제1전극(540)과 신호라인(550)의 하프톤 공정 진행시 표시영역(A/A)과 비표시영역(N/A)의 경계(표시영역(A/A)의 최외각 영역)에 위치하는 제1전극(540)과 표시영역(A/A) 내에 위치하는 제1전극(540)에 대응하는 위치의 하프톤 영역(즉 도 11 내지 도 14에서 설명한 포토레지스트(PR)의 제2높이(PR2) 영역)의 두께를 측정한 측정결과, 표시영역(A/A)과 비표시영역(N/A)의 경계에 위치하는 제1전극(540)의 두께가 얇아지는 것을 확인할 수 있었다.
표시영역(A/A)과 비표시영역(N/A)의 경계(표시영역(A/A)의 최외각 영역) 에 위치하는 제1전극(540)의 경우 주위에 제1전극(540)과 신호라인(550)의 패턴이 없으므로 포토공정 진행시 타영역 대비 상대적으로 크며, 하프톤 두께가 상대적으로 얇아진다.
도 20에 도시한 바와 같이 유실영역(540a) 하부는 제1전극(540)과 신호라인(550)을 모두 포함하는 포토레지스트(PR)이 없는 영역이므로, 포토 공정 진행 시 다른 영역 대비 상대적으로 크며, 하프톤 두께가 상대적으로 얇아지는 현상이 발생한 것이다.
한편, 표시영역(A/A)에 위치하는 제1전극(540)은 도 19에 도시한 바와 같이 제1전극(540)의 하부에 제1전극(540)과 신호라인(550)을 모두 포함하는 영역이 존재하여 로딩이펙트(Loading Effect) 효과가 미미할 수 있다.
한편 도 4 및 도 8에 도시한 실시예들에 따른 표시장치(200, 300)는 표시영역(A/A)과 비표시영역(N/A)의 경계(표시영역(A/A)의 최외각 영역)에 위치하는 제1전극(240, 340)은 제1컨택홀(232, 332)에 제1전극(240, 340)의 제1층(242, 342) 상에 제2층(244, 342)가 배치되므로 제1층(242, 342)과 제2층(244, 342)을 모두 포함하는 포토레지스트(PR)의 높이가 제일 높은 제3높이(PR3)가 되므로 유실이 발생하지 않아 유실에 기인한 암점 발생을 개선할 수 있다.
또한 도 8에 도시한 실시예들에 따른 표시장치(300)는 표시영역(A/A)과 비표시영역(N/A)의 경계(표시영역(A/A)의 최외각 영역)에 위치하는 제1전극(340)의 하부에 제1더미패턴층(382)와 제2더미패턴층(384)을 포함하는 더미패턴층(380)과, 신호라인(350)의 두 개의 분기신호라인들(350a, 350b)이 확장영역(350aa, 350ba)을 추가로 포함하므로 제1전극(340)과 신호라인(350)의 포토 공정 진행시 로딩이펙트(Loading Effect)를 최소화하여 제1전극(340)의 유실에 기인한 암점 불량을 개선할 수 있다.
구체적으로 제1전극(340)과 신호라인(350)의 하프톤 공정 진행시 표시영역(A/A)과 비표시영역(N/A)의 경계(표시영역(A/A)의 최외각 영역)에 위치하는 제1전극(340)과 표시영역(A/A) 내에 위치하는 제1전극(340)에 대응하는 위치의 하프톤 영역(즉 도 11 내지 도 14에서 설명한 포토레지스트(PR)의 제2높이(PR2) 영역)의 두께를 측정한 측정결과가 표 2와 같았다.
측정 위치 측정 결과
실시예1 실시예2 실시예3
표시영역 내 중심 영역 4,420 4,520 4,380
표시영역의 최외곽 영역 4,395 4,476 4,334
차이 25 44 46
표 2을 통해 알 수 있는 와 같이 제1전극(240)과 신호라인(250)의 하프톤 공정 진행시 표시영역(A/A)과 비표시영역(N/A)의 경계(표시영역(A/A)의 최외각 영역)에 위치하는 제1전극(240)과 표시영역(A/A) 내에 위치하는 제1전극(240)에 대응하는 위치의 하프톤 영역(즉 도 11 내지 도 14에서 설명한 포토레지스트(PR)의 제2높이(PR2) 영역)의 두께를 측정한 측정결과, 표시영역(A/A)과 비표시영역(N/A)의 경계에 위치하는 제1전극(240)과 표시영역(A/A) 내에 위치하는 제1전극(240)의 두께 차이가 상대적으로 작은 것을 확인할 수 있었다.
도 22는 도 19의 비교예에 따른 표시장치와 도 4의 일 실시예에 따른 표시장치, 도 8의 다른 실시예에 따른 표시장치의 암점 불량률을 비교한 그래프이다.
도 22를 참조하면, 전술한 비교예에 따른 표시장치(500)의 암점 불량률은 5.60%인 것에 비해, 도 4의 일 실시예에 따른 표시장치(200)와 도 8의 다른 실시예에 따른 표시장치(300)의 암점 불량률은 0.08% 및 0.006%로 암점 불량을 크게 개선하는 것을 확인하였다.
전술한 실시예들에 의하면, 터치스크린 패널 일체형 표시장치의 세부 공정을 저감하는 제조방법 및 이를 적용한 표시 장치를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 터치스크린 패널 일체형 표시장치 110: 패널
120: 데이터 구동부 130: 게이트 구동부
140: 터치 집적회로 200: 하부기판
202: 게이트 전극 224: 소스 전극
226: 드레인 전극 240: 제1전극
250: 신호라인 270: 제2전극

Claims (10)

  1. 기판 상에 제1방향에 위치하는 게이트라인과 제2방향에 위치하는 데이터라인이 교차하여 정의된 각 화소에 위치한 박막 트랜지스터;
    상기 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 제1보호층;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 상기 제1컨택홀을 통해 연결되는 제1층과 상기 제1층 상에 상기 제1컨택홀 내에 위치하는 제2층을 포함하는 제1전극;
    상기 제1전극의 상기 제1층과 동일한 층에 동일한 재료로 상기 제1보호층 상에 위치하는 제1신호라인층과 상기 제1전극의 상기 제2층과 동일한 층에 동일한 재료로 상기 제1신호라인층 상에 위치하는 제2신호라인층을 포함하는 신호라인; 및
    상기 제1전극과 상이한 층에 위치한 제2전극을 포함하고,
    각 화소에 상기 신호라인은 상기 기판 상에 상기 제2방향에 위치하며, 적어도 두 개 화소들 중 하나의 제1화소에 상기 신호라인은 표시영역 이외의 비표시영역으로 연장되고, 나머지 제2화소에 상기 신호라인은 표시영역 내에서 위치하는 표시장치.
  2. 제1항에 있어서,
    상기 제1전극과 상기 신호라인 상에 위치하며 상기 신호라인에 제2컨택홀을 포함하는 제2 보호층을 더 포함하며,
    상기 제2 보호층 상에 상기 제2전극이 위치하며, 상기 제2컨택홀을 통해 상기 제2전극이 상기 신호라인과 연결되는 표시장치.
  3. 제2항에 있어서,
    상기 제2전극은,
    상기 표시장치가 디스플레이 모드로 동작하는 경우, 상기 신호라인을 통해 공통전압이 인가되는 공통전극 역할을 하고,
    상기 표시장치가 터치 모드로 동작하는 경우, 상기 신호라인을 통해 터치 구동 신호가 인가되는 터치전극 역할을 하는 표시장치.
  4. 삭제
  5. 제1항에 있어서,
    각 화소에 상기 신호라인은 상기 기판 상에 상기 제2방향에 위치하며,
    세 개 화소들 중 하나의 제1화소에 상기 신호라인은 표시영역 이외의 비표시영역으로 연장되고, 나머지 두 개의 제2화소들에 상기 신호라인은 표시영역 내에서 위치하는 표시장치.
  6. 제1항에 있어서,
    상기 제2화소의 상기 제1컨택홀과 인접한 상기 비표시영역에 상기 제1전극의 상기 제1층과 동일한 층에 동일한 재료로 상기 제1보호층 상에 위치하는 제1더미패턴층과 상기 제1전극의 상기 제2층과 동일한 층에 동일한 재료로 상기 제1더미패턴층 상에 위치하는 제2더미패턴층을 포함하는 더미패턴을 포함하는 표시장치.
  7. 제1항에 있어서,
    상기 각 화소의 상기 신호라인은 상기 데이터라인과 상이한 층에 대응하여 위치하며,
    상기 비표시영역으로 연장된 상기 제1화소의 상기 신호라인은 상기 데이터라인을 중심으로 상기 비표시영역에서 넓이가 확장되었다가 적어도 두 개로 분기되며,
    분기된 두 개의 신호라인은 비표시영역에서 확장영역을 추가로 포함하는 표시장치.
  8. 제1항에 있어서,
    상기 제2화소의 상기 신호라인의 일단은 상기 제1방향으로 절곡되어 있는 표시장치.
  9. 제8항에 있어서,
    상기 제2화소의 상기 신호라인의 일단은 상기 게이트라인과 상이한 층에 상기 게이트라인 상에 위치하는 표시장치.
  10. 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 상에 위치하며 제1컨택홀을 포함하는 제1보호층을 형성하는 단계;
    상기 제1보호층 상에 제1전극 물질과 신호라인 물질을 형성하는 단계;
    포토마스크를 이용하여 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 상기 제1컨택홀을 통해 연결되는 제1층과 상기 제1층 상에 상기 제1컨택홀 내에 위치하는 제2층을 포함하는 제1전극과, 상기 제1전극의 상기 제1층과 동일한 층에 동일한 재료로 상기 제1보호층 상에 위치하는 제1신호라인층과 상기 제1전극의 상기 제2층과 동일한 층에 동일한 재료로 상기 제1신호라인층 상에 위치하는 제2신호라인층을 포함하는 신호라인을 형성하는 단계;
    상기 제1전극과 상기 신호라인 상에 제2컨택홀을 포함하는 제2 보호층을 형성하는 단계; 및
    상기 제2보호층 상에 상기 제2컨택홀을 통해 상기 신호라인과 연결되는 제2전극을 형성하는 단계를 포함하고,
    상기 박막 트랜지스터를 형성하는 단계에서, 상기 박막 트랜지스터는 상기 기판 상에 위치하는 게이트라인과 데이터라인이 교차하여 정의된 각 화소에 위치하고,
    상기 신호라인을 형성하는 단계에서, 각 화소에 상기 신호라인은 상기 데이터라인이 위치하는 방향에 위치하며, 적어도 두 개 화소들 중 하나의 제1화소에 상기 신호라인은 표시영역 이외의 비표시영역으로 연장되고, 나머지 제2화소에 상기 신호라인은 표시영역 내에서 위치하는 표시장치의 제조방법.
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