WO2019186652A1 - 表示装置の製造方法及び表示装置 - Google Patents

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WO2019186652A1
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metal layer
insulating film
opening
layer
branch line
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達 岡部
信介 齋田
市川　伸治
博己 谷山
遼佑 郡司
広司 有賀
芳浩 仲田
康治 谷村
義博 小原
浩治 神村
彬 井上
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シャープ株式会社
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • the present invention relates to a display device manufacturing method and a display device.
  • the manufacturing process of the active matrix substrate constituting the display device includes a process in which static electricity is likely to occur.
  • the generated static electricity charges a part of various wirings in the active matrix substrate to generate a high voltage between the insulated wirings.
  • electrostatic discharge electrostatic discharge, hereinafter referred to as “ESD”
  • ESD electrostatic discharge
  • Patent Document 1 discloses a technique using an oxide semiconductor film as a countermeasure against ESD.
  • wirings to be finally insulated are short-circuited by a conductive oxide semiconductor film until an intermediate stage of the manufacturing process. After that, by annealing the passivation film for protecting the oxide semiconductor film, the oxide semiconductor film is changed from a conductor to a semiconductor, and the wirings are insulated from each other.
  • An object of the present invention is to provide a countermeasure against ESD of a display device by a method different from the above countermeasure using an oxide semiconductor film.
  • a manufacturing method of a display device includes: A display area; A frame area located around the display area; A plurality of control lines provided from the display area to the frame area, a plurality of power lines parallel to the plurality of control lines, and a plurality of data signal lines intersecting the plurality of control lines; A control circuit that is arranged in the frame region so as to have a longitudinal direction in a direction perpendicular to the plurality of control lines, and that inputs a control signal to the plurality of control lines; The base insulating film, the first metal layer that forms the plurality of control lines, the first insulating film, the second metal layer that forms the plurality of power supply lines, the second insulating film, and the plurality of layers, which are stacked in this order, respectively.
  • a third metal layer that forms a data signal line of The plurality of control lines are a method of manufacturing a display device that is electrically connected to the control circuit via the second metal layer or the third metal layer in the frame region, A base insulating film step for forming the base insulating film;
  • the plurality of control lines are formed by forming the first metal layer and patterning the first metal layer, and adjacent to each control line in the gap between the formation positions of the control circuit and the display area.
  • a first insulating film first opening is formed in the first insulating film so as to overlap the first metal layer branch line by forming the first insulating film and patterning the first insulating film.
  • a first insulating film step Forming the second metal layer and patterning the second metal layer to form the plurality of power supply lines, a second metal layer branch line branching from each power supply line in the gap, and the first metal layer
  • the third metal layer is formed and patterned, and the first metal layer branch line formed in the first insulating film first opening and the second insulating film first opening are formed.
  • a third metal layer step of etching the formed second metal layer branch line and the second metal layer connecting portion including.
  • a display device includes: A display area; A frame area located around the display area; A plurality of control lines provided from the display area to the frame area, a plurality of power lines parallel to the plurality of control lines, and a plurality of data signal lines intersecting the plurality of control lines; A control circuit that is arranged in the frame region so as to have a longitudinal direction in a direction perpendicular to the plurality of control lines, and that inputs a control signal to the plurality of control lines; The base insulating film, the first metal layer that forms the plurality of control lines, the first insulating film, the second metal layer that forms the plurality of power supply lines, the second insulating film, and the plurality of layers, which are stacked in this order, respectively.
  • a third metal layer that forms a data signal line of The plurality of control lines are display devices that are electrically connected to the control circuit via the second metal layer or the third metal layer in the frame region,
  • the plurality of control lines include a first metal layer first branch line that branches from one control line to the other control line among the control lines adjacent to each other;
  • a first metal layer and a second branch line branching from the other control line to the one control line are formed;
  • the first metal layer first branch line and the first metal layer second branch line are opposed to each other across a first insulating film first opening formed in the first insulating film,
  • the power supply line is provided between the one control line and the other control line, between the one control line and the power supply line, and between the first metal layer first branch line and the first metal layer.
  • a second metal layer intersection formed by the second metal layer is formed so as to intersect the second branch line,
  • a second insulating film first opening is formed in the second insulating film so as to include the first insulating film first opening, and the second metal layer intersection is formed by the first insulating film first opening.
  • the second insulating film is formed so as to surround the first opening.
  • a plurality of control lines and a plurality of power supply lines are provided until the control lines are electrically connected to the control circuit via the second metal layer or the third metal layer. It can be in an electrically connected state. Therefore, it is possible to reduce the risk of breakdown of the insulating film as compared with a state in which the plurality of control lines and the plurality of power supply lines are electrically insulated from each other.
  • FIG. 6 is a flowchart illustrating a method for manufacturing a display device according to an embodiment of the present invention. It is sectional drawing which shows the structure of the display area of the said display apparatus. It is a flowchart which shows the one part process in the flowchart of FIG. 1 in detail. It is a top view of the said display apparatus.
  • Embodiment 1 of the active matrix substrate constituting the display device, a part of the active matrix substrate (a part of the gap between the formation positions of the control circuit and the display region) is in the middle of its manufacture. It is a top view which shows the structure in.
  • FIG. 6 is a cross-sectional view showing a cross section taken along line A-A ′ and line B-B ′ of FIG. 5.
  • FIG. 1 is a flowchart illustrating a method for manufacturing a display device according to an embodiment of the present invention. It is sectional drawing which shows the structure of the display area of the said display apparatus. It is a flowchart which shows the one part process in the
  • FIG. 6 is a plan view illustrating a configuration of a part of the active matrix substrate at a stage after the stage of FIG. 5.
  • FIG. 8 is a cross-sectional view showing cross sections taken along lines A-A ′ and B-B ′ of FIG. 7. It is a top view corresponding to FIG. 5 regarding the modification of the said active matrix board
  • [Basic form of display device] Manufacturing process of display device and cross-sectional configuration of display area
  • “same layer” means that it is formed by the same process (film formation process)
  • “lower layer” means a layer to be compared It means that it is formed by an earlier process
  • “upper layer” means that it is formed by a process after the layer to be compared.
  • FIG. 1 is a flowchart showing an example of a method for manufacturing a display device (display device).
  • FIG. 2 is a cross-sectional view illustrating a configuration of a display area of the display device.
  • a flexible display device is assumed.
  • the present invention is not limited to the flexible display device.
  • a resin layer 12 is formed on a translucent support substrate (for example, mother glass) (step S1).
  • a base insulating film (barrier layer, moisture-proof layer) 3 is formed (step S2).
  • the TFT layer 4 is formed (step S3).
  • a top emission type light emitting element layer 5 is formed (step S4).
  • the sealing layer 6 is formed (step S5).
  • an upper surface film is pasted on the sealing layer 6 (step S6).
  • the support substrate is peeled off from the resin layer 12 by laser light irradiation or the like (step S7).
  • the lower film 10 is attached to the lower surface of the resin layer 12 (step S8).
  • the laminate including the lower film 10, the resin layer 12, the base insulating film 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces (step S9).
  • the functional film 39 is affixed on the obtained piece (step S10).
  • an electronic circuit board for example, an IC chip and an FPC is mounted on a part (terminal portion) of the outside (non-display area, frame area) of the display area where the plurality of sub-pixels are formed (step S11).
  • Steps S1 to S11 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each of the steps S1 to S5).
  • the material of the resin layer 12 examples include polyimide.
  • the resin layer 12 may be replaced with a two-layer resin film (for example, a polyimide film) and an inorganic insulating film sandwiched between them.
  • the base insulating film 3 is a layer that prevents foreign substances such as water and oxygen from entering the TFT layer 4 and the light emitting element layer 5.
  • a silicon oxide film, a silicon nitride film, or an acid formed by a CVD method is used.
  • a silicon nitride film or a laminated film thereof can be used.
  • the TFT layer 4 includes a semiconductor layer 15, a gate insulating film (inorganic insulating film) 16 above the semiconductor layer 15, and a first metal layer (gate electrode GE and gate wiring GH) above the gate insulating film 16.
  • a planarizing film 21 (interlayer insulating film) that is an upper layer than the three metal layers.
  • the semiconductor layer 15 is made of, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor (eg, an In—Ga—Zn—O-based semiconductor), and a transistor (TFT) is configured to include the semiconductor layer 15 and the gate electrode GE. Is done.
  • the transistor is shown with a top gate structure, but may have a bottom gate structure.
  • the gate electrode GE, the gate wiring GH, the capacitor electrode CE, and the source wiring SH are configured by, for example, a metal single layer film or a stacked film including at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper.
  • the TFT layer 4 in FIG. 2 includes one semiconductor layer and three metal layers.
  • the gate insulating film 16, the first insulating film 18, and the second insulating film 20 may be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film thereof formed by a CVD method. it can.
  • the planarizing film 21 can be made of, for example, an applicable organic material such as polyimide or acrylic.
  • the light emitting element layer 5 includes an anode 22 above the planarizing film 21, an insulating edge cover 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 above the edge cover 23, and an EL layer 24 and a cathode 25 above the upper layer.
  • the edge cover 23 is formed, for example, by applying an organic material such as polyimide or acrylic and then patterning by photolithography.
  • a light emitting element ES for example, OLED: organic light emitting diode, QLED: quantum dot light emitting diode
  • ES light emitting element
  • the island-shaped anode 22, EL layer 24, and cathode 25 is formed in the light emitting element layer 5, and the light emitting element
  • a sub-pixel circuit for controlling ES is formed in the TFT layer 4.
  • the EL layer 24 is configured, for example, by laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each subpixel) of the edge cover 23 by a vapor deposition method or an ink jet method.
  • the other layers are formed in an island shape or a solid shape (common layer).
  • the structure which does not form one or more layers among a positive hole injection layer, a positive hole transport layer, an electron carrying layer, and an electron injection layer is also possible.
  • FMM fine metal mask
  • the FMM is a sheet having a large number of openings (for example, made of Invar), and an island-shaped light emitting layer (corresponding to one subpixel) is formed by an organic material that has passed through one opening.
  • the light emitting layer of the QLED can form an island-shaped light emitting layer (corresponding to one subpixel) by, for example, applying a solvent in which quantum dots are diffused by inkjet.
  • the anode 22 is composed of, for example, a laminate of ITO (IndiumITOTin Oxide) and Ag (silver) or an alloy containing Ag, and has light reflectivity.
  • the cathode (cathode) 25 can be made of a light-transmitting conductive material such as MgAg alloy (ultra-thin film), ITO, or IZO (Indium zinc Oxide).
  • the light-emitting element ES is an OLED
  • holes and electrons are recombined in the light-emitting layer due to the driving current between the anode 22 and the cathode 25, and light is emitted in the process in which the excitons generated thereby transition to the ground state.
  • the cathode 25 is light-transmitting and the anode 22 is light-reflective, the light emitted from the EL layer 24 is directed upward and becomes top emission.
  • the light emitting device ES is a QLED
  • holes and electrons are recombined in the light emitting layer by the driving current between the anode 22 and the cathode 25, and the excitons generated thereby are the conduction band level of the quantum dots.
  • Light (fluorescence) is emitted in the process of transition from valence band level to valence band.
  • a light emitting element inorganic light emitting diode or the like
  • OLED organic light emitting diode
  • the sealing layer 6 is translucent, and includes an inorganic sealing film 26 that covers the cathode 25, an organic buffer film 27 that is above the inorganic sealing film 26, and an inorganic sealing film 28 that is above the organic buffer film 27. Including.
  • the sealing layer 6 covering the light emitting element layer 5 prevents penetration of foreign substances such as water and oxygen into the light emitting element layer 5.
  • Each of the inorganic sealing film 26 and the inorganic sealing film 28 is an inorganic insulating film, and is formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof formed by a CVD method. be able to.
  • the organic buffer film 27 is a light-transmitting organic film having a flattening effect, and can be made of a coatable organic material such as acrylic.
  • the organic buffer film 27 can be formed by, for example, inkjet coating, but a bank for stopping the liquid droplets may be provided in the non-display area.
  • the lower film 10 is, for example, a PET film for realizing a display device having excellent flexibility by being attached to the lower surface of the resin layer 12 after peeling the support substrate.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • the flexible display device has been described above. However, in the case of manufacturing a non-flexible display device, it is generally unnecessary to form a resin layer, change the base material, or the like.
  • the stacking process of S5 is performed, and then the process proceeds to step S9.
  • step S1 means deposition, that is, film formation by deposition.
  • photo indicates that photolithography is performed in combination with “patterning” in the next step.
  • the polyimide is applied on the support substrate, the buffer inorganic film is deposited, and the polyimide is further applied to form the resin layer 12 (steps S101 to S103).
  • the surface formed by the film or layer formed up to that stage will be the base.
  • Base coat is deposited to form the base insulating film 3 (step S104).
  • a semiconductor layer is deposited and photolithography is performed to form a patterned semiconductor layer 15 (steps S105 to S107).
  • An inorganic insulating film is deposited to form the gate insulating film 16 (step S108).
  • the first metal layer is deposited, photolithography is performed, and the gate electrode GE and the gate wiring GH are formed by patterning the first metal layer (steps S109 to S111).
  • An inorganic insulating film is deposited and photolithography is performed to form a first insulating film 18 having contact holes at predetermined positions (steps S112 to S114).
  • the second metal layer is deposited, photolithography is performed, and the power supply line / capacitance electrode CE is formed by patterning the second metal layer (steps S115 to S117).
  • An inorganic insulating film is deposited and photolithography is performed to form the second insulating film 20 having contact holes at predetermined positions (steps S118 to S120). Note that the contact holes are formed in the gate insulating film 16 and the first insulating film 18 in steps S119 and S120.
  • step S121 The inorganic insulating film deposited on the bent portion 54 (see FIG. 4 described later) is removed by etching.
  • a flattening film is applied and photolithography is performed to form a patterned flattening film (steps S122 to S124). This planarizing film is omitted in the configuration of FIG.
  • a third metal layer is deposited, photolithography is performed, and a source wiring SH is formed by patterning the third metal layer (steps S125 to S127).
  • a flattening film is applied and photolithography is performed to form a patterned flattening film 21 (steps S128 to S130).
  • the reflective electrode layer is deposited, photolithography is performed, and the anode 22 is formed by patterning the reflective electrode layer (steps S131 to S133).
  • a bank is applied and photolithography is performed to form a patterned bank (steps S134 to S136).
  • a bottom gate metal layer may be formed by deposition, photolithography, and patterning, and further a bottom gate insulating film may be deposited (steps (S104.1 to S104.4)).
  • Planar Configuration of Display Device The planar configuration of the display device will be described based on the plan view of the display device shown in FIG. FIG. 4 shows a flexible display device.
  • a terminal portion 52 is formed once (right end in FIG. 4). From the terminal portion 52, the routing wiring 53 is routed toward the center side of the flexible substrate 51. A bent portion 54 is formed in the middle of the routing wiring 53. When the flexible substrate 51 is bent in the bent portion 54, the terminal portion 52 is disposed on the back side of the display device.
  • a display area 55 and a frame area 56 surrounding the display area 55 are formed on the leading end side of the routing wiring 53.
  • the terminal region 52 and the bent portion 54 may be referred to as a frame region 56.
  • the following wirings are provided from the display area 55 to the frame area 56.
  • a large number of control lines G formed of the first metal layer and including the gate wiring GH and the light emission control lines.
  • a large number of power supply lines P formed of the second metal layer and arranged in parallel with the control lines G and including initialization power supply lines, high-voltage power supply lines ELVDD, and the like.
  • the high power supply voltage line ELVDD of the second metal layer and the high voltage power supply line ELVDD of the third metal layer intersect each other and are electrically connected at the intersection.
  • the high-voltage power supply lines ELVDD and the initialization power supply lines are connected to each other by routing by a source layer made of a different layer at the end portions (gap between the formation positions of the control circuit 57 and the display area 55).
  • the initialization power supply lines may be connected to each other with the second metal layer without being routed by the source layer.
  • the type of wiring formed in each of the first metal layer, the second metal layer, and the third metal layer is not limited to the above, and can be changed as appropriate.
  • the gate wiring GH and the initialization power supply line may be formed as the first metal layer
  • the high voltage power supply line ELVDD and the light emission control line may be formed as the second metal layer. That is, the structure of the present invention can be applied to an electrically isolated wiring in the display region 55 that is formed of the first metal layer or the second metal layer.
  • a control circuit (gate signal control circuit) 57 is disposed so as to be in the longitudinal direction in a direction perpendicular to the control line G.
  • the control circuit 57 inputs a control signal to the control line G.
  • a light emission control circuit 59 is disposed along the control circuit 57 outside the control circuit 57 via the trench 58.
  • the light emission control circuit 59 inputs a control signal to the light emission control line.
  • circuits for inputting signals and power to other wirings are also arranged, but these are not shown in FIG.
  • a first bank 60 and a second bank 61 for stopping liquid droplets at the time of inkjet coating are formed so as to surround various circuits including the display region 55, the trench 58, the control circuit 57, and the light emission control circuit 59. Yes.
  • a metal layer 62 made of the same layer as the data signal line SH is formed above the first bank 60 and the second bank 61 so as to extend along the first bank 60 and the second bank 61 except for the arrangement region of the routing wiring 53. Has been.
  • this display device A display area 55 and a frame area 56 located around the display area 55 are provided.
  • a plurality of control lines G, a plurality of power supply lines P parallel to the plurality of control lines G, and a plurality of data signal lines SH intersecting with the plurality of control lines G provided from the display area 55 to the frame area 56 Prepare.
  • a control circuit 57 that inputs a control signal to the plurality of control lines G is disposed in the frame region 56 so as to have a longitudinal direction in a direction perpendicular to the plurality of control lines G.
  • a base insulating film (moisture-proof layer) 3 a first metal layer (gate layer) that forms a plurality of control lines G, a first insulating film 18, and a second that forms a plurality of power supply lines P, which are stacked in this order.
  • a metal layer (M3), a second insulating film 20, and a third metal layer (source layer) for forming a plurality of data signal lines SH are provided.
  • the plurality of control lines G are electrically connected to the control circuit 57 via the second metal layer or the third metal layer in the frame region 56.
  • an active matrix substrate in which the light emitting element ES is an OLED or a QLED has a higher wiring density in a picture element and a larger number of TFTs than an active matrix substrate for an LCD (liquid crystal), so that there are overlapping portions. Become more.
  • the insulating film in the overlapping portion is destroyed by ESD generated in the manufacturing process of the active matrix substrate, and there is a risk of current leakage due to a short circuit between the wirings.
  • the above risk is high, and this is a factor of yield reduction.
  • a configuration in which a short ring is installed in the outer peripheral area of the active matrix substrate is also conceivable.
  • this configuration uses a short ring that is formed only after the third metal layer is patterned.
  • Isolated wirings (for example, control lines and power supply lines) formed of the first metal layer and the second metal layer in the display region 55 are electrically connected via the third metal layer.
  • these wirings are connected to the short ring in the outer peripheral region. That is, in the above configuration, countermeasures against ESD are taken only after the third metal layer is patterned, and countermeasures against ESD are not taken in the steps up to that point.
  • the short rings are electrically divided.
  • the plurality of control lines G are electrically connected to the control circuit 57 via the second metal layer or the third metal layer in the frame region 56.
  • a common wiring such as a scanning signal line driver (GDM), a high power supply voltage line (ELVDD), and a low power supply voltage line (ELVSS) is arranged around the display area 55, and a plurality of controls are avoided to avoid them. This is because it is necessary to connect the line G and the control circuit 57.
  • the plurality of control lines G in the area between the control circuits 57 are usually independent island lines.
  • static electricity is generated in such an island wiring, electric charges cannot be released from the island wiring, and the potential difference of the island wiring with respect to other wiring tends to increase. As a result, such island wiring tends to cause the breakdown of the insulating film.
  • the electrically isolated control line G is likely to generate static electricity after the formation because the process is in the initial stage and the formation process of the insulating film using a vacuum apparatus is refrained after the formation.
  • the power line P is also formed in a later process than the control line G, but there is a difference in the degree, but there is a problem similar to the above concerning the breakdown of the insulating film. Furthermore, if an isolated wiring is formed in the display region 55 by the second metal layer, the same problem occurs. That is, the present invention can be applied to the island wiring of the first metal layer or the second metal layer in the display region 55.
  • measures against ESD which will be outlined below, are taken.
  • the connection part which connects mutually adjacent things is provided.
  • branch portions extending from the power supply lines P to the region overlapping with the connecting portion are provided. Then, the branch part of the power supply line P and the connection part of the control line G are connected through the via hole formed in the first insulating film 18.
  • the plurality of control lines G and the plurality of power supply lines P can be all electrically connected.
  • a part with a relatively high resistance value in a part thereof Shorten the current generated by static electricity at the part.
  • an increase in potential difference between each wiring and other wirings can be suppressed, and the risk of breakdown of the insulating film can be reduced.
  • ESD countermeasure the above countermeasure is referred to as “ESD countermeasure”.
  • the plurality of control lines G and the plurality of power supply lines P must be finally made electrically independent. Therefore, in the present embodiment, the following measures are further taken. In patterning when forming the plurality of data signal lines SH, the connection between the branch portion of the power supply line P and the connection portion of the control line G is divided and the connection portion that connects the control lines G is divided.
  • the short ring is formed by the third metal layer that forms the data signal line SH, it is possible to take measures against ESD by the short ring. That is, the “ESD countermeasure” is particularly effective until the patterning of the third metal layer.
  • FIGS. 5 and 6 are a plan view and a cross-sectional view, respectively, showing the state of the active matrix substrate immediately before step S125 in the flowchart of FIG. 3, that is, immediately before the step of forming the third metal layer.
  • 6A and 6B are a cross-sectional view taken along line AA ′ and a cross-sectional view taken along line BB ′ in FIG. 5, respectively.
  • steps S122 to S124 related to the planarizing film are omitted.
  • patterning may be performed in the same manner as the second insulating film 20 in the cross section of FIG.
  • Base insulating film process (step S104): The base insulating film 3 is formed.
  • First metal layer process (steps S109 to S111): A first metal layer is formed, and the first metal layer is patterned to form a plurality of control lines G and to be formed later.
  • First metal layer branch lines Ga that branch from the control lines G toward the adjacent control lines G are formed in the gaps between the formation positions of the control circuit 57 and the display area 55.
  • a plurality of control lines G adjacent to each other share the first metal layer branch line Ga. Further, the wiring width of the first metal layer branch line Ga is formed smaller than the wiring width of the control line G.
  • the first metal layer branch line Ga has a greater electrical resistance than the control line G, and even if static electricity is generated before the second metal layer is deposited, the first metal layer branch line Ga does not contribute as an actual signal wiring.
  • a short circuit can be caused in one metal layer branch line Ga.
  • the region overlapping with the power supply line P is compared with the region not overlapping with the power supply line P for the first metal layer branch line Ga, the region not overlapping with the power supply line P has a larger wiring width. Is preferably small (see a third modified example (FIG. 9) described later). Thereby, when a short circuit occurs in the first metal layer branch line Ga, it is possible to suppress the influence on the power supply line P to be formed later.
  • First insulating film process (steps S112 to S114): A first insulating film 18 is formed and patterned, whereby the first insulating film 18 is patterned so as to overlap the first metal layer branch line Ga. A first insulating film first opening 18 a is formed in the film 18. Thus, the first metal layer branch line Ga is exposed in the first insulating film first opening 18a. The first insulating film first opening 18a needs to be formed wider than the line width of the first metal layer branch line Ga exposed from the first insulating film first opening 18a. This is because, as will be described later, the electrical connection between the control lines G adjacent to each other is cut simultaneously with the patterning of the third metal layer.
  • Second metal layer process (steps S115 to S117): Forming a second metal layer and patterning the second metal layer to form a plurality of power supply lines P, and in the gap, each power supply line A second metal layer branch line Pa branched from P and a second metal layer connection part Pb connected to the first metal layer branch line Ga through the first insulating film first opening 18a are formed.
  • the hatched portion indicates a portion where the first metal layer branch line Ga exposed in the first insulating film first opening 18a and the second metal layer connecting portion Pb are in contact with each other.
  • the constricted portion Pc from the second metal layer branch line Pa to the second metal layer connection portion Pb that is, the width of the second metal layer branch line Pa or the second metal layer connection portion Pb.
  • a locally narrowed portion may be formed.
  • the constriction Pc is formed so that the cross-sectional area of the current path when a current flows between the power supply line P and the control line G is locally reduced.
  • Second insulating film process (steps S118 to S120): The second insulating film 20 is formed, and the second insulating film 20 is patterned to form the second insulating film first opening 18a. A second insulating film first opening 20 a is formed in the insulating film 20. Then, the second metal layer connection portion Pb is exposed in the second insulating film first opening 20a.
  • the first insulating film 18 and the second insulating film 20 are omitted, but the first insulating film first opening 18a and the second insulating film first opening 20a are divided into two regions, respectively. This is illustrated by the dotted line and the alternate long and short dash line.
  • ESD countermeasure As described above, the above-mentioned “ESD countermeasure” can be realized until the above-described “partitioning measures” are taken.
  • the portion where the constriction Pc is formed has a relatively high resistance value.
  • disconnection electrostatic breakdown
  • the wiring can be protected at the expense of the constriction Pc that does not function as a substantial wiring.
  • FIGS. 8A and 8B are a cross-sectional view taken along line A-A ′ and a cross-sectional view taken along line B-B ′ in FIG. 7, respectively.
  • FIGS. 8A and 8B are a cross-sectional view taken along line A-A ′ and a cross-sectional view taken along line B-B ′ in FIG. 7, respectively.
  • This active matrix substrate has undergone the following steps before reaching the state shown in FIGS.
  • Third metal layer step (steps S125 to S127): forming a third metal layer, patterning the third metal layer, and branching the first metal layer formed in the first insulating film first opening 18a
  • the line Ga and the second metal layer connection part Pb formed in the second insulating film first opening 20a are etched.
  • the electrical connection between the power supply line P and the control line G can be disconnected, and the electrical connection between the control lines G adjacent to each other can be disconnected.
  • the power supply line P and the control line G are electrically connected to the short ring formed in the frame region 56 via the third metal layer.
  • the etching can be realized by performing over-etching in the etching for patterning the third metal layer.
  • the removal of the first metal layer branch line Ga formed in the first insulating film first opening 18a and the second metal layer connection portion Pb formed in the second insulating film first opening 20a is flattened.
  • An etching process for patterning the anode 22 formed on the film 21 can also be performed.
  • the anode 22 includes silver (Ag) and the first metal layer and the second metal layer include molybdenum (Mo)
  • the above-described removal can be performed because the silver etchant also etches molybdenum.
  • the planarizing film 21 may be provided with an opening having the same shape as the second insulating film 20.
  • control lines G and the power lines P that have been electrically connected to each other are divided so that they are electrically independent. Thereby, the above-mentioned “partitioning measure” can be executed.
  • the active matrix substrate of the first embodiment created as described above has the following configuration.
  • the first control layer G includes a first metal layer that branches from one control line G to the other control line G among the control lines G adjacent to each other.
  • a branch line Ga and a first metal layer second branch line Ga that branches from the other control line G to the one control line G are formed.
  • the first metal layer first branch line Ga and the first metal layer second branch line Ga are opposed to each other with the first insulating film first opening 18 a formed in the first insulating film 18 interposed therebetween.
  • a power line P is located between the one control line G and the other control line G.
  • a second metal layer is formed between the one control line G and the power supply line P and intersects the first metal layer first branch line Ga and the first metal layer second branch line Ga.
  • a second metal layer intersection is formed.
  • a second insulating film first opening 20a is formed in the second insulating film so as to include the first insulating film first opening 18a.
  • the second metal layer intersection is formed so as to surround the first insulating film first opening 18a and the second insulating film first opening 20a.
  • a second metal layer branch line Pa branched from the power line P and connected to the second metal layer intersection is formed.
  • the second metal layer intersection may have an annular portion surrounding the first insulating film first opening 18a and the second insulating film first opening 20a.
  • the second metal layer branch line Pa may have a constriction Pc between the annular portion and the branch point from the power supply line P.
  • FIGS. 9 to 12 show modifications of the first embodiment, and correspond to FIGS. 5 to 8 of the first embodiment, respectively.
  • the hatched portions are the first metal layer branch line Ga exposed in the first insulating film first opening 18a and the first insulating film second opening 18b, and the second metal layer connecting portion Pb.
  • FIGS. 10A and 10B are cross-sectional views taken along lines AA ′ and BB ′ in FIG. 9, respectively.
  • FIGS. 12A and 12B are cross-sectional views, respectively.
  • 11 is a cross-sectional view taken along line AA ′ and a cross-sectional view taken along line BB ′ in FIG.
  • the portion with the dot pattern is the portion of the second metal layer branch line Pa, the second metal layer connecting portion Pb, and the constricted Pc / island-shaped second metal layer Pd that has not been removed by etching. Show.
  • Second insulating film step (see FIGS. 9 and 10): In addition to the first insulating film first opening 18a, the line width is reduced in part from the second metal layer branch line Pa to the second metal layer connecting portion Pb.
  • the second insulating film first opening 20a is formed so as to include it.
  • the second insulating film first opening 20a may be formed so as to include the constriction Pc.
  • the second insulating film first opening 20 a is formed as one, but the opening formed so as to include the constriction Pc and the first insulating film first opening. You may form separately from the opening part formed so that 18a may be included.
  • the 2nd metal layer branch line Pa and the 2nd metal layer connection part Pb are parted.
  • the portion where the constriction Pc is formed as shown in FIG. 11 may also be divided by etching.
  • the parasitic capacitance of the control line G and the power supply line P can be reduced by floating the second metal layer connection portion Pb. Further, by removing the portion where the constriction Pc is formed, it is possible to remove the portion that may have been electrostatically destroyed.
  • First insulating film step The first insulating film second opening 18b is formed in the first insulating film 18 so as to overlap the first metal layer branch line Ga. Thus, the first metal layer branch line Ga is exposed in the first insulating film second opening 18b.
  • Second metal layer step The island-shaped second metal layer Pd is formed so as to include the first insulating film second opening 18b. If the island-like second metal layer Pd is not formed, the first metal layer branch line Ga exposed at the first insulating film second opening 18b when the second metal layer is patterned is etched and adjacent to each other.
  • Second insulating film step The second insulating film second opening 20b is formed in the second insulating film 20 so as to be surrounded by the island-shaped second metal layer Pd, including the first insulating film second opening 18b. Thereby, the island-like second metal layer Pd is exposed in the second insulating film second opening 20b.
  • Third metal layer step forming a third metal layer, patterning the third metal layer, and forming the first metal layer branch line Ga formed in the first insulating film second opening 18b and the second insulation
  • the island-like second metal layer Pd formed in the film second opening 20b is etched.
  • the parasitic capacitance of the control line G and the power supply line P can be reduced by floating the portion of the first metal layer branch line Ga that overlaps the power supply line P.
  • the first metal layer process in the second modification is modified as follows.
  • -1st metal layer process Constriction Gb is formed in a part of 1st metal layer branch line Ga.
  • disconnection occurs in the constricted Gb portion due to a large current generated by electric charges due to static electricity.
  • the wiring can be protected at the expense of the constriction Gb.
  • the first insulating film second opening 18b, the island-like second metal layer Pd, and the second insulating film second opening 20b are provided in the constricted Gb portion, and the second modification
  • the portion where the constriction Gb is formed may also be removed by etching in the three metal layer process.
  • the electrical connection between the control lines G adjacent to each other is cut off due to the above-described configuration. Therefore, the first metal is formed over the entire opening in the first insulating film first opening 18a.
  • the electrical connection between the control lines G adjacent to each other is cut off even if the first insulating film first opening 18a is not opened. Furthermore, the electrical connection between the control line G and the power supply line P adjacent to each other is cut off by the configuration of the first modification.
  • the active matrix substrate produced by the second modification has the following configuration.
  • the first metal layer branch line Ga at the beginning of the formation of the control line G has two locations (the position of the first insulating film first opening 18a and the position of the first insulating film second opening 18b). ).
  • the divided first metal layer branch lines Ga one connected to one control line G (first metal layer first branch line) and one connected to the other control line G (first metal) And an island-shaped first metal layer formed of a first metal layer overlapping with the power supply line P with the first insulating film 18 interposed therebetween.
  • the first metal layer first branch line and the island-shaped first metal layer are opposed to each other across the first insulating film first opening 18a, and the first metal layer second branch line and the island-shaped first metal are opposed to each other.
  • the layers are opposed to each other with the first insulating film second opening 18b interposed therebetween.
  • FIGS. 13 to 16 show the configuration of the second embodiment, and correspond to FIGS. 5 to 8 of the first embodiment, respectively.
  • the function of the constriction Pc in the first embodiment is replaced by a configuration using a semiconductor layer.
  • the hatched portions are the first metal layer branch lines exposed in the first insulating film first opening 18a, the second layer insulating film first opening 16a, and the second layer insulating film second opening 16b.
  • the part which the Ga * 1st island-like semiconductor layer 15a and the 2nd metal layer connection part Pb contact is shown.
  • 14 is a cross-sectional view taken along line B-B ′ in FIG. 13
  • FIG. 16 is a cross-sectional view taken along line B-B ′ in FIG. 15.
  • subjected the dot pattern in FIG. 15 has shown the part which was not removed by the etching among 2nd metal layer branch line Pa and 2nd metal layer connection part Pb.
  • Steps S105 to S107 a first island-shaped semiconductor formed by the semiconductor layer 15 at a position straddling the second metal layer branch line Pa and the second metal layer connecting portion Pb to be formed later Layer 15a is formed.
  • First metal layer process (steps S109 to S111): A control line G, a first metal layer branch line Ga, and a gate electrode are formed. In the case of the bottom gate, the first metal layer process, the gate insulating film process, and the semiconductor layer process are performed in this order.
  • a two-layer insulating film first opening 16a and a two-layer insulating film second opening 16b are formed at positions overlapping with the portion Pb, respectively.
  • Second metal layer step The second metal layer branch line Pa and the second metal layer connection portion Pb are divided and formed.
  • the second metal layer branch line Pa is connected to the first island-like semiconductor layer 15a through the two-layer insulating film first opening 16a. Furthermore, the second metal layer connection portion Pb is connected to the first island-shaped semiconductor layer 15a through the two-layer insulating film second opening 16b. As a result, the second metal layer branch line Pa and the second metal layer connection portion Pb are electrically connected via the first island-shaped semiconductor layer 15a.
  • Second insulating film step The second insulating film first opening 20a is formed so as to include the two-layer insulating film first opening 16a and the two-layer insulating film second opening 16b. Thus, the second metal layer branch line Pa and the second metal layer connection portion Pb are exposed in the second insulating film first opening 20a.
  • Third metal layer step forming a third metal layer, patterning the third metal layer, and exposing the second metal layer branch line Pa and the second metal layer exposed in the second insulating film first opening 20a
  • the connecting portion Pb is etched to disconnect the electrical connection between the second metal layer branch line Pa and the second metal layer connecting portion Pb.
  • the first insulating film first opening 18a (first group), the second insulating film first opening 16a, and the second insulating film second opening 16b (second group) are each provided with a second insulating film.
  • the first opening 20a and the second insulating film first separation opening may be formed, and the first insulating film first opening 18a, the second insulating film first opening 16a, and the second insulating film second opening.
  • the second insulating film first opening 20a, the second insulating film first isolation opening, and the second insulating film first isolation opening may be individually formed in each of the portions 16b.
  • At least one of the two-layer insulating film first opening 16a and the two-layer insulating film second opening 16b is formed with the second insulating film first opening 20a or the second insulating film first separation opening. If so, in the third metal layer step, the second metal layer branch line Pa or the second metal layer connection part Pb exposed in the second insulating film first separation opening is etched, and the second metal layer branch line Pa is etched. And the second metal layer connection portion Pb are disconnected from each other.
  • the second metal layer branch line Pa, the second metal layer connection portion Pb, and the first metal are connected from the power supply line P.
  • the first island-shaped semiconductor layer 15a has a higher resistance than the other paths.
  • the specific control line G and the power supply line P the first island shape between the two-layer insulating film first opening portion 16a and the two-layer insulating film second opening portion 16b due to a large current generated by the charge due to static electricity. Disconnection (electrostatic breakdown) occurs in the semiconductor layer 15a. Thereby, wiring can be protected.
  • the first metal layer branch line Ga and the second metal layer branch line Pa are separated, and the first island-shaped semiconductor layer 15a and the second metal layer are separated.
  • the branch line Pa and the second metal layer connecting portion Pb are divided.
  • the first island-shaped semiconductor layer 15a may be, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor (for example, an In—Ga—Zn—O-based semiconductor).
  • LTPS low-temperature polysilicon
  • oxide semiconductor for example, an In—Ga—Zn—O-based semiconductor
  • the first island-shaped semiconductor layer 15a needs to be a conductor. Conduction can be realized by doping in the case of low-temperature polysilicon, and conducting treatment (plasma treatment, such as hydrogen plasma treatment or He plasma treatment) in the case of an oxide semiconductor. Since the first island-like semiconductor layer 15a has higher resistance than metal, it is not necessary to provide the constriction Pc of the first embodiment.
  • the active matrix substrate created according to the second embodiment has the following configuration.
  • a semiconductor layer 15a is provided.
  • [Modification of Embodiment 2] 17 to 20 show modifications of the second embodiment, and correspond to FIGS. 13 to 16 of the second embodiment, respectively.
  • the hatched portions are the first insulating film first opening 18a, the first insulating film third opening 18c, the first insulating film fourth opening 18d, and the two-layer insulating film first opening.
  • the second island-shaped semiconductor layer 15b is in contact with the second metal layer connecting portion Pb, the first island-shaped second metal layer Pe, and the second island-shaped second metal layer Pf.
  • 18 is a cross-sectional view taken along line C-C 'in FIG. 17, and FIG.
  • the portion with the dot pattern is the second metal layer branch line Pa, the second metal layer connecting portion Pb, the first island-shaped second metal layer Pe, or the second island-shaped second metal layer Pf. The part which was not removed by the etching is shown.
  • Semiconductor layer step a second island-shaped semiconductor formed by the semiconductor layer 15 at a position between the first metal layer first branch line Ga1 and the first metal layer second branch line Ga2 to be formed later. Layer 15b is formed.
  • First metal layer step a first metal layer first branch line Ga1 that branches from one control line G to the other control line G among the control lines G adjacent to each other as the first metal layer branch line Ga. Then, a first metal layer second branch line Ga2 that branches from the other control line G toward the one control line G is formed.
  • first insulating film step The first insulating film third opening 18c is formed in the first insulating film 18 so as to overlap the first metal layer first branch line Ga1, and the first metal layer second branch line Ga2 is formed.
  • the first insulating film fourth opening 18d is formed in the first insulating film 18 so as to overlap with the gate insulating film 16 and the first insulating film 18 so as to overlap with the second island-shaped semiconductor layer 15b.
  • a layer insulating film third opening 16c and a two layer insulating film fourth opening 16d are formed.
  • Second metal layer step the first island-shaped second metal layer Pe and the first metal layer second branch line Ga2 so as to straddle the first metal layer first branch line Ga1 and the second island-shaped semiconductor layer 15b
  • a second island-shaped second metal layer Pf is formed so as to straddle the second island-shaped semiconductor layer 15b.
  • the first metal layer first branch line Ga1 and the first island-like second metal layer Pe are connected via the first insulating film third opening 18c, and the first metal layer second branch line Ga2 and the second island are connected.
  • the second metal layer Pf is connected through the first insulating film fourth opening 18d.
  • the second island-like semiconductor layer 15b and the first island-like second metal layer Pe are connected via the two-layer insulating film third opening 16c, and the second island-like semiconductor layer 15b and the second island-like second metal are connected.
  • the layer Pf is connected via the two-layer insulating film fourth opening 16d.
  • Second insulating film step including the first insulating film third opening 18c, the first insulating film fourth opening 18d, the second insulating film third opening 16c, and the second insulating film fourth opening 16d. Then, the second insulating film third opening 20c is formed.
  • the second insulating film third opening 20c includes the first insulating film third opening 18c, the first insulating film fourth opening 18d, the second insulating film third opening 16c, and the second insulating film second opening 20c.
  • the four openings 16d may be provided as individual openings.
  • the third metal step the first island-shaped second metal layer Pe or the second island-shaped second metal layer Pf exposed by the second insulating film third opening 20c is etched to form the first metal.
  • the electrical connection between the layer first branch line Ga1 and the first metal layer second branch line Ga2 is broken.
  • Third metal layer step (see FIGS. 19 and 20): formed in the first metal layer first branch line Ga1 and the first insulating film fourth opening 18d formed in the first insulating film third opening 18c.
  • the first metal layer second branch line Ga2 and the first island-like second metal layer Pe and the second island-like second metal layer Pf formed in the second insulating film third opening 20c are etched.
  • the first metal layer branch line Ga is present in the entire opening in the first insulating film first opening 18a. May be. Further, even if there is no opening of the first insulating film first opening 18a, the electrical connection between the adjacent control lines G is disconnected, and the electrical connection between the adjacent control line G and the power supply line P is also disconnected ( The electrical connection between the second metal layer branch line Pa and the second metal layer connection portion Pb is cut off.)
  • the portion of the second island-shaped semiconductor layer 15b is in the path between the control lines G adjacent to each other.
  • the resistance value is higher than that of the path.
  • the active matrix substrate created according to this modification has the following configuration.
  • a second island-shaped semiconductor layer 15b formed between the island-shaped first metal layer and the first metal layer second branch line is provided.
  • a first island-shaped second metal layer Pe formed so that a part thereof overlaps with the island-shaped first metal layer and another part overlaps with the second island-shaped semiconductor layer.
  • a second island-shaped second metal layer Pf formed so that a part thereof overlaps with the first metal layer second branch line and the other part overlaps with the second island-like semiconductor layer.
  • An active matrix substrate manufacturing method includes the following steps. -A step of forming a base insulating film. A step of forming a first wiring layer including a plurality of first wirings as an upper layer of the base insulating film. A step of forming a first insulating film as an upper layer of the first wiring layer; A step of forming a second wiring layer including a plurality of second wirings as an upper layer of the first insulating film; A step of forming a second insulating film as an upper layer of the second wiring layer. A step of forming a third wiring layer including a plurality of third wirings as an upper layer of the second insulating film;
  • the manufacturing method includes the following feature points as the first feature points.
  • a first wiring connection portion that partially connects the first wirings adjacent to each other is formed.
  • the manufacturing method includes the following feature points as the second feature points.
  • a second wiring connection portion that connects the plurality of second wirings to the first wiring layer through via holes formed in the first insulating film is formed.
  • the manufacturing method includes the following feature points as the third feature points.
  • the second wiring connection portion is formed so as to be connected to the first wiring connection portion.
  • the division of the first wiring connection portion and the division of the second wiring connection portion are performed in the same process.
  • An active matrix substrate includes the following configuration. ⁇ Base insulating film. A first wiring layer that is an upper layer of the base insulating film and includes a plurality of first wirings. A first insulating film that forms an upper layer of the first wiring layer. A second wiring layer that is an upper layer of the first insulating film and includes a plurality of second wirings. A second insulating film that forms an upper layer of the second wiring layer. A third wiring layer that is an upper layer of the second insulating film and includes a plurality of third wirings. A third insulating film (planarizing film) that forms an upper layer of the third wiring layer.
  • the active matrix substrate includes the following feature points as the first feature points.
  • a first insulating film is interposed between first wirings adjacent to each other, and a third insulating film is partially interposed.
  • the active matrix substrate includes the following feature points as second feature points.
  • the third insulating film when a portion interposed between the first wirings adjacent to each other follows the interface formed with the first wiring to the upper layer side, the interface formed with the second wiring layer It is connected with.

Abstract

第１金属層からなる複数の制御線（Ｇ）を形成する工程で、隣り合う制御線同士を部分的に接続する第１金属層分岐線（Ｇａ）を形成する。第２金属層からなる複数の電源線（Ｐ）を形成する工程で、第１絶縁膜（１８）のビアホールを介して電源線を第１金属層分岐線と接続する第２金属層接続部（Ｐｂ）を形成する。制御線・電源線を表示領域（５５）外の回路要素（５７）に接続し、第１金属層分岐線・第２金属層接続部を分断する。

Description

表示装置の製造方法及び表示装置
　本発明は、表示装置の製造方法及び表示装置に関する。
　表示装置を構成するアクティブマトリクス基板の製造工程には、静電気が発生しやすい工程が含まれている。発生した静電気は、アクティブマトリクス基板内の各種配線の一部を帯電させることにより、絶縁されている配線間に高電圧を発生させる。配線間を絶縁している絶縁膜の絶縁耐圧よりも上記高電圧が高くなると、静電気放電（Electrostatic Discharge。以下、「ＥＳＤ」という。）が発生する。ＥＳＤが発生すれば、配線間の絶縁膜が破壊され、それら配線間が短絡する結果、表示装置を正常に動作させることができなくなる。
　特許文献１には、ＥＳＤに対する対策として、酸化物半導体膜を用いる技術が開示されている。この技術では、最終的には絶縁されるべき配線間を、製造工程の途中段階までは導体の酸化物半導体膜により短絡させておく。その後、酸化物半導体膜を保護するためのパッシベーション膜をアニールすることにより、酸化物半導体膜を導体から半導体に変化させ、上記配線間を絶縁する。
国際公開特許公報「ＷＯ２０１７／１７０２１９Ａ１（2017年10月5日公開）」
　本発明は、酸化物半導体膜を用いる上記対策とは異なる手法による、表示装置のＥＳＤに対する対策を提供することを目的としている。
　本発明の実施の一態様に係る表示装置の製造方法は、
　表示領域と、
　前記表示領域の周辺に位置する額縁領域と、
　前記表示領域から前記額縁領域にかけて設けられた、複数の制御線、前記複数の制御線と平行な複数の電源線、及び前記複数の制御線と交差する複数のデータ信号線と、
　前記額縁領域において前記複数の制御線に垂直な方向に長手方向をなすように配置され、前記複数の制御線に対して制御信号を入力する制御回路と、
　それぞれこの順に積層された、下地絶縁膜、前記複数の制御線を形成する第１金属層、第１絶縁膜、前記複数の電源線を形成する第２金属層、第２絶縁膜、及び前記複数のデータ信号線を形成する第３金属層とを備え、
　前記複数の制御線は、前記額縁領域において、前記第２金属層又は第３金属層を介して前記制御回路と電気的に接続する表示装置の製造方法であって、
　前記下地絶縁膜を形成する下地絶縁膜工程と、
　前記第１金属層を成膜し当該第１金属層をパターニングすることにより、前記複数の制御線を形成するとともに、前記制御回路及び前記表示領域それぞれの形成位置の間隙において、各制御線から隣接する制御線に向けて分岐する第１金属層分岐線を形成する第１金属層工程と、
　前記第１絶縁膜を成膜し当該第１絶縁膜をパターニングすることにより、前記第１金属層分岐線と重畳するように、前記第１絶縁膜に第１絶縁膜第１開口部を形成する第１絶縁膜工程と、
　前記第２金属層を成膜し当該第２金属層をパターニングすることにより、前記複数の電源線を形成するとともに、前記間隙において、各電源線から分岐する第２金属層分岐線、及び前記第１絶縁膜第１開口部を介して前記第１金属層分岐線と接続する第２金属層接続部を形成する第２金属層工程と、
　前記第２絶縁膜を成膜し当該第２絶縁膜をパターニングすることにより、前記第１絶縁膜第１開口部、前記第２金属層分岐線の一部及び前記第２金属層接続部の一部を露出するように前記第２絶縁膜に第２絶縁膜第１開口部を形成する第２絶縁膜工程と、
　前記第３金属層を成膜し当該第３金属層をパターニングするとともに、前記第１絶縁膜第１開口部に形成された第１金属層分岐線、並びに前記第２絶縁膜第１開口部に形成された第２金属層分岐線及び前記第２金属層接続部をエッチングする第３金属層工程と、
を含む。
　また、本発明の実施の一態様に係る表示装置は、
　表示領域と、
　前記表示領域の周辺に位置する額縁領域と、
　前記表示領域から前記額縁領域にかけて設けられた、複数の制御線、前記複数の制御線と平行な複数の電源線、及び前記複数の制御線と交差する複数のデータ信号線と、
　前記額縁領域において前記複数の制御線に垂直な方向に長手方向をなすように配置され、前記複数の制御線に対して制御信号を入力する制御回路と、
　それぞれこの順に積層された、下地絶縁膜、前記複数の制御線を形成する第１金属層、第１絶縁膜、前記複数の電源線を形成する第２金属層、第２絶縁膜、及び前記複数のデータ信号線を形成する第３金属層とを備え、
　前記複数の制御線は、前記額縁領域において、前記第２金属層又は第３金属層を介して前記制御回路と電気的に接続する表示装置であって、
　前記制御回路と前記表示領域との間隙において、前記複数の制御線には、互いに隣り合う制御線のうち、一方の制御線から他方の制御線へ分岐する第１金属層第１分岐線と、前記他方の制御線から前記一方の制御線へ分岐する第１金属層第２分岐線とが形成されており、
　前記第１金属層第１分岐線と前記第１金属層第２分岐線とは、前記第１絶縁膜に形成された第１絶縁膜第１開口部を挟んで対向し、
　前記一方の制御線と前記他方の制御線との間に前記電源線を備え、前記一方の制御線と前記電源線との間、かつ前記第１金属層第１分岐線及び前記第１金属層第２分岐線と交差するように、前記第２金属層で形成された第２金属層交差部が形成されており、
　前記第２絶縁膜には前記第１絶縁膜第１開口部を含むように第２絶縁膜第１開口部が形成され、前記第２金属層交差部は、前記第１絶縁膜第１開口部及び前記第２絶縁膜第１開口部を囲むように形成されている。
　上記表示装置の製造方法及び表示装置では、制御線が第２金属層又は第３金属層を介して制御回路と電気的に接続されるまでの間において、複数の制御線及び複数の電源線が電気的に接続された状態とすることができる。そのため、複数の制御線及び複数の電源線がそれぞれ電気的に絶縁して形成されている状態と比較して、絶縁膜の破壊のリスクを低減できる。
本発明の実施の一態様に係る表示装置の製造方法を示すフローチャートである。 上記表示装置の表示領域の構成を示す断面図である。 図１のフローチャートにおける一部の工程をより詳細に示すフローチャートである。 上記表示装置の平面図である。 上記表示装置を構成するアクティブマトリクス基板の一形態（実施形態１）において、同アクティブマトリクス基板の一部（制御回路及び表示領域それぞれの形成位置の間隙の一部。）について、その製造の途中段階における構成を示す平面図である。 図５のＡ－Ａ’線及びＢ－Ｂ’線における断面を示す断面図である。 上記アクティブマトリクス基板の一部について、図５の段階よりも後段における構成を示す平面図である。 図７のＡ－Ａ’線及びＢ－Ｂ’線における断面を示す断面図である。 上記アクティブマトリクス基板の変形例に関する、図５に対応する平面図である。 上記アクティブマトリクス基板の変形例に関する、図６に対応する断面図である。 上記アクティブマトリクス基板の変形例に関する、図７に対応する平面図である。 上記アクティブマトリクス基板の変形例に関する、図８に対応する断面図である。 上記アクティブマトリクス基板の他の形態（実施形態２）に関する、図５に対応する平面図である。 上記アクティブマトリクス基板の他の形態（実施形態２）に関する、図６に対応する断面図である。 上記アクティブマトリクス基板の他の形態（実施形態２）に関する、図７に対応する平面図である。 上記アクティブマトリクス基板の他の形態（実施形態２）に関する、図８に対応する断面図である。 上記アクティブマトリクス基板の他の形態（実施形態２）の変形例に関する、図５に対応する平面図である。 上記アクティブマトリクス基板の他の形態（実施形態２）の変形例に関する、図６に対応する断面図である。 上記アクティブマトリクス基板の他の形態（実施形態２）の変形例に関する、図７に対応する平面図である。 上記アクティブマトリクス基板の他の形態（実施形態２）の変形例に関する、図８に対応する断面図である。
　〔表示装置の基本形態〕
　１．表示装置の製造プロセスと表示領域の断面構成
　以下においては、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　図１は表示装置（表示デバイス）の製造方法の一例を示すフローチャートである。図２は、表示装置の表示領域の構成を示す断面図である。なお、以下では、フレキシブルな表示装置を想定して説明するが、本発明はフレキシブルな表示装置に限定されるものではない。
　フレキシブルな表示装置を製造する場合、図１及び図２に示すように、まず、透光性の支持基板（例えば、マザーガラス）上に樹脂層１２を形成する（ステップＳ１）。次いで、下地絶縁膜（バリア層、防湿層）３を形成する（ステップＳ２）。次いで、ＴＦＴ層４を形成する（ステップＳ３）。次いで、トップエミッション型の発光素子層５を形成する（ステップＳ４）。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に上面フィルムを貼り付ける（ステップＳ６）。
　次いで、レーザ光の照射等によって支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、下地絶縁膜３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルム３９を貼り付ける（ステップＳ１０）。次いで、複数のサブ画素が形成された表示領域よりも外側（非表示領域、額縁領域）の一部（端子部）に電子回路基板（例えば、ＩＣチップ及びＦＰＣ）をマウントする（ステップＳ１１）。なお、ステップＳ１～Ｓ１１は、表示装置製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。
　樹脂層１２の材料としては、例えばポリイミド等が挙げられる。樹脂層１２の部分を、二層の樹脂膜（例えば、ポリイミド膜）及びこれらに挟まれた無機絶縁膜で置き換えることもできる。
　下地絶縁膜３は、水、酸素等の異物がＴＦＴ層４及び発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、又はこれらの積層膜で構成することができる。
　ＴＦＴ層４は、半導体層１５と、半導体層１５よりも上層のゲート絶縁膜（無機絶縁膜）１６と、ゲート絶縁膜１６よりも上層の、第１金属層（ゲート電極ＧＥ及びゲート配線ＧＨ）と、第１金属層よりも上層の第１絶縁膜（無機絶縁膜）１８と、第１絶縁膜１８よりも上層の第２金属層（電源線（図２には図示せず）及び容量電極ＣＥ）と、第２金属層よりも上層の第２絶縁膜（無機絶縁膜）２０と、第２絶縁膜２０よりも上層の第３金属層（データ信号線（ソース配線）ＳＨ）と、第３金属層よりも上層の平坦化膜２１（層間絶縁膜）とを含む。
　半導体層１５は、例えば低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）で構成され、半導体層１５及びゲート電極ＧＥを含むようにトランジスタ（ＴＦＴ）が構成される。図２では、トランジスタがトップゲート構造で示されているが、ボトムゲート構造でもよい。
　ゲート電極ＧＥ、ゲート配線ＧＨ、容量電極ＣＥ、及びソース配線ＳＨは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。図２のＴＦＴ層４には、一層の半導体層及び三層の金属層が含まれる。
　ゲート絶縁膜１６、第１絶縁膜１８及び第２絶縁膜２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜又はこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層のアノード２２と、アノード２２のエッジを覆う絶縁性のエッジカバー２３と、エッジカバー２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層のカソード２５とを含む。エッジカバー２３は、例えば、ポリイミド、アクリル等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　サブ画素ごとに、島状のアノード２２、ＥＬ層２４、及びカソード２５を含む発光素子ＥＳ（例えば、ＯＬＥＤ：有機発光ダイオード，ＱＬＥＤ：量子ドット発光ダイオード）が発光素子層５に形成され、発光素子ＥＳを制御するサブ画素回路がＴＦＴ層４に形成される。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、エッジカバー２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。
　ＯＬＥＤの発光層を蒸着形成する場合は、ＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の開口を有するシート（例えば、インバー材製）であり、１つの開口を通過した有機物質によって島状の発光層（１つのサブ画素に対応）が形成される。
　ＱＬＥＤの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで、島状の発光層（１つのサブ画素に対応）を形成することができる。
　アノード（陽極）２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する。カソード（陰極）２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる。
　発光素子ＥＳがＯＬＥＤである場合、アノード２２及びカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソード２５が透光性であり、アノード２２が光反射性であるため、ＥＬ層２４から放出された光は上方に向かい、トップエミッションとなる。
　発光素子ＥＳがＱＬＥＤである場合、アノード２２及びカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　発光素子層５には、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子（無機発光ダイオード等）を形成してもよい。
　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。
　無機封止膜２６及び無機封止膜２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、又はこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができるが、液滴を止めるためのバンクを非表示領域に設けてもよい。
　下面フィルム１０は、支持基板を剥離した後に樹脂層１２の下面に貼り付けることで柔軟性に優れた表示装置を実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　以上にフレキシブルな表示装置について説明したが、非フレキシブルな表示装置を製造する場合は、一般的に樹脂層の形成、基材の付け替え等が不要であるため、例えば、ガラス基板上にステップＳ２～Ｓ５の積層工程を行い、その後ステップＳ９に移行する。
　２．アクティブマトリクス基板の製造プロセス
　図３に示したフローチャートに基づき（図２の断面図を併せて参照）、表示装置を構成するアクティブマトリクス基板の製造プロセスについて説明する。
　なお、図３のフローチャートは、図１のフローチャートにおけるステップＳ１～Ｓ３に含まれる工程、及びステップＳ４に含まれる工程の一部をより詳細に示すものである。また、図３において、「デポ」はデポジション、すなわち堆積による膜形成を意味する。さらに、図３において、「フォト」は、次工程の「パターニング」との組合せにより、フォトリソグラフィを行っていることを示す。
　まず、図３の（ａ）に基づき、トランジスタがトップゲート構造となるアクティブマトリクス基板の製造プロセスについて説明する。
　支持基板上にポリイミドを塗布し、バッファ無機膜を堆積させ、さらにポリイミドを塗布することにより樹脂層１２を形成する（ステップＳ１０１～Ｓ１０３）。
　以下、塗布や堆積を行う場合の下地について明記しない場合は、その前段までに形成された膜や層によって形成される表面が下地となるものとする。
　ベースコートを堆積させ、下地絶縁膜３を形成する（ステップＳ１０４）。
　半導体層を堆積させ、フォトリソグラフィを行い、パターニングされた半導体層１５を形成する（ステップＳ１０５～Ｓ１０７）。
　無機絶縁膜を堆積させ、ゲート絶縁膜１６を形成する（ステップＳ１０８）。
　第１金属層を堆積させ、フォトリソグラフィを行い、第１金属層のパターニングによりゲート電極ＧＥ・ゲート配線ＧＨを形成する（ステップＳ１０９～Ｓ１１１）。
　無機絶縁膜を堆積させ、フォトリソグラフィを行うことにより所定位置にコンタクトホールを設けた第１絶縁膜１８を形成する（ステップＳ１１２～Ｓ１１４）。
　第２金属層を堆積させ、フォトリソグラフィを行い、第２金属層のパターニングにより電源線・容量電極ＣＥを形成する（ステップＳ１１５～Ｓ１１７）。
　無機絶縁膜を堆積させ、フォトリソグラフィを行うことにより所定位置にコンタクトホールを設けた第２絶縁膜２０を形成する（ステップＳ１１８～Ｓ１２０）。なお、ステップＳ１１９・Ｓ１２０におけるコンタクトホールの形成は、ゲート絶縁膜１６及び第１絶縁膜１８に対しても行われる。
　折り曲げ部５４（後述する図４参照。）に堆積された無機絶縁膜をエッチングにより除去する（ステップＳ１２１）。
　平坦化膜を塗布し、フォトリソグラフィを行い、パターニングされた平坦化膜を形成する（ステップＳ１２２～Ｓ１２４）。なお、この平坦化膜は図２の構成では省略している。
　第３金属層を堆積させ、フォトリソグラフィを行い、第３金属層のパターニングによりソース配線ＳＨを形成する（ステップＳ１２５～Ｓ１２７）。
　平坦化膜を塗布し、フォトリソグラフィを行い、パターニングされた平坦化膜２１を形成する（ステップＳ１２８～Ｓ１３０）。
　反射電極層を堆積させ、フォトリソグラフィを行い、反射電極層のパターニングによりアノード２２を形成する（ステップＳ１３１～Ｓ１３３）。
　バンクを塗布し、フォトリソグラフィを行い、パターニングされたバンクを形成する（ステップＳ１３４～Ｓ１３６）。
　一方、トランジスタがダブルゲート構造となるアクティブマトリクス基板の製造プロセスは、図３の（ｂ）に示すとおり、図３の（ａ）におけるステップＳ１０４とステップＳ１０５との間に、ボトムゲート用金属層の堆積、フォトリソグラフィ、パターニングによりボトムゲート金属層を形成し、さらにボトムゲート絶縁膜の堆積を行えばよい（ステップ（Ｓ１０４．１～Ｓ１０４．４）。
　３．表示装置の平面構成
　図４に示した表示装置の平面図に基づき、表示装置の平面構成について説明する。なお、図４には、フレキシブルな表示装置を図示している。
　矩形のフレキシブル基板５１（下面フィルム１０や樹脂層１２などからなる。）には、その一旦（図４では右端。）に沿って端子部５２が形成されている。端子部５２からは、引き回し配線５３がフレキシブル基板５１の中央側に向けて引き回されている。引き回し配線５３の途中には、折り曲げ部５４が形成されている。この折り曲げ部５４においてフレキシブル基板５１が折り曲げられることにより、端子部５２は、表示装置の背面側に配置されることになる。
　引き回し配線５３の先端側には、表示領域５５、及び表示領域５５を取り囲む額縁領域５６が形成されている。なお、端子部５２や折り曲げ部５４も含めて額縁領域５６と呼ぶこともある。
　表示領域５５から額縁領域５６にかけては、次の配線が設けられている。
・第１金属層により形成され、ゲート配線ＧＨや発光制御線などからなる多数の制御線Ｇ。
・第２金属層により形成され、制御線Ｇと平行に配置され、初期化電源線や高圧電源線ＥＬＶＤＤなどからなる多数の電源線Ｐ。
・第３金属層により形成され、制御線Ｇと交差するように配置された、多数のデータ信号線ＳＨや高圧電源線ＥＬＶＤＤ。
　なお、第２金属層の高電源電圧線ＥＬＶＤＤと第３金属層の高電圧電源線ＥＬＶＤＤとは、互いに交差し、交差部において電気的に接続される。
　また、高圧電源線ＥＬＶＤＤ同士、及び初期化電源線同士は、端部（制御回路５７及び表示領域５５それぞれの形成位置の間隙。）において別層からなるソースレイアによる引き回しにより互いに接続されている。なお、初期化電源線同士は、上記ソースレイアによる引き回しをせず、第２金属層のまま複数の初期化電源線同士を接続しておいてもよい。
　第１金属層、第２金属層及び第３金属層にそれぞれ形成される配線の種類は、上記には限らず、適宜変更することができる。例えば、第１金属層としてゲート配線ＧＨや初期化電源線を形成し、第２金属層として高電圧電源線ＥＬＶＤＤや発光制御線を形成するようになっていてもよい。つまり、本発明の構造は、第１金属層又は第２金属層で形成され、表示領域５５内の電気的に孤立した配線に適用可能である。
　額縁領域５６には、制御線Ｇに垂直な方向に長手方向をなすように制御回路（ゲート信号制御回路）５７が配置されている。制御回路５７は、制御線Ｇに対して制御信号を入力する。また、制御回路５７に対してトレンチ５８を介した外側には、発光制御回路５９が、制御回路５７に沿うように配置されている。発光制御回路５９は、発光制御線に対して制御信号を入力する。なお、実際には、他の配線に対して信号や電力を入力する回路も配置されることになるが、これらについては図４において図示を省略している。
　表示領域５５、トレンチ５８、制御回路５７や発光制御回路５９をはじめとする各種回路を取り囲むように、インクジェット塗布の際の液滴を止めるための第１バンク６０及び第２バンク６１が形成されている。第１バンク６０及び第２バンク６１の上方には、引き回し配線５３の配置領域を除き、第１バンク６０及び第２バンク６１に沿うようにデータ信号線ＳＨと同層からなる金属層６２が形成されている。
　４．ＥＳＤに対する対策
　以下では、上述した表示装置を前提とした新たなＥＳＤに対する対策について説明する。前提となる表示装置における、本対策に関連する基本構成についてまとめると、以下のとおりである。
　すなわち、本表示装置は、
・表示領域５５と、表示領域５５の周辺に位置する額縁領域５６とを備える。
・表示領域５５から額縁領域５６にかけて設けられた、複数の制御線Ｇ、複数の制御線Ｇと平行な複数の電源線Ｐ、及び複数の制御線Ｇと交差する複数のデータ信号線ＳＨとを備える。
・額縁領域５６において複数の制御線Ｇに垂直な方向に長手方向をなすように配置され、複数の制御線Ｇに対して制御信号を入力する制御回路５７を備える。
・それぞれこの順に積層された、下地絶縁膜（防湿層）３、複数の制御線Ｇを形成する第１金属層（ゲート層）、第１絶縁膜１８、複数の電源線Ｐを形成する第２金属層（Ｍ３）、第２絶縁膜２０、及び複数のデータ信号線ＳＨを形成する第３金属層（ソース層）を備える。
・複数の制御線Ｇは、額縁領域５６において、第２金属層又は第３金属層を介して制御回路５７と電気的に接続する。
　本表示装置を構成するアクティブマトリクス基板には、図４に示すとおり、配線同士が絶縁膜を介して重畳する箇所（以下、「重畳箇所」という。）が多数形成される。特に、発光素子ＥＳがＯＬＥＤやＱＬＥＤであるアクティブマトリクス基板では、ＬＣＤ（液晶）用のアクティブマトリクス基板と比較して、絵素内の配線密度が高く、さらにＴＦＴの数も多いため、重畳箇所が多くなる。
　重畳箇所が存在すると、アクティブマトリクス基板の製造工程において発生するＥＳＤにより、重畳箇所における絶縁膜が破壊され、配線間の短絡による電流リークのリスクが生じる。特に、重畳箇所の数が多いＯＬＥＤやＱＬＥＤ用のアクティブマトリクス基板では、上記リスクも高く、これが歩留まり低下の要因となっている。
　ＥＳＤに対する対策としては、アクティブマトリクス基板の外周領域にショートリングを設置する構成も考えられる。しかし、この構成は、第３金属層がパターニングされて初めて形成されるショートリングを利用するものとなる。表示領域５５内の、第１金属層や第２金属層で形成された孤立した配線（例えば制御線や電源線）は、第３金属層を介して電気的に接続される。その結果、それら配線が、外周領域でショートリングに接続される。つまり、上記構成では、第３金属層がパターニングされて初めて、ＥＳＤに対する対策がなされるのであり、それまでの工程ではＥＳＤに対する対策がなされない。なお、基板の分断工程において、それらショートリングは電気的に分断される。
　上述のとおり、本表示装置では、複数の制御線Ｇは、額縁領域５６において、第２金属層又は第３金属層を介して制御回路５７と電気的に接続される。これは、表示領域５５の周辺には、走査信号線のドライバ（ＧＤＭ）、高電源電圧線（ＥＬＶＤＤ）や低電源電圧線（ＥＬＶＳＳ）等の共通配線が配置され、これらを避けて複数の制御線Ｇと制御回路５７とを接続する必要があるためである。
　そのため、上記接続がなされるまでは、制御回路５７の間の域内の複数の制御線Ｇは、通常、それぞれ独立したアイランド配線となっている。このようなアイランド配線に静電気が発生した場合、当該アイランド配線から電荷を逃がすことができず、他の配線等に対する当該アイランド配線の電位差が大きくなりやすい。その結果、このようなアイランド配線は、上記絶縁膜の破壊を起こしやすい。
　さらに、電気的に孤立した制御線Ｇは、工程が初期であることや、形成後に真空装置を用いた絶縁膜の成膜工程が控えているため、形成後において静電気が発生しやすい。
　なお、電源線Ｐについても、制御線Ｇよりは後工程で形成されるため程度の差こそあるものの、絶縁膜の破壊に関する上記と同様の問題を孕んでいる。さらに、第２金属層によって、表示領域５５内に孤立した配線が形成されれば同様な問題が生じる。つまり、本発明は、表示領域５５内の、第１金属層又は第２金属層のアイランド配線に適用できる。
　そこで、本実施形態では、以下に概要を示すＥＳＤに対する対策を講じる。
・複数の制御線Ｇを形成する際に、それぞれ互いに隣り合うもの同士を連結する連結部を設ける。
・複数の電源線Ｐを形成する際に、各電源線Ｐから上記連結部に重畳する領域へと延びる枝部を設ける。そして、第１絶縁膜１８に形成したビアホールを介して、電源線Ｐの枝部と制御線Ｇの連結部とを接続する。
　これらにより、複数の制御線Ｇ及び複数の電源線Ｐが全て電気的に接続された状態とすることができるが、その一部に相対的に抵抗値の高い部分を設けておくことにより、その部分で静電気により発生する電流をショートさせるようにする。その結果、各配線とその他の配線等との間の電位差が大きくなることを抑制でき、絶縁膜の破壊のリスクを低減できる。
　なお以下では、上記対策を「ＥＳＤ対策」と称する。
　一方、複数の制御線Ｇ及び複数の電源線Ｐは、最終的には電気的に独立させなければならない。そこで、本実施形態では、さらに次の措置を講じる。
・複数のデータ信号線ＳＨを形成する際のパターニングにおいて、電源線Ｐの枝部と制御線Ｇの連結部との接続を分断するとともに、制御線Ｇ同士を連結する連結部を分断する。
　これは、データ信号線ＳＨのパターンを形成するためのエッチングにおいてオーバーエッチングを行うことによって実現できる。
　なお以下では、上記措置を「分断措置」と称する。
　また、分断措置を行う際には、データ信号線ＳＨを形成する第３金属層によりショートリングが形成されることになるため、このショートリングによるＥＳＤに対する対策が可能となる。つまり、上記「ＥＳＤ対策」は、第３金属層のパターニングまでの間において特に有効である。
　以下では、ＥＳＤ対策のより具体的な構成について説明する。
　〔実施形態１〕
　図５及び図６は、図３のフローチャートにおけるステップＳ１２５、すなわち第３金属層を成膜する工程の直前におけるアクティブマトリクス基板の状態を示す、それぞれ平面図及び断面図である。なお、図６の（ａ）及び（ｂ）は、それぞれ図５におけるＡ－Ａ’線断面図及びＢ－Ｂ’線断面図である。
　本実施形態では、平坦化膜に関するステップＳ１２２～Ｓ１２４を省略している。平坦化膜を形成する場合は、図６の断面において第２絶縁膜２０と同じようにパターニングしておけばよい。
　本実施形態１のアクティブマトリクス基板が図５及び図６の状態に至るまでに経る工程において、特徴的な工程を中心に説明すれば以下とおりである。
・下地絶縁膜工程（ステップＳ１０４）：下地絶縁膜３を形成する。
・第１金属層工程（ステップＳ１０９～Ｓ１１１）：第１金属層を成膜し、当該第１金属層をパターニングすることにより、複数の制御線Ｇを形成するとともに、後に形成されることになる制御回路５７及び表示領域５５それぞれの形成位置の間隙において、各制御線Ｇから互いに隣り合う制御線Ｇに向けて分岐する第１金属層分岐線Ｇａを形成する。
なお、互いに隣り合う複数の制御線Ｇは、第１金属層分岐線Ｇａを共有している。また、第１金属層分岐線Ｇａの配線幅は制御線Ｇの配線幅よりも小さく形成される。これにより、第１金属層分岐線Ｇａの方が制御線Ｇよりも電気抵抗が大きくなり、第２金属層が成膜されまでに静電気が発生した場合でも、実際の信号の配線として寄与しない第１金属層分岐線Ｇａにおいてショートを生じさせることができる。なお、図示しないが、第１金属層分岐線Ｇａについて、電源線Ｐと重畳する領域と、電源線Ｐと重畳しない領域とを比較すれば、電源線Ｐと重畳しない領域の方がより配線幅が小さいことが好ましい（後述する第３変形例（図９）参照）。これにより、第１金属層分岐線Ｇａでショートが発生した場合に、後から成膜される電源線Ｐへの影響を抑えることができる。
・第１絶縁膜工程（ステップＳ１１２～Ｓ１１４）：第１絶縁膜１８を成膜し当該第１絶縁膜１８をパターニングすることにより、第１金属層分岐線Ｇａと重畳するように、第１絶縁膜１８に第１絶縁膜第１開口部１８ａを形成する。これにより、第１絶縁膜第１開口部１８ａにおいて、第１金属層分岐線Ｇａを露出する。
なお、第１絶縁膜第１開口部１８ａは、第１絶縁膜第１開口部１８ａから露出する第１金属層分岐線Ｇａの線幅よりも広く形成する必要がある。これは、後述するとおり、第３金属層のパターニングと同時に、互いに隣り合う制御線Ｇの電気的接続を切断するためである。
・第２金属層工程（ステップＳ１１５～Ｓ１１７）：第２金属層を成膜し、当該第２金属層をパターニングすることにより、複数の電源線Ｐを形成するとともに、上記間隙において、各電源線Ｐから分岐する第２金属層分岐線Ｐａ、及び第１絶縁膜第１開口部１８ａを介して第１金属層分岐線Ｇａと接続する第２金属層接続部Ｐｂを形成する。なお、図５においてハッチングを付した部分は、第１絶縁膜第１開口部１８ａに露出した第１金属層分岐線Ｇａと、第２金属層接続部Ｐｂとが接触する部分を示している。
なお、第２金属層工程において、第２金属層分岐線Ｐａから第２金属層接続部Ｐｂにかけての一部にくびれＰｃ、すなわち第２金属層分岐線Ｐａ又は第２金属層接続部Ｐｂの幅が局所的に狭くなった部分を形成してもよい。このくびれＰｃは、電源線Ｐと制御線Ｇとの間を電流が流れるときの電流経路の断面積が局所的に小さくなるように形成されている。
・第２絶縁膜工程（ステップＳ１１８～Ｓ１２０）：第２絶縁膜２０を成膜し、当該第２絶縁膜２０をパターニングすることにより、第１絶縁膜第１開口部１８ａを含むように第２絶縁膜２０に第２絶縁膜第１開口部２０ａを形成する。そして、第２絶縁膜第１開口部２０ａにおいて、第２金属層接続部Ｐｂを露出する。
　なお、図５の平面図では、第１絶縁膜１８及び第２絶縁膜２０を省略しつつ、第１絶縁膜第１開口部１８ａ及び第２絶縁膜第１開口部２０ａの領域を、それぞれ二点鎖線及び一点鎖線にて図示している。
　以上により、上述した「分断措置」を講じるまでの間、上述した「ＥＳＤ対策」を実現することができる。
　なお、くびれＰｃが形成された部分は、相対的に抵抗値が高くなっている。そして、特定の制御線Ｇ及び電源線Ｐにおいて、静電気による電荷により発生する大電流によりくびれＰｃ部分において断線（静電破壊）が生じるようになっている。これにより、実質的な配線として機能しないくびれＰｃを犠牲にして配線を守ることができる。
　くびれＰｃを形成せずとも、第２金属層分岐線Ｐａから第２金属層接続部Ｐｂにかけての線幅が制御線Ｇ及び電源線Ｐの線幅よりも小さく形成されておれば、上記と同様の効果を得ることができる。
　図７及び図８は、図３のフローチャートにおけるステップＳ１２７、すなわち第３金属層をパターニングする工程が完了した段階におけるアクティブマトリクス基板の状態を示す、それぞれ平面図及び断面図である。ただし、図７及び図８に図示した範囲には、第３金属層は形成されていない。なお、図８の（ａ）及び（ｂ）は、それぞれ図７におけるＡ－Ａ’線断面図及びＢ－Ｂ’線断面図である。
　なお、図７では、第２金属層分岐線Ｐａ、第２金属層接続部Ｐｂ及びくびれＰｃのうち、後述するエッチングにより除去された部分と、エッチングにより除去されなかった部分（第２絶縁膜２０で覆われる部分。）との区別を明確にするために、後者にドットパターンを付している。また、図８の（ａ）及び（ｂ）は、それぞれ図７におけるＡ－Ａ’線断面図及びＢ－Ｂ’線断面図である。
　このアクティブマトリクス基板は、図７及び図８の状態に至るまでに、以下の工程を経ている。
・第３金属層工程（ステップＳ１２５～１２７）：第３金属層を成膜し、当該第３金属層をパターニングするとともに、第１絶縁膜第１開口部１８ａに形成された第１金属層分岐線Ｇａ、並びに第２絶縁膜第１開口部２０ａに形成された第２金属層接続部Ｐｂをエッチングする。
　上記エッチングを行うことにより、電源線Ｐと制御線Ｇとの電気的接続を分断することができるとともに、互いに隣り合う制御線Ｇの電気的接続を分断することができる。
　また、第３金属層がパターニングされれば、電源線Ｐや制御線Ｇは第３金属層を介して、額縁領域５６に形成されたショートリングに電気的に接続される。
　上記エッチングは、第３金属層をパターニングするためのエッチングにおいてオーバーエッチングを行うことによって実現できる。
　なお、第１絶縁膜第１開口部１８ａに形成された第１金属層分岐線Ｇａ、並びに第２絶縁膜第１開口部２０ａに形成された第２金属層接続部Ｐｂの除去は、平坦化膜２１上に形成されるアノード２２をパターニングするためのエッチングにおいて行うこともできる。例えば、アノード２２が銀（Ａｇ）を含み、第１金属層及び第２金属層がモリブデン（Ｍｏ）を含む場合、銀のエッチャントはモリブデンをもエッチングするため、上記除去を実行できる。この場合、平坦化膜２１にも第２絶縁膜２０と同形状の開口部を設ければよい。
　上記工程を経ることにより、それまで互いに電気的に接続されていた各制御線Ｇ及び各電源線Ｐは、それぞれが電気的に独立するように分断される。これにより、上述した「分断措置」を実行することができる。
　以上により作成された本実施形態１のアクティブマトリクス基板は、以下の構成を備えていることになる。
・制御回路５７と表示領域５５との間隙において、複数の制御線Ｇには、互いに隣り合う制御線Ｇのうち、一方の制御線Ｇから他方の制御線Ｇへ分岐する第１金属層第１分岐線Ｇａと、他方の制御線Ｇから一方の制御線Ｇへ分岐する第１金属層第２分岐線Ｇａとが形成されている。
・第１金属層第１分岐線Ｇａと第１金属層第２分岐線Ｇａとは、第１絶縁膜１８に形成された第１絶縁膜第１開口部１８ａを挟んで対向している。
・上記一方の制御線Ｇと上記他方の制御線Ｇとの間には電源線Ｐが位置している。
・上記一方の制御線Ｇと上記電源線Ｐとの間、かつ第１金属層第１分岐線Ｇａ及び第１金属層第２分岐線Ｇａと交差するように、第２金属層で形成された第２金属層交差部が形成されている。
・第２絶縁膜には第１絶縁膜第１開口部１８ａを含むように第２絶縁膜第１開口部２０ａが形成されている。
・第２金属層交差部は、第１絶縁膜第１開口部１８ａ及び第２絶縁膜第１開口部２０ａを囲むように形成されている。
・電源線Ｐから分岐し第２金属層交差部へ接続する第２金属層分岐線Ｐａが形成されている。第２金属層交差部は、第１絶縁膜第１開口部１８ａ及び第２絶縁膜第１開口部２０ａを囲む環状部を有していてもよい。
・第２金属層分岐線Ｐａは、上記環状部と電源線Ｐからの分岐点との間にくびれＰｃを有していてもよい。
　〔実施形態１変形例〕
　図９～図１２は、上記実施形態１の変形例を示しており、それぞれ上記実施形態１の図５～図８に対応している。なお、図９においてハッチングを付した部分は、第１絶縁膜第１開口部１８ａ・第１絶縁膜第２開口部１８ｂに露出した第１金属層分岐線Ｇａと、第２金属層接続部Ｐｂ・島状第２金属層Ｐｄとが接触する部分を示している。また、図１０の（ａ）及び（ｂ）は、それぞれ図９におけるＡ－Ａ’線断面図及びＢ－Ｂ’線断面図であり、図１２の（ａ）及び（ｂ）は、それぞれ図１１におけるＡ－Ａ’線断面図及びＢ－Ｂ’線断面図である。また、図１１においてドットパターンを付した部分は、第２金属層分岐線Ｐａ、第２金属層接続部Ｐｂ及びくびれＰｃ・島状第２金属層Ｐｄのうち、エッチングにより除去されなかった部分を示している。
　第１変形例では、上記第２絶縁膜工程及び第３金属層工程をそれぞれ次のように変形している。
・第２絶縁膜工程（図９，１０参照）：第１絶縁膜第１開口部１８ａに加え、第２金属層分岐線Ｐａから第２金属層接続部Ｐｂにかけての一部においてその線幅を含むように第２絶縁膜第１開口部２０ａを形成する。くびれＰｃを含むように第２絶縁膜第１開口部２０ａを形成してもよい。なお、図９，１０では、第２絶縁膜第１開口部２０ａを一つにまとめて形成しているが、くびれＰｃを含むように形成される開口部と、第１絶縁膜第１開口部１８ａを含むように形成される開口部とを分けて形成してもよい。
・第３金属層工程（図１１，１２参照）：第２金属層分岐線Ｐａと第２金属層接続部Ｐｂとを分断する。図１１のようにくびれＰｃが形成された部分もエッチングすることにより分断してもよい。
　第１変形例によれば、第２金属層接続部Ｐｂをフローティングとすることにより、制御線Ｇ及び電源線Ｐの寄生容量を低減することができる。また、くびれＰｃが形成された部分も併せて除去することにより、静電破壊された可能性のある部分を除去することができる。
　第２変形例では、上記第１絶縁膜工程、第２金属層工程、第２絶縁膜工程、及び第３金属層工程をそれぞれ次のように変形している。
・第１絶縁膜工程：第１金属層分岐線Ｇａと重畳するように、第１絶縁膜１８に第１絶縁膜第２開口部１８ｂを形成する。これにより、第１絶縁膜第２開口部１８ｂにおいて、第１金属層分岐線Ｇａを露出する。
・第２金属層工程：第１絶縁膜第２開口部１８ｂを含むように、島状第２金属層Ｐｄを形成する。島状第２金属層Ｐｄを形成しなければ、第２金属層をパターニングした時点で第１絶縁膜第２開口部１８ｂの部分で露出した第１金属層分岐線Ｇａがエッチングされ、互いに隣り合う制御線Ｇの電気的接続が分断されてしまうからである。
・第２絶縁膜工程：第１絶縁膜第２開口部１８ｂを含み、島状第２金属層Ｐｄに囲まれるように第２絶縁膜２０に第２絶縁膜第２開口部２０ｂを形成する。これにより、第２絶縁膜第２開口部２０ｂにおいて、島状第２金属層Ｐｄを露出する。
・第３金属層工程：第３金属層を成膜し、第３金属層をパターニングするとともに、第１絶縁膜第２開口部１８ｂに形成された第１金属層分岐線Ｇａ、及び第２絶縁膜第２開口部２０ｂに形成された島状第２金属層Ｐｄをエッチングする。これにより、第１絶縁膜第２開口部１８ｂ及び第２絶縁膜第２開口部２０ｂを囲むように、第１金属層分岐線Ｇａと重畳するリング状に形成された島状第２金属層Ｐｄを得る。
　第２変形例によれば、第１金属層分岐線Ｇａにおける電源線Ｐと重畳する部分をフローティングとすることにより、制御線Ｇ及び電源線Ｐの寄生容量を低減することができる。
　第３変形例では、第２変形例における上記第１金属層工程を次のように変形している。
・第１金属層工程：第１金属層分岐線Ｇａの一部にくびれＧｂを形成する。
　第３変形例によれば、特定の制御線Ｇ及び電源線Ｐにおいて、静電気による電荷により発生する大電流によりくびれＧｂ部分において断線（静電破壊）が生じるようになっている。これにより、当該くびれＧｂを犠牲にして配線を守ることができる。
　なお、第２変形例と同様に、くびれＧｂ部分に第１絶縁膜第２開口部１８ｂ、島状第２金属層Ｐｄ、第２絶縁膜第２開口部２０ｂを設け、第２変形例の第３金属層工程におけるエッチングにより、くびれＧｂが形成された部分も併せて除去してもよい。第２変形例と第３変形例の場合は、上記構成により、互いに隣り合う制御線Ｇの電気的接続が分断するので、第１絶縁膜第１開口部１８ａ内の開口全体に、第１金属層分岐線Ｇａがあってもよい。さらに、第１変形例と、第２変形例又は第３変形例を組み合わせれば、第１絶縁膜第１開口部１８ａの開口が無くとも、互いに隣り合う制御線Ｇの電気的接続は分断し、さらには変形例１の構成により、互いに隣り合う制御線Ｇと電源線Ｐとの電気的接続は分断する。
　上記第２変形例により作成されたアクティブマトリクス基板は、以下の構成を備えていることになる。
・第３金属層工程により、制御線Ｇ形成当初の第１金属層分岐線Ｇａは２箇所（第１絶縁膜第１開口部１８ａの位置、及び第１絶縁膜第２開口部１８ｂの位置。）で分断されている。
・分断された第１金属層分岐線Ｇａのうち、一方の制御線Ｇに繋がっているもの（第１金属層第１分岐線）と、他方の制御線Ｇに繋がっているもの（第１金属層第２分岐線）との間に、第１絶縁膜１８を介して電源線Ｐと重畳する第１金属層で形成された島状第１金属層を有する。
・上記第１金属層第１分岐線と上記島状第１金属層は第１絶縁膜第１開口部１８ａを挟んで対向し、上記第１金属層第２分岐線と上記島状第１金属層は第１絶縁膜第２開口部１８ｂを挟んで対向している。
　〔実施形態２〕
　図１３～図１６は、実施形態２の構成を示しており、それぞれ上記実施形態１の図５～図８に対応している。実施形態２は、上記実施形態１におけるくびれＰｃの機能を、半導体層を用いた構成により代替して実現するものである。
　なお、図１３においてハッチングを付した部分は、第１絶縁膜第１開口部１８ａ・２層絶縁膜第１開口部１６ａ・２層絶縁膜第２開口部１６ｂに露出した第１金属層分岐線Ｇａ・第１島状半導体層１５ａと、第２金属層接続部Ｐｂとが接触する部分を示している。また、図１４は図１３におけるＢ－Ｂ’線断面図であり、図１６は図１５におけるＢ－Ｂ’線断面図である。また、図１５においてドットパターンを付した部分は、第２金属層分岐線Ｐａ及び第２金属層接続部Ｐｂのうち、エッチングにより除去されなかった部分を示している。
　本実施形態２のアクティブマトリクス基板が図１３及び図１４の状態に至るまでに経る工程において、特徴的な工程を中心に説明すれば以下とおりである（図１３，１４参照）。
・半導体層工程（ステップＳ１０５～Ｓ１０７）：後に形成されることになる第２金属層分岐線Ｐａと第２金属層接続部Ｐｂとを跨ぐ位置に半導体層１５で形成された第１島状半導体層１５ａを形成する。
・第１金属層工程（ステップＳ１０９～Ｓ１１１）：制御線Ｇ、第１金属層分岐線Ｇａ、ゲート電極を形成する。なお、ボトムゲートの場合には、第１金属層工程、ゲート絶縁膜工程、半導体層工程をこの順に行うこととなる。
・ゲート絶縁膜工程（Ｓ１０８）：ゲート絶縁膜１６を成膜する。
・第１絶縁膜工程：ゲート絶縁膜１６及び第１絶縁膜１８において、第１島状半導体層１５ａと重畳し、かつ後に形成することになる第２金属層分岐線Ｐａ及び第２金属層接続部Ｐｂとそれぞれ重畳する位置に、２層絶縁膜第１開口部１６ａ及び２層絶縁膜第２開口部１６ｂを形成する。これにより、２層絶縁膜第１開口部１６ａ及び２層絶縁膜第２開口部１６ｂにおいて、第１島状半導体層１５ａを露出する。
・第２金属層工程：第２金属層分岐線Ｐａと第２金属層接続部Ｐｂとを分断して形成する。また、第２金属層分岐線Ｐａは、２層絶縁膜第１開口部１６ａを介して第１島状半導体層１５ａと接続する。さらに、第２金属層接続部Ｐｂは、２層絶縁膜第２開口部１６ｂを介し第１島状半導体層１５ａと接続する。これにより、第１島状半導体層１５ａを介し、第２金属層分岐線Ｐａと第２金属層接続部Ｐｂとが電気的に接続される。
・第２絶縁膜工程：第２絶縁膜第１開口部２０ａを、２層絶縁膜第１開口部１６ａ及び２層絶縁膜第２開口部１６ｂを含むように形成する。これにより、第２絶縁膜第１開口部２０ａにおいて、第２金属層分岐線Ｐａ及び第２金属層接続部Ｐｂを露出する。
・第３金属層工程：第３金属層を成膜し、当該第３金属層をパターニングするとともに、第２絶縁膜第１開口部２０ａに露出する第２金属層分岐線Ｐａ及び第２金属層接続部Ｐｂをエッチングして、第２金属層分岐線Ｐａと第２金属層接続部Ｐｂとの電気的接続を分断する。
　なお、第１絶縁膜第１開口部１８ａ（第１グループ）と、２層絶縁膜第１開口部１６ａ及び２層絶縁膜第２開口部１６ｂ（第２グループ）とに、それぞれ第２絶縁膜第１開口部２０ａ・第２絶縁膜第１分離開口部が形成されていてもよく、第１絶縁膜第１開口部１８ａ、２層絶縁膜第１開口部１６ａ、２層絶縁膜第２開口部１６ｂのそれぞれに第２絶縁膜第１開口部２０ａ・第２絶縁膜第１分離開口部・第２絶縁膜第１分離開口部が個別に形成されていてもよい。また、２層絶縁膜第１開口部１６ａ及び２層絶縁膜第２開口部１６ｂについては、少なくとも一つに、第２絶縁膜第１開口部２０ａ又は第２絶縁膜第１分離開口部が形成されていれば、第３金属層工程において、第２絶縁膜第１分離開口部に露出する第２金属層分岐線Ｐａ又は第２金属層接続部Ｐｂがエッチングされ、第２金属層分岐線Ｐａと第２金属層接続部Ｐｂとの電気的接続は分断される。
　以上の構成によれば、第１島状半導体層１５ａの抵抗値が第２金属層よりも高いため、電源線Ｐから第２金属層分岐線Ｐａ、第２金属層接続部Ｐｂ及び第１金属層分岐線Ｇａを介して制御線Ｇへ至る経路において、第１島状半導体層１５ａの部分が他の経路よりも抵抗が高くなる。そして、特定の制御線Ｇ及び電源線Ｐにおいて、静電気による電荷により発生する大電流により、２層絶縁膜第１開口部１６ａと２層絶縁膜第２開口部１６ｂとの間の第１島状半導体層１５ａ部分において断線（静電破壊）が生じるようになっている。これにより、配線を守ることができる。
　その後、図１５，１６に示すとおり、第３金属層工程において、第１金属層分岐線Ｇａと第２金属層分岐線Ｐａとを分断するとともに、第１島状半導体層１５ａと第２金属層分岐線Ｐａ・第２金属層接続部Ｐｂとを分断する。
　なお、第１島状半導体層１５ａは、例えば、低温ポリシリコン（ＬＴＰＳ）でもよく、酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）でもよい。ただし、第１島状半導体層１５ａは導体化している必要がある。低温ポリシリコンの場合はドープにより、また酸化物半導体の場合は導体化処理（プラズマ処理。例えば、水素プラズマ処理やＨｅプラズマ処理などが挙げられる。）を行うことにより導体化を実現できる。第１島状半導体層１５ａは、金属よりも抵抗が高いため、実施形態１のくびれＰｃを設ける必要がなくなる。
　本実施形態２により作成されたアクティブマトリクス基板は、以下の構成を備えていることになる。
・電源線Ｐから分岐して第２金属層分岐線Ｐａが形成され、上記第２金属層交差部と第２金属層分岐線Ｐａとを跨ぐように半導体層１５で形成された第１島状半導体層１５ａを備えている。
　〔実施形態２変形例〕
　図１７～図２０は、上記実施形態２の変形例を示しており、それぞれ上記実施形態２の図１３～図１６に対応している。
　なお、図１７においてハッチングを付した部分は、第１絶縁膜第１開口部１８ａ・第１絶縁膜第３開口部１８ｃ・第１絶縁膜第４開口部１８ｄ・２層絶縁膜第１開口部１６ａ・２層絶縁膜第２開口部１６ｂ・２層絶縁膜第３開口部１６ｃ・２層絶縁膜第４開口部１６ｄに露出した、第１金属層分岐線Ｇａ・第１島状半導体層１５ａ・第２島状半導体層１５ｂと、第２金属層接続部Ｐｂ・第１島状第２金属層Ｐｅ・第２島状第２金属層Ｐｆとが接触する部分を示している。また、図１８は図１７におけるＣ－Ｃ’線断面図であり、図２０は図１９におけるＣ－Ｃ’線断面図である。また、図１９においてドットパターンを付した部分は、第２金属層分岐線Ｐａ、第２金属層接続部Ｐｂ・第１島状第２金属層Ｐｅ・第２島状第２金属層Ｐｆのうち、エッチングにより除去されなかった部分を示している。
　本変形例のアクティブマトリクス基板が図１７及び図１８の状態に至るまでに経る工程において、特徴的な工程を中心に説明すれば以下とおりである（図１７，１８参照）。
・半導体層工程：後に形成されることになる第１金属層第１分岐線Ｇａ１と第１金属層第２分岐線Ｇａ２との間の位置に、半導体層１５で形成された第２島状半導体層１５ｂを形成する。
・第１金属層工程：第１金属層分岐線Ｇａとして、互いに隣り合う制御線Ｇのうち、一方の制御線Ｇから他方の制御線Ｇへ向けて分岐する第１金属層第１分岐線Ｇａ１と、他方の制御線Ｇから一方の制御線Ｇへ向けて分岐する第１金属層第２分岐線Ｇａ２を形成する。なお、第１金属層第１分岐線Ｇａ１と第１金属層第２分岐線Ｇａ２との間に、第２島状半導体層１５ｂが位置するような配置関係とする。
・第１絶縁膜工程：第１金属層第１分岐線Ｇａ１と重畳するように、第１絶縁膜１８に第１絶縁膜第３開口部１８ｃを形成し、第１金属層第２分岐線Ｇａ２と重畳するように、第１絶縁膜１８に第１絶縁膜第４開口部１８ｄを形成し、第２島状半導体層１５ｂと重畳するように、ゲート絶縁膜１６及び第１絶縁膜１８に２層絶縁膜第３開口部１６ｃ及び２層絶縁膜第４開口部１６ｄを形成する。
・第２金属層工程：第１金属層第１分岐線Ｇａ１と第２島状半導体層１５ｂとを跨ぐように第１島状第２金属層Ｐｅと、第１金属層第２分岐線Ｇａ２と第２島状半導体層１５ｂとを跨ぐように第２島状第２金属層Ｐｆとを形成する。また、第１金属層第１分岐線Ｇａ１と第１島状第２金属層Ｐｅは第１絶縁膜第３開口部１８ｃを介して接続し、第１金属層第２分岐線Ｇａ２と第２島状第２金属層Ｐｆは第１絶縁膜第４開口部１８ｄを介して接続する。さらに、第２島状半導体層１５ｂと第１島状第２金属層Ｐｅは２層絶縁膜第３開口部１６ｃを介して接続し、第２島状半導体層１５ｂと第２島状第２金属層Ｐｆは２層絶縁膜第４開口部１６ｄを介して接続する。これにより、第１金属層第１分岐線Ｇａ１と第１金属層第２分岐線Ｇａ２（つまり、互いに隣り合う制御線Ｇ。）が第１島状第２金属層Ｐｅ、第２島状半導体層１５ｂ、第２島状第２金属層Ｐｆを介して電気的に接続する。
・第２絶縁膜工程：第１絶縁膜第３開口部１８ｃ、第１絶縁膜第４開口部１８ｄ、２層絶縁膜第３開口部１６ｃ、及び２層絶縁膜第４開口部１６ｄを含むように第２絶縁膜第３開口部２０ｃを形成する。なお、第２絶縁膜第３開口部２０ｃについては、第１絶縁膜第３開口部１８ｃ、第１絶縁膜第４開口部１８ｄ、２層絶縁膜第３開口部１６ｃ、及び２層絶縁膜第４開口部１６ｄそれぞれ個別の開口部として設けられていてもよい。第１絶縁膜第３開口部１８ｃ、第１絶縁膜第４開口部１８ｄ、２層絶縁膜第３開口部１６ｃ、及び２層絶縁膜第４開口部１６ｄのいずれか一つに対する開口部として設けられていれば、第３金属工程において、第２絶縁膜第３開口部２０ｃによって露出する、第１島状第２金属層Ｐｅ又は第２島状第２金属層Ｐｆがエッチングされ、第１金属層第１分岐線Ｇａ１と第１金属層第２分岐線Ｇａ２との電気的接続は分断される。
・第３金属層工程（図１９，２０参照）：第１絶縁膜第３開口部１８ｃに形成された第１金属層第１分岐線Ｇａ１、及び第１絶縁膜第４開口部１８ｄに形成された第１金属層第２分岐線Ｇａ２、並びに第２絶縁膜第３開口部２０ｃに形成された第１島状第２金属層Ｐｅ及び第２島状第２金属層Ｐｆをエッチングする。
　本実施形態の場合は、上記構成により、互いに隣り合う制御線Ｇの電気的接続が分断するので、第１絶縁膜第１開口部１８ａ内の開口全体に、第１金属層分岐線Ｇａがあってもよい。さらに、第１絶縁膜第１開口部１８ａの開口が無くとも、互いに隣り合う制御線Ｇの電気的接続は分断し、かつ、隣り合う制御線Ｇと電源線Ｐとの電気的接続も分断（第２金属層分岐線Ｐａと第２金属層接続部Ｐｂとの電気的接続が分断するため。）する。
　以上の構成によれば、第２島状半導体層１５ｂの抵抗値が第２金属層よりも高いため、互いに隣り合う制御線Ｇ間の経路において、第２島状半導体層１５ｂの部分が他の経路よりも抵抗値が高くなる。そして、特定の制御線Ｇ及び電源線Ｐにおいて、静電気による電荷により発生する大電流により、２層絶縁膜第３開口部１６ｃと２層絶縁膜第４開口部１６ｄとの間の第２島状半導体層１５ｂ部分において断線（静電破壊）が生じるようになっている。これにより、配線を守ることができる。
　本変形例により作成されたアクティブマトリクス基板は、以下の構成を備えていることになる。
・上記島状第１金属層と上記第１金属層第２分岐線との間に形成された第２島状半導体層１５ｂを備える。
・一部が上記島状第１金属層と重畳し、他の一部が上記第２島状半導体層と重畳するように形成された第１島状第２金属層Ｐｅを備える。
・一部が上記第１金属層第２分岐線と重畳し、他の一部が上記第２島状半導体層と重畳するように形成された第２島状第２金属層Ｐｆを備える。
　５．補足
　以上、本発明の実施の一態様について説明したが、本発明の実施の一態様の特徴点を以下のように捉えることもできる。
　本発明の実施の一態様に係るアクティブマトリクス基板の製造方法は、次の工程を含むものである。
・下地絶縁膜を成膜する工程。
・上記下地絶縁膜の上層として、複数本の第１配線を含んだ第１配線層を形成する工程。
・上記第１配線層の上層として、第１絶縁膜を成膜する工程。
・上記第１絶縁膜の上層として、複数本の第２配線を含んだ第２配線層を形成する工程。
・上記第２配線層の上層として、第２絶縁膜を成膜する工程。
・上記第２絶縁膜の上層として、複数本の第３配線を含んだ第３配線層を形成する工程。
　そして、上記製造方法は、第１の特徴点として、次の特徴点を含んでいる。
・第１配線層を形成する工程において、互いに隣り合う第１配線同士を部分的に接続する第１配線接続部を形成する。
・第２配線層を形成する工程以降に、上記複数本の第１配線を表示領域外の回路要素に接続するとともに、上記第１配線接続部を分断する工程。
　また、上記製造方法は、第２の特徴点として、次の特徴点を含んでいる。
・第２配線層を形成する工程において、上記複数本の第２配線をそれぞれ、第１絶縁膜に形成したビアホールを介して上記第１配線層と接続する第２配線接続部を形成する。
・上記第２絶縁膜を成膜する工程以降に、上記複数本の第２配線を表示領域外の回路要素に接続するとともに、上記第２配線接続部を分断する工程。
　また、上記製造方法は、第３の特徴点として、次の特徴点を含んでいる。
・第２配線層を形成する工程において、上記第１配線接続部と接続するように上記第２配線接続部を形成する。
・上記第１配線接続部の分断と、上記第２配線接続部の分断とを同一工程において行う。
　また、本発明の実施の一態様に係るアクティブマトリクス基板は、次の構成を含むものである。
・下地絶縁膜。
・上記下地絶縁膜の上層をなし、複数本の第１配線を含んだ第１配線層。
・上記第１配線層の上層をなす第１絶縁膜。
・上記第１絶縁膜の上層をなし、複数本の第２配線を含んだ第２配線層。
・上記第２配線層の上層をなす第２絶縁膜。
・上記第２絶縁膜の上層をなし、複数本の第３配線を含んだ第３配線層。
・上記第３配線層の上層をなす第３絶縁膜（平坦化膜）。
　そして、上記アクティブマトリクス基板は、第１の特徴点として、次の特徴点を含んでいる。
・互いに隣り合う第１配線同士の間には、第１絶縁膜が介在するとともに、部分的に第３絶縁膜が介在する。
　また、上記アクティブマトリクス基板は、第２の特徴点として、次の特徴点を含んでいる。
・第３絶縁膜において、互いに隣り合う第１配線同士の間に介在する部分が第１配線との間でなす界面を上層側へたどっていくと、第２配線層との間でなす界面へと繋がっている。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　３　　下地絶縁膜
　５　　発光素子層
　６　　封止層
１０　　下面フィルム
１２　　樹脂層
１５　　半導体層
１５ａ　第１島状半導体層
１５ｂ　第２島状半導体層
１６　　ゲート絶縁膜
１８　　第１絶縁膜
１８ａ　第１絶縁膜第１開口部
２０　　第２絶縁膜
２０ａ　第２絶縁膜第１開口部
２１　　平坦化膜
５１　　フレキシブル基板
５５　　表示領域
５６　　額縁領域
５７　　制御回路
５８　　トレンチ
５９　　発光制御回路
　Ｇ　　制御線
　Ｐ　　電源線
ＳＨ　　データ信号線
Ｇａ　　第１金属層分岐線
Ｐａ　　第２金属層分岐線
Ｐｂ　　第２金属層接続部
Ｐｃ、Ｇｂ　　くびれ

Claims (16)

  1. 　表示領域と、
    　前記表示領域の周辺に位置する額縁領域と、
    　前記表示領域から前記額縁領域にかけて設けられた、複数の制御線、前記複数の制御線と平行な複数の電源線、及び前記複数の制御線と交差する複数のデータ信号線と、
    　前記額縁領域において前記複数の制御線に垂直な方向に長手方向をなすように配置され、前記複数の制御線に対して制御信号を入力する制御回路と、
    　それぞれこの順に積層された、下地絶縁膜、前記複数の制御線を形成する第１金属層、第１絶縁膜、前記複数の電源線を形成する第２金属層、第２絶縁膜、及び前記複数のデータ信号線を形成する第３金属層とを備え、
    　前記複数の制御線は、前記額縁領域において、前記第２金属層又は第３金属層を介して前記制御回路と電気的に接続する表示装置の製造方法であって、
    　前記下地絶縁膜を形成する下地絶縁膜工程と、
    　前記第１金属層を成膜し当該第１金属層をパターニングすることにより、前記複数の制御線を形成するとともに、前記制御回路及び前記表示領域それぞれの形成位置の間隙において、各制御線から隣接する制御線に向けて分岐する第１金属層分岐線を形成する第１金属層工程と、
    　前記第１絶縁膜を成膜し当該第１絶縁膜をパターニングすることにより、前記第１金属層分岐線と重畳するように、前記第１絶縁膜に第１絶縁膜第１開口部を形成する第１絶縁膜工程と、
    　前記第２金属層を成膜し当該第２金属層をパターニングすることにより、前記複数の電源線を形成するとともに、前記間隙において、各電源線から分岐する第２金属層分岐線、及び前記第１絶縁膜第１開口部を介して前記第１金属層分岐線と接続する第２金属層接続部を形成する第２金属層工程と、
    　前記第２絶縁膜を成膜し当該第２絶縁膜をパターニングすることにより、前記第１絶縁膜第１開口部、前記第２金属層分岐線の一部及び前記第２金属層接続部の一部を露出するように前記第２絶縁膜に第２絶縁膜第１開口部を形成する第２絶縁膜工程と、
    　前記第３金属層を成膜し当該第３金属層をパターニングするとともに、前記第１絶縁膜第１開口部に形成された第１金属層分岐線、並びに前記第２絶縁膜第１開口部に形成された第２金属層分岐線及び前記第２金属層接続部をエッチングする第３金属層工程と、
    を含む表示装置の製造方法。
  2. 　互いに隣り合う前記複数の制御線は、前記第１金属層分岐線を共有する請求項１に記載の表示装置の製造方法。
  3. 　前記第１金属層分岐線の延伸する方向に垂直な幅は、第１絶縁膜第１開口部の同方向の幅よりも小さい請求項１又は２に記載の表示装置の製造方法。
  4. 　前記第３金属層工程において、前記第２金属層分岐線と前記第２金属層接続部とを分断する請求項１から３の何れか１項に記載の表示装置の製造方法。
  5. 　前記第２金属層工程において、前記第２金属層分岐線から前記第２金属層接続部にかけての一部にくびれを形成する請求項１から４の何れか１項に記載の表示装置の製造方法。
  6. 　前記第３金属層工程において、前記くびれが形成された部分もエッチングする請求項５に記載の表示装置の製造方法。
  7. 　前記第１絶縁膜工程において、前記第１金属層分岐線と重畳するように、前記第１絶縁膜に第１絶縁膜第２開口部を形成し、
    　前記第２金属層工程において、前記第１絶縁膜第２開口部を含むように島状第２金属層を形成し、
    　前記第２絶縁膜工程において、前記第１絶縁膜第２開口部を含み、前記島状第２金属層に囲まれるように前記第２絶縁膜に第２絶縁膜第２開口部を形成し、
    　前記第３金属層工程において、前記第１絶縁膜第２開口部に形成された前記第１金属層分岐線、及び前記第２絶縁膜第２開口部に形成された前記島状第２金属層をエッチングする請求項１から６の何れか１項に記載の表示装置の製造方法。
  8. 　前記第１金属層工程において、前記第１絶縁膜第２開口部に露出する位置の前記第１金属層分岐線にくびれを形成する請求項７に記載の表示装置の製造方法。
  9. 　前記下地絶縁膜工程と前記第１金属層工程との間に、
    　　半導体層を成膜し当該半導体層をパターニングすることにより前記半導体層を形成する半導体層工程と、
    　　ゲート絶縁膜を成膜するゲート絶縁膜工程と
    を含み、
    　前記半導体層工程において、前記第２金属層分岐線と前記第２金属層接続部とを跨ぐ位置に前記半導体層で形成された第１島状半導体層を形成し、
    　前記第１絶縁膜工程において、前記第１島状半導体層と重畳するように、前記ゲート絶縁膜及び前記第１絶縁膜に、２層絶縁膜第１開口部及び２層絶縁膜第２開口部を形成し、
    　前記第２金属層工程において、前記第２金属層分岐線と前記第２金属層接続部とを分断して形成し、
    　前記第２金属層分岐線は前記２層絶縁膜第１開口部を介し第１島状半導体層と接続し、
    　前記第２金属層接続部は前記２層絶縁膜第２開口部を介し第１島状半導体層と接続し、
    　前記第２金属層分岐線と前記第２金属層接続部とは前記第１島状半導体層を介して電気的に接続し、
    　前記第２絶縁膜工程において、前記第２絶縁膜第１開口部はさらに前記２層絶縁膜第１開口部及び前記２層絶縁膜第２開口部の少なくとも一方を含むように形成される、又は前記２層絶縁膜第１開口部及び前記２層絶縁膜第２開口部の少なくとも一方を含む第２絶縁膜第１分離開口部が形成され、
    　前記第３金属層工程において、前記第２絶縁膜第１分離開口部に形成された前記第２金属層分岐線又は前記第２金属層接続部をエッチングする請求項１から８の何れか１項に記載の表示装置の製造方法。
  10. 　前記下地絶縁膜工程と前記第１金属層工程との間に、
    　　半導体層を成膜し当該半導体層をパターニングすることにより前記半導体層を形成する半導体層工程と、
    　　ゲート絶縁膜を成膜するゲート絶縁膜工程と
    を含み、
    　前記半導体層工程において、第１金属層第１分岐線と第１金属層第２分岐線との間の位置に前記半導体層で形成された第２島状半導体層を形成し、
    　前記第１金属層工程において、前記第１金属層分岐線として、互いに隣り合う前記制御線のうち、一方の制御線から他方の制御線へ分岐する前記第１金属層第１分岐線と、前記他方の制御線から前記一方の制御線へ分岐する前記第１金属層第２分岐線を形成し、
    　前記第１絶縁膜工程において、前記第１金属層第１分岐線と重畳するように、前記第１絶縁膜に第１絶縁膜第３開口部を形成し、前記第１金属層第２分岐線と重畳するように、前記第１絶縁膜に第１絶縁膜第４開口部を形成し、前記第２島状半導体層と重畳するように、前記ゲート絶縁膜及び前記第１絶縁膜に２層絶縁膜第３開口部及び２層絶縁膜第４開口部を形成し、
    　前記第２金属層工程において、前記第１金属層第１分岐線と前記第２島状半導体層とを跨ぐように第１島状第２金属層と、前記第１金属層第２分岐線と前記第２島状半導体層とを跨ぐように第２島状第２金属層とを形成し、前記第１金属層第１分岐線と前記第１島状第２金属層は前記第１絶縁膜第３開口部を介して接続し、前記第１金属層第２分岐線と前記第２島状第２金属層は前記第１絶縁膜第４開口部を介して接続し、前記第２島状半導体層と前記第１島状第２金属層は前記２層絶縁膜第３開口部を介して接続し、前記第２島状半導体層と前記第２島状第２金属層は前記２層絶縁膜第４開口部を介して接続し、
    　前記第２絶縁膜工程において、前記第１絶縁膜第３開口部、前記第１絶縁膜第４開口部、前記２層絶縁膜第３開口部、及び前記２層絶縁膜第４開口部の少なくとも何れか一つを含むように第２絶縁膜第３開口部を形成し、
    　前記第３金属層工程において、前記第２絶縁膜第３開口部に形成された前記第１島状第２金属層又は前記第２島状第２金属層をエッチングする請求項１から９の何れか１項に記載の表示装置の製造方法。
  11. 　表示領域と、
    　前記表示領域の周辺に位置する額縁領域と、
    　前記表示領域から前記額縁領域にかけて設けられた、複数の制御線、前記複数の制御線と平行な複数の電源線、及び前記複数の制御線と交差する複数のデータ信号線と、
    　前記額縁領域において前記複数の制御線に垂直な方向に長手方向をなすように配置され、前記複数の制御線に対して制御信号を入力する制御回路と、
    　それぞれこの順に積層された、下地絶縁膜、前記複数の制御線を形成する第１金属層、第１絶縁膜、前記複数の電源線を形成する第２金属層、第２絶縁膜、及び前記複数のデータ信号線を形成する第３金属層とを備え、
    　前記複数の制御線は、前記額縁領域において、前記第２金属層又は第３金属層を介して前記制御回路と電気的に接続する表示装置であって、
    　前記制御回路と前記表示領域との間隙において、前記複数の制御線には、互いに隣り合う制御線のうち、一方の制御線から他方の制御線へ分岐する第１金属層第１分岐線と、前記他方の制御線から前記一方の制御線へ分岐する第１金属層第２分岐線とが形成されており、
    　前記第１金属層第１分岐線と前記第１金属層第２分岐線とは、前記第１絶縁膜に形成された第１絶縁膜第１開口部を挟んで対向し、
    　前記一方の制御線と前記他方の制御線との間に前記電源線を備え、前記一方の制御線と前記電源線との間、かつ前記第１金属層第１分岐線及び前記第１金属層第２分岐線と交差するように、前記第２金属層で形成された第２金属層交差部が形成されており、
    　前記第２絶縁膜には前記第１絶縁膜第１開口部を含むように第２絶縁膜第１開口部が形成され、前記第２金属層交差部は、前記第１絶縁膜第１開口部及び前記第２絶縁膜第１開口部を囲むように形成されている表示装置。
  12. 　前記電源線から分岐し前記第２金属層交差部へ接続する第２金属層分岐線が形成されており、前記第２金属層交差部は、前記第１絶縁膜第１開口部及び前記第２絶縁膜第１開口部を囲む環状部を有する請求項１１に記載の表示装置。
  13. 　前記第２金属層分岐線は、前記環状部と前記電源線からの分岐点との間にくびれを有する請求項１２に記載の表示装置。
  14. 　前記第１金属層第１分岐線と前記第１金属層第２分岐線との間に、前記電源線と前記第１絶縁膜を介して重畳する前記第１金属層で形成された島状第１金属層を備え、
    　前記第１金属層第１分岐線と前記島状第１金属層は第１絶縁膜第１開口部を挟んで対向し、前記第１金属層第２分岐線と前記島状第１金属層は第１絶縁膜第２開口部を挟んで対向する請求項１１から１３の何れか１項に記載の表示装置。
  15. 　前記電源線から分岐して第２金属層分岐線が形成され、前記第２金属層交差部と前記第２金属層分岐線とを跨ぐように半導体層で形成された第１島状半導体層を備える請求項１１から１４の何れか１項に記載の表示装置。
  16. 　前記島状第１金属層と前記第１金属層第２分岐線との間に形成された第２島状半導体層と、
    　一部が前記島状第１金属層と重畳し、他の一部が前記第２島状半導体層と重畳するように形成された第１島状第２金属層と、
    　一部が前記第１金属層第２分岐線と重畳し、他の一部が前記第２島状半導体層と重畳するように形成された第２島状第２金属層とを備える請求項１４に記載の表示装置。
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