CN102916051B - 一种薄膜晶体管及其制作方法、阵列基板和显示装置 - Google Patents

一种薄膜晶体管及其制作方法、阵列基板和显示装置 Download PDF

Info

Publication number
CN102916051B
CN102916051B CN201210384207.4A CN201210384207A CN102916051B CN 102916051 B CN102916051 B CN 102916051B CN 201210384207 A CN201210384207 A CN 201210384207A CN 102916051 B CN102916051 B CN 102916051B
Authority
CN
China
Prior art keywords
electrode
source electrode
semiconductor layer
drain electrode
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210384207.4A
Other languages
English (en)
Other versions
CN102916051A (zh
Inventor
杨海鹏
尹傛俊
涂志中
金在光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201210384207.4A priority Critical patent/CN102916051B/zh
Publication of CN102916051A publication Critical patent/CN102916051A/zh
Priority to EP13188017.1A priority patent/EP2720271B1/en
Priority to KR20130121190A priority patent/KR101489419B1/ko
Priority to JP2013213871A priority patent/JP6298609B2/ja
Priority to US14/051,907 priority patent/US9196735B2/en
Application granted granted Critical
Publication of CN102916051B publication Critical patent/CN102916051B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种薄膜晶体管及其制作方法、阵列基板和显示装置，用以在保证源电极电容不变的情况下增大薄膜晶体管导电沟道宽度，提高薄膜晶体管的性能，从而提高图像画质。所述薄膜晶体管包括：基板；形成在基板上的栅电极、源电极、至少两个漏电极和半导体层；形成在所述基板上位于所述栅电极和半导体层之间的栅电极保护层，形成在所述基板上位于所述半导体层和源电极以及漏电极之间的刻蚀阻挡层，其中，所述源电极和所述漏电极分别通过过孔和所述半导体层相连。

Description

一种薄膜晶体管及其制作方法、阵列基板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制作方法、阵列基板和显示装置。
背景技术
在显示技术领域，平板显示装置，如液晶显示器（Liquid Crystal Display，LCD）和有机电致发光显示器（Organic Light Emitting Display，OLED），因其轻、薄、低功耗、高亮度，以及高画质等优点，在平板显示领域占据重要的地位。
其中，作为像素开关器件的薄膜晶体管（Thin Film Transistor，TFT）的特性对高画质显示装置起着重要的作用。
TFT作为开关器件的工作原理简述如下：当为TFT的栅电极施加相对于地GND的电压Vg(简称栅电极电压)时，TFT的栅电极和与数据线相连的漏电极之间会产生一个电场，TFT在该电场的作用下形成的电子沟道使与像素电极相连的源电极与所述漏电极通过TFT的半导体层导通，栅电极和源电极之间的正向电压差（也即阈值电压Vth）越大，导电沟道越宽，导通电流也越大，对像素电极的充电能力也越强；当为TFT的栅电极施加相对于地GND的负电压时，源电极与漏电极关闭，这就是TFT的开关特性。对像素电极的充电能力越高，可以使得像素电极彻底充放电，从而提高图像画质。
由此可见，TFT的半导体层电子迁移率越高，导电沟道越宽，导通电流也越大。
目前，使用金属氧化物作为TFT半导体层明显可以提高TFT的导通电流，这是因为，金属氧化物半导体层的电子迁移率是非晶硅半导体层的电子迁移率的5~10倍。当半导体层的材料确定后，TFT的导电性能（这里主要指导通电流）取决于TFT的结构。
参见图1，为现有TFT俯视示意图，包括：源电极15、漏电极16、栅电极11，与栅电极11相连的扫描线17以及与漏电极16相连的数据线18。
其中，TFT上的源电极15和漏电极16的数量各为一个。
当TFT导通时，导通电流由漏电极16通过导电沟道流向源电极15，漏电极16与源电极15之间的距离决定沟道的长度，漏电极16与源电极15的大小决定导电沟道的宽度（在像素TFT中，由于漏电极和源电极的直径大小一般在几微米量级，源电极与漏电极的图案一般为具有一定直径的圆，也可以等效为具有一定边长的正方形，为了提高TFT的性能，增加导电沟道的宽度，可以通过增大源电极和漏电极的面积实现，但是增大源电极的面积会存在下述问题：
源电极和漏电极的面积增大，所占子像素区域的面积也变大，源电极是与TFT的像素电极相连，尤其是当源电极面积较大时，可能会导致TFT的开口率下降。更重要的是，当源电极的面积较大时，源电极与半导体层之间的电容变大，在像素电极的电压跳变的情况下会引起显示图像的色偏（色偏即针对每一像素显示颜色和理论颜色有偏差）。
现有薄膜晶体管TFT在保证较小的源电极电容下导电沟道较小，TFT导通电流较小，TFT性能较低。
发明内容
本发明实施例提供一种薄膜晶体管及其制作方法、阵列基板和显示装置，用以提高TFT的性能，提高图像的画质。
为实现上述目的，本发明实施例提供的薄膜晶体管，包括：
基板；
形成在基板上的栅电极、源电极、至少两个漏电极和半导体层；
形成在所述基板上位于所述栅电极和半导体层之间的栅电极保护层，形成在所述基板上位于所述半导体层和源电极以及漏电极之间的刻蚀阻挡层；其中，所述源电极和所述漏电极分别通过过孔和所述半导体层相连。
本发明实施例提供的阵列基板，包括所述薄膜晶体管。
本发明实施例提供的显示装置，包括所述阵列基板。
本发明实施例提供的薄膜晶体管的制作方法，包括：
采用构图工艺在基板上形成栅电极、源电极，漏电极，以及半导体层的过程，其中每一TFT包括至少两个漏电极；以及
采用构图工艺在基板上形成位于所述栅电极和半导体层之间的栅电极保护层，和位于所述半导体层和源电极以及漏电极之间的刻蚀阻挡层的过程。
本发明实施例提供的薄膜晶体管TFT，每一TFT形成一个源电极和至少两个漏电极，每一个漏电极通过过孔和半导体层相连，源电极和漏电极之间形成导电沟道，本发明所述的薄膜晶体管，每个TFT形成的导电沟道不止一个，增加了导电沟道的有效宽度，增加了TFT半导体层的导通电流，提高了TFT的性能。并且在导通电流增加的同时，由于漏电极共用一个源电极，源电极的面积相对于现有的TFT的设计方式，并没有增大，源电极的电容也没有增大，整个显示装置的图像显示画质得到提高。
附图说明
图1为现有技术具有一个漏电极的TFT部分结构俯视示意图；
图2为本发明实施例提供的阵列基板整体结构示意图；
图3为本发明实施例提供的底栅型TFT结构示意图；
图4为本发明实施例提供的顶栅型TFT结构示意图；
图5为本发明实施例提供的TFT具有两个漏极的结构示意图；
图6为本发明实施例提供的两个漏电极和一个源电极形成三角形的阵列基板部分结构示意图；
图7为本发明实施例提供的两个漏电极和一个源电极形成直线的阵列基板部分结构示意图；
图8为本发明实施例提供的半导体层图案示意图；
图9为本发明实施例提供的TFT完整结构示意图；
图10为本发明实施例提供的底栅型TFT的制作方法流程示意图；
图11为本发明实施例提供的顶栅型TFT的制作方法流程示意图。
具体实施方式
本发明实施例提供了一种薄膜晶体管及其制作方法、阵列基板和显示装置，用以提高TFT的性能，从而提高图像的画质。
目前，使用金属氧化物作为TFT半导体层明显可以提高TFT的导通电流，这是因为，金属氧化物半导体层的电子迁移率是非晶硅半导体层的电子迁移率的5~10倍。当半导体层的材料确定后，TFT的导电性能（这里主要指导通电流）取决于TFT的结构。
本发明实施例主要针对金属氧化物TFT进行说明，但是发明旨意也同时也可以适用于非晶硅TFT等。
本发明实施例提供的TFT，每个TFT形成有一个源电极和至少两个漏电极，源电极和漏电极分别通过过孔与半导体层相连，源电极和每一漏电极之间形成导电沟道，多个导电沟道使得TFT的导通电流增加，TFT的性能得到提高，源电极的面积未增加，源电极的电容没发生改变，图像的显示画质得到提高。
为了能够更清楚地说明本发明实施例提供的技术方案，下面将从TFT与阵列基板两方面说明。
本发明实施例提供的TFT包括：
基板；
形成在基板上的栅电极、源电极、至少两个漏电极和半导体层；
形成在所述基板上位于所述栅电极和半导体层之间的栅电极保护层，形成在所述基板上位于所述半导体层和源电极以及漏电极之间的刻蚀阻挡层。
下面结合TFT说明阵列基板的结构，阵列基板包括：
基板、一个或多个薄膜晶体管TFT，以及扫描线和数据线；
所述TFT包括：形成在基板上的栅电极、源电极、至少两个漏电极和半导体层，所述扫描线和所述栅电极相连，所述数据线和所有漏电极相连；
所述TFT还包括：形成在所述基板上位于所述栅电极和半导体层之间的栅电极保护层，形成在所述基板上位于所述半导体层和源电极以及漏电极之间的刻蚀阻挡层；
其中，所述源电极和所述漏电极分别通过刻蚀阻挡层上的不同的过孔和所述半导体层相连。
下面通过附图具体说明本发明实施例提供的技术方案。
参见图2，为阵列基板俯视示意图，包括：
基板1、多个薄膜晶体管TFT2，以及扫描线3和数据线4；
每一TFT2包括形成在基板1上的栅电极g、源电极s和漏电极d；
扫描线3和栅电极g相连，为TFT提供开启电压；
数据线4和所有漏电极d相连（所有漏电极指每一TFT上的不止一个漏电极），为像素提供图像帧信号电压；
在具体实施的过程中，TFT2的源电极s与图2中所示的像素电极5相连，当源电极与漏电极导通时，所述图像帧信号电压加载到该像素电极5上。
参见图3，为阵列基板上沿图2所示的扫描线3方向的截面图。
TFT2包括：基板1，基板1上的栅电极21、源电极22、至少两个漏电极23，以及半导体层24；
TFT2还包括：形成在基板1上位于栅电极21和半导体层24之间的栅电极保护层25，以及形成在基板1上位于半导体层24和源电极22以及漏电极23之间的刻蚀阻挡层26；
其中，源电极22和漏电极23分别通过刻蚀阻挡层26上的不同的过孔和半导体层24相连。
图3中所示的栅电极21对应于图2所示的栅电极g，源电极22对应图2所示源电极s，漏电极23对应图2所示的漏电极d。
本发明实施例所述的TFT可以是底栅型结构也可以是顶栅型结构。
图3所示的TFT为底栅型结构。
具体地，栅电极21位于基板1上；
栅电极保护层25位于栅电极21上；
半导体层24位于栅电极保护层25上；
刻蚀阻挡层26位于所述半导体层24上；
源电极22和漏电极23位于刻蚀阻挡层26上。
参见图4，TFT为顶栅型结构。
半导体层24位于基板1上；
刻蚀阻挡层26位于半导体层24上；
源电极22、漏电极23位于刻蚀阻挡层26上；
栅电极保护层25位于源电极22和漏电极23上；
栅电极21位于栅电极保护层25上。
在具体实施过程中，图3和图4所示的TFT结构中，源电极和漏电极通过过孔和半导体层相连，较佳地，为了避免艺制作偏差导致源电极和漏电极可能会覆盖住整个过孔，引起TFT性能下降，源电极和漏电极的大小应大于过孔的大小，图3和图4仅是一个示例图。
需要说明的是，图3和图4未体现出与薄膜晶体管相连的扫描线和数据线，以及漏电极与源电极的分布，在具体实施过程中，阵列基板上的扫描线与栅电极同层设置，源电极与漏电极同层设置，数据线与源电极和漏电极同层设置。
上述薄膜晶体管工作原理简述如下：
源电极与漏电极通过位于其下方的半导体层（如金属氧化物IGZO）连接，阵列基板上扫描线的电压信号使TFT栅电极开启后，源电极和漏电极通过半导体层导通，来自数据线的信号电压通过漏电极与源电极之间的导电沟道加载到与源电极相连的像素电极，为像素电极充电。本发明实施例提供的TFT上的漏电极设置不止一个，源电极设置一个。所有漏电极同时连接到一根数据线上，源电极与每一个漏电极都形成导电沟道。因此本发明实施例提供的TFT的导电沟道不止一个，源电极和漏电极之间的距离决定导电沟道的长度，源电极和漏电极的大小决定导电沟道的宽度。在源电极和漏电极之间的距离和面积大小一定的情况下，本发明通过增加漏电极的个数，增加了导电沟道的个数，实质上增加了导电沟道的有效宽度，使得数据线上的信号电压更容易加载到与源电极相连的像素电极上，在源电极面积没有增大的情况下，TFT为像素电极的充电能力提高，减小了像素电极在跳变的时引起图像色偏的可能性。
需要说明的是，源电极和漏电极以及之间的距离在微米量级，具体形状可以等效为正方形或圆形，源电极与漏电极之间的距离指源电极中心到漏电极中心的距离，源电极与漏电极的大小可以以边长或直径作为衡量指标。
下面具体介绍本发明实施例提供的TFT的设置方式。
为了不影响阵列基板上每一个子像素区域像素的开口率，在制图工艺允许的范围内，位于子像素区域内的TFT应该越小越好。当TFT上的漏电极数量过多时，因为漏电极与像素电极相连，漏电极会影响TFT的开口率，具体实施过程中，可以根据显示装置的大小和结构而定，也就是根据实际需求设计合适数量合适大小的漏电极。
阵列基板上显示区域用于显示图像的TFT的结构完全相同，下面以一个底栅型TFT，且TFT上设置两个或三个漏电极的TFT结构为例说明。
参见图5，为TFT部分结构俯视示意图。
如图5为数据线4和扫描线3围成的一个子像素区域。
栅电极21与扫描线3相连；
TFT包括两个漏电极，第一漏电极231和第二漏电极232，一个源电极22；
第一漏电极231、第二漏电极232，以及源电极22的连线构成一个三角形（如图5所示），或者构成一条直线如图6所示。
参见图5，第一漏电极231、第二漏电极232，以及源电极22之间的连线构成以源电极22为顶角的直角三角形、锐角三角形或钝角三角形（图5所示为直角三角形）。
较佳地，为了使得不同漏电极与源电极之间的沟道长度一致，以及沟道宽度一致，保证TFT的最佳性能，较佳地，源电极距离漏电极的距离相等。
较佳地，源电极的大小等于漏电极的大小。
图5所示的第一漏电极231、第二漏电极232，以及源电极22的连线构成一个等腰三角形。
与现有技术相同，源电极22和漏电极23都设置在栅电极21之上，并且源电极22和漏电极23的垂直投影在栅电极21覆盖薄膜晶体管的区域之内。
较佳地，参见图7，TFT包括三个漏电极，第一漏电极231、第二漏电极232和第三漏电极233；
第一漏电极231、第二漏电极232，以及源电极22的连线构成以源电极22为顶角的直角三角形、锐角三角形或钝角三角形；以及第二漏电极232、第三漏电极233，以及源电极22的连线构成以源电极22为顶角的直角三角形、锐角三角形或钝角三角形。
同理，所述直角三角形、锐角三角形或钝角三角形为等腰三角形最佳，TFT性能较高。
当两个漏电极与源极之间的相互连线构成的三角形相比较直线较佳，这样源电极可以设置在距离像素电极较近的位置，具体实施过程中，工艺设计简单。
当两个漏电极与源极之间的相互连线构成的三角形为锐角三角形时，锐角三角形的顶角不小于30度。
这是因为按照现在制图工艺能力，制作线宽为3μm以下的图案比较困难，本发明所述的源电极和漏电极的最小直径为4μm，源电极和漏电极之间的距离最短4μm，两个漏极之间的距离已经很近，但是为了形成两个完整的导电沟道，任意两个漏电极不能相接触，当两个锐角三角形的顶角小于30度时，两个漏电极之间的距离有可能小于线宽极限3μm，当两个漏电极之间的距离小于线宽极限3μm时，有可能使得两个漏电极之间相互导通，两个完成的沟道导通，降低TFT的性能。
由于漏电极23在基板上的垂直投影与栅电极21在基板上的垂直投影重叠，因此不影响TFT像素的开口率。
源电极22相对于现有技术也没有增大，虽然漏电极的电容有所增大，而像素电极5在放电阶段，TFT已经关闭，漏电极与源电极关断，因此像素电极5的放电过程仅与源电极22的电容有关，与漏电极的电容大小无关，源电极22的大小没有发生改变，源电极22与半导体层24之间的电容没有改变，而源电极22的电容越小，越有利于高画质的图像显示，本发明在导电沟道有效宽度增加的同时，没有增加源电极22电容，提高了图像画质。
在具体实施过程中，仅需保证与源电极对应的过孔大小等于与漏电极对应的过孔大小，通过构图工艺，形成等大的源电极和漏电极。
本发明实施例较佳地适用于半导体层为电子迁移率较高的金属氧化物。
为了实现性能更好的TFT，画质更好的显示装置，所述半导体层为覆盖TFT区域的导电膜层，或为覆盖导电沟道的导电膜层，如图8所示为源电极、漏电极连线呈三角形对应的导电膜层图案。
较佳地，所述半导体层为金属氧化物半导体层，所述半导体层在基板上的垂直投影面积不小于且覆盖源电极、漏电极以及导电沟道在基板上的垂直投影面积。
需要说明的是，参见图9，本发明实施例提供的薄膜晶体管还包括，位于薄膜晶体管最外层的钝化保护层6，以及位于基板1之上与基板接触的缓冲层7，该缓冲层7可以增加基板和基板上膜层的附着力。该缓冲层可以是由钼Mo、钛Ti、Mo合金、Ti合金、Cu合金等金属形成。
钝化保护层6可以是由有机树脂材料制作而成。有机树脂相比较无机材料硬度较小，更有利于对薄膜晶体管最外层起到平坦作用，有利于后续工艺彩膜基板和薄膜晶体管之间的液晶分子的理想排列。
上述仅是以底栅型TFT为例说明本发明技术方案，本发明的发明旨意也同样适用于顶栅型TFT，这里不再赘述。
另外，本发明实施例所述的TFT不仅可以适用于阵列基板显示区域（A-A区域）用于显示图像的像素TFT，同样也可以适用于阵列基板外围区域用于防静电的TFT，防静电的TFT可以设置的较大一些，漏极个数可以设置的更多一些，可以使得静电电流及时导走，无需考虑开口率的问题，设计起来更方便。
下面从工艺流程方面说明本发明实施例提供的薄膜晶体管的制作方法。
本发明实施例提供的制作薄膜晶体管的方法整体包括：
采用构图工艺在基板上形成栅电极、源电极，漏电极，以及半导体层的过程，其中每一TFT包括至少两个漏电极；以及
采用构图工艺在基板上形成位于所述栅电极和半导体层之间的栅电极保护层，和位于所述半导体层和源电极以及漏电极之间的刻蚀阻挡层的过程。
在具体实施过程中，还包括：采用构图工艺在基板上形成与所述栅电极相连的栅极线以及与所述漏电极相连的数据线的过程。
所述构图工艺指制作图形的掩膜、曝光、显影、光刻，刻蚀等过程。
举例来说，采用构图工艺在基板上形成栅电极，具体为：首先在基板上沉积栅电极层，然后涂布光刻胶，利用掩膜板对光刻胶进行曝光和显影处理来形成光刻胶图案，接着利用该光刻胶图案作为蚀刻掩模，通过刻蚀等工艺去除相应的电极层，并且去除剩余的光刻胶，最终在基板上形成栅电极图形。
参见图10，底栅型TFT制作方法包括：
S11、采用构图工艺在基板上形成栅电极；
S12、采用构图工艺在所述栅电极上形成栅电极保护层；
S13、采用构图工艺在所述栅电极保护层上形成半导体层；
S14、采用构图工艺在所述半导体层上形成刻蚀阻挡层；
S15、采用构图工艺在所述刻蚀阻挡层上形成源电极和漏电极。
在具体实施过程中，底栅型TFT制作方法还包括：
在形成栅电极的同时，形成与栅电极相连的扫描线，栅电极和扫描线同层设置。
在形成漏电极的同时，形成与所述漏电极相连的数据线，漏电极和数据线同层设置。
参见图11，制作顶栅型TFT的薄膜晶体管的方法包括：
S21、采用构图工艺在基板上形成半导体层；
S22、采用构图工艺在所述半导体层上形成刻蚀阻挡层；
S23、采用构图工艺在所述刻蚀阻挡层上形成源电极和漏电极。
S24、采用构图工艺在所述源电极和漏电极形成栅电极保护层；
S25、采用构图工艺在所述栅电极保护层上形成栅电极。
在具体实施过程中，底栅型TFT制作方法还包括：
在形成栅电极的同时，形成与栅电极相连的扫描线，栅电极和扫描线同层设置。
在形成漏电极的同时，形成与所述漏电极相连的数据线，漏电极和数据线同层设置。
上述采用构图工艺也即采用曝光、显影、光刻和刻蚀工艺形成一定图案的膜层，构图工艺形成一定图案的具体实现过程均属于现有技术，这里不再赘述。
本发明改进之处在于，制作SD层（源电极、漏电极和数据线所在的层成为SD层）的过程中，每个TFT形成有一个源电极和至少两个漏电极，源电极和漏电极分别通过过孔与半导体层相连，源电极和每一漏电极之间形成导电沟道，多个导电沟道使得TFT的导通电流增加，TFT的性能得到提高。
在步骤S15和S25之后还包括：形成位于薄膜晶体管最外层的钝化层保护层。
需要说明的是，本发明实施例提供的TFT可以是金属氧化物TFT，也可以是，非晶硅TFT。
下面以制作图9所示的底栅型金属氧化物TFT为例，具体说明制作TFT的工艺流程；
本发明实施例所示的薄膜晶体管制作方法包括：
步骤一：基板上缓冲层、栅电极和扫描线的形成过程。
首先为了增加各膜层与基板之间的附着力，首先在基板（如透明玻璃基板或者石英基板）上采用溅射或热蒸发的方法，形成一层覆盖整个基板的缓冲层，缓冲层可以为氧化硅或氮化硅绝缘层。
然后，在形成有缓冲层的基板上采用溅射或热蒸发的方法，沉积一层金属层用于制作栅电极和扫描线，通过一次曝光显影、光刻和刻蚀工艺形成栅电极和扫描线。形成的栅电极和扫描线的图案和位置与现有技术相同这里不再赘述。
步骤二：基板上栅电极保护层的形成过程。
在完成步骤一的基板上通过化学气相沉积法（PECVD）连续沉积一层氮化硅或氧化硅的绝缘层；通过一次曝光显影、光刻和刻蚀工艺形成覆盖栅电极的栅电极绝缘层。
步骤三：基板上半导体层的形成过程。
通过溅射方法连续沉积金属氧化物膜层，通过一次曝光显影、光刻，刻蚀工艺形成半导体层。
所述金属氧化物可以是铟镓锌氧化物IGZO、铟锌氧化物IZO、或其他金属氧化物。
步骤四：基板上刻蚀阻挡层的形成过程。
在完成步骤三的基板上，通过PECVD方法沉积一层氧化硅或氮化硅的绝缘层，通过一次曝光显影、光刻，刻蚀工艺形成覆盖半导体层的刻蚀阻挡层。
步骤五：基板上与源电极和漏电极对应的过孔的形成过程。
在形成有刻蚀阻挡层的基板上，通过曝光显影、光刻刻蚀工艺，形成连接源电极和半导体层，以及连接漏电极与半导体的的多个过孔。
步骤六：基板上源电极、漏电极，以及数据线的形成过程。
通过溅射或热蒸发的方法在形成有过孔的TFT上形成具有一定厚度的金属膜层，通过一次曝光显影、光刻刻蚀工艺形成源电极、漏电极，以及与源电极相连的数据线。所述金属膜层可以为金属铬Cr、金属钨W、金属钛Ti、金属钽Ta、金属钼Mo等，或者是上述至少两种金属的合金。可以是单层金属层也可以是多层金属层。
步骤七：基板上钝化层的形成过程。
在完成步骤八的基板上通过PECVD方法沉积一层氧化物、氮化物或者氧氮化合物膜层。
形成顶栅型金属氧化物TFT工艺流程和上述步骤一至步骤七为形成底栅型金属氧化物TFT工艺流程类似，这里不再赘述。
本发明实施例还提供一种阵列基板，包括上述薄膜晶体管。尤其是包括氧化物薄膜晶体管，氧化物薄膜晶体管的具体结构以及原理同上述实施例，在此不再赘述。该阵列基板可以包括像素单元的阵列。该氧化物薄膜晶体管例如用于像素单元的开关晶体管。在一些示例中，氧化物薄膜晶体管的源电极与像素单元的像素电极连接，像素电极为透明电极。
本发明实施例还提供一种显示装置，包括所述阵列基板，该显示装置可以为液晶面板、液晶显示器、液晶电视、有机电致发光显示OLED面板、OLED显示器、OLED电视或电子纸等显示装置。
综上所述，本发明实施例提供了一种薄膜晶体管及其制作方法、阵列基板和显示装置，通过在SD层每一TFT内设置不止一个漏电极，多个漏电极与源电极形成多个导电沟道，增加TFT的导通能力，源电极的电容未增加，从而使得TFT的性能得到提高，显示装置图像画质提高。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种薄膜晶体管，其特征在于，包括：
基板；
形成在基板上的栅电极、源电极、至少两个漏电极和半导体层，其中，所述至少两个漏电极同时连接到一根数据线上；
形成在所述基板上位于所述栅电极和半导体层之间的栅电极保护层，形成在所述基板上位于所述半导体层和源电极以及漏电极之间的刻蚀阻挡层；其中，所述源电极和所述漏电极分别通过过孔和所述半导体层相连。
2.根据权利要求1所述的薄膜晶体管，其特征在于，
所述栅电极位于所述基板上；
所述栅电极保护层位于所述栅电极上；
所述半导体层位于所述栅电极保护层上；
所述刻蚀阻挡层位于所述半导体层上；
所述源电极和漏电极位于所述刻蚀阻挡层上。
3.根据权利要求1所述的薄膜晶体管，其特征在于，
所述半导体层位于所述基板上；
所述刻蚀阻挡层位于所述半导体层上；
所述源电极和漏电极位于所述刻蚀阻挡层上；
所述栅电极保护层位于所述源电极和漏电极上；
所述栅电极位于所述栅电极保护层上。
4.根据权利要求1所述的薄膜晶体管，其特征在于，包括两个漏电极，第一漏电极和第二漏电极；
第一漏电极、第二漏电极，以及源电极之间的连线构成一直线或构成以源电极为顶角的等腰三角形。
5.根据权利要求1所述的薄膜晶体管，其特征在于，包括三个漏电极，第一漏电极、第二漏电极和第三漏电极；
第一漏电极、第二漏电极，以及源电极的连线构成以源电极为顶角的等腰三角形；以及
第二漏电极、第三漏电极，以及源电极的连线构成以源电极为顶角的等腰三角形。
6.根据权利要求1所述的薄膜晶体管，其特征在于，所述半导体层为金属氧化物半导体层，所述半导体层在基板上的垂直投影面积不小于且覆盖源电极、漏电极以及导电沟道在基板上的垂直投影面积。
7.一种阵列基板，其特征在于，包括权利要求1至6所述的薄膜晶体管。
8.一种显示装置，其特征在于，包括权利要求7所述的阵列基板。
9.一种薄膜晶体管的制作方法，其特征在于，包括：
采用构图工艺在基板上形成栅电极、源电极，漏电极，以及半导体层的过程，其中每一薄膜晶体管包括至少两个漏电极，所述至少两个漏电极同时连接到一根数据线上；以及
采用构图工艺在基板上形成位于所述栅电极和半导体层之间的栅电极保护层，和位于所述半导体层和源电极以及漏电极之间的刻蚀阻挡层的过程。
10.根据权利要求9所述的方法，其特征在于，所述薄膜晶体管的制作方法，具体为：
采用构图工艺在基板上形成栅电极；
采用构图工艺在所述栅电极上形成栅电极保护层；
采用构图工艺在所述栅电极保护层上形成半导体层；
采用构图工艺在所述半导体层上形成刻蚀阻挡层；
采用构图工艺在所述刻蚀阻挡层上形成源电极和漏电极。
11.根据权利要求9所述的方法，其特征在于，所述薄膜晶体管的制作方法，具体为：
采用构图工艺在基板上形成半导体层；
采用构图工艺在所述半导体层上形成刻蚀阻挡层；
采用构图工艺在所述刻蚀阻挡层上形成源电极和漏电极；
采用构图工艺在所述源电极和漏电极上形成栅电极保护层；
采用构图工艺在所述栅电极保护层上形成栅电极。
CN201210384207.4A 2012-10-11 2012-10-11 一种薄膜晶体管及其制作方法、阵列基板和显示装置 Active CN102916051B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201210384207.4A CN102916051B (zh) 2012-10-11 2012-10-11 一种薄膜晶体管及其制作方法、阵列基板和显示装置
EP13188017.1A EP2720271B1 (en) 2012-10-11 2013-10-10 Thin film transistor and method for manufacturing the same, array substrate, and display device
KR20130121190A KR101489419B1 (ko) 2012-10-11 2013-10-11 박막 트랜지스터 및 그 제조 방법, 어레이 기판과 디스플레이 장치
JP2013213871A JP6298609B2 (ja) 2012-10-11 2013-10-11 薄膜トランジスタおよびその製作方法、アレイ基板並びに表示装置
US14/051,907 US9196735B2 (en) 2012-10-11 2013-10-11 Thin film transistor and method for manufacturing the same, array substrate, and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210384207.4A CN102916051B (zh) 2012-10-11 2012-10-11 一种薄膜晶体管及其制作方法、阵列基板和显示装置

Publications (2)

Publication Number Publication Date
CN102916051A CN102916051A (zh) 2013-02-06
CN102916051B true CN102916051B (zh) 2015-09-02

Family

ID=47614357

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210384207.4A Active CN102916051B (zh) 2012-10-11 2012-10-11 一种薄膜晶体管及其制作方法、阵列基板和显示装置

Country Status (5)

Country Link
US (1) US9196735B2 (zh)
EP (1) EP2720271B1 (zh)
JP (1) JP6298609B2 (zh)
KR (1) KR101489419B1 (zh)
CN (1) CN102916051B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915510B (zh) * 2014-03-27 2017-08-04 京东方科技集团股份有限公司 一种多栅薄膜晶体管、阵列基板及显示装置
CN104218095B (zh) * 2014-09-01 2016-05-25 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
US9263477B1 (en) * 2014-10-20 2016-02-16 Shenzhen China Star Optoelectronics Technology Co., Ltd. Tri-gate display panel
CN104701326A (zh) * 2015-03-19 2015-06-10 京东方科技集团股份有限公司 阵列基板及其制造方法和显示装置
CN106992215B (zh) * 2017-05-05 2019-12-31 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
US20200161367A1 (en) * 2017-07-12 2020-05-21 Sharp Kabushiki Kaisha Imaging panel and method for producing same
CN111902855B (zh) * 2018-03-26 2022-02-18 夏普株式会社 显示装置的制造方法以及显示装置
WO2019191031A1 (en) * 2018-03-27 2019-10-03 Corning Incorporated Methods for forming thin film transistors on a glass substrate and liquid crystal displays formed therefrom
US10831978B2 (en) * 2018-06-29 2020-11-10 Taiwan Semiconductor Manufacturing Company Ltd. Method of regulating integrated circuit timing and power consumption
CN109801974A (zh) * 2018-12-20 2019-05-24 华映科技（集团）股份有限公司 一种新式薄膜晶体管的设计方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789425A (zh) * 2001-11-09 2010-07-28 株式会社半导体能源研究所 半导体元件、电路、显示器件和发光器件
CN102403313A (zh) * 2011-08-26 2012-04-04 友达光电股份有限公司 半导体元件及其制作方法
CN202816957U (zh) * 2012-10-11 2013-03-20 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06317812A (ja) * 1993-04-30 1994-11-15 Fuji Xerox Co Ltd アクティブマトリクス素子及びその製造方法
US5814834A (en) * 1995-12-04 1998-09-29 Semiconductor Energy Laboratory Co. Thin film semiconductor device
JP2001209070A (ja) * 2000-01-27 2001-08-03 Casio Comput Co Ltd 液晶表示素子
JP2003133328A (ja) * 2001-10-29 2003-05-09 Sony Corp 薄膜トランジスタ及びその製造方法
JP2003158133A (ja) * 2001-11-21 2003-05-30 Fujitsu Display Technologies Corp 薄膜トランジスタ装置及びその製造方法
JP2003248441A (ja) * 2002-02-26 2003-09-05 Sanyo Electric Co Ltd 表示装置
JP2005084416A (ja) * 2003-09-09 2005-03-31 Sharp Corp アクティブマトリクス基板およびそれを用いた表示装置
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP4627148B2 (ja) * 2004-04-09 2011-02-09 株式会社 日立ディスプレイズ 表示装置
KR100600341B1 (ko) * 2004-11-17 2006-07-18 삼성에스디아이 주식회사 구동 트랜지스터 및 그것을 채용한 유기 발광 표시 장치
US7768014B2 (en) * 2005-01-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof
US7612839B2 (en) * 2005-03-15 2009-11-03 Sharp Kabushiki Kaisha Active matrix substance and display device including the same
JP2007134615A (ja) * 2005-11-14 2007-05-31 Nec Electronics Corp 半導体装置
US20070290205A1 (en) * 2006-06-14 2007-12-20 Chin-Sheng Chen Dual-channel thin film transistor
KR101362955B1 (ko) * 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP5148932B2 (ja) * 2006-06-30 2013-02-20 株式会社半導体エネルギー研究所 半導体装置
KR20080010781A (ko) * 2006-07-28 2008-01-31 삼성전자주식회사 박막 트랜지스터 제조방법
KR20080067406A (ko) * 2007-01-16 2008-07-21 삼성전자주식회사 박막 트랜지스터 표시판
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
CN101552294B (zh) * 2009-05-05 2011-12-07 友达光电股份有限公司 底栅极薄膜晶体管与主动阵列基板
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
JP5796760B2 (ja) * 2009-07-29 2015-10-21 Ｎｌｔテクノロジー株式会社 トランジスタ回路
WO2011013523A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4494512B2 (ja) * 2009-08-21 2010-06-30 株式会社半導体エネルギー研究所 半導体装置及びその作製方法、液晶パネル
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
TWI534905B (zh) * 2010-12-10 2016-05-21 半導體能源研究所股份有限公司 顯示裝置及顯示裝置之製造方法
JP5269269B2 (ja) * 2011-03-11 2013-08-21 シャープ株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
TWI445175B (zh) * 2011-11-11 2014-07-11 Au Optronics Corp 主動元件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789425A (zh) * 2001-11-09 2010-07-28 株式会社半导体能源研究所 半导体元件、电路、显示器件和发光器件
CN102403313A (zh) * 2011-08-26 2012-04-04 友达光电股份有限公司 半导体元件及其制作方法
CN202816957U (zh) * 2012-10-11 2013-03-20 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置

Also Published As

Publication number Publication date
CN102916051A (zh) 2013-02-06
KR101489419B1 (ko) 2015-02-04
US9196735B2 (en) 2015-11-24
US20140103345A1 (en) 2014-04-17
EP2720271B1 (en) 2020-05-06
JP2014078717A (ja) 2014-05-01
EP2720271A1 (en) 2014-04-16
JP6298609B2 (ja) 2018-03-20

Similar Documents

Publication Publication Date Title
CN102916051B (zh) 一种薄膜晶体管及其制作方法、阵列基板和显示装置
KR101325053B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US10937816B2 (en) Switching element, manufacturing method thereof, array substrate and display device
KR102040011B1 (ko) 디스플레이 장치의 정전기 방지 장치와 이의 제조 방법
KR101985246B1 (ko) 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법
US9613986B2 (en) Array substrate and its manufacturing method, display device
WO2018149142A1 (zh) 薄膜晶体管及其制备方法、阵列基板、显示面板
US11296235B2 (en) Thin film transistor having a wire grid on a channel region and manufacturing method thereof, array substrate and manufacturing method thereof, and display panel
US10310340B2 (en) Liquid crystal display device and manufacturing method thereof
US20160276377A1 (en) Array substrate, manufacturing method thereof and display device
US9496284B2 (en) Display panel and display apparatus including the same
TWI631715B (zh) Thin film transistor array
US9230995B2 (en) Array substrate, manufacturing method thereof and display device
US9478612B2 (en) Thin film transistor and display device using the same
CN103700663B (zh) 一种阵列基板及其制作方法、显示装置
JP2017535961A (ja) 薄膜トランジスタ基板の製造方法及び製造装置
WO2014042058A1 (ja) 回路基板、その製造方法及び表示装置
US9915844B2 (en) Liquid crystal display and method of manufacturing the same
KR20160025669A (ko) 표시 기판 및 그의 제조방법
US20110305882A1 (en) Method for forming thin film pattern and flat display device having the same
CN202816957U (zh) 一种薄膜晶体管、阵列基板和显示装置
KR20160044168A (ko) 표시 기판 및 이의 제조 방법
KR102132412B1 (ko) 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법
CN103185994A (zh) 一种双栅型薄膜晶体管液晶显示装置的像素结构
KR20130025269A (ko) 산화물 박막 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant