JP2007134615A - 半導体装置 - Google Patents

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Abstract

【課題】 発熱部から放熱部に至る部分の熱抵抗が考慮されておらず、充分な放熱効果を得ることが出来ない場合があった。
【解決手段】 絶縁体上の半導体層に形成された電界効果トランジスタを有する半導体装置であって、前記電界効果トランジスタのドレイン領域上方に形成されたドレイン電極配線と、前記電界効果トランジスタのソース領域上方に形成されたソース電極配線と、前記ドレイン領域と前記ドレイン電極配線を接続する第１のコンタクトプラグと、前記ソース領域と前記ソース電極配線を接続し、前記第１のコンタクトプラグよりも多数形成された第２のコンタクトプラグとを有する。
【選択図】 図１

Description

本発明は半導体装置に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を用いた半導体装置に関する。
近年、半導体装置の高速化、低消費電力化に伴い、ＳＯＩ構造を用いた半導体装置が普及してきている。ＳＯＩ構造とは、シリコンなどの支持基板上に絶縁層を形成し、絶縁層上に、さらに形成したシリコン層に、トランジスタなどの回路素子を形成する構造である。そのため、ＳＯＩ構造を用いた半導体装置では、回路素子がその周囲を絶縁体で覆われた構造となっている。このような絶縁体は、支持基板であるシリコンなどに比べて熱伝導率が低い。そのためＳＯＩ構造の半導体装置は、例えば、トランジスタで発生した熱が外部に逃げにくく、自己発熱（セルフヒーティング）をしてしまう。この自己発熱によって、半導体装置の温度が上昇するとトランジスタの動作が不安定となってしまうため、従来からいくつかの対策が考慮されている。
特許文献１および２には、シリコン層から絶縁層を貫通して支持基板に達する孔部を形成し、孔の内部に熱伝導率の高い材質を埋めこむ技術が開示されている。特許文献３および４には、放熱用配線や、上層配線までいたる熱伝導部を形成し、放熱にシリコン層上の配線層を用いる技術が開示されている。
しかしながら、特許文献１、２に記載の技術では、絶縁体に孔部を設ける工程が必要となってしまう。特許文献３、４に記載の技術では放熱用の配線層などのために、回路配線のレイアウトの自由度が制限されてしまう。また、上記の技術では、発熱部であるトランジスタから、どのようにして放熱部である配線層や孔部に熱を伝達させるかが考慮されておらず、トランジスタから放熱部までの熱抵抗が大きい場合は、その放熱効果は小さくなってしまう。
ここで、半導体装置の発熱と放熱、および上記の熱抵抗の関係について説明する。
一般的な、吸熱と発熱の関係を考えた場合、発熱量をＱ（Ｗ）、温度差をＴ（℃）、熱抵抗をΘ（℃／Ｗ）として、以下の式のような関係が成立する。
Θ＝Ｔ／Ｑ ・・・（１）
トランジスタを発熱部として考えた場合、上記の式における熱抵抗は拡散層と配線間のプラグによる熱抵抗Θｐ、配線の熱抵抗Θｈ、層間絶縁膜（あるいはパッケージ材料）の熱抵抗としてΘｅ、またトランジスタ自身の熱抵抗Θｊが考えられる。そこで、上記の式の温度差Ｔは、拡散層の温度Ｔｊと層間絶縁膜（あるいはパッケージ材料）の周囲温度Ｔｅとの差に相当するので、トランジスタの発熱量をＱとして上記（１）式に当てはめると以下のような関係が成立する。
Ｔｊ−Ｔｅ＝Ｑ＊（Θｊ＋Θｐ＋Θｈ＋Θｅ） ・・・（２）
この（２）式においてＴｊとΘｊは、半導体装置の構造によって決まる値であり、ＴｅおよびΘｅは、周囲条件とパッケージ材料やパッケージ形状によって決まる値である。Θｈは、配線幅や形状で決定することが出来る値であり、上記した特許文献３、４に記載の技術は、このΘｈを低減させるための技術である。
つまり、上記した従来技術においては、放熱効果を大きくするためにΘｈを低減させているものの発熱部であるトランジスタから配線に至る部分までの熱抵抗Θｐに関してはなんら考慮されておらず、このΘｐが大きくなってしまった場合は、発熱部であるトランジスタから熱が伝播されず、上記した技術では放熱効果を充分に大きくすることが出来ない場合があった。
また、特許文献１、２に記載の技術でも発熱部となる拡散層から孔部までの熱抵抗、つまりΘｐに対応する熱抵抗についてはなんら考慮されておらず、また、絶縁層に孔部を空けるための別工程などが必要となっていた。
特開平１１−３５４８０７号公報 特開２００４−３４９５３７号公報 特開２００４−７２０１７号公報 特開２０００−３１４８７号公報
上述したように、従来の技術では放熱用の孔を設ける別工程が必要になる、あるいは放熱用配線のためにレイアウト上の制限を受ける場合があった。また、発熱部から放熱部に至る部分の熱抵抗が考慮されておらず、充分な放熱効果を得ることが出来ない場合があった。
本発明の１態様による半導体装置は、絶縁体上の半導体層に形成された電界効果トランジスタを有する半導体装置であって、前記電界効果トランジスタのドレイン領域上方に形成されたドレイン電極配線と、前記電界効果トランジスタのソース領域上方に形成されたソース電極配線と、前記ドレイン領域と前記ドレイン電極配線を接続する第１のコンタクトプラグと、前記ソース領域と前記ソース電極配線を接続し、前記第１のコンタクトプラグよりも多数形成された第２のコンタクトプラグとを有する。
また、本発明の１態様による半導体装置は、絶縁体上の半導体層に形成された複数の電界効果トランジスタを有する半導体装置であって、第１のトランジスタのドレイン領域上方に形成された第１のドレイン電極配線と、第２のトランジスタのドレイン領域上方に形成された第２のドレイン電極配線と、前記第１および第２のトランジスタに共通して形成されるソース領域と、前記ソース領域上方に形成されるソース電極配線と、前記第１のトランジスタのドレイン領域と前記第１のドレイン電極配線を接続する第１のコンタクトプラグと、前記第２のトランジスタのドレイン領域と前記第２のドレイン電極配線を接続する第２のコンタクトプラグと、前記ソース領域と前記ソース電極配線を接続し、前記第１のコンタクトプラグと第２のコンタクトプラグを足し合わせた数よりも多数形成された第３のコンタクトプラグとを有する。
発熱部であるトランジスタから効率よく熱を他の部分へと伝播させることが可能となり、放熱効果を向上させることが可能である。
実施の形態１
以下、図面を用いて本発明の実施の形態について説明する。図１は、本発明の実施の形態１における半導体装置の構造を示す図である。図１（ａ）は、本実施の形態の電界効果トランジスタ部の上面図を示し、図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面図を示している。図１（ｂ）に示すように本実施の形態の半導体装置は支持基板１、絶縁層２およびシリコン層３を有している。ここで、支持基板１は、例えばシリコンなどで構成されている。絶縁層２は、支持基板１上に形成されたシリコン酸化膜などで構成されている。シリコン層３は、絶縁層２上に形成されている。半導体装置の回路素子である電界効果トランジスタ（以下、単にトランジスタと称す）は、このシリコン層３に形成されている。本実施の形態では、このシリコン層３は、完全空乏型のＳＯＩ構造となっている。
シリコン層３には、所定領域に不純物が拡散され、ドレイン領域４、ソース領域５が形成されている。ここで、ドレイン領域４とソース領域５に挟まれたシリコン層３は、チャネル形成領域６となっている。図１（ａ）においては、このドレイン領域４、ソース領域５およびチャネル形成領域６をまとめて、破線で囲って示している。
また、ドレイン領域４、ソース領域５の外周（図１（ａ）破線の外側）には、素子分離のための酸化膜７（例えばＳｉＯ２膜）が形成されている。基板上のドレイン領域４上にはドレイン電極配線８が形成され、ソース領域５上にはソース電極配線９が形成されている。ドレイン電極配線８とドレイン領域４は、ドレインコンタクトプラグ（以下、単にドレインプラグと呼ぶ）１０を介して接続されている。ソース電極配線９とソース領域５は、ソースコンタクトプラグ（以下、単にソースプラグと呼ぶ）１１を介して接続されている。また、チャネル形成領域６上には、ゲート酸化膜（図示せず）、ゲート電極１２が形成されている。
また、図示されていないが、基板上には層間絶縁膜なども形成されている。
図１に示されるように、本実施の形態ではドレインプラグ１０の数に対してソースプラグ１１の数が充分に多くなるように形成されている。また、ソース電極配線９は、ソース領域５の全面を覆うように形成されている。このようにソースプラグ１１をドレインプラグ１０よりも多く形成した場合の、放熱動作について説明する。
ソースプラグ１１などのコンタクトプラグは、導電体で形成されるため、熱伝導率が高く、トランジスタで発生した熱を速やかに配線へと伝達することが可能である。また、一般的な半導体装置において、トランジスタのソースは電源配線、あるいはグランド配線へと接続される。半導体装置において電源、およびグランド電位は、幅の広い配線、厚さが厚い配線、あるいは最上層近辺の配線を利用した電源メッシュなどから与えられるため、電源配線が最も放熱効果が高い配線となる。そのため、本実施の形態のようにドレインプラグ１０よりも充分に多い数のソースプラグ１１を用いてソース電極配線９とソース領域５を接続することにより、トランジスタで発生した熱はソースプラグ１１、ソース電極配線９を介して電源配線、グランド配線に伝達される。その結果、半導体装置における放熱効果が向上し、セルフヒーティング効果による誤動作などを低減させることが可能となる。
また、ドレイン側のコンタクトプラグ数を増加させた場合、ドレイン側からドレイン電極配線に対して熱が伝播されやすくなるが、ドレイン容量も増加してしまう。ドレイン容量の増加は回路特性に影響を与える場合がある。ソース側の配線が電源、あるいはグランド配線に接続されるのであればソース容量は増加しても問題とならないため、１つのシリコン層３内に形成されるトランジスタであればソース側から放熱することがより好適である。また、ソース電極配線９から、電源配線などの上層配線までいたる経路における熱抵抗が高い場合でも、ソースプラグを多く形成することで、トランジスタ自体の熱は１層目のソース電極配線９に伝播され、１層目配線からも放熱は行われるため、トランジスタ自体の発熱を低減させることは可能である。
つまり、従来の半導体装置では、多層配線などを用いることにより、配線の熱抵抗Θｈを低減させて放熱効果を得るものであったのに対し、本実施の形態の半導体装置ではプラグによる熱抵抗Θｐを低減させることにより、従来の効果に加えさらに放熱効果を向上させることが可能である。
また、本実施の形態のように完全空乏型のＳＯＩ構造を有する半導体装置では、トランジスタが形成されるシリコン層３が、シリコン層３下部の絶縁層２、および素子分離領域である絶縁膜７によって覆われた状態となる。ＳＯＩ構造を有さない半導体装置ではシリコン基板を介してトランジスタで発生した熱が伝播して行くことが可能であるのに対し、完全空乏型のＳＯＩ構造では基板部分を介した放熱経路が存在しないため、本実施の形態のように配線までの熱抵抗を低減させることで放熱効果が極めて大きくなる。本実施の形態において、放熱効果を大きくするためにはソースプラグの数がドレインプラグの数に対して２倍以上形成されることが好ましい。
実施の形態２
図２（ａ）は、本発明の第２の実施の形態の構造を示す上面図である。実施の形態２は、実施の形態１に示したトランジスタの構造を用いてインバータを構成した例である。図２（ａ）はインバータを２段直列に接続した構成を示している。図２において図面上側にはＰ型のトランジスタが形成され、図面下側にはＮ型のトランジスタが形成されている。また、図２において実施の形態１と説明が重複する構成には同一の符号を付し、その詳細な説明を省略する。
図２に示すように、インバータでは、Ｐ型トランジスタのソースには電源電位ＶＣＣが供給される。そのため、Ｐ型トランジスタのソース電極配線９Ｐは共通接続されている。また、インバータのＮ型トランジスタのソースにはグランド電位が供給される。そのため、Ｎ型トランジスタのソース電極配線は９Ｎは、共通接続されている。インバータが多段接続される場合は、図２のドレイン電極配線８に示すようにＴ字状のドレイン電極配線が、Ｐ型、Ｎ型トランジスタのドレインと次段のトランジスタのゲート電極とを接続している。このように電源配線、グランド配線に接続されるインバータのソースプラグ数をドレインプラグ数よりも多くしておくことで放熱効果が向上する。
なお、このようにインバータを多段接続するような構成は、リングオシレータなどの発振回路に使用される。半導体装置内において発振回路などは常時動作する回路であり、より発熱が大きい回路である。そのため、本実施の形態の構造を発振回路など、常時動作する回路部分に適用することにより、半導体装置の放熱効果を大きくすることが可能である。
図２（ｂ）は、本実施の形態の変形例を示す上面図である。図２（ａ）に示したトランジスタでは、ソースプラグの数を増加させるために、ソース領域５をゲート長Ｌ方向に延在させてソースプラグの数を増加させている。しかしながらソース領域５からソース電極配線９へと熱を伝播させるためであれば、ソース領域５が延在する方向はゲート長Ｌ方向でなくてもよい。そこで、この変形例ではゲート幅Ｗ方向に、ソース領域５を延在させて形成している。言い換えれば、この変形例のソース領域５は、ゲート電極に隣接するゲート隣接部５Ａと、ゲート幅方向に延在させたソース延在部５Ｂとを有している。そして、延在部とゲート幅方向に延在しているソース電極９との間にソースプラグ１１を形成している。ソース電極配線９がゲート幅方向に延在している場合は、ソース領域５の延在部にソースプラグ１１を形成することにより、半導体装置としてゲート長方向の長さを小さく形成することが可能となり、全体としての半導体装置を縮小することも可能となる。
実施の形態３
図３は、本発明の実施の形態３の構成を示す上面図である。図３においても実施の形態１および２と説明が共通する部分には同一の符号を付し、その説明を省略する。
図３は、実施の形態２と同様、インバータが２段直列に接続された場合の構成を示している。実施の形態３においては、各トランジスタの構造が実施の形態１および２と異なっている。実施の形態３のトランジスタは、ゲート電極１２がリング状に形成されている。また、チャネル形成領域６（図示せず）もゲート電極１２の下部にリング状に構成されている。このようにゲート電極１２を構成した場合は、ドレイン領域４はリング状の内側部分に形成され、ソース領域５は、このリング状のゲート電極１２およびドレイン領域４を囲うように形成される。このような形状のトランジスタとすることで、ソースプラグ１１の数をドレインプラグ１０の数よりも充分に多くすることが出来、第１、第２の実施の形態と同様の効果を得ることが可能となる。また、ゲートをリング状に形成することにより、より効率よくソースプラグの数をドレインプラグの数より多くすることが可能となる。
実施の形態４
図４は、本発明の実施の形態４の構成を示す上面図である。図４においても他の実施の形態と説明が共通する部分には同一の符号を付し、その説明を省略する。
図４は、実施の形態２、３と同様、インバータが２段直列に接続された場合の構成を示している。実施の形態４においては、各トランジスタの構造が他の実施の形態と異なっている。実施の形態４のトランジスタは、ゲート電極１２がＵ字状に形成されている。また、チャネル形成領域６（図示せず）もゲート電極１２の下部にＵ字状に構成されている。このようにゲート電極１２を構成した場合は、ドレイン領域４はＵ字状の内側部分に形成され、ソース領域５は、このＵ字状のゲート電極１２を囲うように形成される。このような形状のトランジスタとすることで、ソースプラグ１１の数をドレインプラグ１０の数よりも充分に多くすることが出来、他の実施の形態と同様の効果を得ることが可能となる。
実施の形態５
図５は、本発明の実施の形態５の構成を示す上面図である。図３においても他の実施の形態と説明が共通する部分には同一の符号を付し、その説明を省略する。
図５は、実施の形態２〜４と同様、インバータが２段直列に接続された場合の構成を示している。実施の形態５においては、各トランジスタの構造が他の実施の形態と異なっている。実施の形態５のトランジスタは、ゲート電極１２がＬ字状に形成されている。また、チャネル形成領域６（図示せず）もゲート電極１２の下部にＬ字状に構成されている。このようにゲート電極１２を構成した場合は、ドレイン領域４はＬ字状の内側部分に形成され、ソース領域５は、このＬ字状のゲート電極１２の外側に形成される。このような形状のトランジスタとすることで、ソースプラグ１１の数をドレインプラグ１０の数よりも充分に多くすることが出来、他の実施の形態と同様の効果を得ることが可能となる。
実施の形態６
図６は、本発明の実施の形態６の構成を示す上面図である。図６においても他の実施の形態と説明が共通する部分には同一の符号を付し、その説明を省略する。
図６は、実施の形態２〜５と同様、インバータが２段直列に接続された場合の構成を示している。実施の形態６においては、各トランジスタのソース領域５が他の実施の形態と異なっている。例えば実施の形態２に示したトランジスタでは、各トランジスタのソース領域５が規定されソース電極９の下部全体に渡ってソース領域５は形成されていない。しかしながら、放熱効果を考えた場合、ソース領域５とソース電極９を接続するコンタクトプラグは出来る限り多く設けたほうがその効果も大きくなる。そのため、本実施の形態ではソース領域５を形成する拡散層を、ソース電極９の下部に位置する範囲内でデザインルールなどが許す限りまで拡張するものである。そのため、例えばインバータが直列に接続されるような例では、隣接するＰ型トランジスタ同士のソース領域を１つの拡散層として形成し、Ｐ型トランジスタのソースに共通接続されるソース電極９の下部にもソースプラグを形成することでより大きな放熱効果を得ることが可能となる。また、電源電位、グランド電位を与えるソース電極配線は半導体装置上の広範囲にわたって形成されるため、ソース電極配線９の下部を利用するようにソース領域５を拡張することで、より広い領域においてＳＯＩ基板におけるシリコン層の放熱を行うことが可能である。
実施の形態７
図７は、本発明の実施の形態７の構成を示す上面図である。図７においても他の実施の形態と説明が共通する部分には同一の符号を付し、その説明を省略する。
図７は、実施の形態２の様なインバータなどの機能素子がアレイ状に複数配置された場合の構成を示している。例えば図２に示した構造のトランジスタで、横方向に一列に並べられた複数のインバータを１つの回路ブロックとする。この回路ブロックを縦方向に２つ並べる場合、縦方向に隣接する回路ブロックでは、Ｎ型トランジスタを上部に、Ｐ型トランジスタを下部に配置すればＮ型トランジスタのソース電極を隣接するブロックと共有させることが可能となる。図７はこのようにインバータを８個配列した場合の模式図を示している。図７に示すように、８個のインバータの各列では２つのＮ型トランジスタが隣接して配置され、その２つのインバータを挟み込むように２つのＰ型トランジスタが配置されている。そして、Ｎ型トランジスタのソース電極９は図面略中央に共通配線として形成されている。
一般的に、電源やグランド電位を供給する配線は信号を伝播する配線より太く形成されている。そのため、このように隣接するブロック間で電源、グランドの配線に相当するソース電極配線を共通して形成することにより配線としてより放熱効果の高い配線とすることが可能となり、より一層の放熱効果の向上が可能となる。
なお、さらに図面縦方向に回路ブロックが連続して形成される場合は、図２と同一構成のブロックをさらに図７の下方に配置し、Ｐ型トランジスタのソース電極配線を共通とさせることが可能である。
実施の形態８
図８は、本発明の実施の形態７の構成を示す上面図である。実施の形態１〜７においては、トランジスタから配線にいたる部分の熱抵抗を低減させるための実施形態であったが本実施の形態ではソース電極配線自体の放熱効果を高めるための実施の形態である。
図８に示すように本実施の形態のソース電極配線９は、その表面に複数の凹部８１を有している。このようにソース電極配線９表面に複数の凹部、凸部または切り抜き部を形成すると、ソース電極配線９の表面積が増加する。ソース電極配線９の表面積が大きくなると、その分だけソース電極配線９の放熱を行う部分の面積が増加するためより一層放熱効果が大きくなる。
このように本実施の形態のようにソース電極配線９による放熱効果を高めた上、さらに実施の形態１〜７のようにソース電極配線までの熱抵抗を低減してやることでより一層の放熱効果の向上が可能となる。
実施の形態９
図９は、本発明の実施の形態９の構成を示す上面図である。実施の形態９は、実施の形態８における配線の放熱効果を向上する場合の変形例である。図８に示した実施の形態８は、その表面に凹凸部や切り抜き部を設けることで配線の表面積を増加させていたが、実施の形態９では、その形状自体（側面）が凹凸を有することで配線の表面積を増加させている。図９ではその配線形状が矩形状の切れ込みを複数有する例を示している。このように配線の形状を凹凸を有する波形とすることで、より一層の放熱効果を得ることが可能である。
変形例
図１０は、フィン型電界効果トランジスタと呼ばれるトランジスタに本発明を適用した場合を示す模式図である。図１０（ａ）は、フィン型トランジスタの斜視図を示し、図１０（ｂ）は図１０（ａ）のＸ−Ｘ部における断面図を示している。
フィン型電界効果トランジスタとは、絶縁体上にソース、ドレインとなる領域を形成し、その領域をフィンと呼ばれるシリコン層で接続したトランジスタである。フィン型トランジスタでは、ゲート電極は、ゲート酸化膜１００を介してこのフィンを例えば「コ」の字型のように覆うように形成される。つまり、フィン型トランジスタは、チャネルを複数面に形成したトランジスタである。
図１０では、トランジスタとして図１と共通な構成要素に同一の符号を付し、その詳細な説明を省略する。
以上実施の形態に基づいて本発明に関して説明したが、本発明は、本発明の主旨を逸脱しない限り、種々の変形が可能である。例えば、ソースプラグのプラグ間ピッチをドレインプラグのプラグ間ピッチよりも狭く設定して、ソースプラグ数を増加させることも可能である。また、ソース領域からソース電極配線へ効率よく熱を伝播するためにソースプラグの数を用いて説明したが、例えばソースプラグのコンタクト面積がドレインプラグのコンタクト面積よりも大きければ本発明と同様の効果を奏することが可能である。この場合、ソースプラグとドレインプラグの個数は同じであっても、個々のソースプラグのコンタクト面積がドレインプラグのコンタクト面積よりも大きければ本発明と同様の効果を奏することが可能である。
本発明は、当該半導体装置を構成する全ての電界効果トランジスタに適用することが可能であるが、特に動作時に発熱量が多い回路に適用することが好ましい。上記の実施の形態ではリングオシレータを例に説明したが、常時動作する回路としては発振回路、位相同期回路（ＰＬＬ回路）などに用いられる電界効果トランジスタに本発明が適用可能である。また発熱量の多い電界効果トランジスタとして、出力トランジスタなどの大電流を流すトランジスタに部分的に本発明を適用することも可能である。
また、それぞれの実施例は互いに組み合わせることが可能であり、例えばリング状のゲートを有するトランジスタのソース領域を、ソース電極配線の下部まで拡張しソースプラグを増加させることなども可能である。また、ＳＯＩ構造として酸化膜上にシリコン層を形成した場合について説明したが絶縁体上の半導体層を利用して半導体装置を形成するものであればＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）構造あるいはガラス基板を用いた構成などであってもよい。
本発明の実施の形態１に関わる半導体装置を示す図である。 本発明の実施の形態２に関わる半導体装置を示す図である。 本発明の実施の形態３に関わる半導体装置を示す図である。 本発明の実施の形態４に関わる半導体装置を示す図である。 本発明の実施の形態５に関わる半導体装置を示す図である。 本発明の実施の形態６に関わる半導体装置を示す図である。 本発明の実施の形態７に関わる半導体装置を示す図である。 本発明の実施の形態８に関わる半導体装置を示す図である。 本発明の実施の形態９に関わる半導体装置を示す図である。 フィン型電界効果トランジスタに本発明を適用した場合を示す図である。
符号の説明
１ 支持基板
２ 絶縁層
３ シリコン層
４ ドレイン領域
５ ソース領域
６ チャネル形成領域
７ 酸化膜
８ ドレイン電極配線
９ ソース電極配線
１０ ドレインプラグ
１１ ソースプラグ
１２ ゲート電極
８１ 凹部

Claims (17)

  1. 絶縁体上の半導体層に形成された電界効果トランジスタを有する半導体装置であって、
    前記電界効果トランジスタのドレイン領域上方に形成されたドレイン電極配線と、
    前記電界効果トランジスタのソース領域上方に形成されたソース電極配線と、
    前記ドレイン領域と前記ドレイン電極配線を接続する第１のコンタクトプラグと、
    前記ソース領域と前記ソース電極配線を接続し、前記第１のコンタクトプラグよりも多数形成された第２のコンタクトプラグとを有する半導体装置。
  2. 前記第２のコンタクトプラグ数は前記第１のコンタクトプラグ数の２倍以上形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース電極配線は前記ソース領域上方略全面に形成されていることを特徴とする請求項１あるいは２に記載の半導体装置。
  4. 前記ソース領域は、前記ドレイン領域を囲うように形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記電界効果トランジスタは、さらに、
    前記ソース領域と前記ドレイン領域に挟まれた実質的にリング状のゲート電極を有していることを特徴とする請求項４に記載の半導体装置。
  6. 前記電界効果トランジスタは、さらに、
    前記ソース領域と前記ドレイン領域に挟まれた実質的にＵ字状のゲート電極を有していることを特徴とする請求項４に記載の半導体装置。
  7. 前記電界効果トランジスタは、さらに、
    前記ソース領域と前記ドレイン領域に挟まれた実質的にＬ字状のゲート電極を有していることを特徴とする請求項４に記載の半導体装置。
  8. 前記電界効果トランジスタは、さらに、
    略矩形状に形成されたゲート電極を有し、
    前記ソース領域は、前記ゲート電極に隣接するゲート隣接部と、前記ゲート電極のゲート幅方向に延在する延在部とを有し、当該ゲート隣接部および延在部に前記第２のコンタクトプラグが形成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  9. 前記ソース電極配線は、複数の回路ブロックの共通ソース電極配線であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記ソース電極配線は、前記回路ブロック間に挟まれていることを特徴とする請求項９記載の半導体装置。
  11. 絶縁体上の半導体層に形成された複数の電界効果トランジスタを有する半導体装置であって、
    第１のトランジスタのドレイン領域上方に形成された第１のドレイン電極配線と、
    第２のトランジスタのドレイン領域上方に形成された第２のドレイン電極配線と、
    前記第１および第２のトランジスタに共通して形成されるソース領域と、
    前記ソース領域上方に形成されるソース電極配線と、
    前記第１のトランジスタのドレイン領域と前記第１のドレイン電極配線を接続する第１のコンタクトプラグと、
    前記第２のトランジスタのドレイン領域と前記第２のドレイン電極配線を接続する第２のコンタクトプラグと、
    前記ソース領域と前記ソース電極配線を接続し、前記第１のコンタクトプラグと第２のコンタクトプラグを足し合わせた数よりも多数形成された第３のコンタクトプラグとを有する半導体装置。
  12. 前記ソース領域は、前記第１、第２のトランジスタとは異なる他のトランジスタのソース領域とも共通して形成されていることを特徴とする請求項１１に記載の半導体装置。
  13. 前記ソース電極配線は、表面に複数の凹部、凸部、切抜き部または切れ込みが形成されていることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記ソース電極配線は、電源配線またはグランド配線に接続される配線であることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
  15. 前記電界効果トランジスタは、発振回路、ＰＬＬ回路または基準電圧発生回路、アナログ−デジタル信号変換回路、デジタル−アナログ信号変換回路を構成することを特徴とする請求項１または１１に記載の半導体装置。
  16. 前記電界効果トランジスタのドレイン領域およびソース領域の一部が前記絶縁体に接していることを特徴とする請求項１乃至１５のいずれか１項に記載の半導体装置。
  17. 前記電界効果トランジスタは、フィン型電界効果トランジスタであることを特徴とする請求項１乃至１６のいずれか１項に記載の半導体装置。
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