JPH11345977A

JPH11345977A - 半導体装置

Info

Publication number: JPH11345977A
Application number: JP10152958A
Authority: JP
Inventors: Masahiro Ogino; 誠裕荻野; Hiroyasu Ito; 伊藤　　裕康; Hitoshi Yamaguchi; 仁山口; Keimei Himi; 啓明氷見; Shoki Asai; 昭喜浅井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-06-02
Filing date: 1998-06-02
Publication date: 1999-12-14
Anticipated expiration: 2018-06-02
Also published as: JP4292595B2

Abstract

(57)【要約】【課題】半導体スイッチング素子の温度上昇を、容易
に製造可能な手段によって効果的に抑制可能にするこ
と。【解決手段】ＳＯＩ構造の半導体基板２１上には絶縁
分離用トレンチ２５によって囲まれた島状シリコン層２
４ａが形成され、この外周囲部分にバッファ領域２８が
設けられる。島状シリコン層２４ａには、Ｎチャネル型
ＬＤＭＯＳ４４の構成要素として、ドレインコンタクト
層３５並びにその周囲に同心状にレイアウトされたリン
グ状のソース拡散層３２、３３、ドリフト層３０などが
形成される。バッファ領域２８の上方には、伝熱性が良
好な材料より成る矩形枠状のバッファ領域電極膜４３
が、島状シリコン層２４ａを包囲した形態で形成され
る。このバッファ領域電極膜４３は、バッファ領域２８
の表面部に形成されたバッファ領域用コンタクト層３６
に対してコンタクトホール４３ａを介して電気的且つ伝
熱的に接続されると共に、配線パターン、電極パッド部
などを介してグランド端子に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁分離用トレン
チにより囲まれた島状領域内に負荷駆動用の横型構造の
半導体スイッチング素子を形成するようにした半導体装
置に関する。

【０００２】

【従来の技術】高電圧出力が要求される用途に供される
半導体装置、例えば、ＥＬ(Electro Luminescence)パネ
ルのようなマトリクス型表示装置を駆動するためのドラ
イバＩＣにあっては、その出力段にＬＤＭＯＳ（Latera
l Double-diffused MOS ：横型二重拡散ＭＯＳＦＥＴ）
のような高耐圧の半導体スイッチング素子が用いられて
いる。このようなＬＤＭＯＳとしては、例えば特開平８
−６４６９０号公報に見られるように、ＳＯＩ（Silico
n On Insulator）基板に対し実質的なＰＩＮ構造を備え
たＬＤＭＯＳを形成することにより、耐圧の向上を図る
ことが行われている。

【０００３】具体的には、上記公報に記載された半導体
装置は、図１９に模式的に示した断面構造となってい
る。即ち、図１９において、シリコン層１は、シリコン
基板より成るベース基板２上に、絶縁分離膜であるシリ
コン酸化膜３を介して配置されたＳＯＩ構造となってお
り、このシリコン層１には、絶縁分離用トレンチ内のシ
リコン酸化膜４によって他の素子形成領域から分離され
た状態の島状シリコン層１ａが形成されている。上記島
状シリコン層１ａのうち、シリコン酸化膜３に接する領
域には、低不純物濃度の電界緩和層５が形成されてい
る。この電界緩和層５は、実質的に真性半導体層として
機能するように、不純物濃度が極めて低い状態とされて
いる。

【０００４】島状シリコン層１ａの上部にはＮ⁻層より
成るドリフト層６が形成されている。このドリフト層６
は低不純物濃度層として設けられるものであるが、上記
電界緩和層５よりは高い不純物濃度に設定されている。
島状シリコン層１ａには、電界緩和層５に到達するＰウ
ェル７、ゲート８に対し自己整合的な位置に存するチャ
ンネルＰウェル９がそれぞれ形成されており、そのＰウ
ェル９内にはＮチャネルＭＯＳＦＥＴのためのソース層
１０（Ｎ^＋層）と、当該Ｐウェル９の電位を取るための
Ｐ^＋拡散層１１とが形成されている。ドリフト層６の表
面側には、高濃度のＮ^＋層より成るドレインコンタクト
層１２が形成されている。また、Ｐウェル９とドレイン
コンタクト層１２との間には、電界緩和のためのＬＯＣ
ＯＳ酸化膜１３が形成されている。

【０００５】以上のような構成によって、Ｐウェル９の
表面部にＮチャネル領域を備えたＬＤＭＯＳ１４の基本
構造が形成されている。尚、ＬＤＭＯＳ１４のソース層
１０とベース基板２とは同電位となるように設定され
る。

【０００６】このような構成においては、電界緩和層５
は不純物濃度が極めて低い半導体層であるため、Ｐウェ
ル７及び９（Ｐ型層）、電界緩和層５（実質的なＩ層：
真性半導体層）、ドリフト層６及びドレインコンタクト
層１２（Ｎ型層）により、それらが実質的にＰＩＮ構造
を構成している。このような素子構造によれば、Ｎチャ
ネルＭＯＳＦＥＴのドレイン側に正極性の高電圧が印加
された場合には、その印加電圧が、電界緩和層５中に生
ずる空乏層とシリコン酸化膜３とで有効に分担されるよ
うになり、これによって高耐圧が達成されることにな
る。つまり、シリコン酸化膜３は、ドレイン及びベース
基板２間に印加された状態となる高電圧を支える役割を
果たしている。

【０００７】

【発明が解決しようとする課題】上記のようなＬＤＭＯ
Ｓ１４を出力段に備えたドライバＩＣにおいては、その
ＬＤＭＯＳ１４により負荷電流を断続する関係上、発熱
対策が必要となるものであり、一般的には、ベース基板
２の下面にヒートシンクを配置することが行われる。従
って、この場合には、ＬＤＭＯＳ１４からの放熱経路
（伝熱経路）にシリコン酸化膜３が存在することにな
る。ところが、シリコン酸化膜３の熱伝導率は、シリコ
ンの１／１００程度しかなく、しかも、シリコン酸化膜
３は、前述したように高電圧を支える役目を果たしてい
るため、ある程度以上の膜厚（例えば３μｍ程度）が必
要となるものであり、その結果、シリコン酸化膜３の存
在が放熱の妨げとなって放熱効率に大きな悪影響を及ぼ
すことになる。

【０００８】このため、ヒートシンクを設けたにも拘ら
ず、ＬＤＭＯＳ１４からの放熱が不十分になって当該Ｌ
ＤＭＯＳ１４の温度が上昇することがあり、結果的に、
ＬＤＭＯＳ１４におけるキャリア移動度が低下して出力
電流が低下するという不具合が出てくる。また、場合に
よっては、ＬＤＭＯＳ１４の温度が異常に上昇して、そ
の熱破壊を引き起こす恐れも出てくる。

【０００９】このような問題点に対処可能な手段として
は、例えば特開平９−９７８３２号公報に見られるよう
に、ＳＯＩ基板の絶縁分離膜を構成するシリコン酸化膜
における耐圧が低くても良い領域に、他の部位より膜厚
が薄い薄肉領域を設けて、この領域に多結晶シリコンを
配置する構成とした半導体装置が考えられている。しか
しながら、ＳＯＩ基板の絶縁分離膜であるシリコン酸化
膜は、ベース基板とシリコン層（ＳＯＩ層）との間の埋
込膜として設けられるものであって、その決められた位
置のみに薄肉領域を形成するためには、工程数が大幅に
増えるという事情があり、総じて製造が面倒になるとい
う問題点があった。

【００１０】本発明は上記事情に鑑みてなされたもので
あり、その目的は、ベース基板上に当該ベース基板と電
気的に絶縁した状態で設けられた半導体層に負荷駆動用
の半導体スイッチング素子を形成する構造のものであり
ながら、その半導体スイッチング素子の温度上昇を、容
易に製造可能な手段によって効果的に抑制可能になるな
どの効果を奏する半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載したような手段を採用できる。この手
段によれば、ベース基板（２２）上に絶縁状態で設けら
れた半導体層（２４）に横型構造の半導体スイッチング
素子（４４）を形成した場合、その半導体スイッチング
素子における発熱現象は、主として半導体層（２４）の
表面側で起きるものであり、このため、その熱は、半導
体層（２４）上に、上記半導体スイッチング素子（４
４）の形成領域である島状領域（２４ａ）を包囲した状
態で形成された伝熱部材（４３）に伝えられるようにな
り、これにより、半導体スイッチング素子（４４）の温
度上昇が抑制されることになる。この場合、半導体スイ
ッチング素子（４４）から伝熱部材（４３）に至る伝熱
経路には、前記島状領域（２４ａ）のための絶縁分離用
トレンチ（２５）が存在するが、この絶縁分離用トレン
チ（２５）にあっては、その内部に設けられる絶縁膜の
膜厚を比較的小さく設定しても所期の目的を達成できる
から、その絶縁分離用トレンチ（２５）が放熱の妨げと
なる事態を極力抑制することができ、結果的に、半導体
スイッチング素子（４４）の温度上昇を効果的に抑制可
能になる。また、半導体層（２４）の表面側に、伝熱部
材（４３）を形成するだけで済むから、工程数が大幅に
増加する恐れがなくなって容易に製造可能になる。

【００１２】請求項３記載の半導体装置のように、前記
半導体層（２４）が、前記ベース基板（２２）上に絶縁
分離膜（２３）を介して形成されたＳＯＩ構造のもので
あった場合において、前記絶縁分離用トレンチ（２５）
内に設けられる絶縁膜（２６）の横方向の膜厚の合計寸
法を、上記絶縁分離膜（２３）の膜厚より小さい値に設
定したときには、その絶縁分離用トレンチ（２５）が放
熱の妨げとなる事態を的確に抑制できて、半導体スイッ
チング素子（４４）の温度上昇を効果的に抑制できるよ
うになる。

【００１３】請求項４記載の半導体装置のように、半導
体層（２４）に絶縁分離用トレンチ（２５）により囲ま
れた複数の島状領域（２４ａ）が形成されると共に、各
島状領域（２４ａ）内にそれぞれ半導体スイッチング素
子（４４）が形成される場合に、前記伝熱部材（４３）
を、上記各島状領域（２４ａ）をそれぞれ包囲した形態
で一体的に形成することができる。この場合には、特
に、各半導体スイッチング素子（４４）がタイミングを
ずらして動作されるような状態時において、動作状態と
なった半導体スイッチング素子（４４）からの熱を、広
い範囲にわたった状態の伝熱部材（４３）全体で拡散・
吸収できるようになり、そのスイッチング素子（４４）
の温度上昇を効果的に抑制できることになる。

【００１４】請求項５記載の半導体装置のように、半導
体層（２４）における島状領域（２４ａ）の外周囲部位
に他の素子（４４）形成領域との間の電気的な干渉を防
止するためのバッファ領域（２８）が形成される場合に
は、前記伝熱部材（４３）を、上記バッファ領域（２
８）上に当該バッファ領域（２８）と伝熱的に設けるこ
とができる。このような手段によれば、半導体層（２
４）と伝熱部材（４３）との間の熱伝導率が向上するか
ら、半導体スイッチング素子（４４）の温度上昇をより
効果的に抑制できるようになる。この場合、上記バッフ
ァ領域（２８）は、半導体スイッチング素子（４４）に
対し電気的に影響を与えない状態とすることができるか
ら、伝熱部材（４３）の存在が半導体スイッチング素子
（４４）の電気的特性に悪影響を及ぼす恐れがなくな
る。

【００１５】請求項６記載の半導体装置のように、前記
伝熱部材（４３）を、導電性を有した材料により形成す
ると共に、前記バッファ領域（２８）に対して電気的に
接続された状態で設ける構成としても良い。この場合に
は、電気的干渉の防止機能を上げるためにバッファ領域
（２８）の電位をグランド電位或いは電源電位に固定す
る場合に、上記伝熱部材（４３）を電位固定用の配線パ
ターンとして兼用できるようになるから、全体の構造が
簡単化するようになる。

【００１６】請求項７記載の半導体装置のように、前記
伝熱部材（４３）を、前記半導体スイッチング素子（４
４）のための電極膜（４０、４１、４２）を形成する第
１層配線部材を利用して形成する構成とした場合には、
その電極膜（４０、４１、４２）の形成時において伝熱
部材（４３）を同時に形成可能となるから、工程数が増
えることがなくなるものであり、結果的に、さらに容易
に製造できるようになる。

【００１７】請求項８記載の半導体装置のように、前記
伝熱部材（４３）を、前記半導体層（２４）上に設けら
れた電極パッド部（４５、４５′、４５″）に伝熱的に
接続する接続手段（４６、４９、５０、５３、５４、５
５）を設けた場合には、半導体スイッチング素子（４
４）から伝熱部材（４３）に伝えられた熱を、上記接続
手段（４６、４９、５０、５３、５４、５５）及び電極
パッド部（４５、４５′、４５″）を通じて外部に放散
可能となって、半導体スイッチング素子（４４）の温度
上昇をさらに抑制可能となる。

【００１８】請求項９記載の半導体装置のように、上記
のように伝熱部材（４３）が伝熱的に接続される電極パ
ッド部（４５、４５′、４５″）として、半導体層（２
４）に形成された回路素子とは電気的に切り離された状
態のダミー電極を利用する構成とした場合には、ダミー
電極の有効利用を図り得ることになる。

【００１９】請求項１０記載の半導体装置のように、半
導体装置用パッケージ（５１）内から外部に引き出され
た状態の補助伝熱部材（４７、５６）に対し前記電極パ
ッド部（４５、４５′、４５″）を伝熱的に接続する構
成とした場合には、半導体スイッチング素子（４４）か
ら伝熱部材（４３）に伝えられた熱を、上記補助伝熱部
材（４７、５６）を通じて外部に効率良く放散可能とな
るから、半導体スイッチング素子（４４）の温度上昇抑
制効果が一段と上がるようになる。

【００２０】請求項１１記載の半導体装置のように、上
記のような補助伝熱部材として、半導体装置用パッケー
ジ（５１）のためのリードピン（４７）を利用する構成
とした場合には、部品点数の増大を防止できて、コスト
の抑制を実現できることになる。

【００２１】請求項１２記載の半導体装置のように、前
記補助伝熱部材（４７、５６）を、半導体装置用パッケ
ージ（５１）に備えられたヒートシンク（５２）に伝熱
的に接触させる構成とした場合には、半導体スイッチン
グ素子（４４）からの熱を当該ヒートシンク（５２）を
通じて効率良く放散できるようになって、その半導体ス
イッチング素子（４４）の温度上昇をさらに効果的に抑
制できるようになる。

【００２２】

【発明の実施の形態】（第１の実施の形態）図１〜図５
には本発明の第１実施例が示されており、以下これにつ
いて説明する。図１（ａ）、（ｂ）には高耐圧ＬＤＭＯ
Ｓ（横型二重拡散ＭＯＳＦＥＴ：本発明でいう半導体ス
イッチング素子に相当）の模式的な縦断面構造が示さ
れ、図２には当該ＬＤＭＯＳの概略的な平面レイアウト
が示されている。

【００２３】図１（ａ）において、半導体基板２１は、
単結晶シリコン基板より成るベース基板２２上に、シリ
コン酸化膜２３（本発明でいう絶縁分離膜に相当）を介
して単結晶シリコン層２４（本発明でいう半導体層に相
当）を設けたＳＯＩ構造となっており、この単結晶シリ
コン層２４には、例えばリング形状をなす絶縁分離用ト
レンチ２５によって他の素子形成領域から分離された状
態の島状シリコン層２４ａ（本発明でいう島状領域に相
当）が形成されている。

【００２４】尚、上記単結晶シリコン層２４の膜厚は１
０μｍ程度に設定され、上記シリコン酸化膜２３の膜厚
は３μｍ程度に設定される。また、上記絶縁分離用トレ
ンチ２５は、絶縁膜としてのシリコン酸化膜２６及びポ
リシリコン２７により埋め戻された状態となっている
が、そのシリコン酸化膜２６の膜厚は０．７μｍ程度に
設定されている。従って、絶縁分離用トレンチ２５内に
存在するシリコン酸化膜２６の横方向の膜厚の合計寸法
は、前記シリコン酸化膜２３の膜厚（３μｍ程度）より
小さな値（１．４μｍ程度）に設定された状態となる。

【００２５】一方、上記単結晶シリコン層２４における
島状シリコン層２４ａの外周囲部分、つまり絶縁分離用
トレンチ２５に隣接する外周囲部分は、後述するバッフ
ァ領域２８として機能するように構成されている。

【００２６】上記島状シリコン層２４ａのうち、シリコ
ン酸化膜２３に接する領域には、低不純物濃度の電界緩
和層２９が形成されている。この電界緩和層２９は、ボ
ロン或いはリン、砒素、アンチモンなどの不純物濃度が
極めて低い状態（１×１０^１ ^４／cm^３程度以下）の単結
晶シリコン層で、実質的に真性半導体層（Ｉ層）として
機能するものであり、その厚さは少なくとも１μｍ以上
となるように設定される。

【００２７】島状シリコン層２４ａの上部は、Ｎ⁻拡散
層より成るドリフト層３０となっている。このドリフト
層３０は、比較的高い抵抗が必要であるため低不純物濃
度層として設けられるものであるが、前記電界緩和層２
９よりは高い不純物濃度に設定されている。

【００２８】島状シリコン層２４ａには、ドリフト層３
０の表面側からＰ型の不純物を拡散することによって、
平面形状がリング形状（例えば長円形状）をなす二重ウ
ェル３１が形成されている。この二重ウェル３１は、前
記電界緩和層２９内に達するＰウェル３１ａ及びその表
面側部位に上記Ｐウェル３１ａと連続するように位置さ
れたチャネル形成用のＰウェル３１ｂとにより構成され
ている。このＰウェル３１ｂは、Ｎ^＋拡散層より成るソ
ース拡散層３２と共に周知の二重拡散技術により形成さ
れるものであり、これにより、そのＰウェル３１ｂの表
面部にＮチャネル領域が形成される構成となっている。

【００２９】また、Ｐウェル３１ｂの表面側には、当該
Ｐウェル３１ｂの電位を取るためのＰ^＋拡散層より成る
ソース拡散層３３が形成されている。この場合、上記二
重ウェル３１並びにソース拡散層３２、３３は、その平
面形状がリング形状に形成されているから、上記Ｎチャ
ネル領域の平面形状も同様のリング形状に形成されるこ
とになる。このようにＮチャネル領域をリング形状にレ
イアウトした場合には、電界の集中を緩和して大電流を
流し得るようになる高耐圧のＦＥＴ構造を実現できるこ
とになる。

【００３０】島状シリコン層２４ａには、リング形状を
なす前記ソース拡散層３２の中心部に位置するようにし
てＮ型不純物を拡散したディープドレイン領域としての
Ｎウェル３４が棒形状に形成されている。このＮウェル
３４は、前記Ｐウェル３１ａの接合深さと同程度の深さ
（本実施例では若干深い状態）に形成されている。ま
た、Ｎウェル３４の表面部には、Ｎ^＋拡散層より成るド
レインコンタクト層３５が形成されている。尚、上記Ｎ
ウェル３４の不純物濃度は、ドリフト層３０の不純物濃
度及びドレインコンタクト層３５の不純物濃度の中間レ
ベルに設定されるものである。

【００３１】また、前記バッファ領域２８には、Ｎ型不
純物を前記Ｎウェル３４と同じ接合深さに拡散した不純
物拡散層２８ａが形成されており、その表面部にはＮ^＋
拡散層より成るバッファ領域用コンタクト層３６が形成
されている。

【００３２】単結晶シリコン層２４上には、Ｐウェル３
１ｂとドレインコンタクト層３５との間、並びにＰウェ
ル３１ｂとバッファ領域２８との間などの部位に、電界
緩和のためのＬＯＣＯＳ酸化膜３７が形成されている。
また、Ｐウェル３１ｂに形成される前記Ｎチャネル領域
と対応した部分には、ゲート用ポリシリコン膜３８がゲ
ート酸化膜３８ａ（シリコン酸化膜）を介して形成され
ており、このゲート用ポリシリコン膜３８の形状は、上
記Ｎチャネル領域に対応したリング形状に設定されてい
る。

【００３３】さらに、単結晶シリコン層２４上には、上
述したソース拡散層３２、３３、ドレインコンタクト層
３５、バッファ領域用コンタクト層３６、ＬＯＣＯＳ酸
化膜３７、ゲート用ポリシリコン膜３８などを覆うよう
にしてシリコン酸化膜より成る層間絶縁膜３９が形成さ
れている。尚、この層間絶縁膜３９の膜厚は、例えば
０．６μｍ程度に設定される。

【００３４】この層間絶縁膜３９上には、以下に述べる
ような各電極膜が所謂第１アルミ（本発明でいう第１層
配線部材に相当）によって形成される。即ち、ソース拡
散層３２、３３と対応した位置には、当該ソース拡散層
３２、３３とコンタクトホール４０ａを介して電気的に
接続されるソース電極膜４０が例えばリング形状（若し
くはその一部を切欠した形状）に形成される。

【００３５】ドレインコンタクト層３５と対応した位置
には、当該ドレインコンタクト層３５とコンタクトホー
ル４１ａを介して電気的に接続されるドレイン電極膜４
１が、ドレイン電極膜４１の形状に対応した棒形状に形
成される。また、ゲート用ポリシリコン膜３８と対応し
た位置には、当該ゲートポリシリコン膜３８とコンタク
トホール４２ａを介して電気的に接続されるゲート電極
膜４２がリング形状（若しくはその一部を切欠した形
状）に形成される。

【００３６】さらに、バッファ領域用コンタクト層３６
と対応した位置には、当該バッファ領域用コンタクト層
３６とコンタクトホール４３ａを介して電気的且つ伝熱
的に接続されるバッファ領域電極膜４３（本発明でいう
伝熱部材に相当）が、図２に示すような矩形枠状に形成
される。上記コンタクトホール４３ａは、本実施例の場
合、図２に破線で示すように、バッファ領域用コンタク
ト層３６の全体にわたって分散するように複数個設けた
状態となっているが、バッファ領域用コンタクト層３６
とバッファ領域電極膜４３との間は少なくとも１ヶ所で
接続されれば良いものである。また、上記バッファ領域
電極膜４３は、アルミニウムによって形成されたもので
あるから、導電性は勿論のこと、良好な熱伝導性を有す
るものである。尚、図２においては、図面の視認性を上
げるために、絶縁分離用トレンチ２５内のシリコン酸化
膜２６に斜線帯を施した状態としている。

【００３７】さらに、図示しないが、上記バッファ領域
電極膜４３が第１アルミによってリング形状に形成され
ている関係上、ソース電極膜４０、ドレイン電極膜４１
及びゲート電極膜４２は、第２アルミ（必要に応じて多
層とする）を利用して外部に引き出されるものである。

【００３８】以上述べたような構成によって、島状シリ
コン層２４ａ内に、ドレインコンタクト層３５並びにこ
のドレインコンタクト層３５の周囲に同心状にレイアウ
トされたリング形状のソース拡散層３２、３３を備えた
状態のドレインセンタータイプのＮチャネル型ＬＤＭＯ
Ｓ４４（本発明でいう半導体スイッチング素子に相当）
が形成されることになる。この場合、上記ＬＤＭＯＳ４
４にあっては、二重ウェル３１（Ｐ型層）と、電界緩和
層２９（実質的なＩ層）と、ドリフト層３０、Ｎウェル
３４及びドレインコンタクト層３５（Ｎ型層）とによ
り、それらが実質的にＰＩＮ構造を構成するようになっ
ている。

【００３９】そして、本実施例では、ＬＤＭＯＳ４４に
よる駆動対象として、例えばＥＬパネルが有する複数の
走査電極或いはデータ電極を想定しており、このため、
図３に示すように、上記のようなＬＤＭＯＳ４４を複数
個形成する構成としている。即ち、図３に示すように、
前記半導体基板２１上の単結晶シリコン層２４（図１参
照）には、それぞれ絶縁分離用トレンチ２５によって分
離された状態の複数の島状シリコン層２４ａが上下左右
に整列された配置となるように形成されており、各島状
シリコン層２４ａ内にそれぞれＬＤＭＯＳ４４が形成さ
れる。この場合、前記バッファ領域電極膜４３は、各島
状シリコン層２４ａの周囲の全体を包囲した碁盤格子状
の配置形態で一体的に形成されることになる。

【００４０】さらに、単結晶シリコン層２４には、図４
に概略的に示すように、複数個ずつのＬＤＭＯＳ４４が
例えば２ヶ所の駆動素子形成エリアＡ及びＢに分割され
た状態で形成されると共に、それら駆動素子形成エリア
Ａ及びＢ間に位置された論理素子形成エリアＣに、ＬＤ
ＭＯＳ４４群の動作制御用ＩＣを構成する論理回路素子
（図示せず）が形成される構成となっている。

【００４１】また、図４において、矩形状をなす半導体
基板２１の周縁部（四辺部）には、複数個の電極パッド
部４５が形成されている。そして、前記駆動素子形成エ
リアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッ
ファ領域電極膜４３は、上記電極パッド部４５のうちグ
ランド端子とされるもの（符号４５に（ａ）を付して示
す）に対して、配線パターン４６（本発明でいう接続手
段に相当）を介して伝熱的に接続されている。この場
合、上記バッファ領域電極膜４３、電極パッド部４５及
び配線パターン４６は、それぞれ同一の材質（アルミニ
ウム：第１アルミ）により形成されたものであり、これ
らは同じ製造工程において互いに一体的に連結した状態
で形成される。また、電極パッド部４５のうち電源端子
ＶDDに接続されるものについては、その符号４５に
（ｂ）を付して示した。

【００４２】尚、上記電極パッド部４５は、その全部が
単結晶シリコン層２４に形成された回路素子に接続され
るものではなく、図４の例では、符号４５に（ｃ）を付
して示したものは、当該回路素子とは電気的に切り離さ
れた状態のダミー電極として形成されたものである。従
って、本実施例のように上記ダミー電極を全く利用しな
い場合には、各電極パッド部４５と、パッケージ用のリ
ードピン４７（本発明でいう補助伝熱部材に相当）のイ
ンナリードとの間の接続状態を概略的に示す図５のよう
に、ダミー電極に相当した電極パッド部４５（ｃ）以外
のものだけが、ボンディングワイヤ４８を介してリード
ピン４７に接続されることになる。また、ＬＤＭＯＳ４
４は、負荷駆動時の電流容量を確保するために、必要に
応じて所定個数ずつ並列接続された状態とされるもので
ある。

【００４３】上記した本実施例によれば、以下に述べる
ような作用・効果を奏することができる。即ち、本実施
例のように、単結晶シリコン層２４に横型構造の半導体
スイッチング素子であるＬＤＭＯＳ４４を形成した場
合、そのＬＤＭＯＳ４４における発熱現象は、主として
単結晶シリコン層２４の表面側で起きるものである。こ
のように単結晶シリコン層２４の表面側で発生した熱
は、図１（ｂ）に矢印Ｗで示すように、ＬＤＭＯＳ４４
の形成領域である島状シリコン層２４ａを包囲した状態
で形成されたバッファ領域電極膜４３に伝えられるよう
になる。このとき、上記バッファ領域電極膜４３は、良
好な熱伝導性を有する材料から形成されていて、ある程
度の放熱能力を有したものであるから、ＬＤＭＯＳ４４
の温度上昇が抑制されることになる。

【００４４】この場合、ＬＤＭＯＳ４４からバッファ領
域電極膜４３に至る伝熱経路には、島状シリコン層２４
ａのための絶縁分離用トレンチ２５が存在するが、この
絶縁分離用トレンチ２５にあっては、その内部に絶縁膜
として設けられるシリコン酸化膜２６の横方向の膜厚の
合計寸法が１．４μｍ程度と比較的小さく設定されてい
るから、その絶縁分離用トレンチ２５が放熱の妨げとな
る事態を極力抑制することができ、結果的に、ＬＤＭＯ
Ｓ４４の温度上昇を効果的に抑制可能になる。つまり、
膜厚が３μｍ程度に設定されたシリコン酸化膜２３を介
してベース基板２２の下面側から放熱する構造（従来の
構造）の場合に比べて、ＬＤＭＯＳ４４からの熱を効率
良く逃がすことができて、そのＬＤＭＯＳ４４の温度上
昇を的確に抑制できるようになる。

【００４５】また、上述のようなＬＤＭＯＳ４４の温度
上昇抑制効果を得るために、単結晶シリコン層２４の表
面側にバッファ領域電極膜４３を形成するだけで済むか
ら、工程数が大幅に増加する恐れがなくなって容易に製
造可能になる。特に、上記バッファ領域電極膜４３は、
ＬＤＭＯＳ４４のソース電極膜４０、ドレイン電極膜４
１、ゲート電極膜４２を形成するための第１アルミを利
用して形成されるものであって、それらの電極膜４０〜
４２の形成時においてバッファ領域電極膜４３を同時に
形成できるようになるから、工程数が増えることがなく
なり、結果的に、さらに容易に製造できるようになる。

【００４６】しかも、この場合には、上記のような放熱
機能を得るために、バッファ領域２８の電位をグランド
電位に固定するためのバッファ領域電極膜４３を利用す
る構成、つまり、本発明でいう伝熱部材を電位固定用の
配線パターンとして兼用できる構成となっているから、
全体の構造が簡単化するようになる。

【００４７】さらに、上記バッファ領域電極膜４３は、
単結晶シリコン層２４に形成されたバッファ領域２８に
対して伝熱的に設けられたものであるから、その単結晶
シリコン層２４とバッファ領域電極膜４３との間の熱伝
導率が向上するようになり、結果的にＬＤＭＯＳ４４の
温度上昇をより効果的に抑制できるようになる。この場
合、上記バッファ領域２８は、グランドされた状態、つ
まりＬＤＭＯＳ４４に対する電気的な影響をシールドす
る状態とされているから、バッファ領域電極膜４３の存
在がＬＤＭＯＳ４４の電気的特性に悪影響を及ぼす恐れ
がなくなる。

【００４８】上記実施例では、ＥＬパネルが有する複数
の走査電極或いはデータ電極を駆動するために、複数個
のＬＤＭＯＳ４４を形成すると共に、前記放熱機能を有
したバッファ領域電極膜４３を、これらＬＤＭＯＳ４４
が形成された各島状シリコン層２４ａをそれぞれ包囲し
た形態で一体的に形成する構成としたから、所謂ダイナ
ミック駆動のために、各ＬＤＭＯＳ４４をタイミングを
ずらしてオンするような使用状態においては、オンされ
たＬＤＭＯＳ４４からの熱を、広い範囲にわたった状態
の上記バッファ領域電極膜４３の全体で拡散・吸収でき
るようになり、各ＬＤＭＯＳ４４の温度上昇を効果的に
抑制できることになる。

【００４９】放熱機能を有したバッファ領域電極膜４３
は、単結晶シリコン層２４ａ上に設けられた電極パッド
部４５に対して、配線パターン４６を介して伝熱的に接
続されているから、ＬＤＭＯＳ４４からバッファ領域電
極膜４３に伝えられた熱を、上記配線パターン４６、電
極パッド部４５を通じ、且つボンディングワイヤ４８及
びリードピン４７を通じて外部に放散できるようになっ
て、ＬＤＭＯＳ４４の温度上昇をさらに効率良く抑制可
能となる。さらに、本発明でいう補助伝熱部材としての
機能を、半導体装置用パッケージのためのリードピン４
７により得るようにしているから、部品点数の増大を防
止できて、コストの抑制を実現できることになる。

【００５０】（第２の実施の形態）図６には、上記第１
実施例と同様の効果を奏する本発明の第２実施例が示さ
れており、以下これについて第１実施例と異なる部分の
み説明する。即ち、図６は、第１実施例における前記図
４に対応した図面であり、この第２実施例では、駆動素
子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各
群のバッファ領域電極膜４３を、上記電極パッド部４５
のうち電源端子ＶDDに接続されるものグランド端子とさ
れるもの（符号４５に（ｂ）が付されている）に対し
て、配線パターン４９（本発明でいう接続手段に相当）
を介して伝熱的に接続した構成としている。

【００５１】（第３の実施の形態）図７〜図９には、前
記第１実施例と同様の効果を奏する本発明の第３実施例
が示されており、以下これについて第１実施例と異なる
部分のみ説明する。即ち、図７は、第１実施例における
前記図４に対応した図面であり、この第３実施例では、
駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４
４の各群のバッファ領域電極膜４３を、上記電極パッド
部４５のうちダミー電極とされたもの（符号４５に
（ｃ）が付されている）に対して、配線パターン５０
（本発明でいう接続手段に相当）を介して伝熱的に接続
した構成としている。

【００５２】この場合、図８に示すように、上記配線パ
ターン５０が接続された電極パッド部４５（ｃ）は、ボ
ンディングワイヤ４８を介してリードピン４７に接続さ
れる。また、図９に示すように、半導体基板２１を収納
した樹脂パッケージ５１（本発明でいう半導体装置用パ
ッケージに相当）は、その上面にアルミナコーティング
されたアルミニウム或いは銅などにより形成されたヒー
トシンク５２が設けられており、前記電極パッド部４５
（ｃ）に接続された合計２本のリードピン４７ａは、そ
のアウタリード部が、図９に示すように折曲された状態
でヒートシンク５２に対し例えば半田付けにより伝熱的
に接触した状態で固定されている。

【００５３】このように構成した本実施例によれば、Ｌ
ＤＭＯＳ４４からバッファ領域電極膜４３に伝えられた
熱を、配線パターン５０及び電極パッド部４５（ｃ）を
通じ、且つボンディングワイヤ４８、リードピン４７及
びヒートシンク５２を通じて外部に効率良く放散できる
ようになって、そのＬＤＭＯＳ４４の温度上昇をさらに
効果的に抑制可能となる。また、本来は無用のものとな
るダミー電極（電極パッド部４５（ｃ））の有効利用を
図り得ることになる。さらに、本発明でいう補助伝熱部
材として、樹脂パッケージ５１のためのリードピン４７
を利用する構成としているから、部品点数の増大を防止
できて、コストの抑制を実現できることになる。

【００５４】尚、本実施例の半導体基板２１のように、
ダミー電極となる電極パッド部４５（ｃ）が余っている
場合には、その電極パッド部４５（ｃ）も上記のような
放熱機能のために利用することができる。このような変
形例を図１０に示す。つまり、この図１０の例では、駆
動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４
の各群のバッファ領域電極膜４３を電極パッド部４５
（ｃ）に対して前記配線パターン５０を介して伝熱的に
接続すると共に、各バッファ領域電極膜４３を、他のダ
ミー電極とされた電極パッド部４５（ｃ）に対して配線
パターン５３（本発明でいう接続手段に相当）を介して
伝熱的に接続する構成としている。

【００５５】また、これとは異なる変形例を示す図１１
のように、前記図７において示したダミー電極となる電
極パッド部４５（ｃ）を、互いに隣接する位置にまとめ
て配置して一体化することにより大面積の電極パッド部
４５′を設け、この電極パッド部４５′に対して、駆動
素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の
各群のバッファ領域電極膜４３を幅広な配線パターン５
４（本発明でいう接続手段に相当）を介して伝熱的に接
続する構成としても良い。尚、この場合には、上記電極
パッド部４５′から複数本のボンディングワイヤを引き
出すことができるようになる。

【００５６】（第４の実施の形態）図１２及び図１３に
は本発明の第４実施例が示されており、以下これについ
て前記第１実施例などと異なる部分のみ説明する。即
ち、この第４実施例においては、第１実施例などにおい
てダミー電極となる電極パッド部４５（ｃ）を、図１２
に示すように、互いに隣接した位置にまとめて配置して
一体化することによって、半導体基板２１の一辺部を占
有した状態の大面積の電極パッド部４５″を設け、この
電極パッド部４５″に対して、駆動素子形成エリアＡ及
びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域
電極膜４３を幅広な配線パターン５５（本発明でいう接
続手段に相当）を介して伝熱的に接続する構成としてい
る。この場合、電極パッド部４５″には、アルミニウム
或いは銅などの伝熱性が良好な材料より成る放熱板５６
（本発明でいう補助伝熱部材に相当）の端縁部を伝熱的
に接続している。尚、この放熱板５６はフィルム状のも
のであっても良い。

【００５７】そして、図１３に示すように、上記放熱板
５６は、樹脂パッケージ５１外に引き出された部分が、
直角状に折曲されてヒートシンク５２の側面に伝熱的に
接触されると共に、このような面接触状態で例えばネジ
５７を利用して固定されている。尚、ネジ５７を使用し
た固定手段に代えて、半田付けや溶接などの固定手段を
利用することもできる。

【００５８】このように構成した本実施例によれば、Ｌ
ＤＭＯＳ４４からヒートシンク５２に至る伝熱経路に大
型の放熱板５６が設けられているから、ＬＤＭＯＳ４４
からバッファ領域電極膜４３に伝えられた熱を、配線パ
ターン５５、電極パッド部４５″、放熱板５６及びヒー
トシンク５２を通じて外部に極めて効率良く放散できる
ようになって、ＬＤＭＯＳ４４の温度上昇を確実に抑制
可能となる。

【００５９】（第５の実施の形態）図１４には本発明の
第５実施例が示されており、以下これについて前記第１
実施例と異なる部分のみ説明する。即ち、図１４は、第
１実施例における前記図３に対応した図面である。第１
実施例では、バッファ領域電極膜４３の形状を、ＬＤＭ
ＯＳ４４が形成された島状シリコン層２４ａの周囲の全
体を包囲した状態（図３参照）としたが、この第５実施
例では、バッファ領域電極膜４３を、島状シリコン層２
４ａを包囲する部分で一部切欠した状態としている。

【００６０】このような構成によれば、例えば、ソース
電極膜４０（図１参照）に接続される配線パターンを上
記切欠部分を通じて引き回すことができるから、当該配
線パターンを第１アルミにより形成することが可能にな
る。

【００６１】（第６の実施の形態）図１５には本発明の
第６実施例が示されており、以下これについて前記第１
実施例と異なる部分のみ説明する。即ち、図１５は、第
１実施例における前記図２に対応した図面であり、この
第６実施例では、矩形枠状に形成されたバッファ領域電
極膜４３の内側（島状シリコン層２４ａに面した側）の
形状を、島状シリコン層２４ａの形状に沿った曲線形状
に構成したことに特徴を有する。

【００６２】この構成によれば、バッファ領域電極膜４
３の内側全体が発熱源であるＬＤＭＯＳ４４に近接した
状態となると共に、当該バッファ領域電極膜４３の面積
が増えることになる。この結果、バッファ領域電極膜４
３への熱の伝達状態が良好になると共に、放熱能力の向
上を期待できるようになるから、ＬＤＭＯＳ４４の温度
上昇抑制効果を向上させ得るようになる。

【００６３】（第７の実施の形態）図１６には本発明の
第７実施例が示されており、以下これについて前記第１
実施例と異なる部分のみ説明する。即ち、図１６は、第
１実施例における前記図２に対応した図面であり、この
第７実施例では、矩形枠状に形成されたバッファ領域電
極膜４３の一部（対をなす対向辺部分）を、島状シリコ
ン層２４ａに上方からオーバーラップさせた構成に特徴
を有する。尚、上記オーバーラップ部分には、図１に示
す層間絶縁膜３９が介在された状態となる。

【００６４】この構成によれば、バッファ領域電極膜４
３の一部分が発熱源であるＬＤＭＯＳ４４に近接した状
態となると共に、当該バッファ領域電極膜４３の面積が
増えることになる。従って、このような第６実施例に構
成によっても、前記第５実施例と同様に、バッファ領域
電極膜４３への熱の伝達状態が良好になると共に、放熱
能力の向上を期待できるようになるから、ＬＤＭＯＳ４
４の温度上昇抑制効果を向上させ得るようになる。

【００６５】（第８の実施の形態）図１７には本発明の
第７実施例が示されており、以下これについて前記第１
実施例と異なる部分のみ説明する。即ち、第１実施例に
おいては、バッファ領域電極膜４３をバッファ領域用コ
ンタクト層３６に接続するためのコンタクトホール４３
ａを、そのバッファ領域用コンタクト層３６の全体にわ
たって分布するように複数個設ける構成としたが、図１
７に示すように、バッファ領域用コンタクト層３６の全
体にわたった矩形枠状のコンタクトホール４３ａ′を設
ける構成としても良い。

【００６６】この構成によれば、バッファ領域電極膜４
３とバッファ領域用コンタクト層３６との間の接触面積
が増大することになるから、バッファ領域電極膜４３を
通じた放熱機能をさらに高め得るようになる。

【００６７】（第９の実施の形態）図１８には本発明の
第９実施例が示されており、以下これについて前記第１
実施例と異なる部分のみ説明する。即ち、図１８は、第
１実施例における前記図１に対応した図面である。第１
実施例では、伝熱部材として、バッファ領域用コンタク
ト層３６に対しコンタクトホール４３ａを介して電気的
に接続されるバッファ領域電極膜４３を設ける構成とし
たが、この第９実施例では、図１８に示すように、バッ
ファ領域用コンタクト層３６と対応した位置に、層間絶
縁膜３９を介して伝熱部材としての伝熱膜５８を配置す
るようにしている。この伝熱膜５８は、例えば第１アル
ミにより形成されるものであるが、バッファ領域用コン
タクト層３６には接続されていないものである（従っ
て、本実施例の場合、バッファ領域用コンタクト層３６
は不要にすることも可能である）。

【００６８】（その他の実施の形態）尚、本発明は上記
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。ベース基板２２としては、単
結晶シリコン基板に限らず、他の半導体基板或いは絶縁
性を有するセラミック基板やガラス基板などを用いるこ
ともできる。この場合、ベース基板そのものが絶縁性を
有するものであれば、ベース基板上に絶縁膜（本実施例
の場合シリコン酸化膜２３）を形成したＳＯＩ構造とし
なくても良いものである。

【００６９】ドレインセンタータイプのＮチャネル型Ｌ
ＤＭＯＳ４４を例に挙げて説明したが、Ｐチャネル型の
ものを対象としても良く、また、ソースセンタータイプ
のものに適用しても良い。さらに、チャネル形状も上記
した各実施例のようなリング形状に構成する必要はない
ものである。勿論、島状シリコン層２４ａに形成する横
型構造の半導体スイッチング素子としては、ＬＤＭＯＳ
に限らず、バイポーラトランジスタやＩＧＢＴなどを用
いて良いことは勿論である。また、上記実施例で述べた
ディープドレイン構造は必要に応じて採用すれば良い。

【００７０】伝熱部材であるバッファ領域電極膜４３の
材料として、アルミニウムを用いる構成としたが、アル
ミニウム合金、銅或いは銅合金、タングステンなどのよ
うに伝熱性及び導電性を有した材料を広く使用すること
ができる。また、伝熱部材である伝熱膜５８もアルミニ
ウムを用いる構成としたが、これも伝熱性がある材料で
あれば多様な材料を使用することができる。ＳＯＩ構造
の半導体基板２１の絶縁分離膜として、シリコン酸化膜
２３を設ける構成としたが、シリコン窒化膜などのよう
な他の材質のものを設ける構成としても良い。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す高耐圧ＬＤＭＯＳの
模式的断面図

【図２】要部のレイアウトを概略的に示す平面図

【図３】複数のＬＤＭＯＳのレイアウトを概略的に示す
平面図

【図４】全体のレイアウトを概略的に示す平面図

【図５】パッケージングする際の接続状態を説明するた
めの概略的平面図

【図６】本発明の第２実施例を示す図４相当図

【図７】本発明の第３実施例を示す図４相当図

【図８】図５相当図

【図９】パッケージに収納した状態での外観を示す斜視
図

【図１０】第３実施例の変形例を示す図４相当図

【図１１】第３実施例のさらに異なる変形例を示す図４
相当図

【図１２】本発明の第４実施例を示す製造途中の状態で
の概略的平面図

【図１３】パッケージに収納した状態での外観を示す斜
視図

【図１４】本発明の第５実施例を示す図３相当図

【図１５】本発明の第６実施例を示す図２相当図

【図１６】本発明の第７実施例を示す図２相当図

【図１７】本発明の第８実施例を示す図２相当図

【図１８】本発明の第９実施例を示す図１相当図

【図１９】従来構成を示す高耐圧ＬＤＭＯＳの模式的断
面図

【符号の説明】

２１は半導体基板、２２はベース基板、２３はシリコン
酸化膜（絶縁分離膜）、２４は単結晶シリコン層（半導
体層）、２４ａは島状シリコン層（島状領域）、２５は
絶縁分離用トレンチ、２６はシリコン酸化膜（絶縁
膜）、２７はポリシリコン、２８はバッファ領域、３６
はバッファ領域用コンタクト層、３９は層間絶縁膜、４
０はソース電極膜、４１はドレイン電極膜、４２はゲー
ト電極膜、４３はバッファ領域電極膜（伝熱部材）、４
４はＬＤＭＯＳ（半導体スイッチング素子）、４５、４
５′、４５″は電極パッド部、４６は配線パターン（接
続手段）、４７はリードピン（補助伝熱部材）、４８は
ボンディングワイヤ、４９、５０は配線パターン（接続
手段）、５１は樹脂パッケージ（半導体装置用パッケー
ジ）、５２はヒートシンク、５３、５４、５５は配線パ
ターン（接続手段）、５６は放熱板（補助伝熱部材）、
５８は伝熱膜（伝熱部材）を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 ６２２ (72)発明者氷見啓明愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者浅井昭喜愛知県刈谷市昭和町１丁目１番地株式会社デンソー内

Claims

【特許請求の範囲】

【請求項１】ベース基板（２２）上に当該ベース基板
（２２）と電気的に絶縁した状態で設けられた半導体層
（２４）に絶縁分離用トレンチ（２５）により囲まれた
島状領域（２４ａ）を形成し、その島状領域（２４ａ）
内に負荷駆動用の横型構造の半導体スイッチング素子
（４４）を形成する構成とした半導体装置において、前記半導体層（２４）上に、熱伝導性が良好な材料より
成る伝熱部材（４３）を前記島状領域（２４ａ）を包囲
した状態で形成したことを特徴とする半導体装置。
【請求項２】前記半導体層（２４）は、前記ベース基
板（２２）上に絶縁分離膜（２３）を介して形成された
ＳＯＩ構造のものであることを特徴とする請求項１記載
の半導体装置。
【請求項３】請求項２記載の半導体装置において、前記絶縁分離用トレンチ（２５）内に設けられる絶縁膜
（２６）の横方向の膜厚の合計寸法が、前記絶縁分離膜
（２３）の膜厚より小さい値に設定されることを特徴と
する半導体装置。
【請求項４】前記半導体層（２４）には絶縁分離用ト
レンチ（２５）により囲まれた複数の島状領域（２４
ａ）が形成されると共に、各島状領域（２４ａ）内にそ
れぞれ半導体スイッチング素子（４４）が形成され、前
記伝熱部材（４３）は、上記各島状領域（２４ａ）をそ
れぞれ包囲した形態で一体的に形成されることを特徴と
する請求項１〜３の何れかに記載の半導体装置。
【請求項５】前記半導体層（２４）における前記島状
領域（２４ａ）の外周囲部位に他の素子形成領域との間
の電気的な干渉を防止するためのバッファ領域（２８）
が形成され、前記伝熱部材（４３）は前記バッファ領域（２８）上に
当該バッファ領域（２８）に対して伝熱的に設けられる
ことを特徴とする請求項１〜４の何れかに記載の半導体
装置。
【請求項６】請求項５記載の半導体装置において、前記伝熱部材（４３）は導電性を有した材料により形成
されると共に、前記バッファ領域（２８）に対して電気
的に接続された状態で設けられることを特徴とする半導
体装置。
【請求項７】前記伝熱部材（４３）は、前記半導体ス
イッチング素子（４４）のための電極膜（４０、４１、
４２）を形成する第１層配線部材を利用して形成される
ことを特徴とする請求項１〜６の何れかに記載の半導体
装置。
【請求項８】前記伝熱部材（４３）を、前記半導体層
（２４）上に設けられた電極パッド部（４５、４５′、
４５″）に伝熱的に接続する接続手段（４６、４９、５
０、５３、５４、５５）を備えたことを特徴とする請求
項１〜７の何れかに記載の半導体装置。
【請求項９】請求項８記載の半導体装置において、前記電極パッド部（４５、４５′、４５″）は、前記半
導体層（２４）に形成された回路素子とは電気的に切り
離された状態のダミー電極であることを特徴とする半導
体装置。
【請求項１０】請求項８または９記載の半導体装置に
おいて、半導体装置用パッケージ（５１）内から外部に引き出さ
れた状態の補助伝熱部材４７、５６）を備え、この補助
伝熱部材（４７、５６）に対し前記電極パッド部（４
５、４５′、４５″）を伝熱的に接続したことを特徴と
する半導体装置。
【請求項１１】請求項１０記載の半導体装置におい
て、前記補助伝熱部材は、前記半導体装置用パッケージ（５
１）のためのリードピン（４７）であることを特徴とす
る半導体装置。
【請求項１２】請求項１０または１１記載の半導体装
置において、前記半導体装置用パッケージ（５１）はヒートシンク
（５２）を備え、前記補助伝熱部材（４７、５６）は当
該ヒートシンク（５２）に伝熱的に接触されることを特
徴とする半導体装置。