JP7160167B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関する。

ハーフブリッジを構成するパワーチップの駆動に用いられるＨＶＩＣ（High Voltage IC）は、基板電位を基準とするローサイド回路領域と、ハイサイド回路領域と、レベルシフト回路を備えている。ハイサイド回路領域は、平面視で外周をリサーフ分離構造の高耐圧分離領域に囲われ、リサーフ効果により基板電位から電気的に高耐圧に分離されている。レベルシフト回路の高耐圧ＭＯＳがローサイド回路領域とハイサイド回路領域の間の高電位差間の信号伝達を行う。

高耐圧ＭＯＳと高耐圧分離領域を電気的に分離する必要がある。そのために高耐圧ＭＯＳをリサーフ分離構造の外部に形成すると、チップサイズが大きくなる。高耐圧ＭＯＳと高耐圧分離領域の分離に濃度の薄いＰ型層を用いる場合、パンチスルーを抑制するためにＰ型層の幅を大きくする必要がある。そして、ＰＮ接合により分離するため接合リークと寄生構造によるリークを抑制する必要がある。これに対して、高耐圧ＭＯＳと高耐圧分離領域をトレンチ分離により分離することで、チップサイズを小さく、かつＰＮ接合起因のリーク電流を抑制することができる。

ハイサイド回路領域とローサイド回路領域との間に高電圧が印加されると、Ｐ型拡散層とＮ型拡散層の界面から空乏層が広がる。しかし、トレンチ分離と接するＮ型拡散層において他の領域と比べて空乏化が阻害される。このため、過渡的にリーク電流が流れ、回路誤動作を引き起こす。これに対して、トレンチ分離の両側面にＰ型層を形成しリサーフ分離構造の空乏化を促進する技術が提案されている（例えば、特許文献１参照）。

特許第４３２６８３５号公報

しかし、トレンチ分離の両側面にＰＮ接合を形成することになり接合リークが大きくなるという問題があった。

本開示は、上述のような課題を解決するためになされたもので、その目的は高耐圧ＭＯＳと高耐圧分離領域の電気的分離を小面積で実現し、リーク電流を抑制して誤動作耐量を向上することができる半導体装置を得るものである。

本開示に係る半導体装置は、ハイサイド回路領域と、ローサイド回路領域と、前記ハイサイド回路領域と前記ローサイド回路領域の間の信号伝達を行う高耐圧ＭＯＳが１つの半導体基板に設けられた半導体装置であって、前記ハイサイド回路領域と前記ローサイド回路領域を分離する高耐圧分離領域と、前記高耐圧ＭＯＳと前記高耐圧分離領域を分離するトレンチ分離と、前記ハイサイド回路領域及び前記高耐圧分離領域において前記半導体基板の上面に設けられたＮ型拡散層と、前記トレンチ分離の内部に設けられ、前記トレンチ分離で囲われて互いに分離した複数のＮ型領域と、前記複数のＮ型領域にローサイドからハイサイドに向けて段階的に電位を与える複数の金属配線とを備えることを特徴とする。

本開示では、複数の金属配線がローサイドからハイサイドに向けて電位勾配を持つため、複数のＮ型領域にローサイドからハイサイドに向けて段階的に電位を与える。このフィールドプレート効果により、複数のＮ型領域にトレンチ分離を介して対向するＮ型拡散層の領域の空乏化を促進する。このため、高電圧が印加された際に過渡的に流れるリーク電流を抑制して誤動作耐量を向上することができる。また、高耐圧ＭＯＳと高耐圧分離領域をトレンチ分離で分離している。このため、トレンチ分離の幅のみを確保すればよく、高耐圧ＭＯＳと高耐圧分離領域の電気的分離を小面積で実現することができる。

実施の形態１に係る半導体装置を示すブロック図である。 実施の形態１に係る半導体装置のハイサイド回路領域周辺を示す上面図である。 図２のＩ－ＩＩに沿った断面図である。 図２のＩＩＩ－ＩＶに沿った断面図である。 比較例に係る半導体装置を示す上面図である。 実施の形態２に係る半導体装置のハイサイド回路領域周辺を示す上面図である。 図６のＩ－ＩＩに沿った断面図である。 図６のＩＩＩ－ＩＶに沿った断面図である。 実施の形態３に係る半導体装置を示す断面図である。 実施の形態３に係る半導体装置を示す断面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す断面図である。

実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係る半導体装置を示すブロック図である。半導体装置１は、ハーフブリッジを構成するパワーチップ２，３の駆動に用いられるＨＶＩＣである。半導体装置１は、ハイサイド回路領域４と、ローサイド回路領域５と、ハイサイド回路領域４とローサイド回路領域５の間の信号伝達を行うレベルシフト回路６とを備えている。ローサイド回路領域５は、基板電位ＧＮＤを基準とし、入力信号ＩＮに応じてパワーチップ３を駆動する。ハイサイド回路領域４は、基板電位から高耐圧に分離され、入力信号ＩＮに応じてパワーチップ２を駆動する。

図２は、実施の形態１に係る半導体装置のハイサイド回路領域周辺を示す上面図である。ハイサイド回路領域４とローサイド回路領域５と高耐圧ＭＯＳ７が１つの半導体基板８に設けられている。高耐圧ＭＯＳ７は、レベルシフト回路６内に設けられた高耐圧ＮＭＯＳ又は高耐圧ＰＭＯＳであり、ハイサイド回路領域４とローサイド回路領域５の間の信号伝達を行う。

高耐圧分離領域９がハイサイド回路領域４を囲み、ハイサイド回路領域４とローサイド回路領域５を電気的に分離する。高耐圧ＭＯＳ７は高耐圧分離領域９と同一のリサーフ分離構造内に設けられている。トレンチ分離１０は高耐圧分離領域９及び高耐圧ＭＯＳ７を囲うようにローサイド回路領域５中に設けられている。トレンチ分離１１がローサイドからハイサイドに向かう方向に設けられ、高耐圧ＭＯＳ７と高耐圧分離領域９を分離する。

Ｎ型拡散層１２がハイサイド回路領域４及び高耐圧分離領域９において半導体基板８の上面に設けられている。Ｐ型拡散層１３がローサイド回路領域５において半導体基板８の上面に設けられている。Ｎ型拡散層１２よりも不純物濃度の薄いＮ^－型領域１４がトレンチ分離１１の両側面に設けられている。なお、簡単のため、図２ではＮ型拡散層１２、Ｐ型拡散層１３、トレンチ分離１０，１１、Ｎ型拡散層１２のみ示し、他の拡散層、絶縁層、ポリシリコン層、金属配線層は省略している。

図３は図２のＩ－ＩＩに沿った断面図である。Ｐ型の半導体基板８の上にＮ型エピタキシャル層（不図示）が形成されている。Ｎ型エピタキシャル層にＮ型拡散層１２が形成されている。Ｎ型拡散層１２はリサーフ条件を満足し、かつＮ型エピタキシャル層よりも濃い。リサーフ条件は、空乏化するＮ型層の濃度をＮ［ｃｍ^－３］、厚さをｔ［ｃｍ］とした時にＮ×ｔ≒１Ｅ＋１２［ｃｍ^－２］となる条件である。

ローサイド回路領域５においてＮ型エピタキシャル層に半導体基板８まで到達するＰ型拡散層１３が設けられている。Ｐ型拡散層１３には半導体基板８まで到達するトレンチ分離１０が設けられている。トレンチ分離１０は絶縁膜で充填されているか又は側壁に絶縁膜を形成しポリシリコンで充填されている（不図示）。

Ｐ型拡散層１３の表面の一部にＰ^＋型拡散層１５が設けられている。Ｐ型拡散層１３から一定の距離が離れたＮ型拡散層１２の表面の一部にＮ^＋型拡散層１６が設けられている。Ｐ型拡散層１３とＮ^＋型拡散層１６の間のＮ型拡散層１２の表面には熱酸化膜層１７が設けられている。熱酸化膜層１７の両端を覆うようにポリシリコン１８，１９が一定の距離を離して設けられている。これらを覆うように絶縁層２０が設けられている。ポリシリコン１８，１９間において絶縁層２０内にフィールドプレート（不図示）が設けられている。

絶縁層２０の上に金属配線層２１，２２が設けられている。金属配線層２１は絶縁層２０に設けられたコンタクトホールを通じてＰ^＋型拡散層１５とポリシリコン１８に電気的に接続されている。金属配線層２２は絶縁層２０に設けられたコンタクトホールを通じてＮ^＋型拡散層１６とポリシリコン１９に電気的に接続されている。

図４は図２のＩＩＩ－ＩＶに沿った断面図である。Ｎ^－型領域１４がＮ型エピタキシャル層に設けられている。Ｎ^－型領域１４を介してＰ型拡散層１３と一定の距離を離して設けられたＮ型拡散層１２の端部は、ポリシリコン１８の熱酸化膜層１７上に設けられた端部と、Ｎ^＋型拡散層１６のポリシリコン１８側の端部との間に配置されている。

続いて、本実施の形態の効果を比較例と比較して説明する。図５は、比較例に係る半導体装置を示す上面図である。比較例には、Ｎ^－型領域１４が設けられていない。ハイサイド回路領域４とローサイド回路領域５との間に高電圧が印加されると、Ｐ型拡散層１３とＮ型拡散層１２の界面から空乏層が広がる。しかし、Ｎ型拡散層１２側の空乏層端２３は、トレンチ分離１１と接するＮ型拡散層１２において他の領域と比べて空乏化が阻害され、過渡的にリーク電流が流れ、回路誤動作を引き起こす。

これに対して、本実施の形態では、トレンチ分離１１の両側面に不純物濃度の薄いＮ^－型領域１４を設けることで空乏化を促進する。このため、高電圧が印加された際に過渡的に流れるリーク電流を抑制して誤動作耐量を向上することができる。また、高耐圧ＭＯＳ７と高耐圧分離領域９をトレンチ分離１１で分離している。このため、トレンチ分離１１の幅のみを確保すればよく、高耐圧ＭＯＳ７と高耐圧分離領域９の電気的分離を小面積で実現することができる。

実施の形態２．
図６は、実施の形態２に係る半導体装置のハイサイド回路領域周辺を示す上面図である。図７は図６のＩＩＩ－ＩＶに沿った断面図である。図８は図６のＩ－ＩＩに沿った断面図である。

本実施の形態では、複数のＮ型領域２４がトレンチ分離１１ａ，１１ｂ，１１ｃの内部に設けられ、トレンチ分離１１ａ，１１ｂ，１１ｃで囲われて互いに分離している。トレンチ分離１１ａ，１１ｂはローサイドからハイサイドに向かう方向に向けられ、トレンチ分離１１ｃはそれとは垂直方向に設けられている。

複数の金属配線２５が絶縁層２０の上においてローサイドからハイサイドに向けて一定の間隔で設けられている。複数の金属配線２５は、絶縁層２０に設けられたコンタクトホールを介してそれぞれ複数のＮ型領域２４に接続されている。

複数の金属配線２５は、ローサイドからハイサイドに向けて電位勾配を持つため、複数のＮ型領域２４にローサイドからハイサイドに向けて段階的に電位を与える。このフィールドプレート効果により、複数のＮ型領域２４にトレンチ分離１１を介して対向するＮ型拡散層１２の領域の空乏化を促進する。これにより実施の形態１と同様の効果を得ることができる。また、Ｎ型層に実施の形態１のような濃度差を作る必要が無いため、Ｎ型エピタキシャル層の濃度を濃くすることでＮ型拡散層１２を形成でき、Ｎ型拡散層１２を別途形成する工程を省略することができる。

複数のＮ型領域２４の不純物濃度は、Ｎ型拡散層１２の不純物濃度に依存せず自由に設定することができる。ただし、両者の不純物濃度を同じにすれば、両者の不純物を同時に注入できるため、製造工程を簡略化できる。

実施の形態３．
図９及び図１０は、実施の形態３に係る半導体装置を示す断面図である。図９は図２のＩ－ＩＩに沿った断面図に対応し、図１０は図２のＩＩＩ－ＩＶに沿った断面図に対応する。

実施の形態１，２はエピタキシャルウエハを使用しているが、本実施の形態ではＳＯＩウエハを使用する。支持基板である半導体基板８とＮ型拡散層１２の間に埋め込み絶縁膜２６が設けられている。半導体基板８はＮ型でもよい。高耐圧分離領域９を囲うトレンチ分離１０，１１は埋め込み絶縁膜２６に達している。高耐圧分離領域９と高耐圧ＭＯＳ７が埋め込み絶縁膜２６により完全に分離されるため、寄生のリーク電流と接合リークを更に抑制することができる。その他の構成及び効果は実施の形態１と同様である。なお、本実施の形態の構成を実施の形態２と組み合わせてもよい。

実施の形態４．
図１１及び図１２は、実施の形態４に係る半導体装置を示す断面図である。図１１は図２のＩ－ＩＩに沿った断面図に対応し、図１２は図２のＩＩＩ－ＩＶに沿った断面図に対応する。埋め込み絶縁膜２６の下で半導体基板８に空洞２７が設けられている。このＣａｖｉｔｙ－ＳＯＩ構造により実施の形態３よりも高耐圧分離領域９及び高耐圧ＭＯＳ７を高耐圧化することができる。その他の構成及び効果は実施の形態３と同様である。

実施の形態５．
図１３及び図１４は、実施の形態５に係る半導体装置を示す断面図である。図１３は図２のＩ－ＩＩに沿った断面図に対応し、図１４は図２のＩＩＩ－ＩＶに沿った断面図に対応する。Ｎ型拡散層１２よりも不純物濃度の濃いＮ^＋型層２８が埋め込み絶縁膜２６の上にＰ型拡散層１３と接して設けられている。これにより実施の形態３よりも高耐圧分離領域９及び高耐圧ＭＯＳ７を高耐圧化することができる。その他の構成及び効果は実施の形態３と同様である。

なお、半導体基板８は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性と許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。

半導体装置１、４ ハイサイド回路領域、５ ローサイド回路領域、７ 高耐圧ＭＯＳ、８ 半導体基板、９ 高耐圧分離領域、１１ トレンチ分離、１２ Ｎ型拡散層、１４ Ｎ^－型領域、２４ 複数のＮ型領域、２５ 複数の金属配線、２６ 埋め込み絶縁膜、２７ 空洞、２８ Ｎ^＋型層

Claims (5)

1. ハイサイド回路領域と、ローサイド回路領域と、前記ハイサイド回路領域と前記ローサイド回路領域の間の信号伝達を行う高耐圧ＭＯＳが１つの半導体基板に設けられた半導体装置であって、
   前記ハイサイド回路領域と前記ローサイド回路領域を分離する高耐圧分離領域と、
   前記高耐圧ＭＯＳと前記高耐圧分離領域を分離するトレンチ分離と、
   前記ハイサイド回路領域及び前記高耐圧分離領域において前記半導体基板の上面に設けられたＮ型拡散層と、
   前記トレンチ分離の内部に設けられ、前記トレンチ分離で囲われて互いに分離した複数のＮ型領域と、
   前記複数のＮ型領域にローサイドからハイサイドに向けて段階的に電位を与える複数の金属配線とを備えることを特徴とする半導体装置。
2. 前記半導体基板と前記Ｎ型拡散層の間に設けられた埋め込み絶縁膜を更に備え、
   前記トレンチ分離は前記埋め込み絶縁膜に達していることを特徴とする請求項１に記載の半導体装置。
3. 前記埋め込み絶縁膜の下に空洞が設けられていることを特徴とする請求項２に記載の半導体装置。
4. 前記埋め込み絶縁膜の上に設けられ、前記Ｎ型拡散層よりも不純物濃度の濃いＮ^＋型層を更に備えることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～４の何れか１項に記載の半導体装置。

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