JP4654574B2 - 半導体装置 - Google Patents

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Description

本発明は，低電位基準回路と高電位基準回路とを混載した半導体装置に関する。さらに詳細には，低電位基準回路と高電位基準回路との間の信号伝達を媒介する高耐圧ＭＯＳを備えた半導体装置に関するものである。
従来から，低電位基準回路と高電位基準回路とを混載した半導体装置がパワーデバイス等に広く利用されている。そのような半導体装置は，概ね図１６に示すような構造を有している。すなわち，低電位基準回路領域１と高電位基準回路領域２とを備え，高電位基準回路領域２がリサーフ構造等により形成された高耐圧分離領域３に取り囲まれる構造を有している。また，低電位基準回路領域１と高電位基準回路領域２との間の信号伝達（レベルシフト）のために高耐圧ＮＭＯＳ５や高耐圧ＰＭＯＳ６が設けられている。具体的には，低電位基準回路領域１から高電位基準回路領域２へのレベルシフトには，低電位基準回路領域１内に配置した高耐圧ＮＭＯＳ５が利用されている。一方，高電位基準回路領域２から低電位基準回路領域１へのレベルシフトには，高電位基準回路領域２内に配置した高耐圧ＰＭＯＳ６が利用されている。そして，それぞれのドレイン配線が入力側の領域から高耐圧分離領域３を跨いで出力側の領域に引き出されている。
図１７は，低電位基準回路領域１から高電位基準回路領域２へのレベルシフトを行う回路の例を示したものである。この回路は，高耐圧ＮＭＯＳ５と，プルアップ抵抗１０１と，ツェナーダイオード１０２とを備えている。そして，高耐圧ＮＭＯＳ５のＯＮ／ＯＦＦに伴って，ドレインに高電位基準回路領域２内の電源電圧に相当する電位差を生じさせる。これにより，低電位基準回路領域１と高電位基準回路領域２との間のレベルシフトを行う。例えば，低電位基準回路領域１内および高電位基準回路領域２内の電源電圧がともに１５Ｖであり，低電位基準回路領域１と高電位基準回路領域２との電位差が１０００Ｖであることとする。この場合，低電位基準回路領域１内で０−１５Ｖでスイングさせた信号は，この回路を介することにより１０００−１０１５Ｖでスイングする信号に変換される。これにより，低電位基準回路１から送られる信号が高電位基準回路２内で使用可能となる。
このように低電位基準回路領域１と高電位基準回路領域２との間でレベルシフトを行う半導体装置では，表面上に形成されたメタル配線（ドレイン配線）を介して信号が伝達される。このドレイン配線は，層間絶縁膜を介して低電位基準回路領域１や高耐圧分離領域３等の上を通過することになる。その際，高電位であるドレイン配線と低電位である半導体装置の表面との電位差が大きくなる。そのため，このドレイン配線によって耐圧が低下することが問題となる。通常，この問題を解決するためにドレイン配線と半導体装置の表面との間の層間絶縁層を厚く形成することで対応する。しかしながら，高電位基準回路領域と低電位基準回路領域との電位差が６００Ｖを超えるものでは，厚膜化に伴う配線プロセスの困難化やコストアップ等を招いてしまう。
前記した問題を解決する技術としては，例えば特許文献１に，高耐圧分離領域とレベルシフト用の高耐圧ＭＯＳのドリフト層を一体的に形成し，ドレインを出力側の回路領域内に形成した半導体装置が開示されている。この半導体装置は，ドレイン配線が高耐圧分離領域や低電位基準回路領域上を跨いで配線されることがないため，耐圧の問題を生じさせずにレベルシフトを行うことができるとされている。
また，この他には，例えば特許文献２に，Ｎ型の高耐圧分離領域の一部をＰ型のスリット領域にて分割し，その部位にレベルシフト用の高耐圧ＮＭＯＳを形成した半導体装置が開示されている。すなわち，高耐圧ＮＭＯＳのドレインＮ型層と高電位基準回路領域内のＮ型層とをＰ型のスリット領域を介して対向させている。また，そのスリット領域の上方に高電位のドレイン配線を配している。この半導体装置では，そのスリット領域部分をピンチオフ（両Ｎ型層から形成される空乏層の一体化）させる。そして，ピンチオフさせるとＰ型のスリット領域の表面が両サイドのＮ型層とほぼ同電位となる。これにより，ドレイン配線の影響を抑制できるとされている。
また，この他には，例えば特許文献３に，ＳＯＩ構造を有する半導体装置であって，半導体装置の主表面から埋め込み絶縁層までに達する絶縁領域を設け，その絶縁領域上にドレイン配線を配設した半導体装置が開示されている。これにより，高電位となるドレイン配線と半導体層との間隔を大きくすることができるため，ドレイン配線の影響を抑制できるとされている。
特開平９−５５４９８号公報 特開平９−２８３７１６号公報 特許第３２０１７１９号公報
これら先行文献に開示された半導体装置では，いずれもレベルシフトを行う際に，ドレイン配線と半導体装置の表面との電位差が大きくならないように工夫されている。しかしながら，これらの半導体装置には，次のような問題があった。
すなわち，特許文献１に開示された半導体装置では，高耐圧ＭＯＳがＮＭＯＳである場合には，その高耐圧ＮＭＯＳのドレインＮ型層が高電位基準回路領域のＮ型層と接するように形成される。そのため，高耐圧ＮＭＯＳのドレインＮ型層と高電位基準回路領域のＮ型層とは電気的に接続している。それ故，高耐圧ＮＭＯＳのドレインＮ型層と高電位基準回路領域内のＮ型層との間の寄生抵抗を大きくする機構が必要である。このことから，特許文献１に開示された半導体装置では，高耐圧分離領域を低電位基準回路領域方向に湾曲させ，その部分に高耐圧ＮＭＯＳを形成している。すなわち，高耐圧ＮＭＯＳのドレインＮ型層と高電位基準回路領域内のＮ型層との距離を大きくして寄生抵抗を大きくしているのである。しかしながら，湾曲させることでチップ面積の増大を招き，基板全体のコンパクト化を妨げてしまう。また，高耐圧ＮＭＯＳのドレインＮ型層と高電位基準回路領域内のＮ型層とを完全に絶縁することが不可能であるため，リーク電流の発生は不可避である。よって，電力の浪費が生じる。
また，特許文献２に開示された半導体装置では，高耐圧ＮＭＯＳのドレインＮ型層と高電位基準回路領域内のＮ型層との間が空乏化されるような配置を採用している。しかし，この距離が近すぎると高耐圧ＮＭＯＳのドレインＮ型層と高電位基準回路領域内のＮ型層との間でパンチスルー降伏が発生する。つまり，両者の距離は，耐圧とパンチスルー降伏とのトレードオフを考慮して定める必要がある。このため，要求仕様電圧によってはこのトレードオフ関係を充足できず，使用電圧の制限を受けてしまう。
また，特許文献３に開示された半導体装置では，ドレイン配線の下方に形成される絶縁領域の膜厚を厚くしなければならない。特許文献３では，この絶縁領域をＬＯＣＯＳ法（局所酸化法）によって形成するとしている。しかし，ＬＯＣＯＳ法により形成可能な酸化膜の膜厚はおよそ１〜２μｍである。そのため，高耐圧系の素子には適用できない。また，ＬＯＣＯＳ法の他に，半導体層にトレンチを形成し，そのトレンチ内部を酸化膜や多結晶シリコン層で埋め込む方法も考えられる。しかし，この場合もドレイン配線と半導体層との間の高耐圧化を図るためには，絶縁領域の膜厚を厚くするだけでは不十分であり，絶縁領域の幅をある程度とる必要である。しかるに，２μｍを超える幅広いトレンチを形成すると，そのトレンチを酸化膜や多結晶シリコン膜で埋めることは困難であり，実現性が乏しい。また，特許文献３に開示された半導体装置では，素子を構成する半導体層が絶縁領域により分断されるため，絶縁領域との境界部分で電位分布が不均一となり，その部位で電界集中が生じやすい。
本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，低電位基準回路と高電位基準回路とを混載させた半導体装置であって，低電位基準回路と高電位基準回路との間でレベルシフトを行うことができ，コンパクトであるとともに耐圧に優れた半導体装置を提供することにある。
この課題の解決を目的としてなされた半導体装置は，低電位基準回路と高電位基準回路とを混載させ，両者間で信号の伝達を行う半導体装置にであって，低電位基準回路と高電位基準回路との間の信号の伝達を媒介し，トレンチ状の溝に絶縁物が充填された絶縁隔壁に包囲された中継半導体素子を備え，中継半導体素子が複数設けられ，複数の中継半導体素子と，中継半導体素子を包囲する絶縁隔壁と，を環状に組み合わせてなる領域によって低電位基準回路の領域と高電位基準回路の領域とが区画されており，それらの中継半導体素子の出力配線が前記絶縁隔壁を跨いで出力側の回路領域に配されているものである。この半導体装置でも，中継半導体素子と出力側の回路領域とのパンチスルーおよびリーク電流を回避することができる。また，中継半導体素子にて低電位基準回路と高電位基準回路とが区画されるため，どの部位でもほぼ同一の電位分布となる。よって，電界集中の問題が緩和される。
また，本発明の別の半導体装置は，第１導電型の半導体基板と，半導体基板の主表面上に形成され，低電位基準回路領域をなす第２導電型の第１領域と，第１領域と離間して半導体基板上に形成され，高電位基準回路領域をなす第２導電型の第２領域と，第１領域と第２領域との間に位置し，第１領域と第２領域との間の信号の伝達を媒介し，トレンチ状の溝に絶縁物が充填された絶縁隔壁に包囲された複数の中継半導体素子と，中継半導体素子を包囲する絶縁隔壁と，を環状に組み合わせ，表面から見て第１領域または第２領域のうちの一方を取り囲むように形成された第３領域とを備え，第３領域の中継半導体素子の出力配線が，絶縁隔壁を跨いで出力側の回路領域に配されていることを特徴とするものである。
また，本発明の別の半導体装置は，第１導電型または第２導電型の半導体基板と，半導体基板の主表面上に形成された絶縁膜と，絶縁膜上に形成され，低電位基準回路領域をなす第２導電型の第１領域と，第１領域と離間して絶縁膜上に形成され，高電位基準回路領域をなす第２導電型の第２領域と，第１領域と第２領域との間に位置し，第１領域と第２領域との間の信号の伝達を媒介し，トレンチ状の溝に絶縁物が充填された絶縁隔壁に包囲された複数の中継半導体素子と，中継半導体素子を包囲する絶縁隔壁と，を環状に組み合わせ，表面から見て第１領域または第２領域のうちの一方を取り囲むように形成された第３領域とを備え，第３領域の中継半導体素子の出力配線が，絶縁隔壁を跨いで出力側の回路領域に配されていることを特徴とするものである。
本発明の半導体装置は，高耐圧分離領域内に中継半導体素子を設け，中継半導体素子の出力配線が絶縁隔壁を跨ぐように配置している。これにより，高電位である出力配線による影響を回避できる。また，絶縁隔壁により中継半導体素子と他の回路領域とを絶縁している。よって，湾曲部等のリーク電流対策を施さなくてもよい。従って，本発明によれば，低電位基準回路と高電位基準回路とを混載させた半導体装置であって，低電位基準回路と高電位基準回路との間でレベルシフトを行うことができ，コンパクトであるとともに耐圧に優れた半導体装置が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，電気自動車等に車載されるパワーＭＯＳに本発明を適用したものである。
［第１の形態］
第１の形態に係る半導体装置１００は，図１の平面図に示す構造を有している。なお，図１６で示した従来の半導体装置と同一記号の構成要素は，その構成要素と同一機能を有するものである。半導体装置１００は，低電位基準回路領域１と高電位基準回路領域２とを備え，高電位基準回路領域２が高耐圧分離領域３に取り囲まれる構造（リサーフ構造）を構成している。この高耐圧分離領域３により，低電位基準回路領域１と高電位基準回路領域２とが分離されている。さらに，高耐圧分離領域３の外縁にはトレンチ４が形成されている。このトレンチ４の中は，酸化シリコン等の絶縁物で充填されている。そのため，高電位基準回路領域２は低電位基準回路領域１と絶縁されている。また，高耐圧分離領域３は，その一部がトレンチ４にて区画されており，区画された部位に高耐圧ＮＭＯＳ５あるいは高耐圧ＰＭＯＳ６が設けられている。これらのＭＯＳは，低電位基準回路領域１と高電位基準回路領域２との間の信号伝達（レベルシフト）を行うためのものである。具体的には，低電位基準回路領域１から高電位基準回路領域２へのレベルシフトには，ドレイン配線５ｄを高電位基準回路領域２内に配置した高耐圧ＮＭＯＳ５が利用される。一方，高電位基準回路領域２から低電位基準回路領域１へのレベルシフトには，ドレイン配線６ｄを低電位基準回路領域１内に配置した高耐圧ＰＭＯＳ６が利用される。
図２は，図１に示した半導体装置１００中のＡ−Ａ部の断面を示す図である。すなわち，高耐圧ＮＭＯＳ５の断面を示す図である。高耐圧ＮＭＯＳ５は，Ｐ- 型基板７上に形成されたＮ型エピタキシャル層（低電位基準Ｎ型層８１，高電位基準Ｎ型層８２，ＮＭＯＳ内ドリフト層８５）のうち，トレンチ４によって区画された部位に形成されている。高耐圧ＮＭＯＳ５には，ゲートポリシリコン５０ｇと，ゲート酸化膜５０ｘと，ソースＮ+ 領域５０ｓと，ドレインＮ+ 領域５０ｄと，ボディＰ- 領域５０ｂと，ボディコンタクトＰ+ 領域５０ｂｃとが設けられている。さらには，ボディＰ- 領域５０ｂと同電位（通常は０Ｖ）にバイアスされたリサーフＰ- 領域５０ｒが設けられている。その他，ＮＭＯＳ内ドリフト層８５，フィールド酸化膜９，分離用Ｐ+ 拡散領域１０等が設けられている。また，図１に示したようにゲート配線５ｇ（図２では不図示），ソース配線５ｓ，およびドレイン配線５ｄの各配線が半導体装置１００の表面上に設けられ，これらによってレベルシフトを行うようになっている。なお，各配線５ｇ，５ｓ，５ｄとＮ型エピタキシャル層との間には層間絶縁膜１１が形成されている。このような構造を有する高耐圧ＮＭＯＳ５では，ゲートポリシリコン５０ｇへの電圧印加によりボディＰ- 領域５０ｂにチャネル効果を生じさせ，もってソースＮ+ 領域５０ｓとドレインＮ+ 領域５０ｄとの間の導通をコントロールしている。
図３は，図１に示した半導体装置１００中のＢ−Ｂ部の断面を示す図である。すなわち，高耐圧ＰＭＯＳ６の断面を示す図である。高耐圧ＰＭＯＳ６も，Ｐ- 型基板７上に配したＮ型エピタキシャル層（低電位基準Ｎ型層８１，高電位基準Ｎ型層８２，ＰＭＯＳ内Ｎ型層８６）のうち，トレンチ４によって区画された部位に形成される。高耐圧ＰＭＯＳ６には，ゲートポリシリコン６０ｇと，ゲート酸化膜６０ｘと，ソースＰ+ 領域６０ｓと，ドレインＰ+ 領域６０ｄと，サブコンタクトＮ+ 領域６０ｓｃとが設けられている。さらには，高耐圧ＮＭＯＳ５のリサーフＰ- 領域５０ｒと同一の拡散層にて形成されたドリフトＰ- 領域６０ｄｒが設けられている。その他，高耐圧ＮＭＯＳ５と同様に，フィールド酸化膜９，分離用Ｐ+ 拡散領域１０等が設けられている。また，図１でも示したようにゲート配線６ｇ（図３では不図示），ソース配線６ｓ，およびドレイン配線６ｄの各配線によってレベルシフトを行うようになっている。このような構造を有する高耐圧ＰＭＯＳ６では，ゲートポリシリコン６０ｇへの電圧印加によりＰＭＯＳ内Ｎ型層８６にチャネル効果を生じさせ，もってソースＰ+ 領域６０ｓとドレインＰ+ 領域６０ｄとの間の導通をコントロールしている。
図４は，図１に示した半導体装置１００中のＣ−Ｃ部の断面を示す図である。すなわち，高耐圧分離領域３の断面を示す図である。高耐圧分離領域３は，図２の高耐圧ＮＭＯＳ５と比較して，高電位基準回路領域２側のトレンチ４と，ゲートポリシリコン５０ｇとが不要な点を除けば，高耐圧ＮＭＯＳ５とほぼ同一の構造を有している。高耐圧分離領域３中のＰ型拡散領域３０ｂ，３０ｂｃは，それぞれ高耐圧ＮＭＯＳ５内のボディＰ- 領域５０ｂ，ボディコンタクトＰ+ 領域５０ｂｃに相当する領域である。また，Ｎ型拡散領域３０ｓｃは，それぞれ高耐圧ＰＭＯＳ６内のサブコンタクトＮ+ 領域３０ｓｃに相当する領域である。そして，表面の電位分布も高耐圧ＮＭＯＳ５および高耐圧ＰＭＯＳ６とほぼ同一となるように設計されている。
図５は，図１に示した半導体装置１００中のＤ−Ｄ部の断面を示す図である。すなわち，図２の断面と直交する高耐圧ＮＭＯＳ５の断面を示す図である。高耐圧ＮＭＯＳ５は，トレンチ４にて包囲された状態であり，そのトレンチ４の底部はＰ- 型基板７に達している。そのため，ＮＭＯＳ内ドリフト層８５は，低電位基準Ｎ型層８１および高電位基準Ｎ型層８２の他，分離領域Ｎ型層８３からも電気的に絶縁されている。
本形態の半導体装置１００の特徴は，高耐圧ＮＭＯＳ５や高耐圧ＰＭＯＳ６について，高耐圧分離領域３をトレンチ４にて区画した領域に配置した点にある。半導体装置１００では，高耐圧ＮＭＯＳ５における高電位のドレイン配線５ｄ（高耐圧ＰＭＯＳ６では低電位のドレイン配線６ｄ）が低電位の部位（高耐圧ＰＭＯＳ６では高電位の部位）を跨ぐことがない。従って，耐圧の問題は発生しない。このことは特許文献１等の半導体装置と同様であるが，半導体装置１００では高耐圧ＮＭＯＳ５がトレンチ４にて高電位基準回路領域２から完全に分離されている。そのため，ドレインＮ+ 領域５０ｄと高電位基準Ｎ型層８２との間にリーク電流やパンチスルー降伏が発生しないのである。従って，特許文献１の半導体装置のような湾曲部を設ける必要がなく，面積ロスが抑制される。また，特許文献２の半導体装置のように耐圧とパンチスルー降伏とのトレードオフを考慮する必要がなく，使用電圧の制限を受けることもない。本形態の半導体装置１００では，ドレイン配線５ｄと基板との間の耐圧は，トレンチ４の深さにより求められる。また，ドレインＮ+ 領域５０ｄと高電位基準Ｎ型層８２との間の耐圧は，トレンチ４の幅により求められる。従って，耐圧をトレンチ４のサイズで調整できる。
また，特許文献２の半導体装置における表面に露出させるＰ型のスリット領域の幅に対して，本形態の半導体装置１００におけるトレンチ４の幅は小さい。そのため，特許文献２の半導体装置と比較しても面積ロスは小さい。詳細には，Ｐ型のスリット領域の幅２Ｌは，パンチスルー降伏に対する耐圧を確保するために少なくとも以下の式（１）を満たす必要がある。
２Ｌ＞√（２εＶPT／ｑＮP ） （１）
式（１）中，“ε”はシリコンの誘電率，“ＶPT”はパンチスルー降伏に対する耐圧，“ｑ”は電子の電荷量，“ＮP ”はＰ型基板の濃度をそれぞれ意味している。例えば，パンチスルー耐圧ＶPT＝５０Ｖ，１０００Ｖ級の高耐圧半導体装置で一般的に使用される基板濃度ＮP ＝１．０×１０14ｃｍ-3をそれぞれ式（１）に適用すると，２Ｌ≒２６μｍとなる。一方，本形態の半導体装置１００では，トレンチ４としてシリコン酸化膜を使用した場合，一般的に３ＭＶ／ｃｍ以下となる膜厚を選択すればよく，例えば耐圧５０Ｖを得るためにはおよそ１７０ｎｍあれば足りる。よって，特許文献２の半導体装置と比較して，面積ロスが小さいことがわかる。
なお，本形態の半導体装置１００ではトレンチ４を形成することから，従来の半導体装置と比較してプロセス工程数の増加に伴うコストアップを招く。しかしながら，半導体装置１００に搭載されるバイポーラやＣＭＯＳ等の回路との分離にトレンチ４を適用することで，チップ面積を大幅に削減することができる。そのため，トータルコストはむしろ低減することができる。特に，この種の高耐圧半導体装置では，高抵抗のＰ- 型基板７の上に形成されたＮ型エピタキシャル層にＣＭＯＳ等の回路を搭載する。そのため，このＮ型エピタキシャル層の厚みは，ＣＭＯＳ用のＰ型ウェル領域やバイポーラ用のＰ型ベース領域とＰ- 型基板７との間にパンチスルー降伏が発生しないような厚さを確保するように設計される。例えば，３５Ｖ系の回路を搭載するには，一般的にＮ型エピタキシャル層の厚さが２５μｍ以上必要である。これに従来のように分離用のＰ+ 拡散領域を熱拡散により形成した場合，その幅方向の広がりに伴ってその領域の幅は１５μｍ以上必要となる。そのため，Ｐ+ 拡散領域にて領域を分割する方式は，本形態のようにトレンチ４にて領域を分離する方式と比較して，面積ロスが大きい。従って，トレンチ４の適用は必ずしもトータルコストの上昇を招くものではない。
［第２の形態］
第２の形態に係る半導体装置２００は，図６の平面図に示す構造を有している。半導体装置２００は，低電位基準回路領域１と高電位基準回路領域２とを備え，第１の形態の半導体装置１００と同様に高電位基準回路領域２が高耐圧分離領域３に取り囲まれる構造を構成している。さらには，高耐圧分離領域３の一部にトレンチ４１，４２が形成されており，高耐圧分離領域３が複数の領域に区画されている。そして，区画された部位に高耐圧ＮＭＯＳ５あるいは高耐圧ＰＭＯＳ６が設けられている。第１の形態の半導体装置１００との相違点は，トレンチ４１，４２がそれぞれ高耐圧ＮＭＯＳ５，高耐圧ＰＭＯＳ６の一部を包囲していないことである。具体的には，ソース配線側にトレンチが形成されていない。また，高耐圧分離領域３の外縁に形成されていたトレンチが存在しない。
図７は，図６に示した半導体装置２００中のＥ−Ｅ部の断面を示す図である。すなわち，高耐圧ＮＭＯＳ５の断面を示す図である。高耐圧ＮＭＯＳ５は，Ｐ- 型基板７上に配したＮ型エピタキシャル層（低電位基準Ｎ型層８１，高電位基準Ｎ型層８２，ＮＭＯＳ内ドリフト層８５）が形成される。第１の形態の半導体装置１００との相違点は，ソース配線５ｓ側にはトレンチ４１が存在しないことである。その代わりに，低電位基準Ｎ型層８１とＮＭＯＳ内ドリフト層８５とを底部がＰ- 型基板７に達する分離Ｐ+ 拡散領域１２によりＰ- 型基板７の電位がとられる。一方，トレンチ４１にて，ＮＭＯＳ内ドリフト層８５と高電位基準Ｎ型層８２とを分離している。さらに，トレンチ４１中，図６中の左端をソースＮ+ 領域５０ｓより左側に設けることで，高電位基準領域２と高耐圧ＮＭＯＳ５とが絶縁される。よって，高耐圧ＮＭＯＳ５と高電位基準回路領域２との間にリーク電流やパンチスルー降伏が発生しない。さらに，第１の形態の半導体装置１００と比較して，トレンチの総体積が小さい。よって，トレンチの作製における歩留りが良い。
［第３の形態］
第３の形態に係る半導体装置３００は，図８の平面図に示す構造を有している。半導体装置３００は，低電位基準回路領域１と高電位基準回路領域２とを備え，第１の形態の半導体装置１００と同様に高電位基準回路領域２が高耐圧分離領域３に取り囲まれる構造を構成している。また，高耐圧分離領域３の一部に高耐圧ＮＭＯＳ５が設けられている。また，外壁トレンチ４３と内壁トレンチ４４とを設けている。本形態の半導体装置３００には，第１の形態の半導体装置１００と異なり，高耐圧分離領域３内を区画するトレンチが存在しない。そのため，トレンチの近傍に発生し易い結晶欠陥等に伴う耐圧の低下を防止することができる。
なお，前記したトレンチの結晶欠陥等による耐圧の低下防止のみを目的とすると，図９に示す半導体装置３１０のようにトレンチレスの構造とすることで達成できる。しかしながら，半導体装置３１０では，高耐圧ＮＭＯＳ５のドレインＮ+ 領域と高電位基準Ｎ型層とが分離されず，それらが電気的に接続されてしまう。また，高耐圧分離領域３に複数の高耐圧ＮＭＯＳ５あるいは高耐圧ＰＭＯＳ６が設けられた場合，それらを分離することができない。この問題を解決するために本形態の半導体装置３００では，高電位基準回路領域２を完全に包囲する内壁トレンチ４４が設けられている。これにより，高耐圧ＮＭＯＳ５のドレインＮ+ 領域と高電位基準Ｎ型層との間が絶縁される。また，高耐圧分離領域３内の寄生抵抗が内壁トレンチ４４沿いに形成される。本形態の半導体装置３００では，高耐圧分離領域３中の高電位基準回路領域２側のＮ+ 領域５０ｄの電位を部位１３でとっている。この部位１３と高耐圧ＮＭＯＳ５のＮ+ 領域５０ｄ（ドレインＮ+ 領域）との間の寄生抵抗は，図８中の寄生抵抗経路３８と寄生抵抗経路３９との合成抵抗となる。すなわち，これらを十分に離隔して配置することで抵抗値を大きくすることができ，リーク電流等の影響を低減することができる。
［第４の形態］
第４の形態に係る半導体装置４００は，図１０の平面図に示す構造を有している。半導体装置４００は，低電位基準回路領域１と高電位基準回路領域２とを備え，高電位基準回路領域２が高耐圧分離領域３に取り囲まれる構造を構成している。この高耐圧分離領域３により，低電位基準回路領域１と高電位基準回路領域２とが分離されている。さらに，高耐圧分離領域３内には高耐圧分離領域３の形状に合わせたループ状のトレンチ群４０が形成されている。トレンチ群４０の各トレンチの中は絶縁物で充填されている。また，高耐圧分離領域３には，トレンチ４にて区画された部位が設けられており，その区画された部位にレベルシフト用の高耐圧ＮＭＯＳ５あるいは高耐圧ＰＭＯＳ６が設けられている。
図１１は，図１０に示した半導体装置４００中のＦ−Ｆ部の断面を示す図である。本形態の半導体装置４００には，ＳＯＩ構造を有しているものであって，Ｐ+ 型基板７とエピタキシャル層（低電位基準Ｎ型層８１，高電位基準Ｎ型層８２，分離領域Ｎ型層８３）との間に埋め込み絶縁層７５が設けられている。すなわち，埋め込み絶縁層７５にてＰ+ 型基板７とエピタキシャル層とが絶縁されている。なお，埋め込み絶縁層７５の下方に位置する基板は，Ｐ型でもＮ型でもよい。また，分離領域Ｎ型層８３は，底部が絶縁酸化膜７にまで達するトレンチ群４０にて複数の領域に区画されている。トレンチ群４０にて区画された領域のうち，最も低電位基準回路領域１に近い領域には，高耐圧ＮＭＯＳ５内（図１２参照）のボディＰ- 領域５０ｂ，ボディコンタクトＰ+ 領域５０ｂｃにそれぞれ相当するＰ型拡散領域３０ｂ，３０ｂｃが設けられている。また，最も高電位基準回路領域２に近い領域には，高耐圧ＮＭＯＳ５内のドレインＮ+ 領域５０ｄに相当するＮ型拡散領域３０ｄが設けられている。そして，Ｐ型拡散領域３０ｂ，３０ｂｃがグランドと，Ｎ型拡散領域３０ｄが高電位基準回路領域２の電源とそれぞれ電位を等しくしている。さらに，主表面の電位は，トレンチ群４０にて生じる寄生的な容量カップリングの効果により低電位基準回路領域１から高電位基準回路領域２に向かって段階的に上昇する。なお，寄生的な容量のカップリング比は，設計段階でトレンチ４０群中の各トレンチの幅にて調整可能である。
図１２は，図１０に示した半導体装置４００中のＧ−Ｇ部の断面を示す図である。すなわち，高耐圧ＮＭＯＳ５の断面を示す図である。高耐圧ＮＭＯＳ５は，Ｐ+ 型基板７上に形成されたＮ型エピタキシャル層のうち，トレンチ群４０およびトレンチ４によって区画された部位に形成されている。高耐圧ＮＭＯＳ５には，ゲートポリシリコン５０ｇと，ゲート酸化膜５０ｘと，ソースＮ+ 領域５０ｓと，ドレインＮ+ 領域５０ｄと，ボディＰ- 領域５０ｂと，ボディコンタクトＰ+ 領域５０ｂｃとが設けられている。さらには，Ｐ+ 型基板７上にドリフト層として機能するＮＭＯＳ内ドリフト層８５が設けられている。さらに，このＮＭＯＳ内ドリフト層８５の上方にリサーフＰ- 領域５０ｒが形成されている。そして，ソース−ドレイン間に高電圧が印加されたときに，分離領域Ｎ型層８３とリサーフＰ- 領域５０ｒとのＰＮ接合部から空乏層が形成されることで高耐圧化が図られている。このとき，主表面の電位は，ソース−ドレイン間でほぼ直線的に上昇する。
図１３は，図１０に示した半導体装置４００中のＨ−Ｈ部の断面を示す図である。すなわち，高耐圧ＰＭＯＳ６の断面を示す図である。高耐圧ＰＭＯＳ６も，Ｐ+ 型基板７上に配したＮ型エピタキシャル層のうち，トレンチ群４０およびトレンチ４によって区画された領域に形成される。高耐圧ＰＭＯＳ６には，ゲートポリシリコン６０ｇと，ゲート酸化膜６０ｘと，ソースＰ+ 領域６０ｓと，ドレインＰ+ 領域６０ｄと，サブコンタクトＮ+ 領域６０ｓｃとが設けられている。さらには，高耐圧ＮＭＯＳ５のリサーフＰ- 領域５０ｒと同一の拡散層にて形成されたドリフトＰ- 領域６０ｄｒが設けられている。そして，ソース−ドレイン間に高電圧が印加された場合，主表面の電位はソース−ドレイン間でほぼ直線的に上昇する。
本形態の半導体装置４００の特徴は，高耐圧ＮＭＯＳ５や高耐圧ＰＭＯＳ６について，高耐圧分離領域３をトレンチ４にて区画した領域に配置した点に加えて，高耐圧分離領域３内にループ状のトレンチ群４０が形成されている点にある。これにより，高耐圧分離領域３，高耐圧ＮＭＯＳ５，高耐圧ＰＭＯＳ６のいずれの部位においても，主表面の電位は低電位基準回路領域１から高電位基準回路領域２に向けて緩やかに上昇する。すなわち，本形態の半導体装置４００では，高耐圧分離領域３内のいずれの部位においても近似した電界分布となる。また，第１の形態の半導体装置と同様に高耐圧ＮＭＯＳ５における高電位のドレイン配線５ｄ（高耐圧ＰＭＯＳ６では低電位のドレイン配線６ｄ）が低電位の部位（高耐圧ＰＭＯＳ６では高電位の部位）を跨ぐことがない。従って，従来の半導体装置と比較して，簡易な構造により低耐圧化が抑制されるとともに電界集中が抑制される。
［第５の形態］
第５の形態に係る半導体装置５００は，図１４の平面図に示す構造を有している。すなわち，半導体装置５００は，低電位基準回路領域１と高電位基準回路領域２とを備えている。そして，高電位基準回路領域２が複数の高耐圧ＮＭＯＳ５（あるいは高耐圧ＰＭＯＳ６）に囲まれた構造を構成している。各高耐圧ＮＭＯＳ５は，トレンチ４にて囲まれている。
本形態の半導体装置５００は，次の点に特徴を有する。すなわち，低電位基準回路領域１と高電位基準回路領域２との間の分離領域の電位分布が均一となる。第４の形態の半導体装置４００（図１０参照）においては，高耐圧分離領域３内の電位分布（図１１参照）と高耐圧ＮＭＯＳ５内の電位分布（図１２参照）とはともに緩やかに上昇しているが，若干の差を生じている。そのため，耐圧の問題が発生することがある。これに対し，本形態の半導体装置５００では，不要な高耐圧ＮＭＯＳ５が生じるものの，どの部位においてもほぼ同一の電位分布となるため，耐圧および電界集中の問題が生じない。なお，不要な高耐圧ＮＭＯＳ５が幾つか配置されることがあるが，ゲートをオフさせておくことで不具合は生じない。
［第６の形態］
第６の形態に係る半導体装置６００は，図１５の平面図に示す構造を有している。すなわち，半導体装置６００は，低電位基準回路領域１と高電位基準回路領域２とを備えている。そして，高電位基準回路領域２がトレンチ４に囲まれた構造を構成している。勿論，トレンチ４の中は絶縁物で充填されている。すなわち，低電位基準回路領域１と高電位基準回路領域２との間の領域を絶縁体で充填している。また，トレンチ４にて区画された部位にレベルシフト用の高耐圧ＮＭＯＳ５や高耐圧ＰＭＯＳ６が設けられている。
本形態の半導体装置６００では，トレンチ４部分の電位が低電位基準回路領域１から高電位基準回路領域２に向けて直線的に上昇する。これにより，第５の形態と同様にどの部位においてもほぼ同一の電位分布となるため，耐圧の問題が生じない。また，トレンチ４のうち，高耐圧ＮＭＯＳ５や高耐圧ＰＭＯＳ６に近接する部位以外の部位の幅を狭くすることが可能である。そのため，チップ面積の削減を図ることができる。一般的に，高耐圧ＭＯＳの近傍は１０μｍ／Ｖ程度，例えば耐圧１０００Ｖでは１００μｍ程度が必要であるのに対し，それ以外の部位は３×１０-3μｍ／Ｖ程度，すなわち耐圧１０００Ｖでは３μｍあれば十分である。
以上詳細に説明したように第１の形態の半導体装置１００では，低電位基準回路領域１と高電位基準回路領域２との間に高耐圧分離領域３を設けることとしている。さらに，高耐圧分離領域３の外縁に底部がＰ- 型基板７に達するトレンチ４を形成し，低電位基準回路領域１と高電位基準回路領域２とを完全に分離することとしている。さらに，高耐圧分離領域３がトレンチ４にて区画されており，区画された部位に高耐圧ＮＭＯＳ５あるいは高耐圧ＰＭＯＳ６を設けることとしている。そして，高耐圧ＮＭＯＳ５のドレイン配線５ｄを，トレンチ４を跨ぐように半導体装置の表面に形成することとしている。これにより，ドレイン配線５ｄが高耐圧分離領域３を跨ぐことがなく，高電位（高耐圧ＰＭＯＳ６では低電位）であるドレイン配線５ｄによる影響を受けることがない。また，トレンチ４にて各高耐圧ＭＯＳと，低電位基準回路領域１および高電位基準回路領域２とが完全に絶縁されていることから，リーク電流は発生せず，寄生抵抗を大きくするための湾曲部を設ける必要もない。また，半導体装置１００では，耐圧をトレンチ４のサイズで調整できることから，要求電圧が異なる場合であっても設計段階で容易に対応することができる。すなわち，設計自由度が高い。従って，低電位基準回路と高電位基準回路とを混載させた半導体装置であって，低電位基準回路と高電位基準回路との間でレベルシフトを行うことができ，コンパクトであるとともに耐圧に優れた半導体装置が実現されている。
また，第２の形態の半導体装置２００では，ソース配線側の壁面および高耐圧分離領域３の外壁にトレンチが形成されていない。これにより，歩留りの向上および半導体装置のコンパクト化を図ることができる。また，第３の形態の半導体装置３００は，高耐圧分離領域３と高耐圧ＮＭＯＳ５とを区画するトレンチが存在しない。そのため，トレンチの近傍に発生し易い結晶欠陥等に伴う耐圧の低下を防止することができる。
また，第４の形態の半導体装置４００では，高耐圧分離領域３内にループ状のトレンチ４群を形成することとしている。これにより，高耐圧分離領域３内の主表面の電位は，低電位基準回路領域１から高電位基準回路領域２に向けて緩やかに上昇することとなり，電界集中の問題が緩和される。また，第５の形態の半導体装置５００では，高電位基準回路領域２を高耐圧ＭＯＳにて取り囲むこととしている。これにより，低電位基準回路領域１と高耐圧基準回路領域２との間の領域では，どの部位においてもほぼ同一の電位分布となり，分離領域内での耐圧の問題は発生しない。また，第６の形態の半導体装置６００では，低電位基準回路領域１と高電位基準回路領域２との間の領域を絶縁体で充填することとしている。このような形態であっても絶縁体で充填された領域のどの部位においてもほ
ぼ同一の電位分布となり，分離領域内での耐圧の問題は発生しない。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。
第１の形態に係る半導体装置の構造を示す平面図である。 図１の半導体装置におけるＡ−Ａ断面の構造を示す断面図である。 図１の半導体装置におけるＢ−Ｂ断面の構造を示す断面図である。 図１の半導体装置におけるＣ−Ｃ断面の構造を示す断面図である。 図１の半導体装置におけるＤ−Ｄ断面の構造を示す断面図である。 第２の形態に係る半導体装置の構造を示す平面図である。 図６の半導体装置におけるＥ−Ｅ断面の構造を示す断面図である。 第３の形態に係る半導体装置の構造を示す平面図である。 第３の形態に係る半導体装置の応用例であるトレンチレスの半導体装置の構造を示す平面図である。 第４の形態に係る半導体装置の構造を示す平面図である。 図１０の半導体装置におけるＦ−Ｆ断面の構造を示す断面図である。 図１０の半導体装置におけるＧ−Ｇ断面の構造を示す断面図である。 図１０の半導体装置におけるＨ−Ｈ断面の構造を示す断面図である。 第５の形態に係る半導体装置の構造を示す平面図である。 第６の形態に係る半導体装置の構造を示す平面図である。 従来の形態に係る半導体装置の構造を示す平面図である。 従来の形態に係る半導体装置の回路構成を示す図である。
符号の説明
１ 低電位基準回路領域（低電位基準回路，第１領域）
２ 高電位基準回路領域（高電位基準回路，第２領域）
３ 高耐圧分離領域（第３領域）
４ トレンチ（絶縁隔壁）
５ 高耐圧ＮＭＯＳ（中継半導体素子，第４領域）
６ 高耐圧ＰＭＯＳ（中継半導体素子，第４領域）
７ Ｐ- 型基板（基板領域，半導体基板）
４０ トレンチ群（絶縁隔壁群）
５０ｄ ドレインＮ+ 領域（ドレイン）
５０ｇ ゲートポリシリコン（ゲート）
５０ｓ ソースＮ+ 領域（ソース）
７５ 埋め込み絶縁層（絶縁膜）
１００ 半導体装置

Claims (5)

  1. 低電位基準回路と高電位基準回路とを混載させ，両者間で信号の伝達を行う半導体装置において，
    前記低電位基準回路と前記高電位基準回路との間の信号の伝達を媒介し，トレンチ状の溝に絶縁物が充填された絶縁隔壁に包囲された中継半導体素子を備え，
    前記中継半導体素子が複数設けられ，複数の前記中継半導体素子と，前記中継半導体素子を包囲する前記絶縁隔壁と，を環状に組み合わせてなる領域によって前記低電位基準回路の領域と前記高電位基準回路の領域とが区画されており，それらの中継半導体素子の出力配線が前記絶縁隔壁を跨いで出力側の回路領域に配されていることを特徴とする半導体装置。
  2. 請求項１に記載する半導体装置において，
    前記低電位基準回路および前記高電位基準回路の下方に位置する基板領域と，
    前記低電位基準回路および前記高電位基準回路と前記基板領域との間に位置し，前記低電位基準回路および前記高電位基準回路と前記基板領域とを絶縁する絶縁層を有し，
    前記絶縁隔壁は，その底部が前記絶縁層にまで達しているとともに厚さ方向から見て前記中継半導体素子を包囲していることを特徴とする半導体装置。
  3. 第１導電型の半導体基板と，
    前記半導体基板の主表面上に形成され，低電位基準回路領域をなす第２導電型の第１領域と，
    前記第１領域と離間して前記半導体基板上に形成され，高電位基準回路領域をなす第２導電型の第２領域と，
    前記第１領域と前記第２領域との間に位置し，前記第１領域と前記第２領域との間の信号の伝達を媒介し，トレンチ状の溝に絶縁物が充填された絶縁隔壁に包囲された複数の中継半導体素子と，前記中継半導体素子を包囲する前記絶縁隔壁と，を環状に組み合わせ，表面から見て前記第１領域または前記第２領域のうちの一方を取り囲むように形成された第３領域とを備え，
    前記第３領域の中継半導体素子の出力配線が，前記絶縁隔壁を跨いで出力側の回路領域に配されていることを特徴とする半導体装置。
  4. 第１導電型または第２導電型の半導体基板と，
    前記半導体基板の主表面上に形成された絶縁膜と，
    前記絶縁膜上に形成され，低電位基準回路領域をなす第２導電型の第１領域と，
    前記第１領域と離間して前記絶縁膜上に形成され，高電位基準回路領域をなす第２導電型の第２領域と，
    前記第１領域と前記第２領域との間に位置し，前記第１領域と前記第２領域との間の信号の伝達を媒介し，トレンチ状の溝に絶縁物が充填された絶縁隔壁に包囲された複数の中継半導体素子と，前記中継半導体素子を包囲する前記絶縁隔壁と，を環状に組み合わせ，表面から見て前記第１領域または前記第２領域のうちの一方を取り囲むように形成された第３領域とを備え，
    前記第３領域の中継半導体素子の出力配線が，前記絶縁隔壁を跨いで出力側の回路領域に配されていることを特徴とする半導体装置。
  5. 請求項３または請求項４に記載する半導体装置において，
    前記絶縁隔壁は，その底部が下方に位置する前記半導体基板または前記絶縁膜に達していることを特徴とする半導体装置。
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